KR20100063269A - 이미지센서 및 그 제조방법 - Google Patents
이미지센서 및 그 제조방법 Download PDFInfo
- Publication number
- KR20100063269A KR20100063269A KR1020080121718A KR20080121718A KR20100063269A KR 20100063269 A KR20100063269 A KR 20100063269A KR 1020080121718 A KR1020080121718 A KR 1020080121718A KR 20080121718 A KR20080121718 A KR 20080121718A KR 20100063269 A KR20100063269 A KR 20100063269A
- Authority
- KR
- South Korea
- Prior art keywords
- layer
- lower electrode
- via hole
- electrode layer
- sensing unit
- Prior art date
Links
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 13
- 238000000034 method Methods 0.000 title claims description 24
- 239000000758 substrate Substances 0.000 claims abstract description 50
- 229910052751 metal Inorganic materials 0.000 claims abstract description 47
- 239000002184 metal Substances 0.000 claims abstract description 47
- 239000004065 semiconductor Substances 0.000 claims abstract description 32
- 230000004888 barrier function Effects 0.000 claims abstract description 31
- 239000010410 layer Substances 0.000 claims description 200
- 239000011229 interlayer Substances 0.000 claims description 38
- 238000005530 etching Methods 0.000 claims description 11
- 230000000149 penetrating effect Effects 0.000 claims description 10
- 239000000463 material Substances 0.000 claims description 5
- 239000004020 conductor Substances 0.000 claims description 4
- 238000000926 separation method Methods 0.000 claims description 3
- 244000228957 Ferula foetida Species 0.000 claims 1
- 238000002955 isolation Methods 0.000 description 12
- 239000012535 impurity Substances 0.000 description 7
- 238000005468 ion implantation Methods 0.000 description 7
- 239000010936 titanium Substances 0.000 description 6
- 239000010408 film Substances 0.000 description 5
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 4
- 230000005540 biological transmission Effects 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 4
- 230000035945 sensitivity Effects 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 230000015556 catabolic process Effects 0.000 description 3
- 239000010949 copper Substances 0.000 description 3
- 238000006731 degradation reaction Methods 0.000 description 3
- 238000009792 diffusion process Methods 0.000 description 3
- 229910052739 hydrogen Inorganic materials 0.000 description 3
- 239000001257 hydrogen Substances 0.000 description 3
- 150000004767 nitrides Chemical class 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 2
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- 229910052802 copper Inorganic materials 0.000 description 2
- 230000007547 defect Effects 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 230000005684 electric field Effects 0.000 description 2
- 239000007943 implant Substances 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 239000007769 metal material Substances 0.000 description 2
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229910052715 tantalum Inorganic materials 0.000 description 2
- 229910052719 titanium Inorganic materials 0.000 description 2
- 235000012431 wafers Nutrition 0.000 description 2
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910021417 amorphous silicon Inorganic materials 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000007772 electroless plating Methods 0.000 description 1
- 238000009713 electroplating Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- -1 hydrogen ions Chemical class 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 229910052745 lead Inorganic materials 0.000 description 1
- 239000007788 liquid Substances 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 229910052709 silver Inorganic materials 0.000 description 1
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
- 229910052718 tin Inorganic materials 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
- H01L27/144—Devices controlled by radiation
- H01L27/146—Imager structures
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
- H01L27/144—Devices controlled by radiation
- H01L27/146—Imager structures
- H01L27/14601—Structural or functional details thereof
- H01L27/14636—Interconnect structures
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
- H01L27/144—Devices controlled by radiation
- H01L27/146—Imager structures
- H01L27/14683—Processes or apparatus peculiar to the manufacture or treatment of these devices or parts thereof
- H01L27/14689—MOS based technologies
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Electromagnetism (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Solid State Image Pick-Up Elements (AREA)
Abstract
실시예에 따른 이미지센서는, 리드아웃 회로를 포함하는 반도체 기판; 상기 리드아웃 회로와 연결되도록 상기 반도체 기판 상에 형성된 배선 및 층간절연층; 상기 층간절연층 상에 형성된 하부전극층; 상기 하부전극층 상에 형성된 이미지 감지부; 상기 이미지 감지부를 관통하여 상기 배선에 대응하는 상기 하부전극층을 노출시키는 제1 비아홀; 상기 제1 비아홀의 측벽에 형성된 배리어 패턴; 상기 제1 비아홀 하부의 상기 하부전극층 및 층간절연층을 관통하여 상기 제3 배선을 노출시키는 제2 비아홀; 및 상기 하부전극층과 상기 배선이 전기적으로 연결되도록 상기 제1 비아홀 및 제2 비아홀 내부에 형성된 제4 메탈컨택을 포함한다.
3차원 이미지센서, 포토다이오드, 배선
Description
실시예는 이미지센서에 관한 것이다.
이미지센서는 광학적 영상(Optical Image)을 전기 신호로 변환시키는 반도체 소자로서, 크게 전하결합소자(charge coupled device:CCD) 이미지센서와 씨모스(Complementary Metal Oxide Silicon:CMOS) 이미지센서(CIS)로 구분된다.
씨모스 이미지센서는 빛 신호를 받아서 전기신호로 바꾸어 주는 포토다이오드(Photo diode) 영역과 이 전기 신호를 처리하는 트랜지스터 영역이 수평으로 배치되는 구조이다.
상기와 같은 수평형 이미지센서는 포토다이오드 영역과 트랜지스터 영역이 반도체 기판에 수평으로 배치되어 제한된 면적 하에서 광감지 부분(이를 통상 "Fill Factor"라고 한다)을 확장시키는데에 한계가 있다.
이를 극복하기 위한 대안 중 하나로 포토다이오드를 비정질 실리콘(amorphous Si)으로 증착하거나, 웨이퍼 대 웨이퍼 본딩(Wafer-to-Wafer Bonding) 등의 방법으로 회로영역(Circuitry)은 실리콘 기판(Si Substrate)에 형성 시키고, 포토다이오드는 회로영역 상부에 형성시키는 시도(이하 "3차원 이미지센서"라고 칭함)가 이루어지고 있다. 포토다이오드와 회로영역은 배선(Metal line)을 통해 연결된다.
구체적으로 웨이퍼 대 웨이퍼 본딩의 경우, 회로영역과 전기적으로 연결되는 배선을 층간절연층의 내부에 형성시키고 포토다이오드가 형성된 웨이퍼를 상기 층간절연층 상부에 본딩한다. 그리고, 상기 포토다이오드 및 층간절연층을 관통하여 배선을 노출시키는 비아홀을 형성한 후 상기 비아홀에 메탈컨택을 형성하여 상기 포토다이오드와 배선을 전기적으로 연결한다.
상기와 같이 메탈컨택에 의하여 포토다이오드와 배선을 연결하는 경우 콘택저항이 높은 문제가 있다. 또한, 상기 메탈컨택의 형성시 금속층을 증착한 후 상기 금속층이 포토다이오드의 n형영역에만 선택적으로 연결되도록 상기 금속층을 일정영역 제거해야하는 복잡한 공정을 필요로 한다.
또한, 상기 메탈컨택과 포토다이오드의 접촉면적이 좁아서 포토다이오드와 리드아웃 서킷 사이에 포토차지(Photo Charge)가 원활히 이동하지 못해 암전류가 발생하거나, 새츄레이션(Saturation) 및 감도의 하락이 발생하고 있다.
또한, 웨이퍼 대 웨이퍼 본딩의 경우 웨이퍼들의 본딩면이 균일하지 않으므로 본딩력이 저하되어 필링현상이 발생되는 문제가 있다.
실시예에서는 이미지 감지부와 리드아웃 서킷의 배선이 금속패턴에 의하여 연결되어 포토차지(Photo Charge)의 전송효율을 향상시킬 수 있는 이미지센서 및 그 제조방법을 제공한다.
실시예에 따른 이미지센서는, 리드아웃 회로를 포함하는 반도체 기판; 상기 리드아웃 회로와 연결되도록 상기 반도체 기판 상에 형성된 배선 및 층간절연층; 상기 층간절연층 상에 형성된 하부전극층; 상기 하부전극층 상에 형성된 이미지 감지부; 상기 이미지 감지부를 관통하여 상기 배선에 대응하는 상기 하부전극층을 노출시키는 제1 비아홀; 상기 제1 비아홀의 측벽에 형성된 배리어 패턴; 상기 제1 비아홀 하부의 상기 하부전극층 및 층간절연층을 관통하여 상기 제3 배선을 노출시키는 제2 비아홀; 및 상기 하부전극층과 상기 배선이 전기적으로 연결되도록 상기 제1 비아홀 및 제2 비아홀 내부에 형성된 제4 메탈컨택을 포함한다.
실시예에 따른 이미지센서의 제조방법은, 반도체 기판에 리드아웃 회로를 형성하는 단계; 상기 리드아웃 회로와 연결되도록 상기 반도체 기판 상에 배선 및 층간절연층을 형성하는 단계; 이미지 감지부 상에 하부전극층을 형성하는 단계; 상기 하부전극층 상에 접합층을 형성하는 단계; 상기 접합층을 본딩층으로 사용하여 상기 이미지 감지부를 상기 층간절연층에 본딩하는 단계; 상기 이미지 감지부를 관통하여 상기 배선에 대응하는 상기 하부전극층을 노출시키는 제1 비아홀을 형성하는 단계; 상기 제1 비아홀의 측벽에 배리어 패턴을 형성하는 단계; 상기 제1 비아홀 하부의 상기 하부전극층 및 층간절연층을 관통하여 상기 제3 배선을 노출시키는 제2 비아홀을 형성하는 단계; 및 상기 하부전극층과 상기 배선이 전기적으로 연결되도록 상기 제1 비아홀 및 제2 비아홀 내부에 제4 메탈컨택을 형성하는 단계를 포함한다.
실시예에 따른 이미지센서 및 그 제조방법에 의하면, 리드아웃 회로와 이미지 감지부의 수직형집적을 이루어 필팩터를 향상시킬 수 있다.
또한, 이미지 감지부에 형성된 금속패턴이 배선과 전기적으로 연결되므로 리드아웃 회로로 포토차지의 전송효율을 향상시킬 수 있다.
또한, 상기 이미지 감지부와 리드아웃 회로가 형성된 반도체 기판의 접합면에 절연층이 형성되어 본딩면의 물리적, 전기적 결합력을 향상시킬 수 있다.
실시예에 따른 이미지센서 및 그 제조방법을 첨부된 도면을 참조하여 상세히 설명한다.
실시예의 설명에 있어서, 각 층의 "상/위(on/over)"에 형성되는 것으로 기재되는 경우에 있어, 상/위(on/over)는 직접(directly)와 또는 다른 층을 개재하여(indirectly) 형성되는 것을 모두 포함한다.
도면에서 각층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되거나 생략되거나 또는 개략적으로 도시되었다. 또한 각 구성요소의 크기는 실제크기를 전적으로 반영하는 것은 아니다.
실시예는 씨모스 이미지센서에 한정되는 것이 아니며, CCD 이미지센서 등 포토다이오드가 필요한 모든 이미지센서에 적용이 가능하다.
도 12는 실시예에 따른 이미지센서를 나타내는 단면도이다.
실시예에 따른 이미지센서는, 리드아웃 회로(120)를 포함하는 반도체 기판(100); 상기 리드아웃 회로(120)와 연결되도록 상기 반도체 기판(100) 상에 형성된 배선(150) 및 층간절연층(160); 상기 층간절연층(160) 상에 형성된 하부전극층(240); 상기 하부전극층(240) 상에 형성된 이미지 감지부(200); 상기 이미지 감지부(200)를 관통하여 상기 배선(150)에 대응하는 상기 하부전극층(240)을 노출시키는 제1 비아홀(270); 상기 제1 비아홀(270)의 측벽에 형성된 배리어 패턴(285); 상기 제1 비아홀(270) 하부의 상기 하부전극층(240) 및 층간절연층(160)을 관통하여 상기 제3 배선(150)을 노출시키는 제2 비아홀(290); 및 상기 하부전극층(240)과 상기 배선(150)이 전기적으로 연결되도록 상기 제1 비아홀(270) 및 제2 비아홀(290) 내부에 형성된 제4 메탈컨택(300)을 포함한다.
상기 층간절연층(160)과 상기 하부전극층(240) 사이에는 접합층(250)이 형성되어 있다. 예를 들어, 상기 접합층(250)은 층간절연층(160)과 동일한 물질로 형성될 수 있다.
단위픽셀 별로 형성된 상기 제4 메탈컨택(300) 사이에는 상기 이미지 감지부(200) 및 하부전극층(240)을 관통하는 픽셀분리막(330)이 형성되어 있다. 따라서, 상기 이미지 감지부(200) 및 하부전극층(240)은 단위픽셀별로 분리될 수 있다.
상기 이미지 감지부(200)는 오믹컨택층(230), 제1 도핑층(210) 및 제2 도핑층(220)이 적층되어 형성되고, 상기 오믹컨택층(230)의 하부 전면에 하부전극층(240)이 형성되어 있다. 예를 들어, 상기 하부전극층(240)은 금속을 포함하는 도전성 물질로 형성될 수 있다.
실시예에 따르면, 상기 이미지 감지부(200)의 하부 전면에 하부전극층(240)이 형성되고 상기 하부전극층(240)은 제4 메탈컨택(300)을 통해 배선(150)과 전기적으로 연결될 수 있다. 즉, 상기 하부전극층(240)이 이미지 감지부(200)의 오믹컨택층 역할을 하게되어 포토차지의 전송효율을 향상시킬 수 있다.
도 12의 도면부호 중 미설명 도면부호는 이하 제조방법에서 설명한다.
이하, 도 1 내지 도 12를 참조하여 실시예에 따른 이미지센서의 제조방법을 설명한다.
도 1을 참조하여, 리드아웃 회로(120)를 포함하는 반도체 기판(100) 상에 배선(150) 및 층간절연층(160)이 형성된다.
상기 반도체 기판(100)은 단결정 또는 다결정의 실리콘 기판이며, p형 불순물 또는 n형 불순물이 도핑된 기판일 수 있다. 상기 반도체 기판(100)에 소자분리막(110)이 형성되어 액티브 영역이 정의된다. 그리고 상기 액티브 영역에 단위화소 별로 트랜지스터를 포함하는 리드아웃 회로(120)가 형성된다.
상기 리드아웃 회로(120)는 트랜스퍼 트랜지스터(Tx)(121), 리셋 트랜지스터(Rx)(123), 드라이브 트랜지스터(Dx)(125), 셀렉 트랜지스터(Sx)(127)를 포함하여 형성할 수 있다. 이후, 플로팅디퓨젼영역(FD)(131), 상기 각 트랜지스터에 대한 소스/드레인영역(133, 135, 137)을 포함하는 이온주입영역(130)을 형성할 수 있다. 한편 상기 리드아웃 회로(120)은 3Tr 또는 5Tr 구조에도 적용가능하다.
상기 반도체 기판(100)에 리드아웃 회로(120)를 형성하는 단계는 상기 반도체 기판(100)에 전기접합영역(140)을 형성하는 단계 및 상기 전기접합영역(140) 상부에 상기 배선(150)과 연결되는 제1 도전형 연결영역(147)을 형성하는 단계를 포함할 수 있다.
예를 들어, 상기 전기접합영역(140)은 PN 졍션(junction)(140) 일 수 있으나 이에 한정되는 것은 아니다. 예를 들어, 상기 전기접합영역(140)은 제2 도전형 웰(141) 또는 제2 도전형 에피층 상에 형성된 제1 도전형 이온주입층(143), 상기 제1 도전형 이온주입층(143) 상에 형성된 제2 도전형 이온주입층(145)을 포함할 수 있다. 예를 들어, 상기 PN 졍션(junction)(140)은 도 1과 같이 P0(145)/N-(143)/P-(141) Junction 일 수 있으나 이에 한정되는 것은 아니다. 또한, 상기 반도체 기판(100)은 제2 도전형으로 도전되어 있을 수 있으나 이에 한정되는 것은 아니다.
실시예에 의하면 트랜스퍼 트랜지스터(Tx) 양단의 소스/드레인 간에 전압차(Potential Difference)가 있도록 소자 설계하여 포토차지(Photo Charge)의 완전한 덤핑(Fully Dumping)이 가능해질 수 있다. 이에 따라, 포토다이오드에서 발생한 포토차지(Photo Charge)가 플로팅디퓨젼 영역으로 덤핑됨에 따라 출력이미지 감도를 높일 수 있다.
즉, 상기 리드아웃 회로(120)가 형성된 상기 반도체 기판(100)에 전기접합영역(140)을 형성시킴으로써 트랜스퍼 트랜지스터(Tx)(121) 양단의 소스/드레인 간 에 전압차가 있도록 하여 포토차지의 완전한 덤핑이 가능해질 수 있다.
이하, 실시예의 포토차지의 덤핑구조에 대해서 도 1 및 도 2를 참조하여 구체적으로 설명한다.
실시예에서 N+ 졍션인 플로팅디퓨젼(FD)(131) 노드(Node)와 달리, 전기접합영역(140)인 P/N/P 졍션(140)은 인가전압이 모두 전달되지 않고 일정 전압에서 핀치오프(Pinch-off) 된다. 이 전압을 피닝볼티지(Pinning Voltage)이라 부르며 피닝볼티지(Pinning Voltage)는 P0(145) 및 N-(143) 도핑(Doping) 농도에 의존한다.
구체적으로, 포토다이오드(205)에서 생성된 전자는 PNP 졍션(140)으로 이동하게 되며 트랜스퍼 트랜지스터(Tx)(121) 온(On)시, FD(131) 노드로 전달되어 전압으로 변환된다.
P0/N-/P- 졍션(140)의 최대 전압값은 피닝볼티지가 되고 FD(131) Node 최대 전압값은 Vdd-Rx Vth이 되므로, 도 2에 도시된 바와 같이 Tx(131) 양단간 전위차로 인해 차지쉐어링(Charge Sharing) 없이 칩(Chip) 상부의 포토다이오드에서 발생한 전자가 FD(131) Node로 완전히 덤핑(Dumping) 될 수 있다.
즉, 실시예에서 반도체 기판(100)인 실리콘 서브(Si-Sub)에 N+/Pwell 정션(Junction)이 아닌 P0/N-/Pwell 정션(Junction)을 형성시킨 이유는 4-Tr APS Reset 동작시 P0/N-/Pwell 정션(Junction)에서 N-(143)에 + 전압이 인가되고 P0(145) 및 Pwell(141)에는 그라운드(Ground) 전압이 인가되므로 일정전압 이상에서는 P0/N-/Pwell Double Junction이 BJT 구조에서와 같이 핀치오프(Pinch-Off)가 발생하게 된다. 이를 피닝볼티지(Pinning Voltage)라고 부른다. 따라서 Tx(121) 양 단의 소스/드레인에 전압차가 발생하게 되어 Tx On/Off 동작 시 포토차지가 N-well에서 Tx를 통해 FD로 완전히 덤핑되어 차지 쉐어링(Charge Sharing) 현상을 방지할 수 있다.
따라서 일반적인 기술에서 단순히 포토다이오드가 N+ Junction으로 연결된 경우와 달리, 실시예에 의하면 새츄레이션(Saturation) 저하 및 감도 하락 등의 문제를 피할 수 있다.
다음으로, 실시예에 의하면 포토다이오드와 리드아웃 회로(120) 사이에 제1 도전형 연결영역(147)을 형성하여 포토차지(Photo Charge)의 원할한 이동통로를 만들어 줌으로써 암전류소스를 최소화하고, 새츄레이션(Saturation) 저하 및 감도의 하락을 방지할 수 있다.
이를 위해, 실시예는 P0/N-/P- 졍션(140)의 표면에 오믹컨택(Ohmic Contact)을 위한 제1 도전형 연결영역(147)으로서 N+ 도핑영역을 형성할 수 있다. 상기 N+ 영역(147)은 상기 P0(145)를 관통하여 N-(143)에 접촉하도록 형성할 수 있다.
한편, 이러한 제1 도전형 연결영역(147)이 리키지 소스(Leakage Source)가 되는 것을 최소화하기 위해 제1 도전형 연결영역(147)의 폭을 최소화할 수 있다.
이를 위해, 실시예는 제2 메탈컨택(151a) 에치(Etch) 후 플러그 임플란트(Plug Implant)를 진행할 수 있으나 이에 한정되는 것은 아니다. 예를 들어, 이온주입패턴(미도시)을 형성하고 이를 이온주입마스크로 하여 제1 도전형 연결영역(147)을 형성할 수도 있다.
즉, 실시예와 같이 컨택(Contact) 형성 부에만 국부적으로 N+ Doping을 한 이유는 다크시그널(Dark Signal)을 최소화하면서 오믹컨택(Ohmic Contact) 형성을 원활히 해 주기 위함이다. 종래기술과 같이, Tx Source 부 전체를 N+ Doping 할 경우 기판표면 댕글링본드(Si Surface Dangling Bond)에 의해 Dark Signal이 증가할 수 있다.
도 3은 리드아웃 회로에 대한 다른 구조를 도시한 것이다. 도 3에 도시된 바와 같이, 상기 전기접합영역(140)의 일측에 제1 도전형 연결영역(148)이 형성될 수 있다.
도 3을 참조하여, P0/N-/P- Junction(140)에 오믹 컨택(Ohmic Contact)을 위한 N+ 연결영역(148)을 형성할 수 있는데, 이때 N+ 연결영역(148) 및 M1C 콘택(151a) 형성공정은 리키지 소스(Leakage Source)가 될 수 있다. 왜냐하면, P0/N-/P- Junction(140)에 Reverse Bias가 인가된 채로 동작하므로 기판 표면(Si Surface)에 전기장(EF)이 발생할 수 있다. 이러한 전기장 내부에서 콘택(Contact) 형성 공정 중에 발생하는 결정결함은 리키지 소스가 된다.
또한, N+ 연결영역(148)을 P0/N-/P- 정션(Junction)(140) 표면에 형성시킬 경우 N+/P0 Junction(148/145)에 의한 E-Field가 추가되므로 이 역시 리키지 소스(Leakage Source)가 될 수 있다.
즉, P0 층으로 도핑(Doping)되지 않고 N+ 연결영역(148)으로 이루어진 Active 영역에 제1 컨택플러그(151a)를 형성하고, 이를 N- Junction(143)과 연결시키는 Layout을 제시한다.
그러면 상기 반도체 기판(100) 표면의 E-Field가 발생하지 않게 되고 이는 3 차원 집적(3-D Integrated) CIS의 암전류(Dark Current) 감소에 기여할 수 있다.
다시 도 1을 참조하여, 상기 반도체 기판(100) 상에 층간절연층(160) 및 배선(150)을 형성할 수 있다. 상기 배선(150)은 제2 메탈컨택(151a), 제1 메탈(151), 제2 메탈(152), 제3 메탈(153)을 포함할 수 있으나 이에 한정되는 것은 아니다. 실시예에서는 상기 제3 메탈(153)을 형성한 후 상기 제3 메탈(153)이 노출되지 않도록 절연막을 증착한 후 평탄화 공정을 진행하여 층간절연층(160)을 형성할 수 있다. 따라서, 상기 반도체 기판(100) 상에는 균일한 표면 프로파일을 가지는 층간절연층(160)의 표면이 노출될 수 있다.
도 4를 참조하여, 캐리어 기판(20)에 이미지 감지부(200)가 형성된다. 상기 캐리어 기판(20)은 단결정 또는 다결정의 실리콘 기판이면 p형 불순물 또는 n형 불순물이 도핑된 기판일 수 있다.
상기 이미지 감지부(200)는 제1 도핑층(210) 및 제2 도핑층(220)으로 이루어져 pn접합을 가질 수 있다. 또한, 상기 제1 도핑층(210)의 상부에는 오믹컨택층(N+)(230)이 형성될 수 있다. 한편 도시되지는 않았지만, 상기 캐리어 기판(20)과 이미지 감지부(200)의 경계면에 수소이온을 주입하여 형성된 수소층이 형성될 수도 있다.
예를 들어, 상기 이미지 감지부(200)는 상기 캐리어 기판(20)의 깊은영역에 p형 불순물을 이온주입하여 제2 도핑층(220)을 형성하고 상기 제2 도핑층(220)과 접하도록 상기 캐리어 기판(20) 내부로 n형 불순물을 이온주입하여 제1 도핑층(210)을 형성할 수 있다. 그리고, 상기 제1 도핑층(210)과 접하도록 상기 캐리어 기판(20)의 얕은 영역에 고농도의 n형 불순물을 이온주입하여 오믹컨택층(230)을 형성할 수도 있다.
실시예에서 상기 제1 도핑층(210)은 상기 제2 도핑층(220)보다 넓은 영역을 가지도록 형성될 수 있다. 그러면 공핍영역이 확장되어 광전자의 생성을 증가시킬 수 있다.
다음으로, 상기 이미지 감지부(200)의 오믹컨택층(230) 상에 하부전극층(240)이 형성된다. 상기 하부전극층(240)은 도전성 물질로 형성될 수 있다. 예를 들어, 상기 하부전극층(240)은 Ti, TiN, Ta, Co, Al, Sn, Au, Cu, Pb, Ag 중 어느 하나로 형성될 수 있다. 또한, 상기 하부전극층(240)은 PVD, CVD, 전해도금(Eletroplating) 및 무전해도금(Electroless plating)방법에 의하여 형성될 수 있다. 따라서, 상기 이미지 감지부(200)와 상기 하부전극층(240)은 전기적으로 연결될 수 있다.
그 다음으로 상기 하부전극층(240) 상에 산화막 또는 질화막으로 형성된 접합층(250)이 형성된다.
도 5를 참조하여, 상기 반도체 기판(100)의 층간절연층(160) 상에 이미지 감지부(200)가 형성된 캐리어 기판(20)을 본딩한다. 참고로, 도 5에 도시된 배선(150)의 제3 메탈(153)은 도 1에 도시된 배선(150) 및 층간절연층(160)의 일부를 나타내는 것으로 설명의 편의를 위하여 리드아웃 회로(120)와 배선(150)의 일부는 생략되었다.
상기 반도체 기판(100)과 상기 캐리어 기판(20)의 본딩은 상기 층간절연 층(160)과 상기 접합층(250)을 마주하도록 위치시킨 후 본딩을 진행할 수 있다. 즉, 상기 접합층(250)이 하부를 향하도록 상기 캐리어 기판(20)을 180°회전시킨 후 상기 반도체 기판(100)의 층간절연층(160)과 본딩공정을 진행할 수 있다.
특히, 상기 층간절연층(160)과 상기 접합층(250)은 동일한 물질로 형성되어 상기 반도체 기판(100)과 캐리어 기판(20)의 본딩력은 향상될 수 있다.
도시되지는 않았지만, 상기 이미지 감지부(200)를 층간절연층(160) 상에 본딩한 후 상기 캐리어 기판(20)은 수소층을 기준으로 열처리 또는 기계적 충격등에 의하여 상기 이미지 감지부(200)에서 분리될 수 있다.
따라서, 상기 이미지 감지부(200)가 상기 리드아웃 회로(120) 상측에 형성되어 필팩터를 높이면서 상기 이미지 감지부(200)의 디펙트를 방지할 수 있다. 또한, 상기 접합층(250)에 의하여 상기 이미지 감지부(200)가 본딩되므로 물리적 본딩력이 향상될 수 있다.
도 6을 참조하여, 상기 이미지 감지부(200)를 관통하는 제1 비아홀(270)이 형성된다. 상기 제1 비아홀(270)은 상기 제3 메탈(153)에 대응하는 상기 하부전극층(240)을 노출시킬 수 있다.
상기 제1 비아홀(270)은 상기 이미지 감지부(200) 상에 제1 하드마스크층(미도시)을 형성한 후 상기 제1 하드마스크층을 패터닝하여 상기 제3 메탈(153)에 대응하는 제2 도핑층(220)을 노출시키는 제1 하드마스크(260)를 형성한다. 예를 들어, 상기 제1 하드마스크(260)는 산화막 또는 질화막으로 형성될 수 있다. 그리고, 상기 제1 하드마스크(260)를 식각마스크로 사용하여 상기 이미지 감지부(200)를 선 택적으로 식각한다. 이때, 상기 하부전극층(240)이 식각정지막으로 사용되어 상기 제1 비아홀(270)은 상기 이미지 감지부(200)만을 관통하도록 형성될 수 있다.
따라서, 상기 제1 비아홀(270)의 측벽에 의하여 상기 이미지 감지부(200)의 제1, 제2 도핑층(210,220) 및 오믹컨택층(230)이 노출되고 상기 제1 비아홀(270)의 바닥면에 의하여 상기 하부전극층(240)이 노출될 수 있다.
도 7을 참조하여, 상기 제1 비아홀(270)을 포함하는 이미지 감지부(200) 상에 배리어층(280)이 형성된다. 상기 배리어층(280)은 상기 제1 하드마스크(260)와 동일한 물질로 형성될 수 있다.
상기 배리어층(280)은 상기 제1 하드마스크(260) 및 제1 비아홀(270)의 단차를 따라 얇은 막형태로 형성될 수 있다.
상기 배리어층(280)은 상기 제1 하드마스크(260)의 표면, 상기 제1 비아홀(270)의 측벽 및 바닥면 상에 형성된다.
따라서, 상기 배리어층(280)에 의하여 상기 제1 비아홀(270)의 측벽을 통하여 노출되었던 상기 제1, 제2 도핑층(210,220) 및 오믹컨택층(230)은 가려진다. 또한, 상기 제1 비아홀(270)의 바닥면을 통하여 노출되었던 상기 하부전극층(240)도 가려지게 된다.
도 8을 참조하여, 상기 제1 비아홀(270) 바닥면의 하부전극층(240)을 노출시키는 배리어 패턴(285)가 형성된다.
상기 배리어 패턴(285)는 상기 배리어층(280)에 대한 블랭킷 에치(Blanket Etch) 공정을 통해 형성될 수 있다.
즉, 상기 배리어층(280)에 대한 블랫킷 에치 공정을 진행하면 상기 제1 비아홀(270) 바닥면에 형성된 상기 배리어층(280)만 식각됨으로써 상기 제1 비아홀(270) 하부의 하부전극층(240)이 선택적으로 노출될 수 있다. 이것은 상기 제1 비아홀(270) 바닥면에 형성된 배리어층(280)의 두께가 상기 이미지 감지부(200) 상에 형성된 제1 하드마스크(260) 및 제1 배리어 패턴(285)의 두께보다 상대적으로 얇게 형성되어 있기 때문이다. 한편, 상기 블랭킷 에치 공정 시 상기 제1 하드마스크(260) 표면에 형성된 배리어층(280)도 동시에 제거되어 상기 제1 비아홀(270)의 측벽에만 상기 배리어 패턴(285)이 형성될 수도 있다.
상기 배리어 패턴(285)에 의하여 상기 제1 비아홀(270) 측벽의 상기 제1, 제2 도핑층(210,220) 및 오믹컨택층(230)은 가려지고, 상기 제1 비아홀(270) 바닥의 상기 제3 메탈(153)에 대응하는 상기 하부전극층(240)만 선택적으로 노출될 수 있다.
도 9를 참조하여, 상기 제3 배선(150)이 노출되도록 상기 제1 비아홀(270) 하부의 하부전극층(240) 및 층간절연층(160)을 관통하는 제2 비아홀(290)이 형성된다. 상기 제2 비아홀(290)은 상기 배리어 패턴(285) 및 제1 비아홀(270)을 식각마스크로 사용하여 상기 하부전극층(240) 및 층간절연층(160)을 선택적으로 식각하여 형성될 수 있다.
상기 제2 비아홀(290)의 바닥면을 통하여 상기 제3 메탈(153)이 노출된다. 또한, 상기 제2 비아홀(290)의 측벽을 통하여 상기 하부전극층(240)이 노출될 수 있게 된다.
도 10을 참조하여, 상기 제1 비아홀 및 제2 비아홀(270,290)에 제4 메탈컨택(300)이 형성된다. 상기 제4 메탈컨택(300)은 상기 하부전극층(240)을 통해 상기 이미지 감지부(200)와 리드아웃 회로(120)를 전기적으로 연결할 수 있다.
상기 제4 메탈컨택(300)은 상기 제1 및 제2 비아홀(270,290)에 금속물질을 갭필하여 형성될 수 있다. 예를 들어, 상기 제4 메탈컨택(300)은 텅스텐(W), 알루미늄(Al), 타이타늄(Ti), 탄탈륨(Ta) 타이타늄(Ti), 타이타늄 나이트 라이드(TiN), Ti/TiN 및 구리(Cu)와 같은 금속재료 중 어느 하나로 형성될 수 있다.
상기 제4 메탈컨택(300)은 상기 제1 및 제2 비아홀(270,290) 내부에 형성되어 상기 제3 메탈(153) 및 하부전극층(240)과 전기적으로 연결될 수 있다. 이것은 상기 제1 비아홀(270) 내부의 상기 이미지 감지부(200)는 배리어 패턴(285)에 의하여 가려져 있고 상기 제2 비아홀(290)에 의하여 상기 하부전극층(240) 및 제3 메탈(153)만 선택적으로 노출되어 있기 때문이다.
따라서, 상기 제1 및 제2 비아홀(270,290) 내부에 형성된 제4 메탈컨택(300)은 상기 제3 메탈(153) 및 하부전극층(240)과 직접 연결될 수 있게 된다. 그리고, 상기 하부전극층(240)은 상기 이미지 감지부(200)의 오믹컨택층(230) 하부에 형성되어 전기적으로 연결된 상태이다.
따라서, 상기 이미지 감지부(200)에서 생성된 광전하는 상기 하부전극층(240) 및 제3 배선(150)을 통해 리드아웃 회로(120)로 전달될 수 있다. 특히, 상기 이미지 감지부(200)가 상기 제4 메탈컨택(300)에 직접 접촉되지 않고 상기 하부전극층(240)에 의하여 연결되어 있으므로 접촉저항을 낮출 수 있다. 또한, 상기 이 미지 감지부(200)의 하부 전면에 상기 하부전극층(240)이 위치됨으로써 포토차지(Photo charge)의 전송효율을 향상시킬 수 있다.
도 11을 참조하여, 상기 이미지 감지부(200)가 단위픽셀 별로 분리되도록 상기 이미지 감지부(200)에 픽셀분리 트랜치(320)가 형성된다. 상기 픽셀분리 트랜치(320)는 상기 이미지 감지부(200) 및 하부전극층(240)을 선택적으로 식각하여 상기 접합층(250)이 노출되도록 형성될 수 있다. 또는 상기 픽셀분리 트랜치(320)의 형성시 오버에치 공정을 진행하여 상기 층간절연층(160)의 표면이 노출되도록 형성될 수도 있다.
상기 픽셀분리 트랜치(320)를 형성하기 위해서는 상기 제4 메탈컨택(300) 사이에 해당하도록 상기 배리어 패턴(285)의 표면을 선택적으로 노출시키는 제2 하드마스크(310)를 형성한다. 그리고, 상기 제2 하드마스크(310)를 식각마스크로 사용하여 상기 배리어 패턴(285), 제1 하드마스크(260), 이미지 감지부(200) 및 하부전극층(240)을 식각하여 상기 픽셀분리 트랜치(320)를 형성할 수 있다.
도 12를 참조하여, 상기 픽셀분리 트랜치(320) 내부에 픽셀분리막(330)이 형성된다. 상기 픽셀분리막(330)은 상기 픽셀분리 트랜치(320) 내부에 산화막 및 질화막과 같은 절연물질을 갭필하여 형성될 수 있다.
상기 픽셀분리막(330)에 의하여 상기 이미지 감지부(200) 및 하부전극층(240)은 단위픽셀 별로 분리될 수 있다.
도시되지는 않았지만, 상기 이미지 감지부(200) 상에 상부전극, 컬러필터 및 마이크로 렌즈가 형성될 수 있다.
실시예에 따르면, 리드아웃 회로가 형성된 반도체 기판 상에 이미지 감지부가 형성되어 필팩터를 높일 수 있다.
또한, 상기 이미지 감지부와 반도체 기판이 접합층에 의하여 본딩되므로 물리적 본딩력이 향상될 수 있다.
또한, 상기 이미지 감지부를 관통하는 비아홀 내부에 제4 메탈컨택이 형성되고, 상기 메탈컨택은 상기 이미지 감지부 하부의 하부전극층과 전기적으로 연결된다. 따라서, 상기 하부전극층이 상기 이미지 감지부와 배선의 오믹컨택 역할을 하게 되어 시그널 입출력이 효율적으로 이루어질 수 있다.
또한, 상기 이미지 감지부을 관통하는 비아홀의 측벽에 배리어 패턴이 형성되어 있으므로 상기 제4 메탈컨택에 대한 선택적 식각공정을 생략할 수 있으므로 생산성을 향상시킬 수 있다.
또한, 상기 이미지 감지부의 하부 전면에 하부전극층이 형성되어 있으므로 포토차지의 전송효율을 향상시킬 수 있다.
이상에서 설명한 실시예는 전술한 실시예 및 도면에 의해 한정되는 것이 아니고, 본 실시예의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경할 수 있다는 것은 본 실시예가 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
도 1 내지 도 12는 실시예에 따른 이미지센서의 제조공정을 나타내는 단면도이다.
Claims (14)
- 리드아웃 회로를 포함하는 반도체 기판;상기 리드아웃 회로와 연결되도록 상기 반도체 기판 상에 형성된 배선 및 층간절연층;상기 층간절연층 상에 형성된 하부전극층;상기 하부전극층 상에 형성된 이미지 감지부;상기 이미지 감지부를 관통하여 상기 배선에 대응하는 상기 하부전극층을 노출시키는 제1 비아홀;상기 제1 비아홀의 측벽에 형성된 배리어 패턴;상기 제1 비아홀 하부의 상기 하부전극층 및 층간절연층을 관통하여 상기 제3 배선을 노출시키는 제2 비아홀; 및상기 하부전극층과 상기 배선이 전기적으로 연결되도록 상기 제1 비아홀 및 제2 비아홀 내부에 형성된 제4 메탈컨택을 포함하는 이미지센서.
- 제1항에 있어서,상기 층간절연층과 상기 하부전극층 사이에 형성된 접합층을 포함하는 이미지센서.
- 제1항에 있어서,상기 제4 메탈컨택 사이에 해당하는 상기 이미지 감지부 및 하부전극층을 관통하는 픽셀분리막을 포함하는 이미지센서.
- 제1항에 있어서,상기 접합층은 상기 층간절연층과 동일한 물질로 형성된 것을 특징으로 하는 이미지센서.
- 제1항에 있어서,상기 이미지 감지부는 오믹컨택층, 제1 도핑층 및 제2 도핑층이 적층되어 형성되고,상기 오믹컨택층의 하부 전면에 하부전극층이 형성된 것을 특징으로 하는 이미지센서.
- 제1항에 있어서,상기 하부전극층은 도전성 물질로 형성된 것을 특징으로 하는 이미지센서.
- 반도체 기판에 리드아웃 회로를 형성하는 단계;상기 리드아웃 회로와 연결되도록 상기 반도체 기판 상에 배선 및 층간절연층을 형성하는 단계;이미지 감지부 상에 하부전극층을 형성하는 단계;상기 하부전극층 상에 접합층을 형성하는 단계;상기 접합층을 본딩층으로 사용하여 상기 이미지 감지부를 상기 층간절연층에 본딩하는 단계;상기 이미지 감지부를 관통하여 상기 배선에 대응하는 상기 하부전극층을 노출시키는 제1 비아홀을 형성하는 단계;상기 제1 비아홀의 측벽에 배리어 패턴을 형성하는 단계;상기 제1 비아홀 하부의 상기 하부전극층 및 층간절연층을 관통하여 상기 제3 배선을 노출시키는 제2 비아홀을 형성하는 단계; 및상기 하부전극층과 상기 배선이 전기적으로 연결되도록 상기 제1 비아홀 및 제2 비아홀 내부에 제4 메탈컨택을 형성하는 단계를 포함하는 이미지센서의 제조방법.
- 제7항에 있어서,상기 제1 비아홀을 형성하는 단계는,상기 이미지 감지부 상에 상기 배선에 대응하는 상기 이미지 감지부를 선택적으로 노출시키는 제1 하드마스크를 형성하는 단계; 및상기 제1 하드마스크를 식각마스크로 사용하여 상기 이미지 감지부를 식각하는 단계를 포함하고,상기 이미지 감지부의 식각시 상기 하부전극층이 식각정지막으로 사용되는 것을 특징으로 하는 이미지센서의 제조방법.
- 제7힝에 있어서,상기 배리어 패턴을 형성하는 단계는,상기 이미지 감지부 및 상기 제1 비아홀의 표면을 따라 배리어층을 형성하는 단계;상기 하부전극층이 선택적으로 노출되도록 상기 배리어층에 대한 블랭킷 에치공정을 진행하여 상기 제1 비아홀 바닥면의 배리어층을 제거하는 단계를 포함하는 이미지센서의 제조방법.
- 제7항에 있어서,상기 제2 비아홀을 형성하는 단계는,상기 배리어 패턴이 형성된 제1 비아홀을 식각마스크로 사용하여 상기 하부전극층 및 층간절연층을 식각하는 것을 특징으로 하는 이미지센서의 제조방법.
- 제7항에 있어서,상기 접합층은 상기 층간절연층과 동일한 물질로 형성된 것을 특징으로 하는 이미지센서의 제조방법.
- 제7항에 있어서,상기 하부전극층은 도전성 물질로 형성된 것을 특징으로 하는 이미지센서의 제조방법.
- 제7항에 있어서,상기 제4 메탈콘택 사이에 대응하는 상기 이미지 감지부 및 층간절연층을 관통하는 픽셀분리막을 형성하는 단계를 더 포함하는 이미지센서의 제조방법.
- 제7항에 있어서,상기 이미지 감지부는 오믹컨택층, 제1 도핑층 및 제2 도핑층으로 형성되는 것을 특징으로 하는 이미지센서의 제조방법.
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020080121718A KR20100063269A (ko) | 2008-12-03 | 2008-12-03 | 이미지센서 및 그 제조방법 |
| US12/625,300 US8313977B2 (en) | 2008-12-03 | 2009-11-24 | Image sensor and method for manufacturing the same |
| CN200910252330A CN101752395A (zh) | 2008-12-03 | 2009-12-02 | 图像传感器及其制造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020080121718A KR20100063269A (ko) | 2008-12-03 | 2008-12-03 | 이미지센서 및 그 제조방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20100063269A true KR20100063269A (ko) | 2010-06-11 |
Family
ID=42221998
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020080121718A KR20100063269A (ko) | 2008-12-03 | 2008-12-03 | 이미지센서 및 그 제조방법 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US8313977B2 (ko) |
| KR (1) | KR20100063269A (ko) |
| CN (1) | CN101752395A (ko) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20120061379A (ko) * | 2010-12-03 | 2012-06-13 | 삼성전자주식회사 | 광 이미지 변조기 및 그 제조 방법 |
| KR20140096669A (ko) * | 2013-01-28 | 2014-08-06 | 서울대학교산학협력단 | 반도체 장치 및 그 제조 방법 |
| KR20170124548A (ko) * | 2015-03-09 | 2017-11-10 | 소니 세미컨덕터 솔루션즈 가부시키가이샤 | 촬상 소자 및 그 제조 방법 및 전자 기기 |
| US10658413B2 (en) | 2017-12-26 | 2020-05-19 | Samsung Electronics Co., Ltd. | Semiconductor device including via plug |
Families Citing this family (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103413818B (zh) | 2013-08-30 | 2015-11-11 | 格科微电子（上海）有限公司 | 图像传感器及其制作方法 |
| US9154138B2 (en) | 2013-10-11 | 2015-10-06 | Palo Alto Research Center Incorporated | Stressed substrates for transient electronic systems |
| CN104701334A (zh) * | 2015-02-15 | 2015-06-10 | 格科微电子（上海）有限公司 | 采用深沟槽隔离的堆叠图像传感器的制作方法 |
| US9780044B2 (en) | 2015-04-23 | 2017-10-03 | Palo Alto Research Center Incorporated | Transient electronic device with ion-exchanged glass treated interposer |
| JP6634837B2 (ja) * | 2016-01-12 | 2020-01-22 | 富士通株式会社 | 光検出器 |
| US10012250B2 (en) | 2016-04-06 | 2018-07-03 | Palo Alto Research Center Incorporated | Stress-engineered frangible structures |
| US10026579B2 (en) | 2016-07-26 | 2018-07-17 | Palo Alto Research Center Incorporated | Self-limiting electrical triggering for initiating fracture of frangible glass |
| US10224297B2 (en) | 2016-07-26 | 2019-03-05 | Palo Alto Research Center Incorporated | Sensor and heater for stimulus-initiated fracture of a substrate |
| US10903173B2 (en) | 2016-10-20 | 2021-01-26 | Palo Alto Research Center Incorporated | Pre-conditioned substrate |
| US10522392B2 (en) * | 2017-05-31 | 2019-12-31 | Taiwan Semiconductor Manufacturing Co., Ltd. | Semiconductor device and method of fabricating the same |
| KR102570526B1 (ko) * | 2018-04-06 | 2023-08-28 | 에스케이하이닉스 주식회사 | 이미지 센싱 장치 |
| US10717669B2 (en) | 2018-05-16 | 2020-07-21 | Palo Alto Research Center Incorporated | Apparatus and method for creating crack initiation sites in a self-fracturing frangible member |
| US11107645B2 (en) | 2018-11-29 | 2021-08-31 | Palo Alto Research Center Incorporated | Functionality change based on stress-engineered components |
| US10947150B2 (en) | 2018-12-03 | 2021-03-16 | Palo Alto Research Center Incorporated | Decoy security based on stress-engineered substrates |
| US10969205B2 (en) | 2019-05-03 | 2021-04-06 | Palo Alto Research Center Incorporated | Electrically-activated pressure vessels for fracturing frangible structures |
| US11264419B2 (en) * | 2019-12-30 | 2022-03-01 | Omnivision Technologies, Inc. | Image sensor with fully depleted silicon on insulator substrate |
| US11904986B2 (en) | 2020-12-21 | 2024-02-20 | Xerox Corporation | Mechanical triggers and triggering methods for self-destructing frangible structures and sealed vessels |
| US12013043B2 (en) | 2020-12-21 | 2024-06-18 | Xerox Corporation | Triggerable mechanisms and fragment containment arrangements for self-destructing frangible structures and sealed vessels |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100922931B1 (ko) * | 2006-12-27 | 2009-10-22 | 동부일렉트로닉스 주식회사 | 씨모스 이미지 센서 및 그 제조 방법 |
| JP2009065161A (ja) * | 2007-09-07 | 2009-03-26 | Dongbu Hitek Co Ltd | イメージセンサ及びその製造方法 |
| KR100922921B1 (ko) * | 2007-12-28 | 2009-10-22 | 주식회사 동부하이텍 | 이미지센서 및 그 제조방법 |
-
2008
- 2008-12-03 KR KR1020080121718A patent/KR20100063269A/ko not_active Application Discontinuation
-
2009
- 2009-11-24 US US12/625,300 patent/US8313977B2/en not_active Expired - Fee Related
- 2009-12-02 CN CN200910252330A patent/CN101752395A/zh active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20120061379A (ko) * | 2010-12-03 | 2012-06-13 | 삼성전자주식회사 | 광 이미지 변조기 및 그 제조 방법 |
| KR20140096669A (ko) * | 2013-01-28 | 2014-08-06 | 서울대학교산학협력단 | 반도체 장치 및 그 제조 방법 |
| KR20170124548A (ko) * | 2015-03-09 | 2017-11-10 | 소니 세미컨덕터 솔루션즈 가부시키가이샤 | 촬상 소자 및 그 제조 방법 및 전자 기기 |
| US10658413B2 (en) | 2017-12-26 | 2020-05-19 | Samsung Electronics Co., Ltd. | Semiconductor device including via plug |
Also Published As
| Publication number | Publication date |
|---|---|
| US20100133641A1 (en) | 2010-06-03 |
| CN101752395A (zh) | 2010-06-23 |
| US8313977B2 (en) | 2012-11-20 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US8313977B2 (en) | Image sensor and method for manufacturing the same | |
| KR101016474B1 (ko) | 이미지센서 및 그 제조방법 | |
| KR20100078112A (ko) | 이미지센서 및 그 제조방법 | |
| KR20100012641A (ko) | 이미지센서 및 그 제조방법 | |
| KR100999740B1 (ko) | 이미지센서 및 그 제조방법 | |
| US20090166788A1 (en) | Image sensor and method for manufacturing the same | |
| KR20090072925A (ko) | 이미지센서 및 그 제조방법 | |
| KR100884903B1 (ko) | 이미지 센서 및 그 제조방법 | |
| KR20100078111A (ko) | 이미지센서 및 그 제조방법 | |
| KR101002158B1 (ko) | 이미지센서 및 그 제조방법 | |
| US8119444B2 (en) | Method for manufacturing the image sensor | |
| KR101024815B1 (ko) | 이미지센서 및 그 제조방법 | |
| US20100117174A1 (en) | Method of manufacturing image sensor | |
| KR100898471B1 (ko) | 이미지센서 및 그 제조방법 | |
| KR101038809B1 (ko) | 이미지 센서 및 그 제조 방법 | |
| KR20100036731A (ko) | 이미지센서 및 그 제조방법 | |
| US8237833B2 (en) | Image sensor and method for manufacturing the same | |
| KR101033351B1 (ko) | 이미지센서 및 그 제조방법 | |
| KR101024735B1 (ko) | 이미지센서의 제조방법 | |
| KR100882980B1 (ko) | 이미지 센서 및 그 제조방법 | |
| KR100882987B1 (ko) | 이미지센서 및 그 제조방법 | |
| KR100880287B1 (ko) | 이미지 센서 및 그 제조방법 | |
| KR100997316B1 (ko) | 이미지센서 및 그 제조방법 | |
| US8169044B2 (en) | Image sensor and method for manufacturing the same | |
| KR20100078210A (ko) | 이미지 센서 및 이의 제조 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| WITN | Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid |