KR100997316B1 - 이미지센서 및 그 제조방법 - Google Patents
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Abstract
실시예에 따른 이미지센서는, 리드아웃 회로를 포함하는 반도체 기판; 상기 반도체 기판 상에 형성된 배선 및 층간절연층; 상기 층간절연층 상에 형성되어 상기 리드아웃 회로와 전기적으로 연결된 이미지 감지부; 상기 이미지 감지부 상에 형성된 투명전극층; 상기 투명전극층을 관통하고 상기 이미지 감지부 내부를 선택적으로 노출시키는 비아 트랜치; 및 상기 비아 트랜치의 내부에 형성된 고정 플러그를 포함한다.
이미지센서, 포토다이오드, 투명전극
Description
실시예는 이미지센서에 관한 것이다.
이미지센서(Image sensor)는 광학적 영상(optical image)을 전기적 신호로 변환시키는 반도체소자로서, 전하결합소자(Charge Coupled Device: CCD)와 씨모스(CMOS) 이미지센서(Image Sensor)(CIS)로 구분된다.
종래의 기술에서는 기판에 포토다이오드(Photodiode)를 이온주입 방식으로 형성시킨다. 그런데, 칩사이즈(Chip Size) 증가 없이 픽셀(Pixel) 수 증가를 위한 목적으로 포토다이오드의 사이즈가 점점 감소함에 따라 수광부 면적 축소로 이미지 특성(Image Quality)이 감소하는 경향을 보이고 있다.
또한, 수광부 면적 축소만큼의 적층높이(Stack Height)의 감소가 이루어지지 못하여 에어리 디스크(Airy Disk)라 불리는 빛의 회절현상으로 수광부에 입사되는 포톤(Photon)의 수 역시 감소하는 경향을 보이고 있다.
이를 극복하기 위한 대안 중 하나로 포토다이오드를 비정질 실리콘(amorphous Si)으로 증착하거나, 웨이퍼 대 웨이퍼 본딩(Wafer-to-Wafer Bonding) 등의 방법으로 리드아웃 서킷(Readout Circuitry)은 실리콘 기판(Si Substrate)에 형성시키고, 포토다이오드는 리드아웃 서킷 상부에 형성시키는 시도(이하 "3차원 이미지센서"라고 칭함)가 이루어지고 있다. 포토다이오드와 리드아웃 서킷은 배선(Metal Line)을 통해 연결된다.
상기와 같이 3차원 이미지센서에 있어서 포토다이오드로 전압을 인가하기 위한 수단으로 투명전극층이 사용되는데, 상기 투명전극층은 상기 포토다이오드와의 접착력이 떨어지는 문제가 있다. 이로 인하여 상기 포토다이오드 상에 형성된 투명전극층은 시간이 흐를수록 픽셀 영역의 바깥쪽부터 들뜸현상이 발생되어 소자의 품질을 저하시키는 문제가 있다.
특히, 상기 포토다이오드는 사용목적상 열공정이나 다른 화학적 방법을 이용할 수 없다. 왜냐하면 열공정이나 화학적 방법을 사용하게 되면 투명전극층의 특성이 변화하여 빛 투과율에 악영향을 줌으로써 포토다이오드의 광감지율이 저하되는 문제가 있다.
한편, 종래기술에 의하면 트랜스퍼 트랜지스터 양단의 소스 및 드레인 모두 고농도 N형으로 도핑(Doping)되어 있으므로 도 13에 도시된 바와 같이 전하공유(Charge Sharing)현상이 발생하게 되는 문제가 있다. 전하공유(Charge Sharing)현상이 발생하면 출력이미지의 감도를 낮추게 되며, 이미지 오류를 발생시킬 수도 있다. 또한, 종래기술에 의하면 포토다이오드와 리드아웃 서킷 사이에 포토차지(Photo Charge)가 원활히 이동하지 못해 암전류가 발생하거나, 새츄레이션(Saturation) 및 감도의 하락이 발생하고 있다.
실시예에서는 리드아웃 회로와 포토다이오드의 수직형 집적을 채용하면서, 상기 포토다이오드와 투명전극층의 결합력(Adhesion)을 향상시킬 수 있는 이미지센서 및 그 제조방법을 제공한다.
실시예에 따른 이미지센서는, 리드아웃 회로를 포함하는 반도체 기판; 상기 반도체 기판 상에 형성된 배선 및 층간절연층; 상기 층간절연층 상에 형성되어 상기 리드아웃 회로와 전기적으로 연결된 이미지 감지부; 상기 이미지 감지부 상에 형성된 투명전극층; 상기 투명전극층을 관통하고 상기 이미지 감지부 내부를 선택적으로 노출시키는 비아 트랜치; 및 상기 비아 트랜치의 내부에 형성된 고정 플러그를 포함한다.
실시예에 따른 이미지센서의 제조방법은, 반도체 기판에 리드아웃 회로를 형성하는 단계; 상기 반도체 기판 상에 배선 및 층간절연층을 형성하는 단계; 상기 리드아웃 회로와 전기적으로 연결되도록 상기 층간절연층 상에 이미지 감지부를 형성하는 단계; 상기 이미지 감지부 상에 투명전극층을 형성하는 단계; 상기 투명전극층을 관통하고 상기 이미지 감지부 내부를 선택적으로 노출시키도록 상기 투명전극층 및 이미지 감지부에 비아 트랜치를 형성하는 단계; 및 상기 비아 트랜치의 내부에 고정 플러그를 형성하는 단계를 포함한다.
실시예에 따른 이미지센서 및 그 제조방법에 의하면 리드아웃 회로(circuitry)와 포토다이오드의 수직형 집적을 채용하여 필팩터(fill factor)를 100%에 근접시킬 수 있다.
또한, 비아 콘택이 투명전극층을 관통하고 상기 포토다이오드의 내부까지 형성되어 상기 투명전극층과 상기 포토다이오드의 들뜸 현상을 방지함으로써 이미지 센서의 품질을 향상시킬 수 있다.
실시예에 따른 이미지센서 및 그 제조방법을 첨부된 도면을 참조하여 상세히 설명한다.
실시예의 설명에 있어서, 각 층의 "상/위(on/over)"에 형성되는 것으로 기재되는 경우에 있어, 상/위(on/over)는 직접(directly)와 또는 다른 층을 개재하여(indirectly) 형성되는 것을 모두 포함한다.
도면에서 각층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되거나 생략되거나 또는 개략적으로 도시되었다. 또한 각 구성요소의 크기는 실제크기를 전적으로 반영하는 것은 아니다.
실시예는 씨모스 이미지센서에 한정되는 것이 아니며, CCD 이미지센서 등 포토다이오드가 필요한 모든 이미지센서에 적용이 가능하다.
도 11은 실시예에 따른 이미지센서를 도시한 단면도이다.
실시예에 따른 이미지센서는, 리드아웃 회로(120)를 포함하는 반도체 기판(100); 상기 반도체 기판(100) 상에 형성된 배선(150) 및 층간절연층(160); 상기 층간절연층(160) 상에 형성되어 상기 리드아웃 회로(120)와 전기적으로 연결된 이미지 감지부(200); 상기 이미지 감지부(200) 상에 형성된 투명전극층(220); 상기 투명전극층(220)을 관통하고 상기 이미지 감지부(200) 내부를 선택적으로 노출시키는 비아 트랜치(230); 및 상기 비아 트랜치(230)의 내부에 형성된 고정 플러그(245)를 포함한다.
상기 비아 트랜치(230)는 상기 투명전극층(220)에 얕은 깊이로 형성된 트랜치(T)와, 상기 트랜치(T)와 연결되고 상기 이미지 감지부(200) 내부까지 연장되어 형성된 비아홀(V)을 포함하여 형성될 수 있다.
예를 들어, 상기 비아 트랜치(230)의 내부에 형성된 고정 플러그(245)는 금속물질 또는 절연물질로 형성될 수 있다.
또한, 도 12에 도시된 바와 같이 상기 고정 플러그(245)는 픽셀부(A)의 모서리 영역에 적어도 하나 이상 형성될 수 있다.
상기와 같이 고정 플러그(245)가 상기 투명전극층(220) 및 이미지 감지부 (200)내부에 삽입된 형태로 형성되어 상기 투명전극층(220)이 상기 이미지 감지부(200)에서 분리되는 것을 방지할 수 있다.
도 11의 도면 부호 중 미설명 도면부호는 이하 제조방법에서 설명하기로 한다
이하, 도 1 내지 도 12를 참조하여 실시예에 따른 이미지센서의 제조방법을 설명한다.
도 1을 참조하여, 리드아웃 회로(120)가 형성된 반도체 기판(100) 상에 배 선(150) 및 층간절연층(160)이 형성된다.
상기 반도체 기판(100)은 단결정 또는 다결정의 실리콘 기판이며, p형 불순물 또는 n형 불순물이 도핑된 기판일 수 있다. 상기 반도체 기판(100)에 소자분리막(110)이 형성되어 액티브 영역이 정의된다. 그리고 픽셀부에 해당하는 상기 액티브 영역에 단위화소 별로 트랜지스터를 포함하는 리드아웃 회로(120)가 형성된다.
도 2는 도 1에 도시된 리드아웃 회로(120)의 상세도이다.
도 2를 참조하여, 상기 리드아웃 회로(120) 및 배선(150)을 상세히 설명한다. 상기 리드아웃 회로(120)는 트랜스퍼 트랜지스터(Tx)(121), 리셋 트랜지스터(Rx)(123), 드라이브 트랜지스터(Dx)(125), 셀렉 트랜지스터(Sx)(127)를 포함하여 형성할 수 있다. 이후, 플로팅디퓨젼영역(FD)(131), 상기 각 트랜지스터에 대한 소스/드레인영역(133, 135, 137)을 포함하는 이온주입영역(130)을 형성할 수 있다. 한편 상기 리드아웃 회로(120)은 3Tr, 4Tr 또는 5Tr 중 어느 하나일 수 있다.
상기 반도체 기판(100)에 리드아웃 회로(120)를 형성하는 단계는 상기 반도체 기판(100)에 전기접합영역(140)을 형성하는 단계 및 상기 전기접합영역(140) 상부에 상기 배선(150)과 연결되는 제1 도전형 연결영역(147)을 형성하는 단계를 포함할 수 있다.
예를 들어, 상기 전기접합영역(140)은 PN 졍션(junction)(140) 일 수 있으나 이에 한정되는 것은 아니다. 예를 들어, 상기 전기접합영역(140)은 제2 도전형 웰(141) 또는 제2 도전형 에피층 상에 형성된 제1 도전형 이온주입층(143), 상기 제1 도전형 이온주입층(143) 상에 형성된 제2 도전형 이온주입층(145)을 포함할 수 있다. 예를 들어, 상기 PN 졍션(junction)(140)은 도 2와 같이 P0(145)/N-(143)/P-(141) Junction 일 수 있으나 이에 한정되는 것은 아니다. 또한, 상기 반도체 기판(100)은 제2 도전형으로 도전되어 있을 수 있으나 이에 한정되는 것은 아니다.
실시예에 의하면 트랜스퍼 트랜지스터(Tx) 양단의 소스/드레인 간에 전압차(Potential Difference)가 있도록 소자 설계하여 포토차지(Photo Charge)의 완전한 덤핑(Fully Dumping)이 가능해질 수 있다. 이에 따라, 포토다이오드에서 발생한 포토차지(Photo Charge)가 플로팅디퓨젼 영역으로 덤핑됨에 따라 출력이미지 감도를 높일 수 있다.
즉, 실시예는 도 2와 같이 리드아웃 회로(120)가 형성된 상기 반도체 기판(100)에 전기접합영역(140)을 형성시킴으로써 트랜스퍼 트랜지스터(Tx)(121) 양단의 소스/드레인 간에 전압차가 있도록 하여 포토차지의 완전한 덤핑이 가능해질 수 있다.
이하, 실시예의 포토차지의 덤핑구조에 대해서 도 2 및 도 3을 참조하여 구체적으로 설명한다.
실시예에서 N+ 졍션인 플로팅디퓨젼(FD)(131) 노드(Node)와 달리, 전기접합영역(140)인 P/N/P 졍션(140)은 인가전압이 모두 전달되지 않고 일정 전압에서 핀치오프(Pinch-off) 된다. 이 전압을 피닝볼티지(Pinning Voltage)이라 부르며 피닝볼티지(Pinning Voltage)는 P0(145) 및 N-(143) 도핑(Doping) 농도에 의존한다.
구체적으로, 포토다이오드(205)에서 생성된 전자는 PNP 졍션(140)으로 이동하게 되며 트랜스퍼 트랜지스터(Tx)(121) 온(On)시, FD(131) 노드로 전달되어 전압 으로 변환된다.
P0/N-/P- 졍션(140)의 최대 전압값은 피닝볼티지가 되고 FD(131) Node 최대 전압값은 Vdd-Rx Vth이 되므로, 도 3에 도시된 바와 같이 Tx(131) 양단간 전위차로 인해 차지쉐어링(Charge Sharing) 없이 칩(Chip) 상부의 포토다이오드에서 발생한 전자가 FD(131) Node로 완전히 덤핑(Dumping) 될 수 있다.
즉, 실시예에서 반도체 기판(100)인 실리콘 서브(Si-Sub)에 N+/Pwell Junction이 아닌 P0/N-/Pwell Junction을 형성시킨 이유는 4-Tr APS Reset 동작시 P0/N-/Pwell Junction에서 N-(143)에 + 전압이 인가되고 P0(145) 및 Pwell(141)에는 Ground 전압이 인가되므로 일정전압 이상에서는 P0/N-/Pwell Double Junction이 BJT 구조에서와 같이 Pinch-Off가 발생하게 된다. 이를 Pinning Voltage라고 부른다. 따라서 Tx(121) 양단의 Source/Drain에 전압차가 발생하게 되어 Tx On/Off 동작 시 포토차지가 N-well에서 Tx를 통해 FD로 완전히 덤핑되어 Charge Sharing 현상을 방지할 수 있다.
따라서 종래의 기술인 도 13에 도시된 바와 같이 단순히 포토다이오드가 N+ Junction으로 연결된 경우와 달리, 실시예에 의하면 새츄레이션(Saturation) 저하 및 감도 하락 등의 문제를 피할 수 있다.
다음으로, 실시예에 의하면 포토다이오드와 리드아웃 회로(120) 사이에 제1 도전형 연결영역(147)을 형성하여 포토차지(Photo Charge)의 원할한 이동통로를 만들어 줌으로써 암전류소스를 최소화하고, 새츄레이션(Saturation) 저하 및 감도의 하락을 방지할 수 있다.
이를 위해, 실시예는 P0/N-/P- 졍션(140)의 표면에 오믹컨택(Ohmic Contact)을 위한 제1 도전형 연결영역(147)으로서 N+ 도핑영역을 형성할 수 있다. 상기 N+ 영역(147)은 상기 P0(145)를 관통하여 N-(143)에 접촉하도록 형성할 수 있다.
한편, 이러한 제1 도전형 연결영역(147)이 리키지 소스(Leakage Source)가 되는 것을 최소화하기 위해 제1 도전형 연결영역(147)의 폭을 최소화할 수 있다.
이를 위해, 실시예는 제1 메탈컨택(151a) 에치(Etch) 후 플러그 임플란트(Plug Implant)를 진행할 수 있으나 이에 한정되는 것은 아니다. 예를 들어, 이온주입패턴(미도시)을 형성하고 이를 이온주입마스크로 하여 제1 도전형 연결영역(147)을 형성할 수도 있다.
즉, 실시예와 같이 컨택(Contact) 형성 부에만 국부적으로 N+ Doping을 한 이유는 다크시그널(Dark Signal)을 최소화하면서 오믹컨택(Ohmic Contact) 형성을 원활히 해 주기 위함이다. 종래기술과 같이, Tx Source 부 전체를 N+ Doping 할 경우 기판표면 댕글링본드(Si Surface Dangling Bond)에 의해 Dark Signal이 증가할 수 있다.
도 4는 리드아웃 회로에 대한 다른 구조를 도시한 것이다. 도 4에 도시된 바와 같이, 상기 전기접합영역(140)의 일측에 제1 도전형 연결영역(148)이 형성될 수 있다.
도 4를 참조하여, P0/N-/P- Junction(140)에 Ohmic Contact을 위한 N+ 연결영역(148)을 형성할 수 있는데, 이때 N+ 연결영역(148) 및 M1C Contact(151a) 형성공정은 리키지 소스(Leakage Source)가 될 수 있다. 왜냐하면, P0/N-/P- Junction(140)에 Reverse Bias가 인가된 채로 동작하므로 기판 표면(Si Surface)에 전기장(EF)이 발생할 수 있다. 이러한 전기장 내부에서 Contact 형성 공정 중에 발생하는 결정결함은 리키지 소스가 된다.
또한, N+ 연결영역(148)을 P0/N-/P- Junction(140) 표면에 형성시킬 경우 N+/P0 Junction(148/145)에 의한 E-Field가 추가되므로 이 역시 리키지 소스(Leakage Source)가 될 수 있다.
즉, P0 층으로 도핑(Doping)되지 않고 N+ 연결영역(148)으로 이루어진 Active 영역에 제1 컨택플러그(151a)를 형성하고, 이를 N- Junction(143)과 연결시키는 Layout을 제시한다.
그러면 상기 반도체 기판(100) 표면의 E-Field가 발생하지 않게 되고 이는 3차원 집적(3-D Integrated) CIS의 암전류(Dark Current) 감소에 기여할 수 있다.
그 다음으로, 상기 반도체 기판(100) 상에 층간절연막(160)을 형성하고, 배선(150)을 형성할 수 있다. 상기 배선(150)은 제1 메탈컨택(151a), 제1 메탈(151), 제2 메탈(152), 제3 메탈(153), 제4 메탈컨택(154a)을 포함할 수 있으나 이에 한정되는 것은 아니다.
상기 배선(150)은 단위픽셀 별로 형성되어 이미지 감지부(200)와 상기 리드아웃 회로(120)를 연결하여 이미지 감지부(200)의 광전하를 전송하는 역할을 할 수 있다. 상기 리드아웃 회로(120)과 연결되는 배선(150)의 형성시 주변부(B)의 회로와 연결되는 배선(150)도 형성될 수 있다.
도 5를 참조하여, 상기 반도체 기판(100) 상에 이미지 감지부(200)가 형성된 다. 상기 이미지 감지부(200)는 제1 불순물 영역(N-) 및 제2 불순물 영역(P+)으로 이루어져 PN접합의 포토다이오드 구조를 가질 수 있다. 또한, 상기 제1 불순물 영역(N-)의 하부에는 이온주입영역(N+)이 형성될 수 있다. 상기 이온주입영역(N+)은 오믹컨택의 역할을 할 수 있다.
예를 들어, 상기 이미지 감지부(200)는 결정형 구조의 p형 캐리어 기판(미도시) 내부에 N형 불순물(N-) 및 P형 불순물(P+)을 차례로 이온주입하여 제1 불순물 영역(N-) 및 제2 불순물 영역(P+)을 형성한다. 추가적으로 상기 제1 불순물 영역(N-)의 하부로 고농도의 n형 불순물(N+)을 이온주입하여 이온주입영역(N+)을 형성할 수 있다.
다음으로, 상기 층간절연층(160)의 상부로 상기 캐리어 기판의 상기 이온주입영역(N+)이 마주되도록 위치시킨 후 본딩공정을 진행하여 상기 반도체 기판(100)과 상기 캐리어 기판을 결합시킨다. 이후, 상기 층간절연층(160) 상에 본딩된 상기 이미지 감지부(200)가 노출되도록 클리빙 공정(Cleaving) 공정에 의하여 캐리어 기판을 제거한다.
실시예에 의하면, 상기 이미지 감지부(200)가 리드아웃 회로(120) 상측에 위치하는 3차원 이미지센서를 채용하여 필팩터를 높이면서, 이미지 감지부(200)의 디펙트를 방지할 수 있다.
또한, 상기 제1 불순물 영역(N-)의 두께가 상기 제2 불순물 영역(P+)의 두께보다 두껍게 형성됨으로써 차지 스토링 캐패시티를 증가시킬 수 있다. 즉, N-층을 더 두껍게 형성하여 면적을 확장시킴으로써 광전자를 함유할 수 있는 캐패시 티(capacity)를 향상시킬 수 있다.
한편, 상기 이미지 감지부(200)는 n형 비정질 실리콘층(n-type amorphous silicon), 진성 비정질 실리콘층(intrinsic amorphous silicon) 및 p형 비정질 실리콘층(p-type amorphous silicon)으로 이루어지는 PIN 다이오드로 형성될 수도 있다.
도 6을 참조하여, 상기 이미지 감지부(200)에 소자분리 영역(210)이 형성된다. 상기 소자분리 영역(210)은 상기 이미지 감지부(200)를 관통하도록 형성되어 상기 이미지 감지부(200)를 단위픽셀 별로 분리시킬 수 있다. 상기 소자분리 영역(210)은 상기 반도체 기판(100)에 형성된 소자분리막(110)에 대응되는 위치에 형성될 수도 있다.
따라서, 상기 소자분리 영역(210)에 의하여 상기 이미지 감지부(200)는 단위픽셀 별로 분리되어 상기 리드아웃 회로(120)와 각각 전기적으로 연결될 수 있다.
예를 들어, 상기 소자분리 영역(210)은 상기 이미지 감지부(200)를 관통하는 트랜치를 형성한 후 상기 트랜치 내부에 절연물질을 증착하여 형성될 수 있다. 또는 상기 소자분리 영역(210)은 상기 이미지 감지부(200)로 선택적으로 불순물을 이온주입하여 형성할 수도 있다.
한편 도시되지는 않았지만, 상기 소자분리 영역(210)은 후속공정에서 상기 이미지 감지부(200) 상에 투명전극층(220)을 형성한 후 형성될 수도 있다. 그러면, 상기 이미지 감지부(200) 및 투명전극층(220)은 단위픽셀 별로 분리될 수 있다.
도 7을 참조하여, 상기 이미지 감지부(200) 상에 투명전극층(220)이 형성된 다. 상기 투명전극층(220)은 빛의 투과성이 높고 전도성이 우수한 전도성 물질로 형성될 수 있다. 예를 들어, 상기 투명전극층(220)은 ITO(indium tin oxide) 또는 CTO(cardium tin oxide) 등과 같은 물질로 형성될 수 있다.
상기 투명전극층(220)과 상기 이미지 감지부(200)는 서로 다른 물질로 형성되어 상호간의 접착력이 떨어질 수 있으므로 상기 투명전극층(220)과 이미지 감지부(200)의 분리를 방지할 수 있는 방법이 요구될 수 있다. 특히, 상기 투명전극층(220)은 열 공정 또는 화학적 방법에 의하여 특성이 변할 수 있으므로 물리적인 방법에 의하여 상기 투명전극층(220)의 분리를 방지할 수 있는 방법이 필요하다.
도 8 및 도 9를 참조하여, 상기 투명전극층(220)을 관통하고 상기 이미지 감지부(200)의 내부를 선택적으로 노출시키는 비아 트랜치(230)가 형성된다. 상기 비아 트랜치(230)는 픽셀부(A)의 가장자리인 에지 영역에 형성될 수 있다. 즉, 상기 비아 트랜치(230)는 상기 픽셀부(A)를 하나의 칩으로 보았을 때 에지영역에 적어도 하나 이상 형성될 수 있다. 또는 상기 비아 트랜치(230)는 상기 주변부(B)와 인접하는 상기 픽셀부(A)의 투명전극층(220) 및 이미지 감지부(200)에 형성될 수 있다.
예를 들어, 상기 비아 트랜치(230)는 다마신 공정에 의하여 형성될 수 있다. 즉, 도 8에 도시된 바와 같이 상기 비아 트랜치(230)는 상기 투명전극층(220)에 얕은 트랜치(T)를 1차 식각공정에 의하여 선택적으로 형성한다. 이때 상기 트랜치(T)가 얕은 깊이로 형성되어 상기 이미지 감지부(200)는 노출되지 않게 된다. 이후, 도 9에 도시된 바와 같이 상기 트랜치(T)와 연결되고 상기 투명전극층(220)을 관통하여 상기 이미지 감지부(200)를 선택적으로 노출시키도록 2차 식각공정에 의하여 비아홀(V)을 형성한다.
한편, 상기 비아 트랜치(230)는 상기 비아홀(V)을 먼저 형성하고, 상기 트랜치(T)를 형성공정을 진행하여 형성될 수도 있다.
상기 비아 트랜치(230)의 비아홀(V)은 상기 이미지 감지부(200)의 제1 불순물 영역(N-)을 노출시킬 수 있다. 즉, 상기 비아홀(V) 형성시 상기 이미지 감지부(200)의 일부를 제거하여 상기 제1 불순물 영역(N-)의 내부를 선택적으로 노출시킬 수 있다.
도 10을 참조하여, 상기 비아 트랜치(230)가 갭필되도록 상기 투명전극층(220) 상에 고정층(240)이 형성된다. 상기 고정층(240)은 상기 비아 트랜치(230)가 형성된 투명전극층(220) 상부로 증착되어 상기 비아 트랜치(230)의 내부를 모두 채울 수 있다. 예를 들어, 상기 고정층(240)은 텅스텐, 구리 및 알루미늄과 같은 금속물질로 형성될 수 있다. 한편, 상기 고정층(240)은 금속물질에 한정되는 것이 아니며, 상기 비아 트랜치(230)의 내부를 채울 수 있는 재료라면 어떤 물질이라도 사용가능하다. 실시예에서 상기 고정층(240)은 텅스텐이 사용된 것을 예로 한다.
도 11을 참조하여, 상기 비아 트랜치(230)의 내부에 고정 플러그(245)가 형성된다. 상기 고정 플러그(245)는 상기 고정층(240)에 대한 에치-백(Etch back) 공정을 진행하여 상기 비아 트랜치(230) 내부에만 형성될 수 있다.
따라서, 상기 고정 플러그(245)는 상기 비아 트랜치(230) 내부에 형성되어 상기 투명전극층(220)과 상기 이미지 감지부(200)의 접합력을 향상시킬 수 있다. 즉, 상기 이미지 감지부(200)와 투명전극층(220)이 분리되는 현상을 방지하기 위하 여 상기 비아 트랜치(230)의 내부에 고정 플러그(245)를 형성함으로써 상기 고정 플러그(245)는 상기 투명전극층(220)과 상기 이미지 감지부(200)를 물리적으로 고정시키게 되므로 분리되는 것을 방지할 수 있게 된다.
도 12는 도 11에 도시된 고정 플러그의 위치를 나타내는 평면도로서, 상기 고정 플러그(245)는 상기 픽셀부(A)의 모서리 영역에 적어도 하나 이상 형성될 수 있다. 종래에는 이미지 감지부 상에 상기 투명전극층을 형성하면 시간이 흐를수록 이미지 감지부의 가장자리 영역부터 접착력이 감소되어 상기 투명전극층의 박리가 되므로 들뜸현상이 발생될 수 있다. 이러한 들뜸 현상을 방지하기 위하여 포토다이오드로 사용하는 이미지 감지부에 열공정이나 다른 화학적 방법을 이용할 수도 있지만 이는 상기 투명전극층에 대한 특성을 변화시켜 빛 투과율에 악영향을 줄 수도 있다.
도시되지는 않았지만, 추가적으로 상기 투명전극층(220)에 그라운드 전압을 인가하기 위한 상부배선이 형성될 수 있다. 이때, 상기 상부배선은 상기 고정 플러그(245)와는 연결되지 않도록 형성될 수 있다.
실시예에서는 이를 방지하기 위하여 상기 이미지 감지부(200) 상에 형성된 투명전극층(220)에 적어도 하나 이상의 고정 플러그(245)를 형성함으로써 상기 투명전극층(220)의 들뜸현상을 방지할 수 있다. 특히, 상기 고정 플러그(245)는 상기 투명전극층(220)과 이미지 감지부(200)를 물리적으로 결합시키는 것이므로 화학적 또는 열적 손상 없이 상기 투명전극층을 이미지 감지부 상에 고정시킬 수 있다. 특히, 상기 고정 플러그는 상기 픽셀부의 가장자리에 해당하는 이미지 감지부 상에 형성되는 것이므로 이미지 센서의 특성에는 전혀 영향을 주지 않게 된다.
한편, 실시예에서 상기 고정 플러그(245)는 이미지 감지부(200)와 투명전극층(220)의 결합을 위해 사용되었으나 이에 한정되는 것은 아니다. 예를 들어, 상기 고정 플러그(245)는 층간절연층(160)과 이미지 감지부(200)의 결합을 위해 사용될 수도 있다. 즉, 상기 고정 플러그(245)는 상호간의 접착력(adhesion)이 좋지 않은 물질들을 넓은 영역에 형성할 때 사용될 수 있다.
이상에서 설명한 실시예는 전술한 실시예 및 도면에 의해 한정되는 것이 아니고, 본 실시예의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경할 수 있다는 것은 본 실시예가 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
도 1 내지 도 12은 실시예에 따른 이미지 센서의 제조공정을 나타내는 단면도이다.
도 13은 종래의 기술에서 포토차지의 특성을 나타내는 도면이다.
Claims (11)
- 리드아웃 회로를 포함하는 반도체 기판;상기 반도체 기판 상에 형성되고 배선을 포함하는 층간절연층;상기 층간절연층 상에 형성되어 상기 리드아웃 회로와 전기적으로 연결된 이미지 감지부;상기 이미지 감지부 상에 형성된 투명전극층;상기 투명전극층을 관통하고 상기 이미지 감지부 내부를 선택적으로 노출시키는 비아 트랜치; 및상기 비아 트랜치의 내부에 형성된 고정 플러그를 포함하는 이미지센서.
- 제1항에 있어서,상기 비아 트랜치는,상기 투명전극층에 얕은 깊이로 형성된 트랜치와,상기 트랜치와 연결되고 상기 이미지 감지부 내부까지 연장되어 형성된 비아홀을 포함하는 이미지센서.
- 제1항에 있어서,상기 이미지 감지부를 포함하여 복수개의 단위픽셀로 이루어지는 픽셀부 및 주변부를 포함하고,상기 픽셀부 및 상기 주변부를 상측으로부터 투영하였을 경우, 상기 이미지 감지부는 상기 주변부에 인접된 상기 픽셀부의 가장자리 영역에 적어도 하나 이상 형성된 것을 특징으로 하는 이미지센서.
- 제1항에 있어서,상기 고정 플러그는 금속물질 또는 절연물질로 형성된 것을 특징으로 하는 이미지센서.
- 삭제
- 삭제
- 반도체 기판에 리드아웃 회로를 형성하는 단계;상기 반도체 기판 상에 배선을 포함하는 층간절연층을 형성하는 단계;상기 리드아웃 회로와 전기적으로 연결되도록 상기 층간절연층 상에 이미지 감지부를 형성하는 단계;상기 이미지 감지부 상에 투명전극층을 형성하는 단계;상기 투명전극층을 관통하여 상기 이미지 감지부의 상측 일부를 노출시키는 비아 트랜치를 형성하는 단계; 및상기 비아 트랜치의 내부에 고정 플러그를 형성하는 단계를 포함하는 이미지센서의 제조방법.
- 제7항에 있어서,상기 비아 트랜치를 형성하는 단계는,상기 투명전극층에 1차 식각공정에 의하여 상기 이미지 감지부가 노출되지 않도록 얕은 깊이를 가지는 트랜치를 형성하는 단계; 및상기 트랜치에서 연장되어 상기 이미지 감지부를 선택적으로 노출시키도록 2차 식각공정에 의하여 상기 트랜치보다 좁은 폭을 가지며 깊은 깊이를 가지는 비아홀을 형성하는 단계를 포함하는 이미지센서의 제조방법.
- 제7항에 있어서,상기 고정 플러그를 형성하는 단계는,상기 비아 트랜치가 갭필되도록 상기 투명전극층 상에 고정층을 형성하는 단계;상기 고정층에 대한 에치-백 공정을 진행하여 상기 비아 트랜치 내부에 고정 플러그를 형성하는 단계를 포함하는 이미지센서의 제조방법.
- 제7항에 있어서,상기 고정 플러그는 상기 비아 트랜치 내부를 갭필할 수 있는 금속 또는 절연물질로 형성되는 것을 특징으로 하는 이미지센서의 제조방법.
- 제7항에 있어서,상기 이미지 센서는 상기 이미지 감지부를 포함하여 복수개의 단위픽셀로 이루어지는 픽셀부 및 주변부를 포함하고,상기 고정 플러그는 상기 단위픽셀로 구분되는 상기 이미지 감지부에 적어도 하나 이상씩 형성되는 것을 특징으로 하는 이미지센서의 제조 방법.
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| JPH1197664A (ja) | 1997-09-20 | 1999-04-09 | Semiconductor Energy Lab Co Ltd | 電子機器およびその作製方法 |
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| JP2006186118A (ja) | 2004-12-28 | 2006-07-13 | Sony Corp | 固体撮像素子、固体撮像素子の製造方法および撮像装置 |
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2008
- 2008-07-29 KR KR1020080074187A patent/KR100997316B1/ko not_active IP Right Cessation
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