KR101063651B1 - 이미지센서 및 그 제조방법 - Google Patents
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Abstract
실시예에 따른 이미지센서는, 리드아웃 회로가 픽셀별로 형성된 반도체 기판; 상기 리드아웃 회로와 각각 연결되도록 상기 반도체 기판 상에 형성된 배선 및 층간절연층; 상기 배선과 연결되도록 상기 층간절연층 상에 배치되고 갭 영역에 의하여 픽셀 별로 분리된 포토다이오드 패턴들; 상기 포토다이오드 패턴들 및 갭영역을 포함하는 층간절연층 상에 배치된 픽셀분리층; 서로 이웃하는 적어도 두개 이상의 상기 포토다이오드 패턴들이 선택적으로 노출되도록 상기 픽셀분리층에 형성된 트랜치; 및 상기 트랜치에 형성되어 상기 포토다이오드 패턴들과 연결되는 컨택라인을 포함한다.
3차원 이미지센서, 포토다이오드, 소자분리
Description
실시예는 이미지센서 및 그 제조방법에 관한 것이다.
이미지센서는 광학적 영상(Optical Image)을 전기 신호로 변환시키는 반도체 소자로서, 크게 전하결합소자(charge coupled device:CCD) 이미지센서와 씨모스(Complementary Metal Oxide Silicon:CMOS) 이미지센서(CIS)로 구분된다.
종래의 기술에서는 기판에 포토다이오드(Photodiode)를 이온주입 방식으로 형성시킨다. 그런데, 칩사이즈(Chip Size) 증가 없이 픽셀(Pixel) 수 증가를 위한 목적으로 포토다이오드의 사이즈가 점점 감소함에 따라 수광부 면적 축소로 이미지 특성(Image Quality)이 감소하는 경향을 보이고 있다.
또한, 수광부 면적 축소만큼의 적층높이(Stack Height)의 감소가 이루어지지 못하여 에어리 디스크(Airy Disk)라 불리는 빛의 회절현상으로 수광부에 입사되는 포톤(Photon)의 수 역시 감소하는 경향을 보이고 있다.
이를 극복하기 위한 대안 중 하나로 포토다이오드를 비정질 실리콘(amorphous Si)으로 증착하거나, 웨이퍼 대 웨이퍼 본딩(Wafer-to-Wafer Bonding) 등의 방법으로 리드아웃 회로(Readout Circuitry)은 실리콘 기판(Si Substrate)에 형성시키고, 포토다이오드는 리드아웃 회로 상부에 형성시키는 시도(이하 "3차원 이미지센서"라고 칭함)가 이루어지고 있다. 포토다이오드와 리드아웃 회로은 배선(Metal Line)을 통해 연결된다.
상기 포토다이오드에 그라운드 전압을 인가하기 위해서는 각 단위픽셀의 포토다이오드와 연결되는 컨택 플러그를 형성한 후 상기 컨택 플러그를 연결하기 위한 추가의 상부배선 형성이 요구된다. 즉, 상기 포토다이오드에 그라운드 컨택을 연결하기 위하여 컨택 플러그 및 배선공정이 진행되므로 생산성이 저하될 수 있다.
한편, 종래기술에 의하면 트랜스퍼트랜지스터 양단의 소스 및 드레인 모두 고농도 N형으로 도핑(Doping)되어 있으므로 도 13에 도시된 바와 같이 전하공유(Charge Sharing)현상이 발생하게 되는 문제가 있다. 전하공유(Charge Sharing)현상이 발생하면 출력이미지의 감도를 낮추게 되며, 이미지 오류를 발생시킬 수도 있다.
또한, 종래기술에 의하면 포토다이오드와 리드아웃 회로 사이에 포토차지(Photo Charge)가 원활히 이동하지 못해 암전류가 발생하거나, 새츄레이션(Saturation) 및 감도의 하락이 발생하고 있다.
실시예에서는 리드아웃 회로 상에 형성된 포토다이오드의 그라운드 컨택을 위한 컨택라인이 형성되어 컨택 형성공정을 단순화시킬 수 있는 이미지센서 및 그 제조방법을 제공한다.
또한, 상기 컨택라인은 종축 또는 횡축에 해당하는 각열의 포토다이오드와 동시에 전기적으로 연결되어 별도의 상부배선 공정을 상략할 수 있는 이미지센서 및 그 제조방법을 제공한다.
실시예에 따른 이미지센서는, 리드아웃 회로가 픽셀별로 형성된 반도체 기판; 상기 리드아웃 회로와 각각 연결되도록 상기 반도체 기판 상에 형성된 배선 및 층간절연층; 상기 배선과 연결되도록 상기 층간절연층 상에 배치되고 갭 영역에 의하여 픽셀 별로 분리된 포토다이오드 패턴들; 상기 포토다이오드 패턴들 및 갭영역을 포함하는 층간절연층 상에 배치된 픽셀분리층; 서로 이웃하는 적어도 두개 이상의 상기 포토다이오드 패턴들이 선택적으로 노출되도록 상기 픽셀분리층에 형성된 트랜치; 및 상기 트랜치에 형성되어 상기 포토다이오드 패턴들과 연결되는 컨택라인을 포함한다.
실시예에 따른 이미지센서의 제조방법은, 반도체 기판에 리드아웃 회로를 픽셀별로 형성하는 단계; 상기 리드아웃 회로와 연결되도록 상기 반도체 기판 상에 배선을 포함하는 층간절연층을 형성하는 단계; 포토다이오드층이 형성된 결정형 반 도체층을 형성하는 단계; 상기 결정형 반도체층과 상기 반도체 기판을 본딩하는 단계; 상기 결정형 반도체층을 제거하여 상기 포토다이오드층을 노출시키는 단계; 상기 포토다이오드층에 갭 영역을 형성하여 상기 배선과 각각 연결되는 포토다이오드 패턴들을 형성하는 단계; 상기 포토다이오드 패턴들 및 갭 영역을 포함하는 층간절연층 상에 픽셀분리층을 형성하는 단계; 상기 포토다이오드 패턴들이 부분적으로 노출되도록 상기 픽셀분리층에 트랜치를 형성하는 단계; 및 상기 트랜치에 컨택라인을 형성하는 단계를 포함한다.
실시예에 따른 이미지센서 및 그 제조방법에 의하면, 종축 또는 횡축에 해당하는 각열의 포토다이오드들 상부를 가로지르도록 컨택라인이 형성되어 각열의 포토다이오드들에 그라운드 전압을 동시에 인가할 수 있다. 이에 따라, 상기 포토다이오드로 그라운드 전압을 인가하기 위한 상부배선공정이 생략되어 소자의 생산성을 향상시킬 수 있다.
실시예에 따른 이미지센서 및 그 제조방법을 첨부된 도면을 참조하여 상세히 설명한다.
실시예의 설명에 있어서, 각 층의 "상/위(on/over)"에 형성되는 것으로 기재되는 경우에 있어, 상/위(on/over)는 직접(directly)와 또는 다른 층을 개재하여(indirectly) 형성되는 것을 모두 포함한다.
도면에서 각층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되거나 생략되거나 또는 개략적으로 도시되었다. 또한 각 구성요소의 크기는 실제크기를 전적으로 반영하는 것은 아니다.
<제1 실시예>
도 11은 제1 실시예에 따른 이미지센서를 도시한 단면도이다. 도 12는 실시예에 따른 이미지센서의 평면도이다.
실시예에 따른 이미지센서는, 리드아웃 회로(120)가 픽셀별로 형성된 반도체 기판(100); 상기 리드아웃 회로(120)와 각각 연결되도록 상기 반도체 기판(100) 상에 형성된 배선(150) 및 층간절연층(160); 상기 배선(150)과 연결되도록 상기 층간절연층(160) 상에 배치되고 갭 영역(207)에 의하여 픽셀 별로 분리된 포토다이오드 패턴(205)들; 상기 포토다이오드 패턴(205)들 및 갭 영역(207)을 포함하는 층간절연층(160) 상에 배치된 픽셀분리층(230); 서로 이웃하는 적어도 두개 이상의 상기 포토다이오드 패턴(205)들이 선택적으로 노출되도록 상기 픽셀분리층(230)에 형성된 트랜치(235); 및 상기 트랜치(235)에 형성되어 상기 포토다이오드 패턴(235)들과 연결되는 컨택라인(245)을 포함하다.
상기 갭 영역(207)는 메쉬타입으로 형성되어 상기 포토다이오드 패턴(205)을 픽셀 별로 분리시킬 수 있다.
도 12에 도시된 바와 같이, 상기 컨택라인(245)은 서로 이웃하는 복수개의 포토다이오드 패턴(205)을 연결시킬 수 있다. 예를 들어, 상기 컨택라인(245)은 가로열 또는 세로열에 해당하는 복수개의 포토다이오드 패턴(205)들 상에 연결되도록 형성되어 복수개의 포토다이오드 패턴(205)들로 그라운드 전압을 인가할 수 있다. 즉, 상기 컨택라인(245)이 복수개의 포토다이오드 패턴(205)의 공통전극의 역할을 할 수 있게 된다. 따라서, 상기 포토다이오드 패턴(205)의 그라운드 컨택으로 사용되는 상부 배선라인을 형성하지 않아도 되므로 소자의 집적화가 가능하다.
도 11의 도면부호 중 미 설명 도면부호는 이하 제조방법에서 설명한다.
도 1 내지 도 12을 참조하여 실시예에 따른 이미지센서의 제조방법을 설명한다.
도 1을 참조하여, 리드아웃 회로(120)를 포함하는 반도체 기판(100) 상에 층간절연층(160) 및 배선(150)이 형성된다.
상기 반도체 기판(100)은 단결정 또는 다결정의 실리콘 기판이며, p형 불순물 또는 n형 불순물이 도핑된 기판일 수 있다. 상기 반도체 기판(100)에 소자분리막(110)이 형성되어 액티브 영역이 정의된다. 그리고 상기 액티브 영역에 단위화소 별로 트랜지스터를 포함하는 리드아웃 회로(120)가 형성된다.
도 2를 참조하여, 상기 리드아웃회로(120) 및 배선(150)을 상세히 설명한다.
상기 리드아웃 회로(120)는 트랜스퍼트랜지스터(Tx)(121), 리셋트랜지스터(Rx)(123), 드라이브트랜지스터(Dx)(125), 셀렉트랜지스터(Sx)(127)를 포함하여 형성할 수 있다. 이후, 플로팅디퓨젼영역(FD)(131), 상기 각 트랜지스터에 대한 소스/드레인영역(133, 135, 137)을 포함하는 이온주입영역(130)을 형성할 수 있다. 한편 상기 리드아웃 회로(120)은 3Tr, 4Tr 또는 5Tr 중 어느 하나일 수 있다.
상기 반도체 기판(100)에 리드아웃 회로(120)를 형성하는 단계는 상기 반도체 기판(100)에 전기접합영역(140)을 형성하는 단계 및 상기 전기접합영역(140) 상 부에 상기 배선(150)과 연결되는 제1 도전형 연결영역(147)을 형성하는 단계를 포함할 수 있다.
예를 들어, 상기 전기접합영역(140)은 PN 졍션(junction)(140) 일 수 있으나 이에 한정되는 것은 아니다. 예를 들어, 상기 전기접합영역(140)은 제2 도전형 웰(141) 또는 제2 도전형 에피층 상에 형성된 제1 도전형 이온주입층(143), 상기 제1 도전형 이온주입층(143) 상에 형성된 제2 도전형 이온주입층(145)을 포함할 수 있다. 예를 들어, 상기 PN 졍션(junction)(140)은 도 2와 같이 P0(145)/N-(143)/P-(141) Junction 일 수 있으나 이에 한정되는 것은 아니다. 상기 반도체 기판(100)은 제2 도전형으로 도전되어 있을 수 있으나 이에 한정되는 것은 아니다.
실시예에 의하면 트랜스퍼 트랜지스터(Tx) 양단의 소스/드레인 간에 전압차(Potential Difference)가 있도록 소자 설계하여 포토차지(Photo Charge)의 완전한 덤핑(Fully Dumping)이 가능해질 수 있다. 이에 따라, 포토다이오드에서 발생한 포토차지(Photo Charge)가 플로팅디퓨젼 영역으로 덤핑됨에 따라 출력이미지 감도를 높일 수 있다.
즉, 실시예는 도 2와 같이 리드아웃 회로(120)가 형성된 반도체 기판(100)에 전기접합영역(140)을 형성시킴으로써 트랜스퍼 트랜지스터(Tx)(121) 양단의 소스/드레인 간에 전압차가 있도록 하여 포토차지의 완전한 덤핑이 가능해질 수 있다.
이하, 실시예의 포토차지의 덤핑구조에 대해서 도 3을 참조하여 구체적으로 설명한다.
실시예에서 N+ 졍션인 플로팅디퓨젼(FD)(131) 노드(Node)와 달리, 전기접합 영역(140)인 P/N/P 졍션(140)은 인가전압이 모두 전달되지 않고 일정 전압에서 핀치오프(Pinch-off) 된다. 이 전압을 피닝볼티지(Pinning Voltage)이라 부르며 피닝볼티지(Pinning Voltage)는 P0(145) 및 N-(143) 도핑(Doping) 농도에 의존한다.
구체적으로, 포토다이오드(205)에서 생성된 전자는 PNP 졍션(140)으로 이동하게 되며 트랜스퍼 트랜지스터(Tx)(121) 온(On)시, FD(131) 노드로 전달되어 전압으로 변환된다.
P0/N-/P- 졍션(140)의 최대 전압값은 피닝볼티지가 되고 FD(131) Node 최대 전압값은 Vdd-Rx Vth이 되므로, 도 3에 도시된 바와 같이 Tx(131) 양단간 전위차로 인해 차지쉐어링(Charge Sharing) 없이 칩(Chip) 상부의 포토다이오드(205)에서 발생한 전자가 FD(131) Node로 완전히 덤핑(Dumping) 될 수 있다.
즉, 실시예에서 반도체 기판(100)인 실리콘 서브(Si-Sub)에 N+/Pwell Junction이 아닌 P0/N-/Pwell Junction을 형성시킨 이유는 4-Tr APS Reset 동작시 P0/N-/Pwell Junction에서 N-(143)에 + 전압이 인가되고 P0(145) 및 Pwell(141)에는 Ground 전압이 인가되므로 일정전압 이상에서는 P0/N-/Pwell Double Junction이 BJT 구조에서와 같이 Pinch-Off가 발생하게 된다. 이를 Pinning Voltage라고 부른다. 따라서 Tx(121) 양단의 Source/Drain에 전압차가 발생하게 되어 Tx On/Off 동작 시 포토차지가 N-well에서 Tx를 통해 FD로 완전히 덤핑되어 Charge Sharing 현상을 방지할 수 있다.
따라서 종래기술과 같이 단순히 포토다이오드가 N+ Junction으로 연결된 경우와 달리, 실시예에 의하면 새츄레이션(Saturation) 저하 및 감도 하락 등의 문제 를 피할 수 있다.
다음으로, 실시예에 의하면 포토다이오드(205)와 리드아웃 회로(120) 사이에 제1 도전형 연결영역(147)을 형성하여 포토차지(Photo Charge)의 원할한 이동통로를 만들어 줌으로써 암전류소스를 최소화하고, 새츄레이션(Saturation) 저하 및 감도의 하락을 방지할 수 있다.
이를 위해, 제1 실시예는 P0/N-/P- 졍션(140)의 표면에 오믹컨택(Ohmic Contact)을 위한 제1 도전형 연결영역(147)으로서 n+ 도핑영역을 형성할 수 있다. 상기 N+ 영역(147)은 상기 P0(145)를 관통하여 N-(143)에 접촉하도록 형성할 수 있다.
한편, 이러한 제1 도전형 연결영역(147)이 리키지 소스(Leakage Source)가 되는 것을 최소화하기 위해 제1 도전형 연결영역(147)의 폭을 최소화할 수 있다. 이를 위해, 실시예는 제1 메탈컨택(151a) 에치(Etch) 후 플러그 임플란트(Plug Implant)를 진행할 수 있으나 이에 한정되는 것은 아니다. 예를 들어, 이온주입패턴(미도시)을 형성하고 이를 이온주입마스크로 하여 제1 도전형 연결영역(147)을 형성할 수도 있다.
즉, 제1 실시예와 같이 컨택(Contact) 형성 부에만 국부적으로 N+ Doping을 한 이유는 다크시그널(Dark Signal)을 최소화하면서 오믹컨택(Ohmic Contact) 형성을 원활히 해 주기 위함이다. 종래기술과 같이, Tx Source 부 전체를 N+ Doping 할 경우 기판표면 댕글링본드(Si Surface Dangling Bond)에 의해 Dark Signal이 증가할 수 있다.
그 다음으로, 상기 반도체 기판(100) 상에 층간절연막(160)을 형성하고, 배선(150)을 형성할 수 있다. 상기 배선(150)은 제1 메탈컨택(151a), 제1 메탈(151), 제2 메탈(152), 제3 메탈(153), 제4 메탈컨택(154a)을 포함할 수 있으나 이에 한정되는 것은 아니다.
상기 배선(150)은 단위픽셀 별로 형성되어 포토다이오드와 상기 리드아웃 회로(120)을 연결하여 포토다이오드의 광전하를 전송하는 역할을 할 수 있다.
도 4를 참조하여, 결정형 반도체층(20)을 포함하는 캐리어 기판을 준비한다.
상기 캐리어 기판은 단결정 또는 다결정의 실리콘 기판이며, p형 불순물 또는 n형 불순물이 도핑된 기판일 수 있다. 상기 결정형 반도체층(20)은 상기 캐리어 기판의 일부 또는 에피층일 수 있다.
상기 결정형 반도체층(20) 내부에 포토다이오드(200)가 형성된다. 상기 포토다이오드(200)는 제1 도전영역(210) 및 제2 도전영역(220)을 포함한다.
상기 제1 도전영역(210)은 상기 결정형 반도체층(20)의 상부영역에 형성될 수 있다. 예를 들어, 상기 제1 도전영역(210)은 n형 불순물을 이온주입하여 형성될 수 있다. 상기 제2 도전영역(220)은 상기 결정형 반도체층(20)의 하부영역에 형성될 수 있다. 예를 들어, 상기 제2 도전영역(220)은 p형 불순물을 이온주입하여 형성될 수 있다.
상기 제1 도전영역(210) 하부에 제2 도전영역(220)이 형성되므로 상기 포토다이오드(200)는 PN 접합의 구조를 가질 수 있다. 또한, 상기 제1 도전영역(210)의 두께가 상기 제2 도전영역(220)의 두께보다 두껍게 형성됨으로써 차지 스토링 캐패 시티를 증가시킬 수 있다. 즉, N-층을 더 두껍게 형성하여 면적을 확장시킴으로써 광전자를 함유할 수 있는 캐패시티(capacity)를 향상시킬 수 있다.
도 5를 참조하여, 상기 배선(150)을 포함하는 상기 반도체 기판(100)과 상기 포토다이오드(200)를 포함하는 결정형 반도체층(20)이 본딩된다.
구체적으로, 상기 반도체 기판(100)의 층간절연층(160) 상부로 상기 제1 도전영역(210)의 표면이 마주하도록 위치시킨 후 본딩공정을 진행할 수 있다.
그러면 상기 반도체 기판(100)의 층간절연층(160) 상부로 포토다이오드(200)를 포함하는 결정형 반도체층(20)이 결합될 수 있다. 따라서, 상기 반도체 기판(100)과 상기 포토다이오드(200)가 수직형 집적을 이루어 필 팩터를 향상시킬 수 있다.
도 6을 참조하여, 상기 반도체 기판(100) 상에 포토다이오드(200)가 남아있도록 상기 결정형 반도체층(20)이 제거된다. 예를 들어, 상기 결정형 반도체층(20)과 상기 포토다이오드(200)의 경계에는 수소층(미도시)이 형성되어 상기 결정형 반도체층(20)은 클리빙 공정에 의하여 제거될 수 있다.
따라서 상기 반도체 기판(100)의 배선(150) 상으로 상기 포토다이오드(200)가 남아있게 되므로 상기 배선(150)과 포토다이오드(200)는 전기적으로 연결된 상태가 된다.
도 7을 참조하여, 상기 층간절연층(160) 상의 상기 포토다이오드(200)가 단위픽셀 별로 분리되어 포토다이오드 패턴(205)들이 형성된다. 상기 포토다이오드 패턴(205)들은 갭 영역(207)에 의하여 픽셀별로 형성된 상기 배선(150)에 대응하도 록 패터닝 될 수 있다. 상기 포토다이오드 패턴(205)들은 제1 도전영역(215) 및 제2 도전영역(225)를 포함한다.
상기 포토다이오드 패턴(205)을 형성하기 위해서는 상기 포토다이오드(200) 상에 제1 포토레지스트 패턴(310)을 형성한다. 상기 제1 포토레지스트 패턴(310)은 상기 배선(150)에 대응하는 상기 결정형 반도체층(20)은 가리고 나머지 영역은 노출시키도록 형성된다. 상기 제1 포토레지스트 패턴(310)을 식각마스크로 사용하여 상기 결정형 반도체층(20)을 식각하면 포토다이오드 패턴(205)이 형성된다. 그리고, 상기 포토다이오드 패턴(205) 사이는 상기 층간절연층(160)의 표면을 노출시키는 갭 영역(207)이 형성된다. 상기 갭 영역(207)은 메쉬타입으로 형성되어 상기 포토다이오드 패턴(205)들을 픽셀별로 분리시킬 수 있다. 즉, 상기 갭 영역(207)에 의하여 상기 포토다이오드 패턴(205)들은 종축 또는 횡축을 기준으로 복수개의 열을 이루도록 정렬될 수 있다.
상기 포토다이오드 패턴(205)들은 상기 갭 영역(207)에 의하여 분리되고, 각각의 상기 포토다이오드 패턴(205)와 상기 리드아웃 회로(120)는 상기 배선(150)을 통해 각각 연결될 수 있다.
도 8을 참조하여, 상기 포토다이오드 패턴(205) 및 갭 영역(207) 상에 픽셀분리층(230)이 형성된다. 상기 픽셀분리층(230)은 산화막 또는 질화막으로 형성될 수 있다. 상기 픽셀분리층(230)은 상기 갭 영역(207)을 채우도록 형성되므로 상기 포토다이오드 패턴(205)을 단위픽셀 별로 분리할 수 있다. 상기 픽셀분리층(230)은 상기 포토다이오드 패턴(205)의 표면을 가리도록 상기 포토다이오드 패턴(205)보다 높은 높이로 형성될 수 있다.
도 9를 참조하여, 상기 포토다이오드 패턴(205)이 선택적으로 노출되도록 상기 픽셀분리층(230)에 트랜치(235)가 형성된다. 상기 트랜치(235)는 포토다이오드 패턴(205)의 가장자리 영역에 형성될 수 있다.
도 9에 도시되어 있지는 않지만, 상기 트랜치(235)는 상호 이웃하도록 형성된 적어도 두 개 이상의 포토다이오드 패턴(205)을 함께 노출시킬 수 있다. 또는 상기 트랜치(235)는 종축 또는 횡축을 기준으로 어느 하나의 열에 해당하는 복수개의 포토다이오드 패턴(205)들을 함께 노출시킬 수 있다. 즉, 상기 트랜치(235)는 하나의 열에 해당하는 복수개의 포토다이오드 패턴(205)을 동시에 노출시킬 수 있다.
상기 트랜치(235)를 형성하기 위해서는 상기 픽셀분리층(230)에 상기 포토다이오드 패턴(205)에 대응하는 픽셀분리층(230)을 선택적으로 노출시키는 제2 포토레지스트 패턴(320)을 형성한다. 이때, 상기 제2 포토레지스트 패턴(320)의 개구부는 종축 또는 횡축을 기준으로 각각의 열에 해당하는 복수개의 상기 포토다이오드 패턴(205) 상부의 상기 픽셀분리층(230)을 노출시킬 수 있다.
상기 제2 포토레지스트 패턴(320)을 식각마스크로 사용하여 상기 픽셀분리층(230)을 식각한다. 그러면 상기 픽셀분리층(230)에는 트랜치(235)이 형성되어 상기 포토다이오드 패턴(205)을 선택적으로 노출시키게 된다. 특히, 상기 트랜치(235)는 종축 또는 횡축을 기준으로 각각의 열에 해당하는 복수개의 상기 포토다이오드 패턴(205)들을 모두 노출시키도록 형성될 수 있다. 즉, 상기 트랜치(235)는 하나의 열에 해당하는 상기 포토다이오드 패턴(205)들을 가로지르도록 형성될 수 있다.
도 10 및 도 11을 참조하여, 상기 트랜치(235)에 컨택라인(245)이 형성된다. 상기 컨택라인(245)은 복수개의 상기 포토다이오드 패턴(205)과 동시에 연결되는 공통컨택일 수 있다.
상기 컨택라인(245)은 상기 트랜치(235)을 포함하는 픽셀분리층(230)에 금속물질(240)을 증착한 후 CMP 공정에 의해 평탄화시켜 형성될 수 있다. 예를 들어, 상기 컨택라인(245)은 텅스텐, 알루미늄 또는 텅스텐과 같은 금속물질로 형성될 수 있다.
상기 트랜치(235) 내부에 컨택라인(245)이 형성되어 복수개의 상기 포토다이오드 패턴(205)과 전기적으로 연결된 상태가 된다. 즉, 상기 컨택라인(245)은 상기 제2 도전영역(225)과 전기적으로 연결되어 그라운드 전압을 인가할 수 있게 된다.
도 12에 도시된 바와 같이, 상기 컨택라인(245)는 종축 또는 횡축을 기준으로 각 열에 해당하는 복수개의 상기 포토다이오드 패턴(205) 상부에 형성되어 공통컨택으로 사용될 수 있다. 또한, 상기 컨택라인(245)는 상기 갭영역(207)에 해당하는 픽셀분리층(230)과 인접하도록 상기 포토다이오드 패턴(205)들의 가장자리 영역에 형성될 수 있다.
상기와 같이 픽셀 별로 분리된 상기 포토다이오드 패턴(205)의 그라운드 컨택 연결을 위한 컨택라인(245)은 한번의 컨택 마스크 및 에치공정에 의하여 트랜치를 형성한 후 금속물질을 증착함으로써 형성될 수 있다.
따라서, 상기 포토다이오드 패턴(205)의 그라운드 컨택 연결을 위한 별도의 금속배선 공정이 생략되므로 공정 단순화가 될 수 있다. 또한, 상기 컨택라인가 각열의 포토다이오드 패턴들 상에 형성되므로, 공통 컨택으로 사용될 수 있다.
도시되지는 않았지만, 추가적으로 상기 포토다이오드 패턴(205) 및 컨택라인(245)을 포함하는 반도체 기판(100) 상에 컬러필터 및 마이크로 렌즈가 형성될 수 있다.
실시예에 의한 이미지센서의 제조방법에 의하면 금속배선을 포함하는 반도체 기판과 포토다이오드를 포함하는 결정형 반도체층이 본딩공정에 의해 결합되어 수직형 집적을 이룰 수 있다.
또한, 실시예에 의하면 반도체 기판 상부에 포토다이오드가 형성되므로 상기 포토다이오드의 초점길이가 단축되어 수광율을 향상시킬 수 있다.
또한, 실시예에 의하면 집적될 수 있는 추가적인 온칩 회로(on-chip circuitry)는 이미지센서의 퍼포먼스(performance)를 증가시키고, 나아가 소자의 소형화 및 제조비용을 절감을 획득할 수 있다.
또한, 실시예에 의하면 수직형의 포토다이오드를 채용하면서 단결정의 기판에 이온주입에 의하여 포토다이오드가 형성되므로 상기 포토다이오드 내의 디펙트를 방지할 수 있다.
또한, 실시예에 의하면 포토다이오드가 픽셀분리층에 의하여 단위픽셀 별로 분리되므로 크로스 토크 및 노이즈를 차단할 수 있다.
또한, 실시예에 의하면 픽셀 별로 분리된 복수개의 포토다이오드 상에 컨택 라인가 형성되어 복수개의 포토다이오드로 그라운드 전압을 인가할 수 있다. 또한, 상기 컨택라인이 한번의 마스크 및 에치공정에 의하여 형성된 트랜치에 금속층을 증착하여 형성되므로, 공정 단순화에 따른 생산성을 향상시킬 수 있다.
<제2 실시예>
도 13은 제2 실시예에 따른 이미지센서의 부분 상세도이다.
제2 실시예에 따른 이미지센서는 리드아웃회로(Readout Circuitry)(120)가 형성된 반도체 기판(100); 상기 리드아웃회로(120)와 전기적으로 연결되도록 상기 반도체 기판(100)상에 형성된 배선(150); 및 상기 배선(150)과 전기적으로 연결되며 상기 반도체 기판(100) 상측의 결정형 반도체층에 형성된 포토다이오드(미도시);를 포함한다.
제2 실시예는 상기 제1 실시예의 기술적인 특징을 채용할 수 있다.
예를 들어, 제2 실시예의 포토다이오드 패턴(205)는 픽셀분리층(230)에 의하여 단위픽셀 별로 분리될 수 있다. 또한, 종축 또는 횡축을 기준으로 각열의 포토다이오드 패턴(205)들 상부에는 컨택라인(245)이 형성되어 그라운드 전압을 인가할 수 있다.
한편, 제2 실시예는 제1 실시예와 달리 전기접합영역(140)의 일측에 제1 도전형 연결영역(148)이 형성된 예이다.
실시예에 의하면 P0/N-/P- Junction(140)에 Ohmic Contact을 위한 N+ 연결영역(148)을 형성할 수 있는데, 이때 N+ 연결영역(148) 및 M1C Contact(151a) 형성공 정은 리키지소스(Leakage Source)가 될 수 있다. 왜냐하면, P0/N-/P- Junction(140)에 Reverse Bias가 인가된 채로 동작하므로 기판 표면(Si Surface)에 전기장(EF)이 발생할 수 있다. 이러한 전기장 내부에서 Contact 형성 공정 중에 발생하는 결정결함은 리키지소스가 된다.
또한, N+ 연결영역(148)을 P0/N-/P- Junction(140) 표면에 형성시킬 경우 N+/P0 Junction(148/145)에 의한 E-Field가 추가되므로 이 역시 리키지 소스(Leakage Source)가 될 수 있다.
따라서, 제2 실시예는 P0 층으로 도핑(Doping)되지 않고 N+ 연결영역(148)으로 이루어진 Active 영역에 제1 컨택라인(151a)를 형성하고, 이를 N- Junction(143)과 연결시키는 Layout을 제시한다.
제2 실시예에 의하면 Si 표면의 E-Field가 발생하지 않게 되고 이는 3차원 집적(3-D Integrated) CIS의 암전류(Dark Current) 감소에 기여할 수 있다.
이상에서 설명한 실시예는 전술한 실시예 및 도면에 의해 한정되는 것이 아니고, 본 실시예의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경할 수 있다는 것은 본 실시예가 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
도 1 내지 도 12는 제1 실시예에 따른 이미지센서의 제조공정을 나타내는 단면도이다.
도 13은 제2 실시예에 따른 이미지센서의 부분 상세도이다.
도 14는 종래기술에 따른 리드아웃 회로의 포토차지 덤핑구조를 나타내는 도면이다.
Claims (20)
- 리드아웃 회로가 픽셀별로 형성된 반도체 기판;상기 반도체 기판 상에 형성되고, 상기 리드아웃 회로와 전기적으로 연결되는 배선을 포함하는 층간절연층;상기 배선과 연결되도록 상기 층간절연층 상에 배치되고 갭 영역에 의하여 픽셀 별로 분리된 포토다이오드 패턴들;상기 포토다이오드 패턴들 및 갭영역을 포함하는 층간절연층 상에 배치된 픽셀분리층;서로 이웃하는 적어도 두개 이상의 상기 포토다이오드 패턴들이 선택적으로 노출되도록 상기 픽셀분리층에 형성된 트랜치; 및상기 트랜치에 형성되어 상기 포토다이오드 패턴들과 연결되는 컨택라인을 포함하는 이미지센서.
- 제1항에 있어서,상기 트랜치는 상기 포토다이오드 패턴들의 종축 또는 횡축을 기준으로 각열에 해당하는 복수개의 상기 포토다이오드 패턴들을 동시에 노출시키는 것을 특징으로 하는 이미지센서.
- 제2항에 있어서,상기 컨택라인는 상기 트랜치 내부에 형성되어 복수개의 상기 포토다이오드 패턴들과 전기적으로 연결되는 것을 특징으로 하는 이미지센서.
- 제1항에 있어서,상기 컨택라인는 상기 갭영역과 인접하도록 상기 포토다이오드 패턴의 에지영역에 대응하는 위치에 형성된 것을 특징으로 하는 이미지센서.
- 제1항에 있어서,상기 리드아웃회로는,상기 반도체 기판에 형성된 전기접합영역을 포함하며,상기 전기접합영역은상기 반도체 기판에 형성된 제1 도전형 이온주입영역; 및상기 제1 도전형 이온주입영역 상에 형성된 제2 도전형 이온주입영역;을 포함하는 것을 특징으로 하는 이미지센서.
- 제5항에 있어서,상기 전기접합영역 상부에 상기 배선과 전기적으로 연결되어 형성된 제1 도전형 연결영역을 더 포함하는 것을 특징으로 하는 이미지센서.
- 제5항에 있어서,상기 전기접합영역은PNP 졍션(junction)인 것을 특징으로 하는 이미지센서.
- 제1항에 있어서,상기 리드아웃회로는 상기 반도체 기판에 형성된 전기접합영역, 상기 전기접합영역 옆의 상기 반도체 기판 위에 형성된 트랜스퍼 트랜지스터, 상기 트랜스퍼 트랜지스터 옆의 상기 반도체 기판에 형성된 플로팅디퓨전 영역을 포함하며,상기 전기접합영역의 이온주입농도가 상기 플로팅디퓨전 영역의 이온주입농도보다 낮음으로써 상기 트랜스퍼 트랜지스터 양측의 소스 및 드레인의 전압차(Potential Difference)가 있는 것을 특징으로 하는 이미지센서.
- 삭제
- 제5항에 있어서,상기 전기접합영역 일측에 상기 배선과 전기적으로 연결되어 형성된 제1 도전형 연결영역을 더 포함하는 것을 특징으로 하는 이미지센서.
- 삭제
- 반도체 기판에 리드아웃 회로를 픽셀별로 형성하는 단계;상기 반도체 기판 상에 상기 리드아웃 회로와 전기적으로 연결되는 배선을 포함하는 층간절연층을 형성하는 단계;포토다이오드층이 형성된 결정형 반도체층을 형성하는 단계;상기 포토다이오드층과 상기 층간절연층이 접하도록 상기 결정형 반도체층과 상기 반도체 기판을 본딩하는 단계;상기 결정형 반도체층을 제거하여 상기 포토다이오드층을 노출시키는 단계;상기 포토다이오드층에 갭 영역을 형성하여 상기 배선과 각각 연결되는 포토다이오드 패턴들을 형성하는 단계;상기 포토다이오드 패턴들 및 갭 영역을 포함하는 층간절연층 상에 픽셀분리층을 형성하는 단계;서로 이웃하는 적어도 두개 이상의 상기 포토다이오드 패턴들이 부분적으로 노출되도록 상기 픽셀분리층에 트랜치를 형성하는 단계; 및상기 트랜치에 컨택라인을 형성하는 단계를 포함하는 이미지센서의 제조방법.
- 제12항에 있어서,상기 트랜치를 형성하는 단계는,상기 픽셀분리층 상에 적어도 두개 이상의 상기 포토다이오드 패턴에 대응하 는 영역을 동시에 노출시키는 포토레지스트 패턴을 형성하는 단계;상기 포토레지스트 패턴을 식각마스크로 상기 픽셀분리층을 식각하여 적어도 두개 이상의 포토다이오드 패턴을 함께 노출시키는 단계를 포함하는 이미지센서의 제조방법.
- 제12항에 있어서,상기 컨택라인을 형성하는 단계는,상기 트랜치가 갭필되도록 상기 픽셀분리층에 금속물질을 증착한 후 CMP 공정을 진행하는 단계를 포함하는 이미지센서의 제조방법.
- 제12항에 있어서,상기 트랜치는 횡축 또는 종축을 기준으로 각열에 해당하는 상기 포토다이오드 패턴들 상부의 상기 픽셀분리층을 식각하여 각열에 해당하는 상기 포토다이오드 패턴들을 동시에 노출시키도록 형성되고,상기 컨택라인는 상기 트랜치 내부에 형성되어 각열에 해당하는 복수개의 상기 포토다이오드 패턴들과 연결되는 것을 특징으로 하는 이미지센서의 제조방법.
- 제12항에 있어서,상기 반도체 기판에 리드아웃회로를 형성하는 단계는, 상기 반도체 기판에 전기접합영역을 형성하는 단계를 포함하고,상기 반도체 기판에 전기접합영역을 형성하는 단계는,상기 반도체 기판에 제1 도전형 이온주입영역을 형성하는 단계; 및상기 제1 도전형 이온주입영역 상에 제2 도전형 이온주입영역을 형성하는 단계;를 포함하는 것을 포함하는 것을 특징으로 하는 이미지센서의 제조방법.
- 제16항에 있어서,상기 전기접합영역 상부에 상기 배선과 연결되는 제1 도전형 연결영역을 형성하는 단계를 더 포함하는 것을 특징으로 하는 이미지센서의 제조방법.
- 제17항에 있어서,상기 제1 도전형 연결영역을 형성하는 단계는,상기 배선에 대한 컨택에치 후에 진행되는 것을 특징으로 하는 이미지센서의 제조방법.
- 제16항에 있어서,상기 전기접합영역 일측에 상기 배선과 연결되는 제1 도전형 연결영역을 형성하는 단계를 더 포함하는 것을 특징으로 하는 이미지센서의 제조방법.
- 삭제
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| LAPS | Lapse due to unpaid annual fee |