KR100856942B1 - 이미지센서 및 그 제조방법 - Google Patents

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Abstract

실시예에 따른 이미지센서는 배선을 포함하는 회로(circuitry)가 형성된 제1 기판; 상기 배선과 선택적으로 접촉하도록 상기 제1 기판상에 형성된 절연층; 상기 절연층과 접촉하면서 상기 제1 기판과 본딩되고, 상기 배선과 전기적으로 연결되도록 결정형 반도체층(crystalline semiconductor layer)에 형성된 포토다이오드; 및 상기 배선 상측을 노출하도록 포토다이오드와 절연층을 선택적으로 제거한 비아홀에 전도성 금속이 채워져 형성된 비아플러그;를 포함하고, 상기 포토다이오드는 고농도 제1 도전형 전도층, 제1 도전형 전도층 및 제2 도전형 전도층을 포함하고, 상기 비아플러그는 상기 포토다이오드의 고농도 제1 도전형 전도층, 제1 도전형 전도층과 접촉하는 것을 특징으로 한다.
이미지센서, 포토다이오드

Description

이미지센서 및 그 제조방법{Method for Manufacturing an Image Sensor}
실시예는 이미지센서에 관한 것이다.
일반적으로, 이미지 센서(Image sensor)는 광학적 영상(optical image)을 전기적 신호로 변환시키는 반도체 소자로써, 크게 전하결합소자(charge coupled device: CCD)와 씨모스(CMOS; Complementary Metal Oxide Silicon) 이미지 센서(Image Sensor)(CIS)로 구분된다.
씨모스 이미지 센서는 단위 화소 내에 포토 다이오드와 모스 트랜지스터를 형성시킴으로써 스위칭 방식으로 각 단위 화소의 전기적 신호를 순차적으로 검출하여 영상을 구현한다.
한편, 종래기술에 따른 씨모스 이미지센서는 포토다이오드가 트랜지스터와 수평으로 배치되는 구조이다.
물론, 종래기술에 의한 수평형의 씨모스 이미지센서에 의해 CCD 이미지센서의 단점이 해결되기는 하였으나, 종래기술에 의한 수평형의 씨모스 이미지센서에는 여전히 문제점들이 있다.
즉, 종래기술에 의한 수평형의 씨모스 이미지센서에 의하면 포토다이오드와 트랜지스터가 기판상에 상호 수평으로 인접하여 제조된다. 이에 따라, 포토다이오드를 위한 추가적인 영역이 요구되며, 이에 의해 필팩터(fill factor) 영역을 감소시키고 또한 레졀류션(Resolution)의 가능성을 제한하는 문제가 있다.
또한, 종래기술에 의한 수평형의 씨모스 이미지센서에 의하면 포토다이오드와 트랜지스터를 동시에 제조하는 공정에 대한 최적화를 달성하는 점이 매우 어려운 문제가 있다. 즉, 신속한 트랜지스터 공정에서는 작은 면저항(low sheet resistance)을 위해 샐로우 졍션(shallow junction)이 요구되나, 포토다이오드에는 이러한 샐로우 졍션(shallow junction)이 적절하지 않을 수 있다.
또한, 종래기술에 의한 수평형의 씨모스 이미지센서에 의하면 추가적인 온칩(on-chip) 기능들이 이미지센서에 부가되면서 단위화소의 크기가 이미지센서의 센서티버티(sensitivity)를 유지하기 위해 증가되거나 또는 포토다이오드를 위한 면적이 픽셀사이즈를 유지하기 위해 감소되야한다. 그런데, 픽셀사이즈가 증가되면 이미지센서의 레졀류션(Resolution)이 감소하게되며, 또한, 포토다이오드의 면적이 감소되면 이미지센서의 센서티버티(sensitivity)가 감소하는 문제가 발생한다.
실시예는 회로(circuitry)와 포토다이오드의 새로운 집적을 제공할 수 있는 이미지센서 및 그 제조방법을 제공하고자 한다.
또한, 실시예는 레졀류션(Resolution)과 센서티버티(sensitivity)가 함께 개선될 수 있는 이미지센서 및 그 제조방법을 제공하고자 한다.
또한, 실시예는 수직형의 포토다이오드를 채용하면서 포토다이오드와 회로간의 물리적, 전기적 접촉력이 우수한 이미지센서 및 그 제조방법을 제공하고자 한다.
또한, 실시예는 수직형의 포토다이오드를 채용하면서 포토다이오드 내에 디펙트를 방지할 수 있는 이미지센서 및 그 제조방법을 제공하고자 한다.
실시예에 따른 이미지센서는 배선을 포함하는 회로(circuitry)가 형성된 제1 기판; 상기 배선과 선택적으로 접촉하도록 상기 제1 기판상에 형성된 절연층; 상기 절연층과 접촉하면서 상기 제1 기판과 본딩되고, 상기 배선과 전기적으로 연결되도록 결정형 반도체층(crystalline semiconductor layer)에 형성된 포토다이오드; 및 상기 배선 상측을 노출하도록 포토다이오드와 절연층을 선택적으로 제거한 비아홀에 전도성 금속이 채워져 형성된 비아플러그;를 포함하고, 상기 포토다이오드는 고농도 제1 도전형 전도층, 제1 도전형 전도층 및 제2 도전형 전도층을 포함하고, 상기 비아플러그는 상기 포토다이오드의 고농도 제1 도전형 전도층, 제1 도전형 전도 층과 접촉하는 것을 특징으로 한다.
또한, 실시예에 따른 이미지센서의 제조방법은 배선을 포함하는 회로(circuitry)가 형성된 제1 기판을 준비하는 단계; 상기 제1 기판상에 상기 배선과 선택적으로 접촉하도록 절연층을 형성하는 단계; 포토다이오드가 형성된 제2 기판을 준비하는 단계; 상기 포토다이오드와 상기 절연층이 접촉하도록 상기 제1 기판과 상기 제2 기판을 본딩(bonding)하는 단계; 상기 본딩된 제2 기판의 하측을 제거하여 포토다이오드를 노출시키는 단계; 상기 배선 상측을 노출하도록 포토다이오드와 절연층을 선택적으로 제거하여 비아홀을 형성하는 단계; 상기 비아홀에 전도성 금속을 채우는 단계; 및 상기 전도성 금속을 선택적으로 제거하여 비아플러그를 형성하는 단계;를 포함하고, 상기 포토다이오드는 고농도 제1 도전형 전도층, 제1 도전형 전도층 및 제2 도전형 전도층을 포함하고, 상기 비아플러그는 상기 포토다이오드의 고농도 제1 도전형 전도층, 제1 도전형 전도층과 접촉하는 것을 특징으로 한다.
실시예에 따른 이미지센서의 제조방법에 의하면 회로(circuitry)와 포토다이오드의 수직형 집적을 제공할 수 있다.
또한, 실시예에 의하면 포토다이오드가 회로(circuitry)의 상측에 위치하는 수직형의 포토다이오드를 채용하면서 포토다이오드를 결정형 반도체층 내에 형성함으로써 포토다이오드 내의 디펙트를 방지할 수 있다.
또한, 실시예에 의하면 포토다이오드가 형성된 기판과 회로가 형성된 기판 사이에 절연층을 개재함으로써 기판간의 결합이 견고할 수 있다.
또한, 실시예에 의하면 포토다이오드 내에 회로의 배선과 연결되도록 형성된 비아플러그를 더 포함함으로써 포토다이오드에서 생성된 전자정보를 효율적으로 회로에 전달할 수 있다.
또한, 실시예에 의하면 회로(circuitry)와 포토다이오드의 수직형 집적에 의해 필팩터(fill factor)를 100%에 근접시킬 수 있다.
또한, 실시예에 의하면 종래기술보다 수직형 집적에 의해 같은 픽셀 사이즈에서 높은 센서티버티(sensitivity)를 제공할 수 있다.
또한, 실시예에 의하면 종래기술보다 같은 레졀류션(Resolution)을 위해 공정비용을 감축할 수 있다.
또한, 실시예에 의하면 각 단위 픽셀은 센서티버티(sensitivity)의 감소 없이 보다 복잡한 회로(circuitry)를 구현할 수 있다.
또한, 실시예에 의해 집적될 수 있는 추가적인 온칩 회로(on-chip circuitry)는 이미지센서의 퍼포먼스(performance)를 증가시키고, 나아가 소자의 소형화 및 제조비용을 절감을 획득할 수 있다.
이하, 실시예에 따른 이미지센서 및 그 제조방법을 첨부된 도면을 참조하여 상세히 설명한다.
실시예의 설명에 있어서, 각 층의 "상/아래(on/under)"에 형성되는 것으로 기재되는 경우에 있어, 상/아래는 직접(directly)와 또는 다른 층을 개재하 여(indirectly) 형성되는 것을 모두 포함한다.
본 발명은 씨모스이미지센서에 한정되는 것이 아니며, CCD 이미지센서 등 포토다이오드가 필요한 모든 이미지센서에 적용이 가능하다.
(실시예)
도 1은 실시예에 따른 이미지센서의 단면도이며, 도 2는 실시예에 따른 이미지센서의 평면도이다. 예를 들어, 도 1은 도2의 I-I' 선을 따른 단면도이다.
실시예에 따른 이미지센서는 배선(110)을 포함하는 회로(circuitry)(미도시)가 형성된 제1 기판(100); 상기 배선(110)과 선택적으로 접촉하도록 상기 제1 기판(100) 상에 형성된 절연층(120); 및 상기 절연층(120)과 접촉하면서 상기 제1 기판(100)과 본딩되고, 상기 배선(110)과 전기적으로 연결되도록 결정형 반도체층(crystalline semiconductor layer)(120a)(도 4 참조)에 형성된 포토다이오드(210); 및 상기 배선(110) 상측을 노출하도록 포토다이오드(210)와 절연층(120)을 선택적으로 제거한 비아홀에 전도성 금속이 채워져 형성된 비아플러그(220);를 포함하고, 상기 포토다이오드(210)는 고농도 제1 도전형 전도층(212), 제1 도전형 전도층(214) 및 제2 도전형 전도층(216)을 포함하고, 상기 비아플러그(220)는 상기 포토다이오드의 고농도 제1 도전형 전도층(212), 제1 도전형 전도층(214)과 접촉하는 것을 특징으로 한다.
실시예는 제1 기판(100)과 포토다이오드(210) 사이에 절연층(120)을 개재함으로써 기판간의 결합력을 높일 수 있다. 예를 들어, 상기 절연층(120)은 실리콘산화막일 수 있으나 이에 한정되는 것은 아니다.
또한, 실시예는 상기 포토다이오드(210) 내에 상기 배선(110)과 연결되도록 형성된 비아플러그(220)를 더 포함함으로써 포토다이오드에서 생성된 전자정보를 효율적으로 회로에 전달할 수 있다.
예를 들어, 상기 비아플러그(220)는 상기 배선(110) 상측을 노출하도록 포토다이오드(210)와 절연층(120)을 선택적으로 제거한 비아홀(H)(도 9 참조)에 전도성 금속이 채워져 형성될 수 있다.
구체적으로, 상기 포토다이오드(210)는 고농도 제1 도전형 전도층(212), 제1 도전형 전도층(214) 및 제2 도전형 전도층(216)을 포함하고, 상기 비아플러그(220)는 상기 고농도 제1 도전형 전도층(212), 제1 도전형 전도층(214)과 접촉할 수 있으며, 상기 제2 도전형 전도층(216)과는 접촉하지 않을 수 있다. 또한, 상기 제2 도전형 전도층(216)은 접지(Ground)될 수 있다.
한편, 실시예에서 상기 비아플러그(220)는 상기 고농도 제1 도전형 전도층(212)과만 접촉하도록 형성될 수도 있다.
또한, 상기 포토다이오드(210)는 픽셀별로 분리될 수 있다. 예를 들어, 상기 포토다이오드(210)는 제2 절연층(230)에 의해 픽셀별로 분리될 수 있다. 상기 제2 절연층(230)은 상기 비아플러그(220) 상에도 형성될 수 있다. 상기 제2 절연층(230)은 산화막일 수 있으나 이에 한정되는 것은 아니다.
실시예에서 상기 결정형 반도체층(210a)(도 4 참조)은 단결층 반도체층일 수 있으나 이에 한정되는 것이 아니며, 다결정 반도체층일 수도 있다.
상기 제1 기판(100)의 회로(circuitry)는 미도시 되어 있으나, CIS의 경우 회로(circuitry)가 4개의 트랜지스터(4 Tr CIS)의 경우에 한정되는 것이 아니며, 1 Tr CIS, 3 Tr CIS, 5 Tr CIS 또는 1.5 Tr CIS(트랜지스터 공유 CIS) 등에도 적용이 가능하다.
또한, 제1 기판(100)에 형성된 배선(110)은 메탈(미도시)과 플러그(미도시)를 포함할 수 있다. 상기 배선(110) 중 최상부가 포토다이오드의 하부전극의 역할을 할 수 있다.
다음으로 상기 포토다이오드(210)는 결정형 반도체층(210a)(도 4 참조) 내에 형성된 제1 도전형 전도층(214) 및 상기 제1 도전형 전도층(214) 상의 상기 결정형 반도체층 내에 형성된 제2 도전형 전도층(216)을 포함할 수 있다. 예를 들어, 상기 포토다이오드(210)는 상기 결정형 반도체층(210a) 내에 형성된 저농도 N형 전도층(214) 및 상기 저농도 N형 전도층(214) 상의 상기 결정형 반도체층 내에 형성된 고농도 P형 전도층(216)을 포함할 수 있으나, 이에 한정되는 것은 아니다. 즉, 제1 도전형은 N형에 한정되는 것이 아니며 P형 일 수도 있다.
또한, 실시예에는 상기 제1 도전형 전도층(214) 하측에 형성된 고농도 제1 도전형 전도층(212)을 더 포함할 수 있다. 예를 들어, 고농도 N+형 전도층(212)을 더 형성함으로써 오믹컨택에 기여할 수 있다.
실시예는 상기 포토다이오드(210) 상에 탑메탈(미도시)을 더 형성할 수 있고, 컬러필터(미도시)도 더 형성할 수 있다.
실시예에서 상기 포토다이오드(210)는 픽셀마다 분리될 수 있다.
도 3 내지 도 13은 실시예에 따른 이미지센서의 제조방법의 공정단면도이다.
우선, 도 3과 같이 배선(110)과 회로(circuitry)(미도시)가 형성된 제1 기판(100)을 준비한다. 상기 제1 기판(100)의 회로(circuitry)는 미도시 되어 있으나, CIS의 경우 회로(circuitry)가 4개의 트랜지스터(4 Tr CIS)의 경우에 한정되는 것이 아니다.
또한, 제1 기판(100)에 형성된 배선(110)은 메탈(미도시)과 플러그(미도시)를 포함할 수 있다.
다음으로, 상기 제1 기판(100) 상에 상기 배선(110)과 선택적으로 접촉하도록 절연층(120)을 형성한다.
즉, 실시예는 제1 기판(100)과 포토다이오드(210) 사이에 절연층(120)을 개재함으로써 기판간의 결합력을 높일 수 있다. 예를 들어, 상기 절연층(120)은 실리콘산화막일 수 있으나 이에 한정되는 것은 아니다.
다음으로, 도 4와 같이 제2 기판(200) 상에 결정형 반도체층(crystalline semiconductor layer)(210a)을 형성한다. 이러한 결정형 반도체층(210a)에 포토다이오드가 형성됨으로써 포토다이오드 내의 디펙트를 방지할 수 있다.
예를 들어, 상기 제2 기판(200) 상에 에패택시얼에 의해 결정형 반도체층(210a)을 형성한다. 이후, 제2 기판(200)과 결정형 반도체층(210a)의 경계에 수소이온을 주입하여 수소이온 주입층(207a)을 형성한다. 상기 수소이온의 주입은 포토다이오드(210) 형성을 위한 이온주입 후에 진행될 수도 있다.
다음으로, 도 5와 같이 결정형 반도체층(210a)에 이온주입에 의해 포토다이오드(210)를 형성한다.
예를 들어, 상기 결정형 반도체층(210a) 하부에 제2 도전형 전도층(216)을 형성한다. 예를 들어, 상기 결정형 반도체층(210a) 하부에 마스크 없이 블랭킷으로 제2 기판(200) 전면에 이온주입하여 고농도 P형 전도층(216)을 형성할 수 있다. 예를 들어, 상기 제2 도전형 전도층(216)은 약 0.5 ㎛ 이내의 졍션뎁스(junction depth)로 형성될 수 있다.
이후, 상기 제2 도전형 전도층(216) 상부에 제1 도전형 전도층(214)을 형성한다. 예를 들어, 상기 2 도전형 전도층(216)의 상부에 마스크 없이 블랭킷으로 제2 기판(200) 전면에 이온주입하여 저농도 N형 전도층(214)을 형성할 수 있다. 예를 들어, 상기 저농도 제1 도전형 전도층(214)은 약 1.0~2.0 ㎛의 졍션뎁스(junction depth)로 형성될 수 있다.
이후, 실시예는 상기 제1 도전형 전도층(214) 상측에 고농도 제1 도전형 전도층(212)을 형성하는 단계를 더 포함할 수 있다. 예를 들어, 상기 1 도전형 전도층(214)의 상부에 마스크 없이 블랭킷으로 제2 기판(200) 전면에 이온주입하여 고농도 N+형 전도층(212)을 더 형성함으로써 오믹컨택에 기여할 수 있다.
그 다음으로, 도 6과 같이 상기 포토다이오드(210)와 상기 절연층(120)이 접촉하도록 상기 제1 기판(100)과 상기 제2 기판(200)을 본딩(bonding)한다. 예를 들어, 상기 제1 기판(100)과 제2 기판(200)을 본딩하기 전에 플라즈마에 의한 액티베이션에 의해 본딩되는 면의 표면에너지를 높임으로써 본딩을 진행할 수 있다.
다음으로, 도 7과 같이 제2 기판(200)에 열처리를 통해 수소이온 주입층(207a)이 수소기체층(207)으로 변하게 할 수 있다.
다음으로, 도 8과 같이 수소기체층(207)을 기준으로 제2 기판(200)을 하측을 블레이드 등을 이용하여 제거하여 포토다이오드(210)가 노출되도록 할 수 있다.
다음으로, 상기 포토다이오드(210) 내에 상기 배선(110)과 연결되는 비아플러그(220)를 형성한다.
예를 들어, 도 9와 같이 소정의 감광막 패턴(미도시)을 식각마스크로 하여 상기 배선(110) 상측을 노출하도록 포토다이오드(210)와 절연층(120)을 선택적으로 제거하여 비아홀(H)을 형성한다.
이후, 도 10과 같이 상기 감광막 패턴을 제거하고 상기 비아홀(H)에 전도성 금속(220a)을 채운다. 상기 전도성 금속(220a)은 텅스텐(W)일 수 있으나 이에 한정되는 것은 아니다. 한편, 상기 감광막 패턴을 제거하지 않고 비아홀(H)에 전도성 금속(220a)을 채울 수도 있다.
이후, 도 11과 같이 상기 전도성 금속(220a)을 선택적으로 제거하여 비아플러그(220)를 형성한다. 예를 들어, 상기 전도성 금속(220a)에 대해 에치백을 통해 비아플러그(220)를 형성할 수 있다. 상기 에치백 전에 CMP 등의 평탄화공정이 더 진행될 수 있다. 상기 에치백은 포토다이오드의 결정형 반도체층(210a)과 전도층 금속(220a)의 선택비가 높은 물질을 이용할 수 있다.
또는, 감광막 패턴이 제거되지 않은 상태에서는 상기 감광막 패턴을 마스크로 하여 상기 전도성 금속(220a)의 상측을 식각하여 비아플러그(220)를 형성할 수 있다.
실시예에의 비아플러그(220)를 형성하는 단계는 다음과 같은 특징을 가질 수 있다. 즉, 상기 포토다이오드(210)가 고농도 제1 도전형 전도층(212), 제1 도전형 전도층(214) 및 제2 도전형 전도층(216)을 포함하는 경우에, 상기 비아플러그(220)는 상기 고농도 제1 도전형 전도층(212), 제1 도전형 전도층(214)과 접촉할 수 있으며, 상기 제2 도전형 전도층(216)과는 접촉하지 않을 수 있다. 또한, 상기 제2 도전형 전도층(216)은 접지(Ground)될 수 있다.
한편, 다른 실시예에서 상기 비아플러그(220)는 상기 고농도 제1 도전형 전도층(212)과만 접촉하도록 형성될 수도 있다.
다음으로, 도 12와 같이, 상기 비아플러그(220)가 형성된 포토다이오드(210)를 픽셀별로 분리하는 식각을 진행할 수 있다.
예를 들어, 픽셀경계의 포토다이오드(210)를 선택적으로 제거하여 상기 절연층(120)을 노출시킬 수 있다.
다음으로, 도 13과 같이 제2 절연층(230)으로 식각된 부분을 채울 수 있다. 예를 들어, 상기 포토다이오드(210)는 제2 절연층(230)에 의해 픽셀별로 분리될 수 있다. 이때, 상기 제2 절연층(230)은 상기 비아플러그(220) 상에도 형성될 수 있다. 상기 제2 절연층(230)은 산화막일 수 있으나 이에 한정되는 것은 아니다.
이후, 상부전극(미도시), 컬러필터(미도시) 등의 공정을 진행할 수 있다.
실시예에 따른 이미지센서의 제조방법에 의하면 회로(circuitry)와 포토다이오드의 수직형 집적을 제공할 수 있다.
또한, 실시예에 의하면 포토다이오드가 형성된 기판과 회로가 형성된 기판 사이에 절연층을 개재함으로써 기판간의 결합이 견고할 수 있다.
또한, 실시예에 의하면 포토다이오드 내에 회로의 배선과 연결되도록 형성된 비아플러그를 더 포함함으로써 포토다이오드에서 생성된 전자정보를 효율적으로 회로에 전달할 수 있다.
또한, 실시예에 의하면 포토다이오드가 회로(circuitry)의 상측에 위치하는 수직형의 포토다이오드를 채용하면서 포토다이오드를 결정형 반도체층 내에 형성함으로써 포토다이오드 내의 디펙트를 방지할 수 있다.
본 발명은 기재된 실시예 및 도면에 의해 한정되는 것이 아니고, 청구항의 권리범위에 속하는 범위 안에서 다양한 다른 실시예가 가능하다.
또한, 실시 예의 설명에 있어서, 공정의 순서는 기술된 순서에 한정되는 것이 아니며, 다양한 순서의 조합이 가능하다.
도 1은 실시예에 따른 이미지센서의 단면도.
도 2는 실시예에 따른 이미지센서의 평면도.
도 3 내지 도 13은 실시예에 따른 이미지센서의 제조방법의 공정단면도.

Claims (11)

  1. 배선을 포함하는 회로(circuitry)가 형성된 제1 기판;
    상기 배선과 접촉하도록 상기 제1 기판상에 형성된 절연층;
    상기 절연층과 접촉하면서 상기 제1 기판과 본딩되고, 상기 배선과 전기적으로 연결되도록 결정형 반도체층(crystalline semiconductor layer)에 형성된 포토다이오드; 및
    상기 배선 상측을 노출하도록 포토다이오드와 절연층을 일부 제거한 비아홀에 전도성 금속이 채워져 형성된 비아플러그;를 포함하고,
    상기 포토다이오드는 고농도 제1 도전형 전도층, 제1 도전형 전도층 및 제2 도전형 전도층을 포함하고, 상기 비아플러그는 상기 포토다이오드의 고농도 제1 도전형 전도층, 제1 도전형 전도층과 접촉하며,
    상기 비아플러그와 상기 포토다이오드의 제2 도전형 전도층과 접하여 형성된 제2 절연층;을 포함하는 것을 특징으로 하는 이미지센서.
  2. 제1 항에 있어서,
    상기 절연층은,
    실리콘산화막인 것을 특징으로 하는 이미지센서.
  3. 제1 항에 있어서,
    상기 포토다이오드는
    픽셀별로 분리된 것을 특징으로 하는 이미지센서.
  4. 삭제
  5. 삭제
  6. 제1 항에 있어서,
    상기 포토다이오드의 제2 도전형 전도층은
    접지(Ground)된 것을 특징으로 하는 이미지센서.
  7. 배선을 포함하는 회로(circuitry)가 형성된 제1 기판을 준비하는 단계;
    상기 제1 기판상에 상기 배선과 접촉하도록 절연층을 형성하는 단계;
    포토다이오드가 형성된 제2 기판을 준비하는 단계;
    상기 포토다이오드와 상기 절연층이 접촉하도록 상기 제1 기판과 상기 제2 기판을 본딩(bonding)하는 단계;
    상기 본딩된 제2 기판의 하측을 제거하여 포토다이오드를 노출시키는 단계;
    상기 배선 상측을 노출하도록 포토다이오드와 절연층을 일부 제거하여 비아홀을 형성하는 단계;
    상기 비아홀에 전도성 금속을 채우는 단계; 및
    상기 전도성 금속을 일부 제거하여 비아플러그를 형성하는 단계;를 포함하고,
    상기 포토다이오드는 고농도 제1 도전형 전도층, 제1 도전형 전도층 및 제2 도전형 전도층을 포함하고, 상기 비아플러그는 상기 포토다이오드의 고농도 제1 도전형 전도층, 제1 도전형 전도층과 접촉하며,
    상기 비아플러그를 형성하는 단계 후에 상기 비아플러그와 상기 포토다이오드의 제2 도전형 전도층과 접하는 제2 절연층을 형성하는 단계를 포함하는 것을 특징으로 하는 이미지센서의 제조방법.
  8. 제7 항에 있어서,
    상기 절연층은,
    실리콘산화막인 것을 특징으로 하는 이미지센서의 제조방법.
  9. 제7 항에 있어서,
    상기 비아플러그를 형성하는 단계 후에,
    상기 포토다이오드를 픽셀별로 분리하는 단계를 더 포함하는 것을 특징으로 하는 이미지센서의 제조방법.
  10. 삭제
  11. 삭제
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