KR100863361B1 - 이미지센서 및 그 제조방법 - Google Patents

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Abstract

실시예에 따른 이미지센서는 하부배선과 회로(circuitry)가 형성된 제1 기판; 상기 하부배선과 접촉하면서 상기 제1 기판과 본딩된 결정형 반도체층(crystalline semiconductor layer); 상기 결정형 반도체층 내에 상기 하부배선과 전기적으로 연결되도록 형성된 포토다이오드; 및 상기 포토다이오드 내에 형성된 광차단층;을 포함하는 것을 특징으로 한다.
이미지센서, 포토다이오드, 크로스토크

Description

이미지센서 및 그 제조방법{Image Sensor and Method for Manufacturing thereof}
실시예는 이미지센서 및 그 제조방법에 관한 것이다.
일반적으로, 이미지 센서(Image sensor)는 광학적 영상(optical image)을 전기적 신호로 변환시키는 반도체 소자로써, 크게 전하결합소자(charge coupled device: CCD)와 씨모스(CMOS; Complementary Metal Oxide Silicon) 이미지 센서(Image Sensor)(CIS)로 구분된다.
씨모스 이미지 센서는 단위 화소 내에 포토 다이오드와 모스 트랜지스터를 형성시킴으로써 스위칭 방식으로 각 단위 화소의 전기적 신호를 순차적으로 검출하여 영상을 구현한다.
한편, 종래기술에 따른 씨모스 이미지센서는 포토다이오드가 트랜지스터와 수평으로 배치되는 구조이다.
물론, 종래기술에 의한 수평형의 씨모스 이미지센서에 의해 CCD 이미지센서의 단점이 해결되기는 하였으나, 종래기술에 의한 수평형의 씨모스 이미지센서에는 여전히 문제점들이 있다.
즉, 종래기술에 의한 수평형의 씨모스 이미지센서에 의하면 포토다이오드와 트랜지스터가 기판상에 상호 수평으로 인접하여 제조된다. 이에 따라, 포토다이오드를 위한 추가적인 영역이 요구되며, 이에 의해 필팩터(fill factor) 영역을 감소시키고 또한 레졀류션(Resolution)의 가능성을 제한하는 문제가 있다.
또한, 종래기술에 의하면 각 픽셀 간의 크로스토크가 발생하는 문제가 있었다.
또한, 종래기술에 의한 수평형의 씨모스 이미지센서에 의하면 포토다이오드와 트랜지스터를 동시에 제조하는 공정에 대한 최적화를 달성하는 점이 매우 어려운 문제가 있다. 즉, 신속한 트랜지스터 공정에서는 작은 면저항(low sheet resistance)을 위해 샐로우 졍션(shallow junction)이 요구되나, 포토다이오드에는 이러한 샐로우 졍션(shallow junction)이 적절하지 않을 수 있다.
또한, 종래기술에 의한 수평형의 씨모스 이미지센서에 의하면 추가적인 온칩(on-chip) 기능들이 이미지센서에 부가되면서 단위화소의 크기가 이미지센서의 센서티버티(sensitivity)를 유지하기 위해 증가되거나 또는 포토다이오드를 위한 면적이 픽셀사이즈를 유지하기 위해 감소되야한다. 그런데, 픽셀사이즈가 증가되면 이미지센서의 레졀류션(Resolution)이 감소하게되며, 또한, 포토다이오드의 면적이 감소되면 이미지센서의 센서티버티(sensitivity)가 감소하는 문제가 발생한다.
실시예는 트랜지스터 회로(circuitry)와 포토다이오드의 새로운 집적을 제공할 수 있는 이미지센서 및 그 제조방법을 제공하고자 한다.
또한, 실시예는 수직형의 포토다이오드를 채용하면서 포토다이오드 픽셀간의 크로스 토크를 방지할 수 있는 이미지센서 및 그 제조방법을 제공하고자 한다.
또한, 실시예는 레졀류션(Resolution)과 센서티버티(sensitivity)가 함께 개선될 수 있는 이미지센서 및 그 제조방법을 제공하고자 한다.
또한, 실시예는 수직형의 포토다이오드를 채용하면서 포토다이오드 내에 디펙트를 방지할 수 있는 이미지센서 및 그 제조방법을 제공하고자 한다.
실시예에 따른 이미지센서는 하부배선과 회로(circuitry)가 형성된 제1 기판; 상기 하부배선과 접촉하면서 상기 제1 기판과 본딩된 결정형 반도체층(crystalline semiconductor layer); 상기 결정형 반도체층 내에 상기 하부배선과 전기적으로 연결되도록 형성된 포토다이오드; 및 상기 포토다이오드 내에 형성된 광차단층;을 포함하는 것을 특징으로 한다.
또한, 실시예에 따른 이미지센서의 제조방법은 하부배선과 회로(circuitry)가 형성된 제1 기판을 준비하는 단계; 포토다이오드가 형성된 제2 기판을 준비하는 단계; 상기 제2 기판의 포토다이오드 내에 광차단층을 형성하는 단계; 상기 광차단층이 형성된 포토다이오드와 상기 하부배선이 접촉하도록 상기 제2 기판과 상기 제 1 기판을 본딩(bonding)하는 단계; 및 상기 본딩된 제2 기판의 하측을 제거하여 포토다이오드를 잔존시키는 단계;를 포함하는 것을 특징으로 한다.
또한, 실시예에 따른 이미지센서의 제조방법은 하부배선과 회로(circuitry)가 형성된 제1 기판을 준비하는 단계; 포토다이오드가 형성된 제2 기판을 준비하는 단계; 상기 포토다이오드와 상기 하부배선이 접촉하도록 상기 제2 기판과 상기 제1 기판을 본딩(bonding)하는 단계; 상기 본딩된 제2 기판의 하측을 제거하여 포토다이오드를 노출시키는 단계; 및 상기 노출된 포토다이오드 내에 광차단층을 형성하는 단계;를 포함하는 것을 특징으로 한다.
실시예에 따른 이미지센서 및 그 제조방법에 의하면 트랜지스터 회로(circuitry)와 포토다이오드의 수직형 집적을 제공할 수 있다.
또한, 실시예에 의하면 포토다이오드가 회로(circuitry)의 상측에 위치하는 수직형의 포토다이오드를 채용하면서 포토다이오드를 결정형 반도체층 내에 형성함으로써 포토다이오드 내의 디펙트를 방지할 수 있다.
또한, 실시예는 수직형의 포토다이오드를 채용하면서 픽셀간에 광차단층을 형성함으로써 포토다이오드 픽셀간의 크로스 토크를 방지할 수 있다.
또한, 실시예에 의하면 트랜지스터 회로(circuitry)와 포토다이오드의 수직형 집적에 의해 필팩터(fill factor)를 100%에 근접시킬 수 있다.
또한, 실시예에 의하면 종래기술보다 수직형 집적에 의해 같은 픽셀 사이즈에서 높은 센서티버티(sensitivity)를 제공할 수 있다.
또한, 실시예에 의하면 종래기술보다 같은 레졀류션(Resolution)을 위해 공정비용을 감축할 수 있다.
또한, 실시예에 의하면 각 단위 픽셀은 센서티버티(sensitivity)의 감소 없이 더욱 복잡한 회로(circuitry)를 구현할 수 있다.
또한, 실시예에 의해 집적될 수 있는 추가적인 온칩 회로(on-chip circuitry)는 이미지센서의 퍼포먼스(performance)를 증가시키고, 나아가 소자의 소형화 및 제조비용을 절감을 획득할 수 있다.
이하, 실시예에 따른 이미지센서 및 그 제조방법을 첨부된 도면을 참조하여 상세히 설명한다.
실시예의 설명에 있어서, 각 층의 "상/아래(on/under)"에 형성되는 것으로 기재되는 경우에 있어, 상/아래는 직접(directly)와 또는 다른 층을 개재하여(indirectly) 형성되는 것을 모두 포함한다.
실시예의 설명에 있어서 씨모스이미지센서(CIS)에 대한 구조의 도면을 이용하여 설명하나, 본 발명은 씨모스이미지센서에 한정되는 것이 아니며, CCD 이미지센서 등 모든 이미지센서에 적용이 가능하다.
(제1 실시예)
도 1은 제1 실시예에 따른 이미지센서의 단면도이다.
제1 실시예에 따른 이미지센서는 하부배선(110)과 회로(circuitry)(미도시)가 형성된 제1 기판(100); 상기 하부배선(110)과 접촉하면서 상기 제1 기판(100)과 본딩된 결정형 반도체층(crystalline semiconductor layer)(210a)(도 3 참조); 상기 결정형 반도체층(210a) 내에 상기 하부배선(110)과 전기적으로 연결되도록 형성된 포토다이오드(210); 및 상기 포토다이오드(210) 내에 형성된 광차단층(222);을 포함할 수 있다.
실시예에 따른 이미지센서에 의하면 포토다이오드가 회로(circuitry)의 상측에 위치하는 수직형의 포토다이오드를 채용하면서 포토다이오드를 결정형 반도체층 내에 형성함으로써 포토다이오드 내의 디펙트를 방지할 수 있다.
또한, 실시예에 의하면 수직형의 포토다이오드를 채용하면서 픽셀간에 광차단층(222)을 형성함으로써 입사광(incident light)에 의한 픽셀간의 크로스 토크를 방지할 수 있다.
예를 들어, 상기 광차단층(222)은 메탈차단층일 수 있으나 이에 한정되는 것은 아니며, 입사광(incident light)이 통과하지 못하고 입사광을 반사시켜 줄 수 있는 물질이면 된다.
또한, 실시예는 포토다이오드(210)와 광차단층(222) 사이에 절연층(221)을 개재함으로써 광차단층(222)의 전기적인 절연성을 확보할 수 있다.
또한, 실시예에서 상기 광차단층(222)의 상부 폭이 하부 폭 보다 좁게 도시되어 있으나 이에 한정되는 것은 아니다.
실시예에서 상기 결정형 반도체층은 단결층 반도체층일 수 있으나 이에 한정되는 것이 아니며, 다결정 반도체층일 수도 있다.
상기 제1 기판(100)의 회로(circuitry)는 미도시 되어 있으나, CIS의 경우 회로(circuitry)가 4개의 트랜지스터(4 Tr CIS)의 경우에 한정되는 것이 아니며, 1 Tr CIS, 3 Tr CIS, 5 Tr CIS 또는 1.5 Tr CIS(트랜지스터 공유 CIS) 등에도 적용이 가능하다.
또한, 제1 기판(100)에 형성된 하부배선(110)은 하부메탈(미도시)과 하부플러그(미도시)를 포함할 수 있다. 상기 하부배선(110) 중 최상부가 포토다이오드의 하부전극의 역할을 할 수 있다.
다음으로 상기 포토다이오드(210)는 상기 결정형 반도체층(210a) 내에 형성된 제1 도전형 전도층(214) 및 상기 제1 도전형 전도층(214) 상의 상기 결정형 반도체층 내에 형성된 제2 도전형 전도층(216)을 포함할 수 있다.
예를 들어, 상기 포토다이오드(210)는 상기 결정형 반도체층(210a) 내에 형성된 저농도 N형 전도층(214) 및 상기 저농도 N형 전도층(214) 상의 상기 결정형 반도체층 내에 형성된 고농도 P형 전도층(216)을 포함할 수 있으나, 이에 한정되는 것은 아니다. 즉, 제1 도전형은 N형에 한정되는 것이 아니며 P형 일 수도 있다.
또한, 도 10과 같이 다른 실시예에서 상기 포토다이오드(210)는, 상기 제1 도전형 전도층(214) 하측의 상기 결정형 반도체층 내에 형성된 고농도 제1 도전형 전도층(212)을 더 포함할 수 있다. 상기 고농도 제1 도전형 전도층(212)은 오믹컨택(Ohmic Contact)을 위해 형성될 수 있다.
예를 들어, 도 10과 같이 상기 포토다이오드(210)는, N형 전도층(214) 하측의 상기 결정형 반도체층 내에 형성된 고농도 N형 전도층(212)을 더 포함할 수 있다.
실시예는 상기 포토다이오드(210) 상에 탑메탈(240)을 더 형성할 수 있고, 컬러필터(미도시)도 더 형성할 수 있다.
도 2 내지 도 9는 제1 실시예에 따른 이미지센서의 제조방법의 공정단면도이다.
우선, 도 2와 같이 하부배선(110)과 회로(circuitry)(미도시)가 형성된 제1 기판(100)을 준비한다. 상기 제1 기판(100)의 회로(circuitry)는 미도시 되어 있으나, CIS의 경우 회로(circuitry)가 4개의 트랜지스터(4 Tr CIS)의 경우에 한정되는 것이 아니다.
또한, 제1 기판(100)에 형성된 하부배선(110)은 하부메탈(미도시)과 하부플러그(미도시)를 포함할 수 있다.
다음으로, 도 3과 같이 제2 기판(200) 상에 결정형 반도체층(crystalline semiconductor layer)(210a)을 형성한다. 이러한 결정형 반도체층(210a)에 포토다이오드가 형성됨으로써 포토다이오드 내의 디펙트를 방지할 수 있다.
예를 들어, 상기 제2 기판(200)은 절연층(미도시)을 개재하여 결정형 반도체층을 형성할 수 있다.
또는, 상기 제2 기판(200) 자체의 상측을 포토다이오드가 형성될 결정형 반도체층으로 이용할 수 있다.
다음으로, 도 4와 같이 상기 결정형 반도체층(210a)에 이온주입에 의해 포토다이오드(210)를 형성한다.
예를 들어, 상기 결정형 반도체층(210a) 하부에 제2 도전형 전도층(216)을 형성한다. 예를 들어, 상기 결정형 반도체층(210a) 하부에 마스크 없이 블랭킷으로 제2 기판(200) 전면에 이온주입하여 고농도 P형 전도층(216)을 형성할 수 있다. 예를 들어, 상기 제2 도전형 전도층(216)은 약 0.5 ㎛ 이내의 졍션뎁스(junction depth)로 형성될 수 있다.
이후, 상기 제2 도전형 전도층(216) 상부에 제1 도전형 전도층(214)을 형성한다. 예를 들어, 상기 2 도전형 전도층(216)의 상부에 마스크 없이 블랭킷으로 제2 기판(200) 전면에 이온주입하여 저농도 N형 전도층(214)을 형성할 수 있다. 예를 들어, 상기 저농도 제1 도전형 전도층(214)은 약 1.0~2.0 ㎛의 졍션뎁스(junction depth)로 형성될 수 있다.
이때, 도 10과 같은 다른 실시예에서는 상기 제1 도전형 전도층(214) 상에 고농도 제1 도전형 전도층(212)을 형성하는 단계를 더 포함할 수 있다. 예를 들어, 상기 1 도전형 전도층(214)의 상부에 마스크 없이 블랭킷으로 제2 기판(200) 전면에 이온주입하여 고농도 N형 전도층(212)을 형성할 수 있다. 예를 들어, 상기 고농도 제1 도전형 전도층(212)은 약 0.05~0.2 ㎛의 졍션뎁스(junction depth)로 형성될 수 있다.
그 다음으로, 도 5와 같이 상기 포토다이오드(210)가 형성된 결정형 반도체층(210a) 내에 픽셀간의 크로스토크를 방지할 수 있는 광차단층(222)을 형성하기 위해 트렌치(T)을 형성한다.
이후, 상기 트렌치(T) 상에 절연층(221)을 형성한다. 예를 들어, 산화막(221)을 트렌치 상에 증착할 수 있으나 이에 한정되는 것은 아니다.
다음으로, 도 6과 같이 상기 트렌치의 절연층(221) 상에 메탈차단층(222)을 형성함으로써 광차단층(222)을 형성할 수 있다.
예를 들어, 상기 트렌치(T)의 절연층(221) 상에 불투명 메탈차단층(222)을 증착하고, 평탄화함으로써 광차단층(222)을 형성할 수 있다.
상기 평탄화는 CMP 또는 에치백일 수 있다.
다음으로, 도 7과 같이 상기 광차단층(222)이 형성된 제2 기판(200)의 포토다이오드(210)와 상기 제1 기판(100)의 하부배선(110)이 접촉하도록 상기 제2 기판(200)과 상기 제1 기판(100)을 본딩(bonding)한다.
예를 들어, 상기 제1 기판(100)과 제2 기판(200)을 접촉한 후 플라즈마 액티베이션에 의해 본딩할 수 있으나 이에 한정되는 것은 아니다.
이때, 상기 제2 기판(200)의 절연층(221)과 제1 기판(100)의 층간절연층(미도시)이 같은 재질인 경우에는 본딩이 더 용이하게 진행될 수 있다.
또한, 제1 기판(100)과 제2 기판(200)의 본딩 시 광차단층(222)과 하부배선(110)이 접촉하지 않도록 얼라인이 필요하다.
다음으로, 도 8과 같이 상기 본딩된 제2 기판(200)의 하측을 제거하여 포토다이오드(210)을 노출시키어 잔존시킨다.
예를 들어, 상기 제2 기판(200)이 절연층을 개재한 경우에는 상기 제2 기판(200)의 하측은 백그라인딩(back grinding)에 의해 제거하고, 이후 노출되는 절연층은 식각에 의해 제거하여 제1 기판(100)상에 포토다이오드(210)만을 잔존시킬 수 있다.
또는, 상기 제2 기판(200) 자체의 상부를 포토다이오드가 형성될 결정형 반도체층으로 이용하는 경우에는, 제1 기판과 본딩 전에 포토다이오드가 형성될 결정형 반도체층 하부에 수소 이온(H+)을 주입하고, 제1 기판과 본딩 후 상기 제2 기판을 열처리하여 수소이온이 수소기체(H2)가 되게 함으로써 포토다이오드만을 잔존시키고 제2 기판을 제거할 수 있다.
다음으로, 도 9와 같이 상기 포토다이오드(210) 상에 탑메탈(240)을 형성하고 패시베이션(미도시)을 진행할 수 있다. 또한, 상기 포토다이오드(210) 상측에 컬러필터(미도시)를 더 형성할 수 있으며, 컬러필터 상측에 마이크로렌즈도 더 형성할 수 있다.
또한, 제1 실시예는 상기 포토다이오드(210)와 탑메탈(240) 사이에 투명전도층(미도시)을 더 형성함으로써 각 픽셀마다 탑메탈을 형성하지 않고 투명전도층을 이용하여 탑메탈의 기능을 할 수 있다. 이는 절연층(221)에 의해 픽셀마다 전기적인 구분이 되고 있고, 또는 절연층(221) 상에 투명전도층이 형성됨으로써 투명전도층이 광차단층(222)과 전기적으로 접촉되지 않기 때문이다. 예를 들어, 투명전도층은 ITO(Indium-Tin-Oxide)에 의해 형성될 수 있으나 이에 한정되는 것은 아니다. 상기 투명전도층은 복수의 픽셀영역에 걸쳐 형성될 수 있다. 한편, 상기 투명전도층은 필수구성요소는 아니다.
제1 실시예에 따른 이미지센서 및 그 제조방법에 의하면 포토다이오드가 회로(circuitry)의 상측에 위치하는 수직형의 포토다이오드를 채용하면서, 포토다이 오드를 결정형 반도체층 내에 형성함으로써 포토다이오드 내의 디펙트를 방지할 수 있다.
또한, 제1 실시예에 의하면 수직형의 포토다이오드를 채용하면서 픽셀간에 광차단층을 형성함으로써 포토다이오드 픽셀간의 크로스 토크를 방지할 수 있다.
(제2 실시예)
도 11은 제2 실시예에 따른 이미지센서의 단면도이며, 도 12 내지 도 17은 제2 실시예에 따른 이미지센서의 제조방법의 공정단면도이다.
제2 실시예는 상기 제1 실시예의 기술적인 특징을 채용할 수 있다.
예를 들어, 제2 실시예에 따른 이미지센서는 하부배선(110)과 회로(circuitry)(미도시)가 형성된 제1 기판(100); 상기 하부배선(110)과 접촉하면서 상기 제1 기판(100)과 본딩된 결정형 반도체층(crystalline semiconductor layer)(210a); 상기 결정형 반도체층(210a) 내에 상기 하부배선(110)과 전기적으로 연결되도록 형성된 포토다이오드(210); 및 상기 포토다이오드(210) 내에 형성된 광차단층(224);을 포함할 수 있다.
제2 실시예에 따른 이미지센서에 의하면 포토다이오드가 회로(circuitry)의 상측에 위치하는 수직형의 포토다이오드를 채용하면서 포토다이오드를 결정형 반도체층 내에 형성함으로써 포토다이오드 내의 디펙트를 방지할 수 있다.
또한, 제2 실시예에 의하면 수직형의 포토다이오드를 채용하면서 픽셀간에 광차단층(224)을 형성함으로써 포토다이오드 픽셀간의 크로스 토크를 방지할 수 있다
한편, 제2 실시예는 제1 실시예와 달리 제1 기판(100)과 제2 기판(200)의 본딩 후에 포토다이오드(210) 내에 광차단층(224)을 형성한다. 이에 따라, 제2 실시예에서의 광차단층(224)의 상부가 하부보다 넓은 형태일 수 있으나 이에 한정되는 것은 아니다.
구체적으로, 도 12와 같이 하부배선(110)과 회로(circuitry)(미도시)가 형성된 제1 기판(100)을 준비한다. 또한, 제1 기판(100)에 형성된 하부배선(110)은 하부메탈(미도시)과 하부플러그(미도시)를 포함할 수 있다.
다음으로, 도 13과 같이 제2 기판(200) 상에 결정형 반도체층(crystalline semiconductor layer)(210a)(도 3 참조)을 형성한다. 이러한 결정형 반도체층(210a)에 포토다이오드(210)가 형성됨으로써 포토다이오드 내의 디펙트를 방지할 수 있다.
예를 들어, 상기 제2 기판(200)은 절연층(미도시)을 개재하여 결정형 반도체층을 형성할 수 있다.
또는, 상기 제2 기판(200) 자체의 상측을 포토다이오드가 형성될 결정형 반도체층으로 이용할 수 있다.
다음으로, 상기 결정형 반도체층(210a)에 이온주입에 의해 포토다이오드(210)를 형성한다.
예를 들어, 상기 결정형 반도체층(210a) 하부에 제2 도전형 전도층(216)을 형성한다. 이후, 상기 제2 도전형 전도층(216) 상부에 제1 도전형 전도층(214)을 형성한다.
이때, 도 18과 같은 다른 실시예에서는 상기 제1 도전형 전도층(214) 상에 고농도 제1 도전형 전도층(212)을 형성하는 단계를 더 포함할 수 있다.
다음으로, 도 14와 같이 상기 제2 기판(200)의 포토다이오드(210)와 상기 제1 기판(100)의 하부배선(110)이 접촉하도록 상기 제2 기판(200)과 상기 제1 기판(100)을 본딩(bonding)한다.
예를 들어, 상기 제1 기판(100)과 제2 기판(200)을 접촉한 후 플라즈마 액티베이션에 의해 본딩할 수 있으나 이에 한정되는 것은 아니다.
다음으로, 도 15와 같이 상기 본딩된 제2 기판(200)의 하측을 제거하여 포토다이오드(210)을 잔존시키어 노출시킨다.
예를 들어, 상기 제2 기판(200)이 절연층을 개재한 경우에는 상기 제2 기판(200)의 하측은 백그라인딩(back grinding)에 의해 제거하고, 이후 노출되는 절연층은 식각에 의해 제거하여 제1 기판(100)상에 포토다이오드(210)만을 잔존시킬 수 있다.
또는, 상기 제2 기판(200) 자체의 상부를 포토다이오드가 형성될 결정형 반도체층으로 이용하는 경우에는, 제1 기판과 본딩 전에 포토다이오드가 형성될 결정형 반도체층 하부에 수소 이온(H+)을 주입하고, 제1 기판과 본딩 후 상기 제2 기판을 열처리하여 수소이온이 수소기체(H2)가 되게 함으로써 포토다이오드만을 잔존시키고 제2 기판을 제거할 수 있다.
그 다음으로, 도 16과 같이 상기 잔존되어 노출된 포토다이오드(210) 내에 픽셀간의 크로스토크를 방지할 수 있는 광차단층(224)을 형성한다.
예를 들어, 상기 포토다이오드(210)에 트렌치를 형성하고, 상기 트렌치 상에 절연층(223)을 형성하고, 상기 절연층(223) 상에 메탈차단층을 형성함으로써 광차단층(224)을 형성할 수 있다.
예를 들어, 상기 포토다이오드(210)에 트렌치를 형성하고, 상기 트렌치 상에 산화층(223)을 증착하고, 상기 산화층(223) 상에 불투명 금속을 증착하여 광차단층(224)을 형성할 수 있다.
다음으로, 도 17과 같이 상기 포토다이오드(210) 상에 탑메탈(240)을 형성하고 패시베이션(미도시)을 진행할 수 있다. 또한, 상기 포토다이오드(210) 상측에 컬러필터(미도시)를 더 형성할 수 있으며, 컬러필터 상측에 마이크로렌즈도 더 형성할 수 있다.
본 발명은 기재된 실시예 및 도면에 의해 한정되는 것이 아니고, 청구항의 권리범위에 속하는 범위 안에서 다양한 다른 실시예가 가능하다.
도 1은 제1 실시예에 따른 이미지센서의 단면도.
도 2 내지 도 9는 제1 실시예에 따른 이미지센서의 제조방법의 공정단면도.
도 10은 제1 실시예의 또 따른 실시예의 이미지센서의 단면도.
도 11은 제2 실시예에 따른 이미지센서의 단면도.
도 12 내지 도 17은 제2 실시예에 따른 이미지센서의 제조방법의 공정단면도.
도 18은 제2 실시예의 또 다른 실시예에 따른 이미지센서의 단면도.

Claims (15)

  1. 하부배선과 회로(circuitry)가 형성된 제1 기판;
    상기 하부배선과 접촉하면서 상기 제1 기판과 본딩된 결정형 반도체층(crystalline semiconductor layer);
    상기 결정형 반도체층 내에 상기 하부배선과 전기적으로 연결되도록 형성된 포토다이오드; 및
    상기 포토다이오드 내에 형성된 광차단층;을 포함하며,
    상기 포토다이오드는,
    상기 결정형 반도체층 내에 형성된 고농도 제1 도전형 전도층;
    상기 결정형 반도체층 내의 상기 고농도 제1 도전형 전도층 상에 형성된 제1 도전형 전도층; 및
    상기 결정형 반도체층 내의 상기 제1 도전형 전도층 상에 형성된 제2 도전형 전도층;을 포함하며,
    상기 광차단층은
    상기 포토다이오드 픽셀 경계에 형성된 트렌치;
    상기 트렌치 계면 상에 형성된 절연층;
    상기 트렌치를 메우면서 상기 절연층 상에 형성된 메탈 광차단층;을 포함하는 것을 특징으로 하는 이미지센서.
  2. 삭제
  3. 삭제
  4. 삭제
  5. 하부배선과 회로(circuitry)가 형성된 제1 기판을 준비하는 단계;
    포토다이오드가 형성된 제2 기판을 준비하는 단계;
    상기 제2 기판의 포토다이오드 내에 광차단층을 형성하는 단계;
    상기 광차단층이 형성된 포토다이오드와 상기 하부배선이 접촉하도록 상기 제2 기판과 상기 제1 기판을 본딩(bonding)하는 단계; 및
    상기 본딩된 제2 기판의 하측을 제거하여 포토다이오드를 잔존시키는 단계;를 포함하며,
    상기 포토다이오드가 형성된 제2 기판을 준비하는 단계는,
    상기 제2 기판상에 형성된 결정형 반도체층 하측에 고농도 제1 도전형 전도층을 형성하는 단계;
    상기 결정형 반도체층 내의 상기 고농도 제1 도전형 전도층 상에 제1 도전형 전도층을 형성하는 단계; 및
    상기 결정형 반도체층 내의 상기 제1 도전형 전도층 상에 제2 도전형 전도층을 형성하는 단계;를 포함하며,
    상기 광차단층을 형성하는 단계는,
    상기 포토다이오드의 픽셀경계에 트렌치를 형성하는 단계;
    상기 트렌치 계면 상에 절연층을 형성하는 단계;
    상기 트렌치를 메우면서 상기 절연층 상에 메탈 광차단층을 형성하는 단계;를 포함하는 것을 특징으로 하는 이미지센서의 제조방법.
  6. 삭제
  7. 삭제
  8. 삭제
  9. 삭제
  10. 제5 항에 있어서,
    상기 본딩된 제2 기판의 하측을 제거하여 포토다이오드를 잔존시키는 단계 후에, 상기 포토다이오드 상에 투명전도층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 이미지센서의 제조방법.
  11. 하부배선과 회로(circuitry)가 형성된 제1 기판을 준비하는 단계;
    포토다이오드가 형성된 제2 기판을 준비하는 단계;
    상기 포토다이오드와 상기 하부배선이 접촉하도록 상기 제2 기판과 상기 제1 기판을 본딩(bonding)하는 단계;
    상기 본딩된 제2 기판의 하측을 제거하여 포토다이오드를 노출시키는 단계; 및
    상기 노출된 포토다이오드 내에 광차단층을 형성하는 단계;를 포함하며,
    상기 포토다이오드가 형성된 제2 기판을 준비하는 단계는,
    상기 제2 기판상에 형성된 결정형 반도체층 하측에 고농도 제1 도전형 전도층을 형성하는 단계;
    상기 결정형 반도체층 내의 상기 고농도 제1 도전형 전도층 상에 제1 도전형 전도층을 형성하는 단계; 및
    상기 결정형 반도체층 내의 상기 제1 도전형 전도층 상에 제2 도전형 전도층을 형성하는 단계;를 포함하며,
    상기 광차단층을 형성하는 단계는,
    상기 포토다이오드의 픽셀경계에 트렌치를 형성하는 단계;
    상기 트렌치 계면 상에 절연층을 형성하는 단계;
    상기 트렌치를 메우면서 상기 절연층 상에 메탈 광차단층을 형성하는 단계;를 포함하는 것을 특징으로 하는 이미지센서의 제조방법.
  12. 삭제
  13. 삭제
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  15. 삭제
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