JP2009065162A - イメージセンサ及びその製造方法 - Google Patents

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Abstract

【課題】垂直型のフォトダイオードを採用し、かつフォトダイオードピクセル間のクロストークを防止できるイメージセンサ及びその製造方法を提供する。
【解決手段】イメージセンサは、配線とリードアウト回路（readout circuitry）が形成された第１基板と、上記配線上に形成されたイメージ感知部（Image Sensing Device）と、上記イメージ感知部のピクセル境界に形成された光遮断層と、を含む。
【選択図】図１

Description

本発明は、イメージセンサ及びその製造方法に関するものである。
イメージセンサ（Image sensor）は、光学的映像（optical image）を電気信号に変換する半導体素子であって、電荷結合素子（Charge Coupled Device：ＣＣＤ）とＣＭＯＳイメージセンサ（CMOS Image Sensor：ＣＩＳ）とに分けられる。
従来の技術では、基板にフォトダイオード（Photo diode）をイオン注入方式により形成している。ところが、チップサイズ（Chip Size）の増加なしで、ピクセル（Pixel）数を増加させる目的でフォトダイオードのサイズが徐々に減少するにつれて、受光部面積が縮小し、イメージ特性（Image Quality）が減少する傾向を見せている。
また、受光部面積の縮小だけの積層高さ（Stack Height）の減少がなされず、エアリーディスク（Airy Disk）と呼ばれる光の回折現象により受光部に入射されるフォトン（Photon）の数も減少する傾向を見せている。
これを克服するための代案のうちの１つとして、フォトダイオードを非晶質シリコン（amorphous Si）で蒸着したり、ウェハ−ウェハ接合（Wafer-to-Wafer Bonding）などの方法によりリードアウト回路（Readout Circuitry）をシリコン基板（Si Substrate）に形成し、フォトダイオードをリードアウト回路の上部に形成する試み（以下、“３次元イメージセンサ”と称する）がなされている。フォトダイオードとリードアウト回路は配線（Metal Line）を通じて連結される。
一方、従来技術によると、フォトダイオードピクセル間のクロストークが発生する問題があった。
また、従来技術によると、トランスファートランジスタの両端のソース及びドレインは全て高濃度Ｎ型でドーピング（Doping）されているので、電荷共有（Charge Sharing）現象が発生する問題がある。電荷共有（Charge Sharing）現象が発生すると、出力イメージの感度を低めることになって、イメージ誤りを発生させ得る。
また、従来技術によると、フォトダイオードとリードアウト回路との間でフォトチャージ（Photo Charge）が円滑に移動できず、暗電流が発生したり、彩度（Saturation）及び感度の低下が生じる。
本発明の目的は、垂直型のフォトダイオードを採用し、かつフォトダイオードピクセル間のクロストークを防止できるイメージセンサ及びその製造方法を提供することにある。
また、本発明の他の目的は、フィルファクターを高め、かつ電荷共有（Charge Sharing）現象が生じないイメージセンサを提供することにある。
また、本発明の更に他の目的は、フォトダイオードとリードアウト回路との間にフォトチャージ（Photo Charge）の円滑な移動通路を形成することで、暗電流ソースを最小化し、彩度（Saturation）及び感度の低下を防止できるイメージセンサを提供することにある。
本発明のイメージセンサは、配線とリードアウト回路（readout circuitry）が形成された第１基板と、上記配線上に形成されたイメージ感知部（Image Sensing Device）と、上記イメージ感知部のピクセル境界に形成された光遮断層と、を含むことを特徴とする。
また、本発明に係るイメージセンサの製造方法は、配線とリードアウト回路（circuitry）が形成された第１基板を準備するステップと、イメージ感知部が形成された第２基板を準備するステップと、上記第２基板のイメージ感知部内にトレンチを形成するステップと、上記トレンチの表面に第２導電型イオン注入層を形成するステップと、上記第２導電型イオン注入層上に光遮断層を形成するステップと、上記光遮断層が形成されたイメージ感知部と上記配線が対応するように上記第２基板と上記第１基板とをボンディング（bonding）するステップと、上記ボンディングされた第２基板の下側を除去してイメージ感知部を残存させるステップと、を含むことを特徴とする。
本発明のイメージセンサ及びその製造方法によると、垂直型のフォトダイオードを採用し、かつフォトダイオードピクセル間のクロストークを防止することができる。
また、フィルファクターを高め、かつ電荷共有（Charge Sharing）現象が生じないイメージセンサを提供することができる。
また、暗電流ソースを最小化し、彩度（Saturation）及び感度の低下を防止できるイメージセンサを提供することができる。
以下、本発明に係るイメージセンサ及びその製造方法を添付の図面を参照しつつ説明する。
（第１実施形態）
図１は、本発明に係るイメージセンサの断面図である。
第１実施形態に係るイメージセンサは、配線１５０とリードアウト回路（readout circuitry）１２０（図３参照）が形成された第１基板１００と、配線１５０上に形成されたイメージ感知部（Image Sensing Device）２１０と、イメージ感知部２１０のピクセル境界に形成された光遮断層２２２と、を含むことができる。
本実施形態によると、垂直型のフォトダイオードを採用し、かつピクセル間に光遮断層２２２を形成することによって、入射光（incident light）によるピクセル間のクロストークを防止することができる。
また、本実施形態はフォトダイオード（２１０）と光遮断層２２２との間に第２導電型イオン注入層２２１を介在させることで、光遮断層２２２の電気的な絶縁性を確保し、延いては、フォトダイオード（２１０）のピクセル間に発生した電子またはホールのクロストークを防止することができる。
イメージ感知部２１０は、フォトダイオードとすることができるが、これに限定されるものではなく、フォトゲート、フォトダイオードとフォトゲートとの結合形態などとすることができる。一方、本実施形態はフォトダイオードが結晶形半導体層に形成された例を挙げているが、これに限定されるものでなく、非晶質半導体層に形成されたものを含む。
図１の図面符号のうち、未説明の図面符号は、以下の製造方法により説明する。
以下、図２乃至図９を参照して一実施形態に係るイメージセンサの製造方法を説明する。
図２は配線１５０が形成された第１基板１００の概略図であり、図３は図２の詳細図である。以下、図３を基準にして説明する。
まず、図３のように、配線１５０とリードアウト回路（Circuitry）１２０が形成された第１基板１００を準備する。例えば、第２導電型の第１基板１００に素子分離膜１１０を形成してアクティブ領域を定義し、上記アクティブ領域にトランジスタを含むリードアウト回路１２０を形成する。例えば、リードアウト回路１２０は、トランスファートランジスタ（Ｔｘ）１２１、リセットトランジスタ（Ｒｘ）１２３、ドライブトランジスタ（Ｄｘ）１２５、及びセレクトトランジスタ（Ｓｘ）１２７を含むように形成することができる。その後、フローティングデヒュージョン領域（ＦＤ）１３１、上記各トランジスタに対するソース／ドレイン領域１３３、１３５、１３７を含むイオン注入領域１３０を形成することができる。また、本実施形態によると、ノイズ除去回路（図示せず）を追加して感度を向上させることができる。
第１基板１００にリードアウト回路１２０を形成するステップは、第１基板１００に電気接合領域１４０を形成するステップ、及び電気接合領域１４０の上部に配線１５０と連結される第１導電型連結領域１４７を形成するステップを含むことができる。
例えば、電気接合領域１４０は、ＰＮ接合（junction）（１４０）とすることができるが、これに限定されるものではない。例えば、電気接合領域１４０は第２導電型ウェル１４１または第２導電型エピ層上に形成された第１導電型イオン注入層１４３、及び第１導電型イオン注入層１４３上に形成された第２導電型イオン注入層１４５を含むことができる。例えば、ＰＮ接合（junction）１４０は、図３のように、ＰＯ（１４５）／Ｎ−（１４３）／Ｐ−（１４１）接合とすることができるが、これに限定されるものではない。第１基板１００は、第２導電型の基板とすることができるが、これに限定されるものではない。
本実施形態によると、トランスファートランジスタ（Ｔｘ）の両端のソース／ドレインの間に電圧差（Potential Difference）があるように素子設計して、フォトチャージ（Photo Charge）の完全なダンピング（Fully Dumping）を可能にすることができる。これによって、フォトダイオードから発生したフォトチャージ（Photo Charge）がフローティングデヒュージョン領域にダンピングされるにつれて、出力イメージの感度を高めることができる。
即ち、本実施形態は、図３のように、リードアウト回路１２０が形成された第１基板１００に電気接合領域１４０を形成することによって、トランスファートランジスタ（Ｔｘ）１２１の両端のソース／ドレインの間に電圧差があるようにして、フォトチャージの完全なダンピングを可能にすることができる。
以下、本実施形態のフォトチャージのダンピング構造について具体的に説明する。
本実施形態において、Ｎ＋接合であるフローティングデヒュージョン領域（ＦＤ）１３１のノード（Node）とは異なり、電気接合領域１４０であるＰ／Ｎ／Ｐ接合（１４０）は印加電圧が全て伝達されず、一定電圧でピンチオフ（Pinch-off）される。この電圧をピニング電圧（Pinning Voltage）といい、ピニング電圧（Pinning Voltage）はＰＯ（１４５）及びＮ−（１４３）のドーピング（Doping）濃度に依存する。
具体的には、フォトダイオード（２１０）で生成された電子はＰＮＰ接合（１４０）へ移動することになり、トランスファートランジスタ（Ｔｘ）１２１のオン（On）の時、フローティングデヒュージョン領域ＦＤ１３１のノードに伝達されて電圧に変換される。
ＰＯ／Ｎ−／Ｐ−接合（１４０）の最大電圧値はピニング電圧となり、フローティングデヒュージョン領域ＦＤ１３１のノードの最大電圧値はＶｄｄ−Ｒｘ（１２３）のスレッシュホールド電圧Ｖｔｈとなるので、トランスファートランジスタＴｘ１２１の両端間の電位差によりチャージシェアリング（Charge Sharing）なしで、チップ（Chip）の上部のフォトダイオード（２１０）から発生した電子がフローティングデヒュージョン領域ＦＤ１３１のノードに完全にダンピング（Dumping）され得る。
即ち、本実施形態において、第１基板１００であるシリコン基板（Ｓｉ−Ｓｕｂｓｔｒａｔｅ）にＮ＋／Ｐ−ウェル接合（well Junction）でないＰ０／Ｎ−／Ｐ−ウェル接合を形成した理由は、４−Ｔｒアクティブピクセルセンサ リセット（ＡＰＳ Ｒｅｓｅｔ）動作時、Ｐ０／Ｎ−／Ｐ−ウェル接合でＮ−（１４３）に＋電圧が印加され、ＰＯ（１４５）及びＰ−ｗｅｌｌ（１４１）にはグラウンド（Ground）電圧が印加されるので、一定電圧以上では、バイポーラ接合トランジスタ（ＢＪＴ）構造での場合のように、Ｐ０／Ｎ−／Ｐ−ｗｅｌｌダブル接合（Ｄｏｕｂｌｅ Ｊｕｎｃｔｉｏｎ）にピンチオフ（Pinch-Off）が発生することになる。これをピニング電圧（Pinning Voltage）という。したがって、トランスファートランジスタＴｘ（１２１）の両端のソース／ドレインに電圧差が発生するようになって、トランスファートランジスタＴｘのＯｎ／Ｏｆｆ動作時、フォトチャージがＮ−ｗｅｌｌからトランスファートランジスタＴｘを通じてフローティングデヒュージョン領域ＦＤに完全にダンピングされて電荷共有（Charge Sharing）現象を防止することができる。
したがって、従来技術のように、単純にフォトダイオードがＮ＋ Ｊｕｎｃｔｉｏｎ に連結された場合とは異なり、本実施形態によると、彩度（Saturation）及び感度の低下などの問題を避けることができる。
次に、本実施形態によると、フォトダイオードとリードアウト回路との間に第１導電型連結領域１４７を形成してフォトチャージ（Photo Charge）の円滑な移動通路を形成することによって、暗電流ソースを最小化し、彩度（Saturation）の低下及び感度の低下を防止することができる。
このために、第１実施形態はＰＯ／Ｎ−接合（１４０）の表面にオーミックコンタクト（Ohmic Contact）のための第１導電型連結領域１４７としてｎ＋ドーピング領域を形成することができる。上記Ｎ＋領域（１４７）は、ＰＯ領域（１４５）を貫通してＮ−領域（１４３）に接触するように形成することができる。
一方、このような第１導電型連結領域１４７がリーケージソース（Leakage Source）になることを最小化するために、第１導電型連結領域１４７の幅を最小化することができる。このために、本実施形態は、第１メタルコンタクト１５１ａのエッチ（ｅｔｃｈ）後、プラグインプラント（Plug Implant）を進行させることができるが、これに限定されるものではない。例えば、他の例として、イオン注入パターン（図示せず）を形成し、これをイオン注入マスクにして第１導電型連結領域１４７を形成することもできる。
即ち、第１実施形態のように、コンタクト（Contact）形成部のみに局部的にＮ＋ドーピングを行った理由は、ダークシグナル（Dark Signal）を最小化しながらオーミックコンタクト（Ohmic Contact）形成を円滑にするためである。従来の技術のように、Ｔｘソース部の全体をＮ＋ドーピングする場合、基板表面ダングリングボンド（Si Surface Dangling Bond）によりダークシグナル（Dark Signal）が増加することがある。
次に、第１基板１００上に層間絶縁層１６０を形成し、配線１５０を形成することができる。配線１５０は、第１メタルコンタクト１５１ａ、第１メタル１５１、第２メタル１５２、第３メタル１５３、及び第４メタルコンタクト１５４ａを含むことができるが、これに限定されるものではない。
次に、図４のように、イオン注入により第２基板２００上の結晶形半導体層（crystalline semiconductor layer）にフォトダイオード（２１０）が形成されることで、フォトダイオード内のデフェクトを防止することができる。例えば、上記結晶形半導体層の下部に第２導電型伝導層２１６を形成する。その後、第２導電型伝導層２１６の上部に第１導電型伝導層２１４を形成する。
次に、図５のように、フォトダイオード（２１０）が形成された結晶形半導体層内にピクセル間のクロストークを防止できる光遮断層２２２を形成するためにトレンチ（Ｔ）を形成する。
以後、上記トレンチ（Ｔ）上に第２導電型イオン注入層２２１を形成する。例えば、高濃度Ｐ型イオンを注入して高濃度Ｐ＋イオン注入層（２２１）をトレンチの表面に形成することができる。
本実施形態は、フォトダイオード（２１０）と光遮断層２２２との間に第２導電型イオン注入層２２１を介在させることで、光遮断層２２２の電気的な絶縁性を確保し、延いては、フォトダイオード（２１０）のピクセル間に発生した電子またはホールのクロストークを防止することができる。
次に、図６のように、上記トレンチの第２導電型イオン注入層２２１上にメタル遮断層を形成することによって、光遮断層２２２を形成することができる。
例えば、上記トレンチ（Ｔ）のＰ＋イオン注入層（２２１）上に不透明メタル遮断層を蒸着し、かつ平坦化することによって、光遮断層２２２を形成することができる。
一方、第２導電型イオン注入層２２１、及びメタル遮断層（２２２）の形成工程は、第１基板１００と第２基板２００とのボンディング後に進行されてもよい。
上記の平坦化はＣＭＰまたはエッチバックとすることができる。
次に、図７のように、光遮断層２２２が形成された第２基板２００のフォトダイオード（２１０）と第１基板１００の配線１５０が対応するように、第２基板２００と第１基板１００とをボンディング（bonding）する。
例えば、第１基板１００の配線１５０と第２基板２００のフォトダイオード（２１０）とを接触させた後、プラズマアクティベーションによりボンディングできるが、これに限定されるものではない。
また、第１基板１００と第２基板２００とのボンディング時、光遮断層２２２と下部配線（１５０）とが接触しないようにアラインメントが必要である。
次に、図８のように、上記ボンディングされた第２基板２００の一部を除去してフォトダイオード（２１０）を露出させる。
例えば、第２基板２００が絶縁層を介した場合は、第２基板２００の一部はバックグラインディング（back grinding）により除去し、その後、露出された絶縁層をエッチングにより除去して、第１基板１００上にフォトダイオード（２１０）のみを残存させることができる。
または、第２基板２００自体の上部をフォトダイオードが形成される結晶形半導体層として利用する場合には、第１基板とボンディング前にフォトダイオードが形成される結晶形半導体層の下部に水素イオン（Ｈ＋）を注入し、第１基板とボンディング後、上記第２基板を熱処理して、水素イオンが水素気体（Ｈ２）になるようにすることで、フォトダイオードのみを残存させ、第２基板を除去することができる。
次に、図９のように、フォトダイオード（２１０）上にトップメタル２４０を形成し、パッシベーション（図示せず）を進行させることができる。また、フォトダイオード（２１０）の上側にカラーフィルター（図示せず）をさらに形成することができ、カラーフィルターの上側にマイクロレンズもさらに形成することができる。
（第２実施形態）
図１０は、第２実施形態に係るイメージセンサの断面図である。
第２実施形態は、上記第１実施形態の技術的な特徴を採用することができる。
第２実施形態は第１実施形態とは異なり、フォトダイオード（２１０）は第１導電型伝導層２１４の下側の上記結晶形半導体層内に形成された高濃度の第１導電型伝導層２１２をさらに含むことができる。高濃度の第１導電型伝導層２１２はオーミックコンタクト（Ohmic Contact）として形成することができる。
例えば、図１０のように、フォトダイオード（２１０）は、Ｎ型伝導層（２１４）の下側の上記結晶形半導体層内に形成された高濃度Ｎ型伝導層（２１２）をさらに含むことができる。
（第３実施形態）
図１１は第３実施形態に係るイメージセンサの断面図であって、配線１５０が形成された第１基板の詳細図である。
第３実施形態に係るイメージセンサは、配線１５０とリードアウト回路（readout circuitry）１２０が形成された第１基板１００と、配線１５０上に形成されたイメージ感知部（Image Sensing Device）２１０（図１参照）と、イメージ感知部２１０のピクセル境界に形成された光遮断層２２２（図１参照）とを含み得る。
第３実施形態は、上記第１実施形態、及び第２実施形態の技術的な特徴を採用することができる。
一方、第３実施形態は、第１実施形態、及び第２実施形態とは異なり、電気接合領域１４０の一側に第１導電型連結領域１４８が形成された例である。
本実施形態によると、ＰＯ／Ｎ−／Ｐ−接合（１４０）にオーミックコンタクト（Ohmic Contact）のためのＮ＋連結領域（１４８）を形成できるが、この際、Ｎ＋連結領域（１４８）及びＭ１Ｃコンタクト（１５１ａ）形成工程でリーケージソース（Leakage Source）が発生し得る。なぜならば、ＰＯ／Ｎ−／Ｐ−接合（１４０）にリバースバイアス（Reverse Bias）が印加されたままで動作するので、基板表面（Si Surface）に電場（ＥＦ）を発生させることができるためである。このような電場の内部でコンタクト形成工程中に発生する結晶欠陥はリーケージソースとなる。
また、Ｎ＋連結領域（１４８）をＰＯ／Ｎ−／Ｐ−接合（１４０）の表面に形成させる場合、Ｎ＋／ＰＯ接合（１４８／１４５）によるＥ−Ｆｉｅｌｄが追加されるので、これもまたリーケージソース（Leakage Source）となり得る。
したがって、第３実施形態は、ＰＯ層にドーピング（Doping）されず、Ｎ＋連結領域（１４８）からなるアクティブ領域に第１コンタクトプラグ（１５１ａ）を形成し、これをＮ−接合（１４３）と連結させるレイアウトを提示する。
第３実施形態によると、Ｓｉ表面のＥ−Ｆｉｅｌｄが発生しなくなり、これは３次元集積（3-D Integrated）ＣＩＳの暗電流（Dark Current）の減少に寄与することができる。
実施形態１に係るイメージセンサの断面図である。 実施形態１に係るイメージセンサの製造方法の工程断面図である。 実施形態１に係るイメージセンサの製造方法の工程断面図である。 実施形態１に係るイメージセンサの製造方法の工程断面図である。 実施形態１に係るイメージセンサの製造方法の工程断面図である。 実施形態１に係るイメージセンサの製造方法の工程断面図である。 実施形態１に係るイメージセンサの製造方法の工程断面図である。 実施形態１に係るイメージセンサの製造方法の工程断面図である。 実施形態１に係るイメージセンサの製造方法の工程断面図である。 実施形態２に係るイメージセンサの断面図である。 実施形態３に係るイメージセンサの断面図である。
符号の説明
１００ 第１基板、 １２０ リードアウト回路、 １４０ 電気接合領域、 １５０ 配線、 ２１０ イメージ感知部、 ２２２ 光遮断層。

Claims (19)

  1. 配線とリードアウト回路（readout circuitry）が形成された第１基板と、
    前記配線上に形成されたイメージ感知部（Image Sensing Device）と、
    前記イメージ感知部のピクセル境界に形成された光遮断層と、
    を含むことを特徴とするイメージセンサ。
  2. 前記光遮断層の両側に形成された第２導電型イオン注入層をさらに含むことを特徴とする請求項１に記載のイメージセンサ。
  3. 前記光遮断層は不透明メタル遮断層で形成されたことを特徴とする請求項１に記載のイメージセンサ。
  4. 前記第１基板に前記リードアウト回路と電気的に連結されて形成された電気接合領域をさらに含むことを特徴とする請求項１に記載のイメージセンサ。
  5. 前記電気接合領域は、
    前記第１基板に形成された第１導電型イオン注入領域と、
    前記第１導電型イオン注入領域上に形成された第２導電型イオン注入領域と、
    を含むことを特徴とする請求項４に記載のイメージセンサ。
  6. 前記リードアウト回路は、
    トランジスタの両側のソース及びドレイン間に電圧差（Potential Difference）があることを特徴とする請求項４に記載のイメージセンサ。
  7. 前記電気接合領域は、ＰＮ接合（junction）であることを特徴とする請求項４に記載のイメージセンサ。
  8. 前記電気接合領域と前記配線との間に形成された第１導電型連結領域をさらに含むことを特徴とする請求項４に記載のイメージセンサ。
  9. 前記第１導電型連結領域は、前記電気接合領域の上部に前記配線と電気的に連結されて形成された第１導電型連結領域であることを特徴とする請求項８に記載のイメージセンサ。
  10. 前記第１導電型連結領域は、前記電気接合領域の一側に前記配線と電気的に連結されて形成された第１導電型連結領域であることを特徴とする請求項８に記載のイメージセンサ。
  11. 配線とリードアウト回路（circuitry）が形成された第１基板を準備するステップと、
    イメージ感知部が形成された第２基板を準備するステップと、
    前記第２基板のイメージ感知部内にトレンチを形成するステップと、
    前記トレンチの表面に第２導電型イオン注入層を形成するステップと、
    前記第２導電型イオン注入層上に光遮断層を形成するステップと、
    前記光遮断層が形成されたイメージ感知部と前記配線が対応するように前記第２基板と前記第１基板とをボンディング（bonding）するステップと、
    ボンディングされた前記第２基板を選択的に除去してイメージ感知部を残存させるステップと、
    を含むことを特徴とするイメージセンサの製造方法。
  12. 前記光遮断層は不透明メタル遮断層で形成することを特徴とする請求項１１に記載のイメージセンサの製造方法。
  13. 前記光遮断層は前記イメージ感知部のピクセル境界に形成され、前記第２導電型イオン注入層は前記光遮断層の両側に形成されたことを特徴とする請求項１１に記載のイメージセンサの製造方法。
  14. 前記第１基板に前記リードアウト回路と電気的に連結される電気接合領域を形成するステップをさらに含むことを特徴とする請求項１１に記載のイメージセンサの製造方法。
  15. 前記電気接合領域を形成するステップは、
    前記第１基板に第１導電型イオン注入領域を形成するステップと、
    前記第１導電型イオン注入領域上に第２導電型イオン注入領域を形成するステップと、
    を含むことを特徴とする請求項１４に記載のイメージセンサの製造方法。
  16. 前記電気接合領域は、ＰＮ接合（junction）であることを特徴とする請求項１４に記載のイメージセンサの製造方法。
  17. 前記電気接合領域と前記配線との間に第１導電型連結領域を形成するステップをさらに含むことを特徴とする請求項１４に記載のイメージセンサの製造方法。
  18. 前記第１導電型連結領域は、前記電気接合領域の上部に前記配線と電気的に連結されて形成されることを特徴とする請求項１７に記載のイメージセンサの製造方法。
  19. 前記第１導電型連結領域は、前記電気接合領域の一側に前記配線と電気的に連結されて形成されることを特徴とする請求項１７に記載のイメージセンサの製造方法。
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