JP2009065166A - イメージセンサ及びその製造方法 - Google Patents

Abstract

【課題】充てん比を高めることと、フォトダイオードとリードアウト回路の間にフォトチャージの円滑な移動通路を提供することで、リセット雑音や暗電流の防止と、電荷共有現象が発生せず、暗電流ソースを最小化して、サチュレーション及び感度の低下を防止することのできるイメージセンサ及びその製造方法を提供する。
【解決手段】配線とリードアウト回路が形成された第１基板と、前記リードアウト回路上側に形成されたイメージ感知部を含み、前記フォトダイオード上側にリバースバイアス（reverse bias）が加えられることを特徴とする。
【選択図】図１

Description

本発明は、イメージセンサ及びその製造方法に関するものである。

一般的に、イメージセンサは、光学的映像を電気的信号に変換させる半導体素子として、ＣＣＤイメージセンサとＣＭＯＳイメージセンサに分けられる。

従来の技術では、基板にフォトダイオードをイオン注入方式で形成する。ところが、チップサイズの増加なしにピクセル数の増加を目的に、フォトダイオードのサイズがますます減少することによる受光部面積の縮小で、結像性能（Image Quality）が劣化する傾向を見せている。

また、受光部面積が縮小した分ほどの積層高さの減少が成されず、エアリーディスクと呼ばれる光の回折現象で、受光部に入射されるフォトンの数も減少する傾向を見せている。

これを解決するための代案の一つとして、フォトダイオードを非晶質シリコンで蒸着するとか、ウェハ対ウェハの直接接合（Wafer-to-Wafer Bonding）などの方法でリードアウト回路をシリコン基板に形成させて、フォトダイオードはリードアウト回路上部に形成させる試み（以下「３次元イメージセンサ」と称する）がなされている。フォトダイオードとリードアウト回路は配線を通じて繋がるようになる。

ところが、従来技術によれば、フォトダイオードに繋がった上部電極に単純にグラウンドをしているが、このようなグラウンドでは、フォトダイオード内で発生する余剰電子または余剰ホールが効率的にリセットされることができずに、暗電流またはリセット雑音（Reset Noise）が発生している。

一方、従来技術によれば、光によってフォトダイオードの表面電圧が低くなれば、電圧感知部の表面電圧も同時に低くなる。以後、トランスファトランジスタが開かれてから閉まれば、トランスファトランジスタのソースとドレーンの電圧が同一になって、ドレーンの電圧差は、ドライブトランジスタを通じて増幅される。ところが、従来技術によれば、トランスファトランジスタ両端のソース及びドレーンが高濃度のＮ型にドーピングされているので、電荷共有現象が発生するような問題がある。電荷共有現象が発生すれば、出力画像の感度を低下させて、画像エラーを発生させることもある。

また、従来技術によれば、フォトダイオードとリードアウト回路の間に、フォトチャージ（Photo Charge）が円滑に移動することができなくて、暗電流が発生したり、サチュレーション（Saturation）及び感度の低下が発生している。

実施の形態は、充てん比を高め、かつリセット雑音や暗電流を防止することのできるイメージセンサ及びその製造方法を提供しようとする。

また、他の実施の形態は、充てん比を高め、かつ電荷共有現象が発生しないイメージセンサ及びその製造方法を提供しようとする。

更に、他の実施の形態は、フォトダイオードとリードアウト回路の間に、フォトチャージの円滑な移動通路を提供することで、暗電流ソースを最小化して、サチュレーション（Saturation）及び感度の低下を防止することのできるイメージセンサ及びその製造方法を提供しようとする。

実施の形態によるイメージセンサは、配線とリードアウト回路が形成された第１基板と、前記リードアウト回路上側に形成されたイメージ感知部を含み、前記フォトダイオード上側にリバースバイアス（reverse bias）が加えられることを特徴とする。

また、実施の形態によるイメージセンサの製造方法は、第１基板に配線とリードアウト回路を形成する段階と、前記配線上にイメージ感知部を形成する段階を含み、前記第１基板のリードアウト回路を形成する段階は、前記第１基板に電気接合領域を形成する段階を含み、前記第１基板に電気接合領域を形成する段階は、前記第１基板に第１導電型イオン注入領域を形成する段階と、前記第１導電型イオン注入領域上に第２導電型イオン注入領域を形成する段階を含むことを特徴とする。

また、実施の形態によるイメージセンサは、配線とリードアウト回路が形成された第１基板と、前記配線と電気的に繋がり、かつ前記第１基板上に形成されたイメージ感知部を含み、前記第１基板は第２導電型に導電されていて、前記リードアウト回路は、前記第１基板に形成されたトランジスタと、前記トランジスタ一側に形成された電気接合領域を含むことを特徴とする。

実施の形態によるイメージセンサ及びその製造方法によれば、従来技術のフォトダイオード上面にグラウンドを印加する方法と違って、強いリバースバイアスを印加することで、イメージセンサのリセット動作の時にフォトダイオード領域内のキャリア（carriers）をより効果的に取り除くことで、リセット雑音や暗電流を防止することができる。

また、実施の形態によれば、トランスファトランジスタ両端のソース及びドレーンの間に電圧差があるように素子設計をして、フォトチャージの完全なダンピングが可能になる。これによって、フォトダイオードで発生したフォトチャージが、フローティングディフュージョン領域にダンピングされることにより、出力イメージ感度を高めることができる。

また、実施の形態によれば、フォトダイオードとリードアウト回路の間に電荷連結領域を形成して、フォトチャージの円滑な移動通路を提供することで、暗電流ソースを最小化して、サチュレーション及び感度の低下を防止することができる。

以下、実施の形態によるイメージセンサ及びその製造方法を添付された図面を参照して詳しく説明する。
（第１実施の形態）

図１は、第１実施の形態によるイメージセンサの断面図である。

第１実施の形態によるイメージセンサは、配線１５０とリードアウト回路１２０が形成された第１基板１００と、前記リードアウト回路１２０上側に形成されたイメージ感知部２１０を含む。前記イメージ感知部２１０は、フォトダイオード２１０であることがあるがこれに限定されるのではなくて、フォトゲート、フォトダイオードとフォトゲートの結合形態などであることもある。

一方、実施の形態は、フォトダイオード２１０が結晶形半導体層に形成された例を挙げているが、これに限定されるのではなくて、非晶質半導体層に形成されたことも含む。

第１基板１００のリードアウト回路１２０は、前記第１基板１００に形成された電気接合領域１４０と、前記電気接合領域上部に前記配線１５０と繋がって形成された第１導電型連結領域１４７を含むことができる。

第１実施の形態は、前記フォトダイオード２１０が結晶型半導体層２１０ａ（図３参照）に形成された例である。よって、第１実施の形態によれば、イメージ感知部がリードアウト回路の上側に位する３次元イメージセンサを採用して、充てん比を高めかつイメージ感知部を結晶形半導体層内に形成することで、イメージ感知部内の欠陥を防止することができる。

また、実施の形態によるイメージセンサ及びその製造方法によれば、従来技術のフォトダイオード上面にグラウンドを印加する方法と違って、強いリバースバイアスを印加することで、イメージセンサのリセット動作の時にフォトダイオード領域内のキャリアをより効果的に取り除くことで、リセット雑音や暗電流を防止することができる。

すなわち、実施の形態によれば、フォトダイオード上面にリバースバイアスを加えることで、フォトダイオードリセットの時、リセットトランジスタに印加される電場を強く誘導して、余剰電子または余剰ホールに対するリセットが容易となり、よって、リセット雑音や暗電流を防止することができる。

下記表１は、リバースバイアスをフォトダイオードに加えた場合の効果を現す表である。

すなわち、従来技術のように、フォトダイオード上面に単純にグラウンドを印加する場合（０Ｖ）、フォトダイオード下側のエッジよりディプレッション（depletion）された所までの距離が約０．２１μｍである。

ところが、実施の形態のように、−０．３Ｖをフォトダイオードに加えた場合、フォトダイオード下側のエッジよりディプレッションされた所までの距離が約０．１５８μｍになって、−０．５Ｖをフォトダイオードに加えた場合、フォトダイオード下側のエッジよりディプレッションされた所までの距離が約０．１４７μｍになることで、ディプレッションされた領域がもっと広くなることが分かる。

結局、実施の形態のように、フォトダイオード上側のグラウンドに強いリバースバイアスを印加すれば、リセット動作の時（Ｔｘ＝ｏｎ，Ｒｘ＝ｏｎ）、フォトダイオードの間の電圧差をＶ_ＧＮＤ+Ｖｄｄと大きくすることができるので、電場が大きく形成される。このような電場はキャリアを強く引き寄せる原因になる。

よって、実施の形態のように、フォトダイオード上側のグラウンドに強いリバースバイアスを印加すれば、フォトダイオードリセットの時にリセットトランジスタに印加される電場を強く誘導して、余剰電子または余剰ホールに対するリセットが容易となり、リセット雑音や暗電流を防止することができて、フォトダイオード領域内のディプレッションの幅が増える効果も得ることができる。

次に、実施の形態によれば、トランスファトランジスタ両端のソース及びドレーンの間に電圧差があるように素子設計をして、フォトチャージの完全なダンピングが可能になる。これによって、フォトダイオードで発生したフォトチャージが、フローティングディフュージョン領域にダンピングされることによって、出力イメージ感度を高めることができる。

すなわち、第１実施の形態は、図１のように、リードアウト回路１２０が形成された第１基板１００に電気接合領域１４０を形成させることで、トランスファトランジスタ１２１両端のソース及びドレーンの間に電圧差があるようにしてフォトチャージの完全なダンピングが可能になる。前記リードアウト回路１２０は、トランスファトランジスタ（Ｔｘ）１２１、リセットトランジスタ（Ｒｘ）１２３、ドライブトランジスタ（Ｄｘ）１２５、セレクトトランジスタ（Ｓｘ）１２７を含むことができる。

以下、第１実施の形態のフォトチャージのダンピング構造について具体的に説明する。

第１実施の形態で、前記電気接合領域１４０は、第２導電型ウェル１４１または第２導電型エピ層（図示していない）上に形成された第１導電型イオン注入層１４３、前記第１導電型イオン注入層１４３上に形成された第２導電型イオン注入層１４５を含むことができる。例えば、前記電気接合領域１４０は、ＰＮジャンクション又はＰＮＰジャンクションであることがあるが、これに限定されるのではない。

Ｎ＋ジャンクションであるフローティングディフュージョン領域１３１ノードと違い、電気接合領域１４０であるＰ／Ｎ／Ｐジャンクション１４０は、印加電圧が全部伝達されずに所定の電圧でピンチオフになる。この電圧をピニング電圧（Pinning Voltage）と呼び、ピニング電圧はＰ０ １４５及びＮ−１４３のドーピング濃度に寄り掛かる。

具体的に、フォトダイオード２１０で生成された電子は、ＰＮＰジャンクション１４０に移動するようなり、トランスファトランジスタ１２１のオンの時、フローティングディフュージョン１３１ノードに伝達されて電圧に変換される。

Ｐ０／Ｎ−／Ｐ−ジャンクション１４０の最大電圧値は、ピニング電圧になり、フローティングディフュージョン１３１ノードの最大電圧値は、Ｖｄｄ−ＲｘＶｔｈ（閾値電圧）になるので、トランスファトランジスタ１２１両端間の電圧差によって電荷共有現象が発生せずに、チップ上部のフォトダイオード２１０で発生した電子がフローティングディフュージョン１３１ノードに完全ダンピングされることができる。

すなわち、実施の形態によれば、第１基板１００であるシリコン基板に、Ｎ＋／ＰウェルジャンクションではないＰ０／Ｎ−／Ｐウェルジャンクションを形成させた理由は、４−Ｔｒ ＡＰＳ（active pixel sensor）リセット動作時、Ｐ０／Ｎ−／ＰウェルジャンクションのＮ−１４３に+電圧が印加されて、Ｐ０ １４５及びＰウェル１４１には接地電圧が印加されるので、所定の電圧以上ではＰ０／Ｎ−／Ｐウェル二重接合がバイポーラ接合トランジスタ（BJT）構造の場合のようにピンチオフが発生するようになる。これをピニング電圧と呼ぶ。したがって、トランスファトランジスタ１２１両端のソース及びドレーン間に電圧差が発生するようなり、トランスファトランジスタのオン/オフの動作時における電荷共有現象を防止することができる。

したがって、従来技術のように、単純にフォトダイオードがＮ＋Ｊジャンクションに繋がった場合と違い、第１実施の形態によれば、サチュレーション及び感度の低下などの問題を防止することができる。

つぎに、第１実施の形態によれば、フォトダイオードとリードアウト回路の間に第１導電型連結領域１４７を形成して、フォトチャージの円滑な移動通路を提供することで、暗電流ソースを最小化して、サチュレーション及び感度の低下を防止することができる。

このために、第１実施の形態は、Ｐ０／Ｎ−／Ｐ−ジャンクション１４０の表面にオーミックコンタクトのための第１導電型連結領域１４７を形成することができる。一方、このような第１導電型連結領域１４７が漏出源（Leakage Source）になることを最小化するために、第１導電型連結領域１４７の幅を最小化することができる。よって、３次元イメージセンサの暗電流減少に寄与することができる。

すなわち、第１実施の形態のように、コンタクト形成部にだけ局所的にＮ＋ドーピングをした理由は、暗信号を最小化しながらオーミックコンタクト形成を円滑にさせるためである。トランスファトランジスタソース部全体をＮ＋ドーピングする場合、基板表面のダングリングボンドによって暗信号が増加することがある。

図１の図面符号の中で説明してない図面符号は、以下製造方法にで説明することにする。

以下、図２乃至図６を参照して、第１実施の形態によるイメージセンサの製造方法を説明する。

まず、図２のように配線１５０とリードアウト回路１２０が形成された第１基板１００を準備する。例えば、第２導電型第１基板１００に素子分離膜１１０を形成してアクティブ領域を定義して、前記アクティブ領域にトランジスタを含むリードアウト回路１２０を形成する。例えば、リードアウト回路１２０は、トランスファトランジスタ１２１、リセットトランジスタ１２３、ドライブトランジスタ１２５、セレクトトランジスタ１２７を含んで形成することができる。以後、フローティングディフュージョン領域１３１、前記各トランジスタに対するソース及びドレーン領域１３３、１３５、１３７を含むイオン注入領域１３０を形成することができる。

前記第１基板１００にリードアウト回路１２０を形成する段階は、前記第１基板１００に電気接合領域１４０を形成する段階及び前記電気接合領域１４０上部に前記配線１５０と繋がる第１導電型連結領域１４７を形成する段階を含むことができる。

例えば、前記電気接合領域１４０は、ＰＮジャンクション１４０であることがあるが、これに限定されるのではない。例えば、前記電気接合領域１４０は、第２導電型ウェル１４１または第２導電型エピ層上に形成された第１導電型イオン注入層１４３、前記第１導電型イオン注入層１４３上に形成された第２導電型イオン注入層１４５を含むことができる。例えば、前記ＰＮジャンクション１４０は、図２のように、Ｐ０ １４５／Ｎ−１４３/Ｐ−１４１ジャンクションであることがあるが、これに限定されるのではない。前記第１基板１００は、第２導電型に導電されてあることがあるが、これに限定されるのではない。

第１実施の形態では図２のように、リードアウト回路１２０が形成された第１基板１００に電気接合領域１４０を形成させることで、トランスファトランジスタ１２１両端のソース及びドレーンの間に電圧差があるようにして、フォトチャージの完全なダンピングが可能になれる。

すなわち、実施の形態によれば、トランスファトランジスタ両端のソース及びドレーンの間に電圧差があるように素子設計をして、フォトチャージの完全なダンピングが可能になる。例えば、Ｎ−１４３領域のドーピング濃度をフローティングディフュージョン領域１３１のドーピング濃度より低くすることで、トランスファトランジスタ両端のソース及びドレーンの間に電圧差があるように素子設計をすることができる。

つぎに、第１実施の形態は、Ｐ０／Ｎ−／Ｐ−ジャンクション１４０の表面に、オーミックコンタクトのための第１導電型連結領域１４７を形成することができる。例えば、Ｐ０／Ｎ−／Ｐ−ジャンクション１４０の表面に、オーミックコンタクトのためのＮ＋領域１４７を形成することができる。前記Ｎ＋領域１４７は、前記Ｐ０ １４５を貫いてＮ−１４３に接触するように形成することができる。

一方、このような第１導電型連結領域１４７が漏出源になることを最小化するために、第１導電型連結領域１４７の幅を最小化することができる。

このために、実施の形態は、第１メタルコンタクト１５１ａのエッチング後にプラグインプラント（Plug Implant）を行うことができるが、これに限定されるのではない。例えば、他の例で、イオン注入パターン（図示してない）を形成して、これをイオン注入マスクにして第１導電型連結領域１４７を形成することもできる。

第１実施の形態によれば、フォトダイオードとリードアウト回路の間に第１導電型連結領域１４７を形成して、フォトチャージの円滑な移動通路を提供することで、暗電流ソースを最小化して、サチュレーションの低下及び感度の低下を防止することができる。

その次に、前記第１基板１００上に層間絶縁層１６０を形成して、配線１５０ａを形成することができる。前記配線１５０ａは、第１メタルコンタクト１５１ａ、第１メタル１５１、第２メタル１５２、第３メタル１５３、第４メタルコンタクト１５４ａを含むことができるがこれに限定されるのではない。

次に、図３のように第２基板２００上に結晶型半導体層２１０ａを形成する。このような結晶型半導体層２１０ａにフォトダイオードが形成されることで、フォトダイオード内の欠陥を防止することができる。

例えば、前記第２基板２００上に、エピタキシャルによって結晶型半導体層２１０ａを形成する。以後、第２基板２００と結晶型半導体層２１０ａの境界領域に水素イオンを注入して水素イオン注入層２０７ａを形成する。前記水素イオンの注入は、フォトダイオード２１０形成のためのイオン注入後に行われることもある。

次に、図４のように結晶型半導体層２１０ａにイオン注入によってフォトダイオード２１０を形成する。例えば、前記結晶型半導体層２１０ａ下部に第２導電型伝導層２１６を形成する。例えば、前記結晶型半導体層２１０ａ下部にマスクなしにブランケットで第２基板２００全面にイオン注入して高濃度のＰ型伝導層２１６を形成することができる。

以後、前記第２導電型伝導層２１６上に第１導電型伝導層２１４を形成する。例えば、前記２導電型伝導層２１６の上にマスクなしにブランケットで第２基板２００全面にイオン注入して低濃度のＮ型伝導層２１４を形成することができる。

以後、第１実施の形態は、前記第１導電型伝導層２１４上に高濃度の第１導電型伝導層２１２を形成する段階を更に含むことができる。例えば、前記１導電型伝導層２１４の上に、マスクなしにブランケットで第２基板２００全面にイオン注入して、高濃度のＮ＋型伝導層２１２を更に形成することで、オーミックコンタクトに寄与することができる。

その次に、図５のように、前記フォトダイオード２１０と前記配線１５０が対応するように、前記第１基板１００と前記第２基板２００をポンディングする。この時、前記第１基板１００と第２基板２００をポンディングする前に、プラズマによるアクティベーションによってポンディングされる面の表面エネルギーを高めることで、ポンディングを行うことができる。一方、ポンディング力を向上させるために、ポンディング界面に絶縁層、金属層などを介在してポンディングを行うことができる。

以後、第２基板２００に、熱処理を通じて、水素イオン注入層２０７ａが水素気体層（図示していない）に変わるようにすることができる。

つぎに、図６のように、水素気体層を基準にフォトダイオード２１０を残して、第２基板２００の一部をブレードなどを利用して取り除いて、フォトダイオード２１０が露出するようにすることができる。

以後、前記フォトダイオード２１０をピクセル別に分離する蝕刻工程を行い、ピクセル間の絶縁層（図示していない）で、蝕刻された部分を埋めることができる。または、ピクセルを分離するためにＰ型イオン注入層を形成することができる。

以後、上部電極２４０、カラーフィルター（図示していない）などの工程を行うことができる。

（第２実施の形態）
図７は、第２実施の形態によるイメージセンサの断面図である。

第２実施の形態によるイメージセンサは、配線１５０とリードアウト回路１２０が形成された第１基板１００と、前記リードアウト回路１２０上側に形成されたイメージ感知部（Image Sensing Device）２１０を含む。第１基板１００のリードアウト回路１２０は、前記第１基板１００に形成された電気接合領域１４０と、前記電気接合領域一側に前記配線１５０と繋がって形成された第１導電型連結領域１４８を含むことができる。

第２実施の形態は、前記第１実施の形態の技術的な特徴を採用することができる。

例えば、第２実施の形態は、フォトダイオードの上面に強いリバースバイアス（reverse bias）を印加することで、イメージセンサのリセット動作の時にフォトダイオード領域内のキャリア（carriers）をより効果的に取り除くことで、リセット雑音（Reset Nose）や暗電流（Dark Current）を防止することができる

また、実施の形態によれば、トランスファトランジスタ両端のソース及びドレーンの間に電圧差があるように素子設計をして、フォトチャージの完全なダンピングが可能になる。これによって、フォトダイオードで発生したフォトチャージが、フローティングディフュージョン領域にダンピングされることによって、出力イメージ感度を高めることができる。

また、実施の形態によれば、フォトダイオードとリードアウト回路の間に電荷連結領域を形成して、フォトチャージの円滑な移動通路を提供することで、暗電流ソースを最小化して、サチュレーション及び感度の低下を防止することができる。

一方、第２実施の形態は、第１実施の形態と違い、電気接合領域１４０の一側に第１導電型連結領域１４８が形成された例である。

実施の形態によれば、Ｐ０／Ｎ−／Ｐ−ジャンクション１４０にオーミックコンタクトのためのＮ＋連結領域１４８を形成することができるが、この時、Ｎ＋連結領域１４８及び第１メタルコンタクト１５１ａの形成工程は、漏出源になることがある。なぜなら、Ｐ０／Ｎ−／Ｐ−ジャンクション１４０に逆電圧が印加されたまま動作するので、基板表面に電場が発生することがある。このような電場内部で、コンタクト形成の工程中に発生する結晶欠陥は漏出源になる。

また、実施の形態によれば、Ｎ＋連結領域１４８をＰ０／Ｎ−／Ｐ−ジャンクション１４０表面に形成させる場合、Ｎ＋／Ｐ０ジャンクション１４８／１４５によるＥ−Ｆｉｅｌｄが追加されるので、これもまた漏出源になることがある。

よって、実施の形態は、Ｐ０層にドーピングされずに、Ｎ＋連結領域１４８で構成されたアクティブ領域に第１コンタクトプラグ１５１ａを形成して、これをＮ−ジャンクション１４３と連結させるレイアウトを提示する。

第２実施の形態によれば、基板表面のＥ−Ｆｉｅｌｄが発生しなくなるので、これは３次元集積（３-Ｄ Integrated）ＣＩＳの暗電流減少に寄与することができる。

第１実施の形態によるイメージセンサの断面図。 第１実施の形態によるイメージセンサの製造方法の工程断面図。 第１実施の形態によるイメージセンサの製造方法の工程断面図。 第１実施の形態によるイメージセンサの製造方法の工程断面図。 第１実施の形態によるイメージセンサの製造方法の工程断面図。 第１実施の形態によるイメージセンサの製造方法の工程断面図。 第２実施の形態によるイメージセンサの断面図。

符号の説明

１００ 第１基板、 １１０ 素子分離膜、 １２０ リードアウト回路、 １２１ トランスファトランジスタ、 １２３ リセットトランジスタ、 １２５ ドライブトランジスタ、 １２７ セレクトトランジスタ、 １３０ イオン注入領域、 １３１ フローティングディフュージョン、 １４０ 電気接合領域、 １４１ 第２導電型ウェル、 １４３ 第１導電型イオン注入層、 １４５ 第２導電型イオン注入層、 １４７ 第１導電型連結領域、 １４８ 第１導電型連結領域、 １５０ 配線、 １５１ 第１メタル、 １５１ａ 第１メタルコンタクト、 １５２ 第２メタル、 １５３ 第３メタル、 １５４ａ 第４メタルコンタクト、 １６０ 層間絶縁層、 ２００ 第２基板、 ２０７ａ 水素イオン注入層、 ２１０ イメージ感知部、 ２１０ａ 結晶型半導体層、 ２１２ 高濃度の第１導電型伝導層、 ２１４ 第１導電型伝導層、 ２１６ 第２導電型伝導層。

Claims (20)

1. 配線とリードアウト回路が形成された第１基板と、前記リードアウト回路上側に形成されたイメージ感知部を含み、前記イメージ感知部上側にリバースバイアスが加えられることを特徴とするイメージセンサ。
2. 前記リバースバイアスは、リセットの時に加えられることを特徴とする請求項１に記載のイメージセンサ。
3. 前記リバースバイアスは、−３Ｖないし−５Ｖが加えられることを特徴とする請求項２に記載のイメージセンサ。
4. 前記リードアウト回路は、前記第１基板に形成された電気接合領域を含み、前記電気接合領域は、前記第１基板に形成された第１導電型イオン注入領域と、前記第１導電型イオン注入領域上に形成された第２導電型イオン注入領域を含むことを特徴とする、請求項１に記載のイメージセンサ。
5. 前記電気接合領域上部に、前記配線と電気的に繋がって形成された第１導電型連結領域を更に含むことを特徴とする請求項４に記載のイメージセンサ。
6. 前記電気接合領域は、ＰＮＰジャンクションであることを特徴とする請求項４に記載のイメージセンサ。
7. 前記リードアウト回路は、トランジスタ両側のソース及びドレーンの電圧差があることを特徴とする請求項１に記載のイメージセンサ。
8. 前記トランジスタは、トランスファトランジスタであり、前記トランジスタソースのイオン注入濃度が、フローティングディフュージョン領域のイオン注入濃度より低いことを特徴とする、請求項７に記載のイメージセンサ。
9. 前記電気接合領域一側に、前記配線と電気的に繋がって形成された第１導電型連結領域を更に含むことを特徴とする請求項４に記載のイメージセンサ。
10. 前記第１導電型連結領域は、素子分離領域と接して前記電気接合領域と繋がったことを特徴とする請求項９に記載のイメージセンサ。
11. 第１基板に配線とリードアウト回路を形成する段階と、
    前記配線上にイメージ感知部を形成する段階を含み、
    前記第１基板のリードアウト回路を形成する段階は、前記第１基板に電気接合領域を形成する段階を含み、
    前記第１基板に電気接合領域を形成する段階は、前記第１基板に第１導電型イオン注入領域を形成する段階と、前記第１導電型イオン注入領域上に第２導電型イオン注入領域を形成する段階を含むことを特徴とするイメージセンサの製造方法。
12. 前記電気接合領域上部に、前記配線と繋がる第１導電型連結領域を形成する段階を更に含むことを特徴とする、請求項１１に記載のイメージセンサの製造方法。
13. 前記第１導電型連結領域を形成する段階は、前記配線に対するコンタクトエッチング後に行われることを特徴とする、請求項１２に記載のイメージセンサの製造方法。
14. 前記電気接合領域一側に、前記配線と繋がれる第１導電型連結領域を形成する段階を更に含むことを特徴とする、請求項１１に記載のイメージセンサの製造方法。
15. 前記第１導電型連結領域は、素子分離領域と接して、前記電気接合領域と繋がるように形成することを特徴とする、請求項１４に記載のイメージセンサの製造方法。
16. 配線とリードアウト回路が形成された第１基板と、
    前記配線と電気的に繋がり、かつ前記第１基板上に形成されたイメージ感知部を含み、 前記第１基板は第２導電型に導電されていて、
    前記リードアウト回路は、前記第１基板に形成されたトランジスタと、前記トランジスタ一側に形成された電気接合領域を含むことを特徴とするイメージセンサ。
17. 前記電気接合領域は、前記第１基板に形成された第１導電型イオン注入領域と、前記第１導電型イオン注入領域上に形成された第２導電型イオン注入領域を含むことを特徴とする、請求項１６に記載のイメージセンサ。
18. 前記配線と繋がり、かつ前記電気接合領域に接して形成された第１導電型連結領域を更に含むことを特徴とする、請求項１６に記載のイメージセンサ。
19. 前記イメージ感知部上側に、リバースバイアスが加えられることを特徴とする請求項１６に記載のイメージセンサ。
20. 前記リードアウト回路は、前記トランジスタ両側のソース及びドレーンの電圧差があることを特徴とする請求項１６に記載のイメージセンサ。

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