KR100855403B1 - 이미지센서 및 그 제조방법 - Google Patents

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KR100855403B1
KR100855403B1 KR1020070121252A KR20070121252A KR100855403B1 KR 100855403 B1 KR100855403 B1 KR 100855403B1 KR 1020070121252 A KR1020070121252 A KR 1020070121252A KR 20070121252 A KR20070121252 A KR 20070121252A KR 100855403 B1 KR100855403 B1 KR 100855403B1
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김태규
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주식회사 동부하이텍
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Abstract

실시예에 따른 이미지센서는 하부배선과 회로(circuitry)가 형성된 제1 기판; 상기 하부배선 상에 형성된 제1 절연층; 상기 제1 절연층과 접촉하면서 상기 제1 기판과 본딩된 결정형 반도체층(crystalline semiconductor layer); 상기 결정형 반도체층 내에 형성된 포토다이오드; 및 상기 하부배선과 상기 포토다이오드를 전기적으로 연결하는 컨택라인;을 포함하는 것을 특징으로 한다.
이미지센서, 본딩, 오믹컨택

Description

이미지센서 및 그 제조방법{Image Sensor and Method for manufacturing the same}
실시예는 이미지센서 및 그 제조방법에 관한 것이다.
일반적으로, 이미지 센서(Image sensor)는 광학적 영상(optical image)을 전기적 신호로 변환시키는 반도체 소자로써, 크게 전하결합소자(charge coupled device: CCD)와 씨모스(CMOS; Complementary Metal Oxide Silicon) 이미지 센서(Image Sensor)(CIS)로 구분된다.
씨모스 이미지 센서는 단위 화소 내에 포토 다이오드와 모스 트랜지스터를 형성시킴으로써 스위칭 방식으로 각 단위 화소의 전기적 신호를 순차적으로 검출하여 영상을 구현한다.
한편, 종래기술에 따른 씨모스 이미지센서는 포토다이오드가 트랜지스터와 수평으로 배치되는 구조이다.
물론, 종래기술에 의한 수평형의 씨모스 이미지센서에 의해 CCD 이미지센서의 단점이 해결되기는 하였으나, 종래기술에 의한 수평형의 씨모스 이미지센서에는 여전히 문제점들이 있다.
즉, 종래기술에 의한 수평형의 씨모스 이미지센서에 의하면 포토다이오드와 트랜지스터가 기판상에 상호 수평으로 인접하여 제조된다. 이에 따라, 포토다이오드를 위한 추가적인 영역이 요구되며, 이에 의해 필팩터(fill factor) 영역을 감소시키고 또한 레졀류션(Resolution)의 가능성을 제한하는 문제가 있다.
또한, 종래기술에 의한 수평형의 씨모스 이미지센서에 의하면 포토다이오드와 트랜지스터를 동시에 제조하는 공정에 대한 최적화를 달성하는 점이 매우 어려운 문제가 있다. 즉, 신속한 트랜지스터 공정에서는 작은 면저항(low sheet resistance)을 위해 샐로우 졍션(shallow junction)이 요구되나, 포토다이오드에는 이러한 샐로우 졍션(shallow junction)이 적절하지 않을 수 있다.
또한, 종래기술에 의한 수평형의 씨모스 이미지센서에 의하면 추가적인 온칩(on-chip) 기능들이 이미지센서에 부가되면서 단위화소의 크기가 이미지센서의 센서티버티(sensitivity)를 유지하기 위해 증가되거나 또는 포토다이오드를 위한 면적이 픽셀사이즈를 유지하기 위해 감소되야한다. 그런데, 픽셀사이즈가 증가되면 이미지센서의 레졀류션(Resolution)이 감소하게되며, 또한, 포토다이오드의 면적이 감소되면 이미지센서의 센서티버티(sensitivity)가 감소하는 문제가 발생한다.
실시예는 회로(circuitry)와 포토다이오드의 새로운 집적을 제공할 수 있는 이미지센서 및 그 제조방법을 제공하고자 한다.
또한, 실시예는 결정실리콘(Crystal Silicon) 본딩프로세스(Bonding Process)를 이용한 포토다이오드 업(PD Up) 이미지센서에서 본딩(Bonding)을 더욱 용이하게 함으로써 프로세스 마진(Process Margin)을 확보하고, 컨택(Contact)을 형성함에 있어, 하부메탈과 결정실리콘(Crystal Silicon)과의 오믹컨택(Ohimic Contact)을 용이하게 확보할 수 있는 이미지센서 및 그 제조방법을 제공하고자 한다.
또한, 실시예는 레졀류션(Resolution)과 센서티버티(sensitivity)가 함께 개선될 수 있는 이미지센서 및 그 제조방법을 제공하고자 한다.
또한, 실시예는 수직형의 포토다이오드를 채용하면서 포토다이오드 내에 디펙트를 방지할 수 있는 이미지센서 및 그 제조방법을 제공하고자 한다.
실시예에 따른 이미지센서는 하부배선과 회로(circuitry)가 형성된 제1 기판; 상기 하부배선 상에 형성된 제1 절연층; 상기 제1 절연층과 접촉하면서 상기 제1 기판과 본딩된 결정형 반도체층(crystalline semiconductor layer); 상기 결정형 반도체층 내에 형성된 포토다이오드; 및 상기 하부배선과 상기 포토다이오드를 전기적으로 연결하는 컨택라인;을 포함하는 것을 특징으로 한다.
또한, 실시예에 따른 이미지센서의 제조방법은 하부배선과 회로(circuitry)가 형성된 제1 기판을 준비하는 단계; 상기 제1 기판의 하부배선 상에 제1 절연층을 형성하는 단계; 포토다이오드가 형성된 제2 기판을 준비하는 단계; 상기 제2 기판의 포토다이오드와 상기 제1 기판의 제1 절연층이 접촉하도록 상기 제2 기판과 상기 제1 기판을 본딩(bonding)하는 단계; 및 상기 본딩된 제2 기판의 하측을 제거하여 포토다이오드를 노출시키는 단계;를 포함하는 것을 특징으로 한다.
실시예에 따른 이미지센서 및 그 제조방법에 의하면 회로(circuitry)와 포토다이오드의 수직형 집적을 제공할 수 있다.
또한, 실시예에 의하면 제1 기판 상부에 본딩(Bonding) 하기 전에 Oxide Layer와 같은 절연층을 형성함으로써, 제2 기판과의 본딩(Bonding)력을 최대화시킬 수 있다. 또한, 제1 기판 상부에 본딩(Bonding) 하기 전에 절연층을 형성함으로써 CMP 등으로 인해 형성된 단차를 최소화함으로써, 본딩(Bonding) 및 클리빙(Cleaving) 상태를 더욱 개선할 수 있다.
또한, 실시예에 의하면 제1 기판의 하부배선과 제2 기판 간의 오믹컨택(Ohmic Contact) 형성에 있어 기존의 경우보다 향상된 특성을 기대할 수 있다.
또한, 실시예에 의하면 포토다이오드가 회로(circuitry)의 상측에 위치하는 수직형의 포토다이오드를 채용하면서 포토다이오드를 단결정 내에 형성함으로써 포토다이오드 내의 디펙트를 방지할 수 있다.
또한, 실시예에 의하면 회로(circuitry)와 포토다이오드의 수직형 집적에 의 해 필팩터(fill factor)를 100%에 근접시킬 수 있다.
또한, 실시예에 의하면 종래기술보다 수직형 집적에 의해 같은 픽셀 사이즈에서 높은 센서티버티(sensitivity)를 제공할 수 있다.
또한, 실시예에 의하면 종래기술보다 같은 레졀류션(Resolution)을 위해 공정비용을 감축할 수 있다.
또한, 실시예에 의하면 각 단위 픽셀은 센서티버티(sensitivity)의 감소 없이 보다 복잡한 회로(circuitry)를 구현할 수 있다.
또한, 실시예에 의해 집적될 수 있는 추가적인 온칩 회로(on-chip circuitry)는 이미지센서의 퍼포먼스(performance)를 증가시키고, 나아가 소자의 소형화 및 제조비용을 절감을 획득할 수 있다.
이하, 실시예에 따른 이미지센서 및 그 제조방법을 첨부된 도면을 참조하여 상세히 설명한다.
실시예의 설명에 있어서, 각 층의 "상/아래(on/under)"에 형성되는 것으로 기재되는 경우에 있어, 상/아래는 직접(directly)와 또는 다른 층을 개재하여(indirectly) 형성되는 것을 모두 포함한다.
(실시예)
도 1은 실시예에 따른 이미지센서의 단면도이다.
실시예에 따른 이미지센서는 하부배선(110)과 회로(circuitry)(미도시)가 형 성된 제1 기판(100); 상기 하부배선(110) 상에 형성된 제1 절연층(120); 상기 제1 절연층(120)과 접촉하면서 상기 제1 기판(100)과 본딩된 결정형 반도체층(crystalline semiconductor layer)(210); 상기 결정형 반도체층(210) 내에 형성된 포토다이오드(210); 및 상기 하부배선(110)과 상기 포토다이오드(210)를 전기적으로 연결하는 컨택라인(240);을 포함할 수 있다.
실시에에서 상기 포토다이오드(210)는 상기 결정형 반도체층 내에 형성된 제1 도전형 전도층(213); 및 상기 제1 도전형 전도층(213) 상의 상기 결정형 반도체층 내에 형성된 제2 도전형 전도층(215);을 포함할 수 있다.
또한, 상기 포토다이오드(210)는 상기 제1 도전형 전도층(213) 하측의 상기 결정형 반도체층 내에 형성된 고농도 제1 도전형 전도층(211)을 더 포함할 수 있다.
실시예는 상기 하부배선(110)을 선택적으로 노출하는 제2 트렌치(T2)(도 8 참조)와 상기 포토다이오드(210)를 선택적으로 노출하는 제3 트렌치(T3)(도 8 참조)를 포함하여 상기 결정형 반도체층 상에 형성된 제2 절연층(230)을 더 포함하고, 상기 컨택라인(240)은 상기 제2 트렌치(T2)와 제3 트렌치(T3)를 각각 메우는 제2 플러그(241)와 제3 플러그(243); 및 상기 제2 플러그(241)와 제3 플러그(243)를 연결하는 메탈라인(245)을 포함할 수 있다.
상기 제2 플러그(241)는 바이어스컨택(bais contact) 역할을 할 수 있으며, 상기 제3 플러그(243)는 시그널컨택(sigina contact) 역할을 할 수 있다.
상기 제2 트렌치(T2)는 상기 하부배선(110)은 노출하되 상기 포토다이오 드(210)는 노출하지 않도록 상기 제2 절연층(230)이 식각된 것일 수 있다. 이로써 실시예에서의 상기 제2 플러그(241)는 소자분리영역 내에 형성된 것이 될 수 있다.
실시예에 따른 이미지센서에 의하면 회로(circuitry)와 포토다이오드의 수직형 집적을 제공할 수 있다.
또한, 실시예에 의하면 제1 기판 상부에 본딩(Bonding) 하기 전에 Oxide Layer와 같은 절연층(120)을 형성함으로써, 제2 기판과의 본딩(Bonding)력을 최대화시킬 수 있다. 또한, 제1 기판 상부에 본딩(Bonding) 하기 전에 절연층을 형성함으로써 CMP 등으로 인해 형성된 단차를 최소화함으로써, 본딩(Bonding) 및 클리빙(Cleaving) 상태를 더욱 개선할 수 있다.
또한, 실시예에 의하면 제1 기판의 하부배선과 제2 기판 간의 오믹컨택(Ohmic Contact) 형성에 있어 기존의 경우보다 향상된 특성을 기대할 수 있다.
이하, 도 2 내지 도 10을 참조하여 실시예에 따른 이미지센서의 제조방법을 설명한다.
우선, 도 2와 같이 하부배선(110)과 회로(circuitry)(미도시)가 형성된 제1 기판(100)을 준비한다. 상기 제1 기판(100)의 회로(circuitry)는 미도시 되어 있으나, CIS의 경우 회로(circuitry)가 4개의 트랜지스터(4 Tr CIS)의 경우에 한정되는 것이 아니다.
이후, 상기 제1 기판(100)의 하부배선(110) 상에 제1 절연층(120)을 형성한다. 예를 들어, 산화막으로 제1 절연층(120)을 형성할 수 있으나 이에 한정되는 것은 아니다. 이러한 제1 절연층(120)의 형성으로 인해 이후 진행되는 기판간의 본딩 력을 높일 수 있다.
다음으로, 도 3과 같이 포토다이오드(210)가 형성된 제2 기판(200)을 준비하여 상기 제1 기판(100)과 본딩한다.
이때, 포토다이오드(210)가 형성된 제2 기판(200)을 준비하는 단계를 상세히 설명한다.
우선, 제2 기판(200) 상에 결정형 반도체층(crystalline semiconductor layer)(210)을 형성한다. 이러한 결정형 반도체층(210)에 포토다이오드(210)가 형성됨으로써 포토다이오드 내의 디펙트를 방지할 수 있다.
한편, 포토다이오드를 형성하기 위한 제2 기판(200)의 준비방법은 다음과 같을 수 있다.
예를 들어, 상기 제2 기판(200)에 수소이온을 주입하여 수소이온 주입층(220)을 형성한다. 이후, 결정형 반도체층(210)에 이온주입에 의해 포토다이오드(210)를 형성할 수 있다.
또는, 다른 실시예로 제2 기판(200)에 매립된 절연층(미도시)을 형성하고, 제2 기판(200) 상측에 단결정층(210)을 형성할 수 있다. 예를 들어, 매립된 절연층은 SOI(Silicon-On-Insulator)일 수 있으나 이에 한정되는 것은 아니다.
이후, 포토다이오드(210)를 형성하는 공정을 설명한다.
먼저, 결정형 반도체층(210)에 이온주입에 의해 포토다이오드(210)를 형성한다. 예를 들어, 상기 결정형 반도체층(210) 하부에 제2 도전형 전도층(215)을 형성한다. 예를 들어, 상기 결정형 반도체층(210) 하부에 마스크 없이 블랭킷으로 제2 기판(200) 전면에 이온주입하여 고농도 P형 전도층(215)을 형성할 수 있다. 예를 들어, 상기 제2 도전형 전도층(215)은 약 0.5 ㎛ 이내의 졍션뎁스(junction depth)로 형성될 수 있다.
이후, 상기 제2 도전형 전도층(215) 상부에 제1 도전형 전도층(213)을 형성한다. 예를 들어, 상기 2 도전형 전도층(215)의 상부에 마스크 없이 블랭킷으로 제2 기판(200) 전면에 이온주입하여 저농도 N형 전도층(213)을 형성할 수 있다. 예를 들어, 상기 저농도 제1 도전형 전도층(213)은 약 1.0~2.0 ㎛의 졍션뎁스(junction depth)로 형성될 수 있다.
이때, 도 3과 같은 다른 실시예에서는 상기 제1 도전형 전도층(213) 상에 고농도 제1 도전형 전도층(211)을 형성하는 단계를 더 포함할 수 있다. 예를 들어, 상기 1 도전형 전도층(213)의 상부에 마스크 없이 블랭킷으로 제2 기판(200) 전면에 이온주입하여 고농도 N형 전도층(211)을 형성할 수 있다. 예를 들어, 상기 고농도 제1 도전형 전도층(211)은 약 0.05~0.2 ㎛의 졍션뎁스(junction depth)로 형성될 수 있다.
다음으로, 도 3과 같이 상기 제2 기판(200)의 포토다이오드(210)와 상기 제1 기판(100)의 제1 절연층(120)이 접촉하도록 상기 제2 기판(200)과 상기 제1 기판(100)을 본딩(bonding)한다.
예를 들어, 상기 제1 기판(100)과 제2 기판(200)을 접촉한 후 플라즈마 액티베이션에 의해 본딩할 수 있으나 이에 한정되는 것은 아니다.
다음으로, 도 4와 같이 상기 본딩된 제2 기판(200)의 하측을 제거하여 포토 다이오드(210)을 잔존시킨다.
예를 들어, 상기 제2 기판(200)에 수소이온주입층(220)이 형성된 경우, 제2 기판(200)에 열처리를 통해 수소이온 주입층(220)이 수소기체층(미도시)으로 변하게 한다. 이후, 수소기체층을 기준으로 제2 기판(200)을 하측을 용이하게 제거하여 포토다이오드(210)가 노출되도록 할 수 있다.
또는, 다른 실시예로 상기 제2 기판(200)이 매립 절연층(미도시)을 개재한 경우에는 상기 제2 기판(200)의 하측은 백그라인딩(back grinding)에 의해 제거하고, 이후 노출되는 매립 절연층은 식각에 의해 제거하여 도 4와 같이 제1 기판(100)상에 포토다이오드(210)만을 잔존시킬 수 있다. 예를 들어, 상기 절연층은 습식식각에 의해 제거될 수 있으나 이에 한정되는 것은 아니다.
그 다음으로, 실시예는 도 5 내지 도 10의 공정을 추가로 진행할 수 있다.
우선, 도 5와 같이 상기 포토다이오드(210)를 노출시키는 단계 후에, 상기 포토다이오드(210)와 제1 절연층(120)을 선택적으로 식각하여 제1 트렌치(T1)를 형성함으로써 상기 하부배선(110)을 노출시킬 수 있다.
이후, 상기 하부배선(110)과 상기 포토다이오드(210)를 전기적으로 연결하는 컨택라인(240)(도 10 참조)을 형성할 수 있다.
이하, 컨택라인(240) 형성공정을 설명한다.
우선, 도 6과 같이 상기 제1 트렌치(T1)와 포토다이오드(210) 상에 제2 절연층(230)을 형성한다. 상기 제2 절연층(230)은 산화막일 수 있으나 이에 한정되는 것은 아니다.
다음으로, 도 7과 같이 상기 제2 절연층(230)을 선택적으로 식각하여 제2 트렌치(T2)를 형성함으로써 상기 하부배선(110)을 노출시킨다. 이는 바이어스 컨택 에치에 해당할 수 있다.
이때, 상기 포토다이오드(210)를 노출하지 않도록 상기 제2 절연층(230)을 식각하여 각 픽셀의 포토다이오드 사이에 제2 절연층(230)을 개재하여 픽셀간의 크로스토크를 방지할 수 있다.
다음으로, 도 8과 같이 상기 제2 절연층(230)을 선택적으로 식각하여 제3 트렌치(T3)를 형성함으로써 상기 포토다이오드(210)를 선택적으로 노출시킨다. 이는 시그널 컨택 에치에 해당할 수 있다.
다음으로, 도 9와 같이 상기 제2 트렌치(T2)와 제3 트렌치(T3)를 각각 메우는 제2 플러그(241)와 제3 플러그(243)를 형성할 수 있다. 제2 플러그(241)와 제3 플러그(243)는 텅스텐에 의해 형성될 수 있으나 이에 한정되는 것은 아니다.
상기 제2 플러그(241)는 바이어스컨택(bais contact) 역할을 할 수 있으며, 상기 제3 플러그(243)는 시그널컨택(sigina contact) 역할을 할 수 있다.
다음으로, 도 10과 같이 상기 제2 플러그(241)와 제3 플러그(243)를 연결하는 메탈라인(245)을 형성할 수 있다. 상기 메탈라인(245)은 알루미늄, 구리 등으로 형성될 수 있으나 이에 한정되는 것은 아니다.
실시예에 따른 이미지센서 및 그 제조방법에 의하면 회로(circuitry)와 포토다이오드의 수직형 집적을 제공할 수 있다.
또한, 실시예에 의하면 제1 기판 상부에 본딩(Bonding) 하기 전에 Oxide Layer와 같은 절연층을 형성함으로써, 제2 기판과의 본딩(Bonding)력을 최대화시킬 수 있다. 또한, 제1 기판 상부에 본딩(Bonding) 하기 전에 절연층을 형성함으로써 CMP 등으로 인해 형성된 단차를 최소화함으로써, 본딩(Bonding) 및 클리빙(Cleaving) 상태를 더욱 개선할 수 있다.
또한, 실시예에 의하면 제1 기판의 하부배선과 제2 기판 간의 오믹컨택(Ohmic Contact) 형성에 있어 기존의 경우보다 향상된 특성을 기대할 수 있다.
본 발명은 기재된 실시예 및 도면에 의해 한정되는 것이 아니고, 청구항의 권리범위에 속하는 범위 안에서 다양한 다른 실시예가 가능하다.
도 1은 실시예에 따른 이미지센서의 단면도.
도 2 내지 도 10은 실시예에 따른 이미지센서의 제조방법의 공정단면도.

Claims (10)

  1. 하부배선과 회로(circuitry)가 형성된 제1 기판;
    상기 하부배선 상에 형성된 제1 절연층;
    상기 제1 절연층과 접촉하면서 상기 제1 기판과 본딩된 결정형 반도체층(crystalline semiconductor layer);
    상기 결정형 반도체층 내에 형성된 포토다이오드; 및
    상기 하부배선과 상기 포토다이오드를 전기적으로 연결하는 컨택라인;을 포함하며,
    상기 하부배선을 선택적으로 노출하는 제2 트렌치와 상기 포토다이오드를 선택적으로 노출하는 제3 트렌치를 포함하여 상기 결정형 반도체층 상에 형성된 제2 절연층을 더 포함하고,
    상기 컨택라인은,
    상기 제2 트렌치와 제3 트렌치를 각각 메우는 제2 플러그와 제3 플러그; 및
    상기 제2 플러그와 제3 플러그를 연결하는 메탈라인;을 포함하고,
    상기 제2 플러그는 픽셀경계의 소자분리영역 내에 형성된 것을 특징으로 하는 이미지센서.
  2. 제1 항에 있어서,
    상기 포토다이오드는,
    상기 결정형 반도체층 내에 형성된 제1 도전형 전도층; 및
    상기 제1 도전형 전도층 상의 상기 결정형 반도체층 내에 형성된 제2 도전형 전도층;을 포함하는 것을 특징으로 하는 이미지센서.
  3. 제2 항에 있어서,
    상기 포토다이오드는,
    상기 제1 도전형 전도층 하측의 상기 결정형 반도체층 내에 형성된 고농도 제1 도전형 전도층을 더 포함하는 것을 특징으로 하는 이미지센서.
  4. 삭제
  5. 제1 항에 있어서,
    상기 제2 트렌치는,
    상기 하부배선은 노출하되 상기 포토다이오드는 노출하지 않도록 상기 제2 절연층이 식각된 것을 특징으로 하는 이미지센서.
  6. 삭제
  7. 하부배선과 회로(circuitry)가 형성된 제1 기판을 준비하는 단계;
    상기 제1 기판의 하부배선 상에 제1 절연층을 형성하는 단계;
    포토다이오드가 형성된 제2 기판을 준비하는 단계;
    상기 제2 기판의 포토다이오드와 상기 제1 기판의 제1 절연층이 접촉하도록 상기 제2 기판과 상기 제1 기판을 본딩(bonding)하는 단계; 및
    상기 본딩된 제2 기판의 하측을 제거하여 포토다이오드를 노출시키는 단계;를 포함하며,
    상기 포토다이오드를 노출시키는 단계 후에,
    상기 포토다이오드와 제1 절연층을 선택적으로 식각하여 제1 트렌치를 형성함으로써 상기 하부배선을 노출시키는 단계; 및
    상기 하부배선과 상기 포토다이오드를 전기적으로 연결하는 컨택라인을 형성하는 단계;를 포함하고,
    상기 컨택라인을 형성하는 단계는,
    상기 제1 트렌치와 포토다이오드 상에 제2 절연층을 형성하는 단계;
    상기 제2 절연층을 선택적으로 식각하여 제2 트렌치를 형성함으로써 상기 하부배선을 노출시키는 단계;
    상기 제2 절연층을 선택적으로 식각하여 제3 트렌치를 형성함으로써 상기 포토다이오드를 선택적으로 노출시키는 단계;
    상기 제2 트렌치와 제3 트렌치를 각각 메우는 제2 플러그와 제3 플러그를 형성하는 단계; 및
    상기 제2 플러그와 제3 플러그를 연결하는 메탈라인을 형성하는 단계;를 포함하는 것을 특징으로 하는 이미지센서의 제조방법.
  8. 삭제
  9. 삭제
  10. 제7 항에 있어서,
    상기 제2 절연층을 선택적으로 식각하여 제2 트렌치를 형성함으로써 상기 하부배선을 노출시키는 단계는,
    상기 포토다이오드를 노출하지 않도록 상기 제2 절연층을 식각하는 것을 특징으로 하는 이미지센서의 제조방법.
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