KR100883026B1

KR100883026B1 - 이미지센서 및 그 제조방법

Info

Publication number: KR100883026B1
Application number: KR1020070139371A
Authority: KR
Inventors: 한창훈
Original assignee: 주식회사 동부하이텍
Priority date: 2007-12-27
Filing date: 2007-12-27
Publication date: 2009-02-12
Also published as: US8080825B2; US20090166627A1; CN101471355A; CN101471355B

Abstract

실시예에 따른 이미지센서는 배선을 포함하는 회로(circuitry)가 형성된 제1 기판; 상기 배선과 선택적으로 접촉하도록 상기 제1 기판상에 형성된 실리콘층; 상기 실리콘층과 접촉하면서 상기 제1 기판과 본딩되고 상기 배선과 전기적으로 연결되도록 형성된 포토다이오드;를 포함하는 것을 특징으로 한다.

이미지센서, 포토다이오드

Description

이미지센서 및 그 제조방법{Method for Manufacturing an Image Sensor}

실시예는 이미지센서에 관한 것이다.

일반적으로, 이미지 센서(Image sensor)는 광학적 영상(optical image)을 전기적 신호로 변환시키는 반도체 소자로써, 크게 전하결합소자(charge coupled device: CCD)와 씨모스(CMOS; Complementary Metal Oxide Silicon) 이미지 센서(Image Sensor)(CIS)로 구분된다.

씨모스 이미지 센서는 단위 화소 내에 포토 다이오드와 모스 트랜지스터를 형성시킴으로써 스위칭 방식으로 각 단위 화소의 전기적 신호를 순차적으로 검출하여 영상을 구현한다.

한편, 종래기술에 따른 씨모스 이미지센서는 포토다이오드가 트랜지스터와 수평으로 배치되는 구조이다.

물론, 종래기술에 의한 수평형의 씨모스 이미지센서에 의해 CCD 이미지센서의 단점이 해결되기는 하였으나, 종래기술에 의한 수평형의 씨모스 이미지센서에는 여전히 문제점들이 있다.

즉, 종래기술에 의한 수평형의 씨모스 이미지센서에 의하면 포토다이오드와 트랜지스터가 기판상에 상호 수평으로 인접하여 제조된다. 이에 따라, 포토다이오드를 위한 추가적인 영역이 요구되며, 이에 의해 필팩터(fill factor) 영역을 감소시키고 또한 레졀류션(Resolution)의 가능성을 제한하는 문제가 있다.

또한, 종래기술에 의한 수평형의 씨모스 이미지센서에 의하면 포토다이오드와 트랜지스터를 동시에 제조하는 공정에 대한 최적화를 달성하는 점이 매우 어려운 문제가 있다. 즉, 신속한 트랜지스터 공정에서는 작은 면저항(low sheet resistance)을 위해 샐로우 졍션(shallow junction)이 요구되나, 포토다이오드에는 이러한 샐로우 졍션(shallow junction)이 적절하지 않을 수 있다.

또한, 종래기술에 의한 수평형의 씨모스 이미지센서에 의하면 추가적인 온칩(on-chip) 기능들이 이미지센서에 부가되면서 단위화소의 크기가 이미지센서의 센서티버티(sensitivity)를 유지하기 위해 증가되거나 또는 포토다이오드를 위한 면적이 픽셀사이즈를 유지하기 위해 감소되야한다. 그런데, 픽셀사이즈가 증가되면 이미지센서의 레졀류션(Resolution)이 감소하게되며, 또한, 포토다이오드의 면적이 감소되면 이미지센서의 센서티버티(sensitivity)가 감소하는 문제가 발생한다.

실시예는 회로(circuitry)와 포토다이오드의 새로운 집적을 제공할 수 있는 이미지센서 및 그 제조방법을 제공하고자 한다.

또한, 실시예는 레졀류션(Resolution)과 센서티버티(sensitivity)가 함께 개선될 수 있는 이미지센서 및 그 제조방법을 제공하고자 한다.

또한, 실시예는 수직형의 포토다이오드를 채용하면서 포토다이오드와 회로간의 물리적, 전기적 접촉력이 우수한 이미지센서 및 그 제조방법을 제공하고자 한다.

또한, 실시예는 수직형의 포토다이오드를 채용하면서 포토다이오드 내에 디펙트를 방지할 수 있는 이미지센서 및 그 제조방법을 제공하고자 한다.

또한, 실시예에 따른 이미지센서의 제조방법은 배선을 포함하는 회로(circuitry)가 형성된 제1 기판을 준비하는 단계; 상기 제1 기판상에 상기 배선과 선택적으로 접촉하도록 실리콘층을 형성하는 단계; 포토다이오드가 형성된 제2 기판을 준비하는 단계; 상기 포토다이오드와 상기 실리콘층이 접촉하도록 상기 제1 기판과 상기 제2 기판을 본딩(bonding)하는 단계; 및 상기 본딩된 제2 기판의 하측을 제거하여 포토다이오드를 노출시키는 단계;를 포함하는 것을 특징으로 한다.

실시예에 따른 이미지센서의 제조방법에 의하면 회로(circuitry)와 포토다이오드의 수직형 집적을 제공할 수 있다.

또한, 실시예에 의하면 수직형의 포토다이오드를 채용하면서 포토다이오드와 회로 사이에 포토다이오드를 구성하는 원소와 같은 원소의 결정층 또는 비정질층을 삽입함으로써 포토다이오드와 회로 간의 물리적, 전기적 접촉력을 향상시킬 수 있다.

또한, 실시예에 의하면 포토다이오드가 회로(circuitry)의 상측에 위치하는 수직형의 포토다이오드를 채용하면서 포토다이오드를 결정형 반도체층 내에 형성함으로써 포토다이오드 내의 디펙트를 방지할 수 있다.

또한, 실시예에 의하면 회로(circuitry)와 포토다이오드의 수직형 집적에 의해 필팩터(fill factor)를 100%에 근접시킬 수 있다.

또한, 실시예에 의하면 종래기술보다 수직형 집적에 의해 같은 픽셀 사이즈에서 높은 센서티버티(sensitivity)를 제공할 수 있다.

또한, 실시예에 의하면 종래기술보다 같은 레졀류션(Resolution)을 위해 공정비용을 감축할 수 있다.

또한, 실시예에 의하면 각 단위 픽셀은 센서티버티(sensitivity)의 감소 없이 보다 복잡한 회로(circuitry)를 구현할 수 있다.

또한, 실시예에 의해 집적될 수 있는 추가적인 온칩 회로(on-chip circuitry)는 이미지센서의 퍼포먼스(performance)를 증가시키고, 나아가 소자의 소형화 및 제조비용을 절감을 획득할 수 있다.

이하, 실시예에 따른 이미지센서 및 그 제조방법을 첨부된 도면을 참조하여 상세히 설명한다.

실시예의 설명에 있어서, 각 층의 "상/아래(on/under)"에 형성되는 것으로 기재되는 경우에 있어, 상/아래는 직접(directly)와 또는 다른 층을 개재하여(indirectly) 형성되는 것을 모두 포함한다.

본 발명은 CMOS 이미지센서에 한정되는 것이 아니며, CCD 이미지센서 등 포토다이오드가 필요한 모든 이미지센서에 적용이 가능하다.

(실시예)

도 1은 실시예에 따른 이미지센서의 단면도이다.

실시예에 따른 이미지센서는 배선(110)을 포함하는 회로(circuitry)(미도시)가 형성된 제1 기판(100); 상기 배선(110)과 선택적으로 접촉하도록 상기 제1 기판(100) 상에 형성된 실리콘층(120); 및 상기 실리콘층(120)과 접촉하면서 상기 제1 기판(100)과 본딩되고 상기 배선(110)과 전기적으로 연결되도록 형성된 포토다이오드(210);를 포함할 수 있다.

또한, 상기 실리콘층(120)은 비정질층 또는 폴리실리콘층, 단결정실리콘층일 수 있으며, 결과적으로 수직형의 포토다이오드를 채용하면서 포토다이오드와 회로 사이에 포토다이오드와 결합력이 높은 실리콘층이 개재되어 포토다이오드와 회로 간의 물리적, 전기적 접촉력을 향상시킬 수 있다.

예를 들어, 상기 포토다이오드가 형성되는 결정형 반도체층이 실리콘 결정질이고, 상기 실리콘층이 비정질 실리콘, 폴리실리콘층, 단결정실리콘층인 경우에 Si-Si 결합에 의해 제1 기판(100)과 제2 기판(200)의 결합력을 높일 수 있다.

실시예에서 상기 실리콘층(120)은 약 100Å 내지 1,000Å의 두께로 형성됨으로써 제1 기판(100)과 제2 기판(200)의 결합층으로서 역할을 적절히 수행할 수 있다.

실시예에서 상기 결정형 반도체층(210a)(도 3 참조)은 단결층 반도체층일 수 있으나 이에 한정되는 것이 아니며, 다결정 반도체층일 수도 있다.

상기 제1 기판(100)의 회로(circuitry)는 미도시 되어 있으나, CIS의 경우 회로(circuitry)가 4개의 트랜지스터(4 Tr CIS)의 경우에 한정되는 것이 아니며, 1 Tr CIS, 3 Tr CIS, 5 Tr CIS 또는 1.5 Tr CIS(트랜지스터 공유 CIS) 등에도 적용이 가능하다.

또한, 제1 기판(100)에 형성된 배선(110)은 메탈(미도시)과 플러그(미도시)를 포함할 수 있다. 상기 배선(110) 중 최상부가 포토다이오드의 하부전극의 역할을 할 수 있다.

다음으로 상기 포토다이오드(210)는 결정형 반도체층(210a)(도 4 참조) 내에 형성된 제1 도전형 전도층(214) 및 상기 제1 도전형 전도층(214) 상의 상기 결정형 반도체층 내에 형성된 제2 도전형 전도층(216)을 포함할 수 있다. 예를 들어, 상기 포토다이오드(210)는 상기 결정형 반도체층(210a) 내에 형성된 저농도 N형 전도층(214) 및 상기 저농도 N형 전도층(214) 상의 상기 결정형 반도체층 내에 형성된 고농도 P형 전도층(216)을 포함할 수 있으나, 이에 한정되는 것은 아니다. 즉, 제1 도전형은 N형에 한정되는 것이 아니며 P형 일 수도 있다.

또한, 실시예는 상기 제1 도전형 전도층(214) 하측에 고농도 제1 도전형 전도층(212)을 더 형성할 수 있다. 예를들어, 상기 고농도 제1 도전형 전도층(212)은 N+층으로 오믹컨택에 기여할 수 있다.

실시예는 상기 포토다이오드(210) 상에 탑메탈(미도시)을 더 형성할 수 있고, 컬러필터(미도시)도 더 형성할 수 있다.

실시예에서 상기 포토다이오드(210)는 픽셀마다 절연층(미도시)에 의해 분리될 수 있다.

도 2 내지 도 8은 실시예에 따른 이미지센서의 제조방법의 공정단면도이다.

우선, 도 2와 같이 배선(110)과 회로(circuitry)(미도시)가 형성된 제1 기판(100)을 준비한다. 상기 제1 기판(100)의 회로(circuitry)는 미도시 되어 있으나, CIS의 경우 회로(circuitry)가 4개의 트랜지스터(4 Tr CIS)의 경우에 한정되는 것이 아니다.

또한, 제1 기판(100)에 형성된 배선(110)은 메탈(미도시)과 플러그(미도시)를 포함할 수 있다.

다음으로, 상기 제1 기판(100) 상에 상기 배선(110)과 선택적으로 접촉하도록 실리콘층(120)을 형성한다.

상기 실리콘층(120)은 비정질층 또는 폴리실리콘층, 단결정실리콘층일 수 있으며, 결과적으로 수직형의 포토다이오드를 채용하면서 포토다이오드와 회로 사이에 포토다이오드와 결합력이 높은 실리콘층이 개재되어 포토다이오드와 회로 간의 물리적, 전기적 접촉력을 향상시킬 수 있다.

다음으로, 도 3과 같이 제2 기판(200) 상에 결정형 반도체층(crystalline semiconductor layer)(210a)을 형성한다. 이러한 결정형 반도체층(210a)에 포토다이오드가 형성됨으로써 포토다이오드 내의 디펙트를 방지할 수 있다.

예를 들어, 상기 제2 기판(200) 상에 에패택시얼에 의해 결정형 반도체층(201a)을 형성한다. 이후, 제2 기판(200)과 결정형 반도체층(201a)의 경계에 수소이온을 주입하여 수소이온 주입층(207a)을 형성한다.

다음으로, 도 4와 같이 결정형 반도체층(201a)에 이온주입에 의해 포토다이오드(210)를 형성한다.

예를 들어, 상기 결정형 반도체층(210a) 하부에 제2 도전형 전도층(216)을 형성한다. 예를 들어, 상기 결정형 반도체층(210a) 하부에 마스크 없이 블랭킷으로 제2 기판(200) 전면에 이온주입하여 고농도 P형 전도층(216)을 형성할 수 있다. 예를 들어, 상기 제2 도전형 전도층(216)은 약 0.5 ㎛ 이내의 졍션뎁스(junction depth)로 형성될 수 있다.

이후, 상기 제2 도전형 전도층(216) 상부에 제1 도전형 전도층(214)을 형성한다. 예를 들어, 상기 2 도전형 전도층(216)의 상부에 마스크 없이 블랭킷으로 제2 기판(200) 전면에 이온주입하여 저농도 N형 전도층(214)을 형성할 수 있다. 예를 들어, 상기 저농도 제1 도전형 전도층(214)은 약 1.0~2.0 ㎛의 졍션뎁스(junction depth)로 형성될 수 있다.

또한, 실시예는 상기 제1 도전형 전도층(214) 상측에 고농도 제1 도전형 전도층(212)을 더 형성할 수 있다. 예를 들어, 상기 고농도 제1 도전형 전도층(212)은 N+층으로 형성함으로써 오믹컨택에 기여할 수 있다.

그 다음으로, 도 5와 같이 상기 포토다이오드(210)와 상기 실리콘층(120)이 접촉하도록 상기 제1 기판(100)과 상기 제2 기판(200)을 본딩(bonding)한다. 예를 들어, 상기 제1 기판(100)과 제2 기판(200)을 본딩하기 전에 플라즈마에 의한 액티베이션에 의해 본딩되는 면의 표면에너지를 높임으로써 본딩을 진행할 수 있다.

다음으로, 도 6과 같이 제2 기판(200)에 열처리를 통해 수소이온 주입층(207a)이 수소기체층(207)으로 변하게 할 수 있다.

다음으로, 도 7과 같이 수소기체층(207)을 기준으로 제2 기판(200)을 하측을 용이하게 제거하여 포토다이오드(210)가 노출되도록 할 수 있다.

다음으로, 도 8과 같이 포토다이오드(210)를 픽셀별로 분리하는 식각을 진행 하고, 절연층(미도시)으로 식각된 부분을 채울 수 있다.

이후, 상부전극(미도시), 컬러필터(미도시) 등의 공정을 진행할 수 있다.

또한, 실시예에 의하면 수직형의 포토다이오드를 채용하면서 포토다이오드와 회로 사이에 실리콘층을 삽입함으로써 포토다이오드와 회로 간의 물리적, 전기적 접촉력을 향상시킬 수 있다.

본 발명은 기재된 실시예 및 도면에 의해 한정되는 것이 아니고, 청구항의 권리범위에 속하는 범위 안에서 다양한 다른 실시예가 가능하다.

도 1은 실시예에 따른 이미지센서의 단면도.

도 2 내지 도 8은 실시예에 따른 이미지센서의 제조방법의 공정단면도.

Claims

배선을 포함하는 회로(circuitry)가 형성된 제1 기판;

상기 배선과 접촉하도록 상기 제1 기판상에 형성된 실리콘층;

상기 실리콘층과 접촉하면서 상기 제1 기판과 본딩되고, 상기 배선과 전기적으로 연결되도록 형성된 포토다이오드;를 포함하며,

상기 포토다이오드는 상기 배선의 수직 상측에 형성되며, 상기 실리콘층은 상기 포토다이오드와 상기 배선 사이에 접촉하여 형성된 것을 특징으로 하는 이미지센서.
제1 항에 있어서,

상기 실리콘층은,

비정질 실리콘층인 것을 특징으로 하는 이미지센서.
제1 항에 있어서,

상기 실리콘층은,

폴리실리콘층인 것을 특징으로 하는 이미지센서.
제1 항에 있어서,

상기 실리콘층은,

단결정 실리콘층인 것을 특징으로 하는 이미지센서.
배선을 포함하는 회로(circuitry)가 형성된 제1 기판을 준비하는 단계;

상기 제1 기판상의 상기 배선과 접촉하도록 실리콘층을 형성하는 단계;

포토다이오드가 형성된 제2 기판을 준비하는 단계;

상기 포토다이오드와 상기 실리콘층이 접촉하도록 상기 제1 기판과 상기 제2 기판을 본딩(bonding)하는 단계; 및

상기 포토다이오드를 남기고 상기 제2 기판을 일부 제거하여 포토다이오드를 노출시키는 단계;를 포함하며,

상기 포토다이오드는 상기 배선의 수직 상측에 형성되며, 상기 실리콘층은 상기 포토다이오드와 상기 배선 사이에 접촉하여 형성된 것을 특징으로 하는 이미지센서의 제조방법.
제5 항에 있어서,

상기 제1 기판상에 실리콘층을 형성하는 단계는,

비정질 실리콘층인 것을 특징으로 하는 이미지센서의 제조방법.
제5 항에 있어서,

상기 제1 기판상에 실리콘층을 형성하는 단계는,

폴리실리콘층인 것을 특징으로 하는 이미지센서의 제조방법.