KR20060120260A

KR20060120260A - 광검출장치

Info

Publication number: KR20060120260A
Application number: KR1020067017146A
Authority: KR
Inventors: 프레데리끄 뒤퐁; 이안 케르푸르끄
Original assignee: 에스.오.아이. 테크 실리콘 온 인슐레이터 테크놀로지스
Priority date: 2006-08-25
Filing date: 2004-02-25
Publication date: 2006-11-24
Also published as: KR100888684B1

Abstract

본 발명에 따른 광검출장치 제조방법은 (a) 반도체 재료중에 선택한 재료로 제조된 광감지층(1)을 구비한 제 1 웨이퍼(Ⅰ) 및 전자부품을 포함하는 회로층(2)을 구비하는 제 2 웨이퍼(Ⅱ)를 형성하는 단계와, (b) 상기 광감지층(1)과 상기 회로층(2) 중 하나는 필드 절연층(3)에 의해 덮여있으며, 상기 회로층(2), 상기 필드 절연층(3) 및 상기 광감지층(1)을 연이어 구비하는 구조를 형성하기 위해 상기 제 1 웨이퍼(Ⅰ)와 상기 제 2 웨이퍼(Ⅱ)를 접합하는 단계와, (c) 상기 광감지층(1)을 상기 회로층(2)의 몇몇 전자부품의 입력부에 전기 연결시키기 위해 전기적 도전통로(40)를 형성하는 단계를 포함하는 것을 특징으로 한다.

광검출장치, 광감지층, CMOS 이미지 센서

Description

광검출장치{Photodetecting Device}

본 발명은 CMOS 이미지 센서와 같이 광감지부와 전자회로부로 구성되는 광전자장치의 제조에 관한 것이다.

이러한 광검출장치는 대개 행 및 열로 배열된 픽셀이라고 하는 복수의 광검출 유닛들을 구비한다. 상기 각각의 광검출 유닛은 표면에 수신된 광자를 전기신호로 변환시킬 수 있는 포토다이오드와 같은 광감지부와, 일단 명령 "ON"을 수신한 후에, 상기 광감지부로부터 읽기 수단으로서 다른 부품(증폭기, 스위치, …)으로 축적된 전자전하를 처리할 수 있는 상기 광감지부에 전기 연결된 트랜지스터와 같은 적어도 하나의 전자부를 구비한다(보다 상세한 설명을 위해, 예컨대 참조문헌 EP 1,256,984의 §2 및 §3을 참조).

본 기술의 주요 이점 중 하나는 다른 유닛들에 걸쳐 병렬로 광을 획득하기 때문에 광정보의 읽기가 빠르다는 것이다.

여러 종류의 광검출장치의 구조적 배치가 제안되었다.

예컨대,참조문헌 US 6,380,5668에 개시된 바와 같이, 첫번째의 공지된 광검출장치는 수평 배치이다. 즉, 각각의 광감지유닛(또는 픽셀)은 표면과, 상기 표면과 나란한 광감지소자 및 필드 절연층에 의해 격리된 전기소자를 구비한다.

도 1a는 전자전하들에 수신된 광자(hν)를 변환시킬 수 있는 (예컨대, 본 명세서에서 p형층(10a) 및 n형층(10b)으로 구성된) 포토다이오드(10a)를 갖는 이와 같은 픽셀(100)과 또한 상기 포토다이오드(10a)로부터 전자전하를 수신할 수 있는 (필드 절연층(30)에 의해 둘러싸인) 트랜지스터(20)를 도시한 것이다.

광수신기 픽셀면(100)의 평면도를 나타낸 도 1b에 도시된 바와 같이, 상기 광수신기 픽셀면은 광감지부(10)와 비광감지부(25)를 구비한다.

일반적으로, 광감지면은 전체 픽셀면의 30% 내지 60%이다.

따라서, 픽셀에 도달하는 광자들 중 일부가 손실되기 때문에 광감지가 최적이지 못하다.

해결방안은 전자부(20)의 크기를 최소화시키는 것이다.

그러나 이러한 최소화는 기술적 한계가 있다. 더욱이, 전자부의 크기가 극적으로 축소된다 하더라도, 이러한 수평 배치의 픽셀면(100)은 광검출을 100% 다 하지 못한다.

참조문헌 US 6,040,591에 개시된 바와 같이, 픽셀에 도달하는 전체 광을 광감지소자에 집속하기 위해 각 픽셀 위에 렌즈를 추가하는 것이 제안되었다.

그러나, 이러한 방안은 비용이 많이 들고 효율이 충분하지 못하기 때문에 바람직하지 못하다.

두번째 종류의 공지된 광감지장치는 소위 "후면조사(back-illuminated) 장치"라고 한다.

도 2a는 처음에 도핑기판(예컨대, p⁺형)을 구비하고 그 위에 또 다른 타입의 도핑(doping)(예컨대, p^-형)을 갖는 상단층(1a)과, (복수의 트랜지스터(20)를 포함하는) 전자회로층(2)이 놓여지는 장치를 도시한 것이다. 그런 후, 기판은 외주부(1b)를 보호하기 위해 선택적으로 백에칭(back-etched)되고 이에 따라 중앙개구(15)를 형성한다. 그리고 나서, 기판의 외주부(1a)는 상단층(1a)과 회로층(2)을 구비하는 얇은 구조를 가지게 된다.

이러한 구조는 얇은 상단층(1a)이 "후면"에서 들어오는(즉, 개구(15)를 통과한) 광자를 수신하게 하고 위에 놓여있는 회로층(2)에 포함된 트랜지스터(20)에 광자 조사(photon illumination)와 연동된 전기신호를 전달하게 한다.

픽셀면(100)과 그 마주보는 면의 평면도를 각각 나타내는 도 2b 및 도 2c로부터, 이 장치는 트랜지스터(20)가 광검출면상에 있지 않아 거의 100% 광검출하기 때문에, 상기 제 1 광검출장치의 결점을 갖지 않는 것으로 나타난다.

그러나, 이러한 두번째 광검출장치의 제조는 고가이고 백에칭 공정동안 기판후면의 상당한 부분을 상실하게 된다.

세번째 공지된 광검출장치는 수직 배치로서, 예컨대, EP 1,256,984, EP 1,206,747, EP 964,570, US 5,084,747에 개시된 바와 같이 광감지부 아래에 전자부가 매설되어 있다.

도 3은 전자회로층(2)이 (결정성장, 도핑, 도금, 증착, …에 의해) 형성된 기판(9)으로부터 제조되는 이러한 광검출장치를 도시한 것이다. 이 회로층(2)은 대 개 각 픽셀의 트랜지스터(20)를 포함하는 회로중앙부(22)와 어드레싱(즉, 픽셀로부터 신호를 수집하고 상기 신호를 읽기 수단으로 전송하는) 전용의 전자부품을 구비하는 외주부(21)를 구비한다. 회로층(2)은 조사로 인한 외주부(21)를 보호하기 위해 상기 외주부상에 실딩(shielding)(31)을 형성하는 주로 유전물질인 절연층(3)으로 덮여진다. 절연층(3)은 "비아홀(via hole)"이라고 하는 전기도체 채널(미도시)을 구비하여 광감지부를 전자부에 전기적으로 링크시킨다. 상기 절연층(3)상에 도핑된 광감지층(1)(예컨대, p형층(1a), 진성층(1b) 및 n형층(1c)으로 구성된 PiN 구조)이 형성된다.

상기 절연층(3)의 비결정성으로 인해, 광감지층(1)의 결정성장은 불가능하다. 따라서, 광가지층(1)은 증착에 의해 형성되며 비정질 구조를 갖는다.

비정질층은 "이완 시간"이라고 하는 시간동안 전자와 정공을 부동시킬 수 있는 많은 전하 트랩(charge trap)을 구비한다. 이들 가두어진 전하들은 수신을 느리게 하고 다음의 검출과 간섭한다.

그런 후, 비결정층으로 인해 들어오는 광자들에 의해 발생된 평균 전자개수가 낮아지며, 이는 이러한 타입의 장치에 대해 효율성을 낮게 하고 검출기의 민감도를 저하시키게 한다.

본 발명은 제 1 태양에서 (a) 반도체 재료중에 선택한 재료로 제조된 광감지층을 구비한 제 1 웨이퍼 및 전자부품을 포함하는 회로층을 구비하는 제 2 웨이퍼를 상기 광감지층과 상기 회로층 중 하나가 필드 절연층에 의해 덮여있도록 형성하는 단계와, (b) 상기 회로층, 상기 필드 절연층 및 상기 광감지층을 연이어 구비하는 구조를 형성하기 위해 상기 제 1 웨이퍼와 상기 제 2 웨이퍼를 접합하는 단계와, (c) 상기 광감지층을 상기 회로층의 몇몇 전자부품의 입력부에 전기 연결시키기 위해 전기적 도전성 비아홀을 형성하는 단계를 포함하는 광검출장치 제조방법을 제안함으로써 이전의 광검출장치를 향상시키는데 기여한다.

본 발명의 다른 특징들로는 상기 접합단계(b)는 분자 접착을 포함하고, 상기 접합단계(b)는 상기 분자 접착후 열처리를 포함하며, 상기 필드 절연층을 구성하는 재료는 이 열처리가 행해지는 경우 상기 접합을 향상시키기 위해 선택되며, 상기 필드 절연층용으로 선택된 재료는 SiO₂, Si₃N₄, Si_xO_yN_z와 같은 유전체이다.

제 1 광검출장치 제조방법은 상기 (a) 단계 전에, 제 1 기판상에 광감지층을 형성하는 단계와, 상기 광감지층의 광수신면으로부터 석영 또는 유리와 같은 투명재료로 된 유지기판으로 상기 광감지층을 접합하는 단계와, 상기 제 1 기판을 제거하는 단계를 포함하고, 이에 따라, 상기 제 1 웨이퍼가 상기 광감지층과 상기 유지기판을 구비하는 제 1 웨이퍼의 형성단계를 더 포함한다.

상기 제 1 방법은 상기 광감지층 형성단계 전에, 상기 제 1 기판상에 전기 도전재료로 제조된 제 1 전극층의 형성단계와, 상기 광감지층 형성단계 후 그리고 상기 유지기판과의 접합하는 단계 전에, 상기 광감지층상에 ITO와 같은 투명 전기도전성 재료로 제조된 제 2 전극층의 형성단계를 포함하고, 이에 따라 상기 제 1 웨이퍼가 상기 제 1 및 제 2 전극층을 더 구비한다.

상기 제 1 방법은 상기 (a) 단계 전에, 제 2 기판상에 상기 회로층을 형성하고, 이에 따라 상기 제 2 웨이퍼 쌍을 형성하는 단계와, 상기(b) 단계 후에, 상기 제 2 기판을 제거하는 단계를 더 포함한다.

상기 제 1 방법 동안, 비아홀은 회로층의 몇몇 전자부품의 입력를 지나 상기 광감지층으로 상기 회로층의 면을 통해 (c) 단계 동안 형성된다.

제 2 방법은 (a) 단계 전에, 제 1 기판상에 광감지층을 형성하고, 이에 따라 제 1 웨이퍼의 적어도 일부를 형성하는 단계와, 상기 (b) 단계 후에, 상기 제 1 기판을 제거하는 단계를 더 포함한다.

상기 제 2 방법은 상기 광감지층상에 전기도전성 재료로 제조된 제 1 전극층의 형성하는 단계와, 상기 제 1 기판을 제거하는 단계 후에, 상기 광감지층상에 ITO와 같은 투명한 전기도전성 재료로 제조된 제 2 전극층의 형성하는 단계를 더 포함하고, 상기 제 1 웨이퍼는 상기 제 1 및 제 2 전극층을 더 구비한다.

상기 제 2 방법동안, 비아홀은 상기 감지층의 면을 통해 상기 회로층의 몇몇 전자부품의 입력부로 (c) 단계 동안 형성된다.

상기 기판 제거단계는 화학에칭, 선택적 화학에칭, 그라인딩, 연마, CMP 기술 중 적어도 어느 하나에 의해 동작된다.

상기 기판 제거단계는 이전에 상기 기판에 형성된 취성영역 위로 상기 기판을 분리하기 위한 에너지 입력을 포함한다.

상기 방법은 수소 및/또는 헬륨과 같은 원자종류의 이식에 의해 상기 기판에 상기 취성영역의 형성을 더 포함한다.

상기 방법은 제 3 및 제 4 웨이퍼를 제공하는 단계와, 표면 거칠기를 증가시키기 위해 상기 제 3 및 제 4 웨이퍼 중 적어도 하나의 표면을 에칭하는 단계와, 상기 거친면에 상기 제 3 및 제 4 웨이퍼를 접합시키고, 이에 따라 상기 표면을 형성하는 단계에 의해 상기 취성영역을 형성하는 단계를 더 포함하며, 상기 거친면은 상기 성취영역이다.

상기 방법은 선택적 화학에칭, 연마, CMP, 산화, 열어닐링 기술 중 적어도 하나를 사용하여, 상기 분리면(5',9')의 표면을 마무리하는 단계를 더 포함한다.

상기 제 1 기판상에 상기 광감지층의 형성은 결정성장 및 도핑을 포함한다.

상기 필드 절연층의 형성은 소정의 폭 위로 상기 필드 절연층의 외주부에 광자들에 대한 실딩의 형성을 포함한다.

상기 회로층은 복수의 트랜지스터를 구비하고, 상기 회로층은 일단 (c) 단계가 수행된 후 상기 광감지층의 일부가 몇몇 도전성 비아홀에 의해 몇몇 트랜지스터에 전기 연결되도록 패턴화되고, 이에 따라 복수의 광검출 유닛(소위 픽셀)을 형성한다.

상기 픽셀에 의한 상기 전자부품은 CMOS 부품을 포함한다.

제 2 태양에서, 본 발명은 전자부품을 포함하는 회로층과, 광감지층과, 상기 광감지층 및 상기 회로층 사이의 필드 절연층과, 상기 광감지층을 상기 회로층의 몇몇 전자부품의 입력부에 전기 연결시키는 도전성 비아홀을 구비하고, 상기 광감지층은 결정 반도체 재료로 제조되는 것을 특징으로 하는 본 발명의 광검출장치 제조방법에 의해 제조된 광검출장치를 제안한다.

상기 광검출장치의 특성은 상기 광감지층이 매설되어 있고, 광자에 투명한 재료로 된 유지기판이 상기 광감지층의 광수신측에 위치될 수 있다.

본 발명의 다른 특성, 목적 및 이점은 도면에 도시된 본 발명의 상세한 설명에 나타나 있다:

도 1a는 첫번째 종래 기술에 따른 광검출장치의 개략 횡단면도이다.

도 1b는 광자를 검출하는 첫번째 종래 기술에 따른 광검출장치면의 개략 평면도이다.

도 2a는 두번째 종래 기술에 따른 광검출장치의 개략 횡단면도이다.

도 2b 및 도 2c는 각각 광자를 검출하는 두번째 종래 기술에 따른 광검출장치면과 마주보는 면의 개략 평면도이다.

도 3은 세번째 종래 기술에 따른 광검출장치의 개략 횡단면도이다.

도 4는 본 발명에 따른 제 1 검출장치의 개략 횡단면도이다.

도 5는 본 발명에 따른 제 2 검출장치의 개략 횡단면도이다.

도 6a 내지 도 6m은 본 발명에 따른 제 1 검출장치의 제 1 제조방법의 여러 단계들을 도시한 것이다.

도 7a 내지 도 7h는 본 발명에 따른 제 2 검출장치의 제 2 제조방법의 여러 단계들을 도시한 것이다.

본 발명의 첫번째 목적은 결정 반도체 재료로 제조된 광감지층을 구비하는 수직 배치를 갖는 광검출장치의 제조이다.

본 발명의 두번째 목적은 광감지면이 광감지에 100% 또는 거의 100% 전용되도록 이와 같은 광감지장치를 제조하는 방법을 제공하는 것이다.

도 4 및 도 5는 광감지층(1)과, 전자회로층(2)과, 상기 광감치증(1) 및 상기 전자회로층(2)을 격리시키는 필드 절연층(3)을 구비하는 본 발명에 따른 제 1 및 제 2 광검출장치를 각각 도시한 것이다.

바람직하기로, 광감지층(1)은 Si, Si_xGe_1-x, 또는 일부 Ⅲ-Ⅴ 또는 Ⅱ-Ⅵ 합금과 같은 단결정 반도체 재료로 제조된다.

광감지층(1)은 포토다이오드로서 작동하기 때문에, 적어도 하나의 전기 접합을 가지며, 따라서 성질 및/또는 농도가 광감지층(1)의 두께에서 갑자기 변하는 도핑요소를 구비한다.

이 때, 광감지층(1)은 PN형 접합, PP⁺형 접합, NN^-형 접합, PiN형 접합 또는 다른 타입의 접합일 수 있다.

수신된 광자를 전기전하로의 변화를 용이하게 하거나 가능하게 하기 위해, 광감지층(1)은 바람직하게는 바이어스하기 위해 전극층(8 및 7)이 덮여져 깔리게 된다.

광감지층(1)의 광수신측에 위치된 하나의 전극층(8)은 광자들 중 적어도 일부가 지나가게 하고 이에 따라 아래의 광감지층(1)이 상기 광자들을 수신하게 하도록 투명해야 한다.

이러한 전극층(8)은 예컨대 ITO(인듐 주석 산화물)로 제조될 수 있다.

다른 전극층(7)은 알루미늄 또는 TiW와 같은 임의의 전기도전성 재료일 수 있다.

회로층(2)은 광감지층(1)으로부터 나온 전기전하들을 수신하고 선택적으로 증폭시키며 스위치시키고 명령을 내리는 전체 전자부품을 포함한다.

이러한 회로층(2)은 바람직하게는 2개의 영역, 즉, 픽셀(100)의 전자부품을 포함하는 중앙영역(22)과 상기 중앙영역(22)에 위치되어 다른 픽셀 전자부품의 어드레싱 처리에 전용되는 전자부품을 포함하는 외주영역(21)을 갖는다.

각각의 광검출유닛(100)(또는 픽셀(100))은 (도 4 및 도 5에서 트랜지스터로 도시된) 적어도 하나의 전자부품(20)과 상기 적어도 하나의 전자부품(20) 바로 위에 있는 광감지층(1)의 일부를 구비한다.

픽셀(100)에서, 광감지층(1)의 일부와 적어도 하나의 전자부품(20)은 전기도전성 채널인 비아홀(40)에 의해 전기적으로 링크된다.

비아홀(40)은 예컨대, Al, TiW 또는 임의의 다른 도전성 재료로 채워질 수 있다.

이 비아홀(40)은 광감지층(1)을 (도 4 및 도 5에서 트랜지스터(20)의 소스로서 도시된) 적어도 하나의 전자부품(20)의 입력부에 링크시키게 한다.

필드 절연층(3)은 광감지층(1)을 회로층(2)으로부터 분리시키고, 외주부(31)에 실딩을 구비하며, 상기 실딩의 기능은 외부 조사로부터 회로층(2)(및 포함된 어드레싱 부품)의 외주영역(21)의 보호이다. 실딩용으로 선택된 재료는 고려되는 파 장에 모두 불투명한 재료, 예컨대 텅스텐 또는 니켈일 수 있다.

절연층(3)의 중앙영역(32)은 통과하는 비아홀(40)을 제외하고는 회로층(2)을 광감지층(1)으로부터 전기적으로 분리시킨다.

중앙영역(32)은 SiO₂, Si₃N₄, Si_xO_yN_z와 같은 유전재료일 수 있다.

3개의 선행층(즉, 광감지층(1), 회로층(2) 및 절연층(3)) 이외에, 광검출장치는 바람직하기로 전체 장치를 기계적으로 튼튼하게 하는 유지기판을 구비한다.

도 4는 본 발명에 따른 제 1 광검출장치를 도시한 것으로, 유지기판(6)이 광감지층(1) 면에 위치되어 있다.

광자들이 광감지층(1)에 도달하게 하기 위해, 이러한 유지기판(6)은 대상 파장에 투명한 유리 또는 석영 또는 임의의 다른 재료와 같이 광자에 투명한 재료로 제조되어야 한다.

그런 후, 이러한 제 1 광검출장치는 "후면이" 조사된다.

더욱이, 이는 덮여지지 않은 회로층(2)의 전자부품(20)에 직접 전기 접촉하게 한다.

도 5는 본 발명에 따른 제 2 광검출장치를 도시한 것으로, 유지기판(9)이 회로층(2) 면에 위치되어 있다.

유지기판(9)은 Si와 같은 반도체 재료 등의 임의의 재료일 수 있다.

그런 후, 이러한 제 2 광검출장치는 "전면이" 조사된다.

본 발명의 광검출장치는 비정질 반도체 재료에 광감지층(1)을 반드시 구비할 필요는 없으나, 상기 광감지층(1)은 비결정면으로부터 결정재료를 성장시킬 수 있는 어떠한 가능성도 없기 때문에 비정질 재료로 있게 되는 종래 기술의 광검출장치와는 반대로, 아래층(전극층(7 또는 8) 및/또는 절연층(3))이 결정재료가 아닐지라도 결정 반도체 재료의 감지층(1)을 구비할 수 있다.

본 발명에 따른 광검출장치는 결정 반도체 재료가 비정질 재료에서와 같이 어떠한 전하 트랩도 구비하지 않고 이에 따라 비정질에서와 같이 들어온 광자에 의해 발생된 전자들의 평균 개수가 낮아지는 문제가 없어 검출기를 더 민감하게 하기 때문에 광감지층(1)의 신뢰도와 효율을 향상시킨다.

도 6a 내지 도 6m은 광검출 장치(도 4를 인용한 상기 제 1 광검출장치)를 제조하는 제 1 방법의 여러 단계를 도시한 것이다.

도 6a를 참조하면, 제 1 단계는 도너 기판 Ⅲ을 제조하기 위해 광감지층(1)이 성장되는 반도체 기판(5)을 제공하는 단계를 포함한다.

제 1 기판(5)은 바람직하게는 (Si 및 AsGa와 같은) 벌크 재료로 재조될 수 있거나 벌크 기판(Si) 및 SiGe에 (플라스틱 디폴트(plastic default)를 한정하고 격자 파라미터를 형성하는) 버퍼 구조를 구비하는 제 1 기판(5)과 같이 다른 종류의 재료로 제조될 수 있는 단결정 기판이다.

여하튼, 제 1 기판(5)은 플라스틱 디폴트가 거의 없는 바람직하게는 단결정 상단면을 나타낸다.

그런 후, 광감지층(1)은 PECVD, MOCVD, LEPCVD …와 같은 CVD 기술인 임의의 공지된 에피텍셜 기술에 의해 성장된다.

변형으로서, 광감지층(1)은 비정질 구조와 같은 비결정 광감지층(1)을 제조하기 위해 증착에 의해 형성된다.

광감지층(1)에 전기 접합을 형성하기 위해, 도핑단계가 성장단계에 잇따르며, 상기 광감지층(1)은 적어도 2개 레벨의 도핑영역을 구비하고, 한 도핑영역은 다른 도핑영역과는 다른 농도 및/또는 다른 성질을 갖는 도핑요소를 구비한다.

따라서, 광감지층(1)은 요건에 따라 PN 접합, NN- 접합, PP+ 접합, PiN 접합 …을 제공할 수 있다.

도 6b를 참조하면, 제 1 전극층(8)이 광감지층(1)상에 선택적으로 형성된다. 이 전극층(8)은 ITO와 같은 투명 도전층으로 제조된다.

도 6c를 참조하면, 이식단계는 도너 기판 Ⅲ의 상단면을 통해 수소 및/또는 헬륨 이온과 같은 원자종류를 이식하여 제 1 기판(5)에 취성영역(embrittelment region)(4)을 형성하는 것이다.

취성영역(4)이 제 1 기판(5)에 위치되고 도너 기판 Ⅲ 중 다른 부분에 비하여 약간의 기계적 취약성을 나타내도록 원자종류의 농도 및 에너지가 선택된다.

도 6d를 참조하면, 유지기판(6)이 형성되고 도너 기판 Ⅲ에 접합된다.

이 유지기판(6)은 광검출장치가 유리 또는 석영과 같이 수신하게 되는 광자에 투명한 재료로 제조된다.

접합전에, 도너 기판 Ⅲ 및/또는 유지기판(6)은 주름을 줄이기 위해 연마 또는 세척될 수 있다.

접합은 주로 접합되는 표면의 친수성으로 인해 분자 접착에 의해 구현될 수 있다.

접합되는 기판(들)의 제조는 예컨대 플라즈마(예를 들면, 산소 플라즈마), 세척, 브러싱 … 노출과 같이 유지기판(6)과 도너 기판 Ⅲ 사이의 접합 에너지를 향상시키기 위해 선택적으로 행해질 수 있다.

사용될 수 있는 접합 기술의 더 상세한 설명을 위해, 큐-와이 텅(Q-Y Tung) 및 유. 괴제레(U.Gosele)(Wiley International publication, Johnson Wiley and Sons, Inc.)의 "semiconductor wafer bonding science and technology"를 참조하라.

접합 인터페이스는 예컨대 600℃-900℃의 낮은 접합온도에서 1시간 동안의 열처리에 의해 선택적으로 강화될 수 있다. 또한, 접합은 플라즈마 활성화(plasma activation)에 의해 도움받을 수 있다.

도 6e를 참조하면, 제 1 기판(5)은 상기 제 1 기판(5)의 대부분을 분리하기 위해 취성영역(4)에 약간의 에너지를 제공함으로써 감소된다.

제공된 에너지는 예컨대 기계적 에너지 및/또는 열에너지 또는 다른 종류의 에너지일 수 있다.

제 1 기판(5)의 감소에 대한 제 1 다른 방안이 또한 수행될 수 있으며, 상기 방안에서 취성영역(4)의 형성은 (도 6c에 도시된 바와 같이) 원자종류를 이식하는 것과는 다르게 (도 6a를 참조로) 광감지층(1)의 형성전에, 2개의 웨이퍼를 형성하는 단계; 기판 거칠기를 증가시키기 위해 상기 2개의 웨이퍼 중 적어도 한 면을 에칭하는 단계; 및 상기 2개의 웨이퍼를 접합하는 단계를 구현하고, 이에 따라 제 1 기판(5)을 형성함으로써 행해지며, 거친면은 상기 취성영역(4)이다.

접합 에너지의 제어에 의한 "탈부착형 기판(dismountable substrate)"이라고 하는 이와 같은 제 1 기판(5)의 제조가 예컨대 FR 2,823,599에 기술되어 있으며, 이 원리는 최적의 접합과 관련하여 함께 접합되는 상기 2개의 웨이퍼 간의 접합력의 감소를 토대로 한다.

그런 후, 제 1 기판(5)의 대부분의 분리는 실질적으로 도 6d를 참조로 상술한 바와 같이 처리된다.

제 1 기판(5)의 감소에 대한 제 2 다른 방안은 에칭백 기술(즉, 제 1 기판(5)의 후면으로부터의 화학에칭)이다.

사용된 제 1 기판(5)의 감소에 대한 어떤 기술이든지 간에, 제 1 기판(5)을 감소시킨 후에, 제 1 기판(5)의 나머지 부분(5')이 (도 6e를 참조로) 남아있고, 도 6f에 도시된 바와 같이 유지기판(6), 선택적 투명 제 1 전극층(8) 및 광감지층(1)을 구성하는 구조를 얻기 위해 연마, 선택적 에칭, CMP, 산화 …와 같은 주요 마무리 수단에 의해 제거된다.

도 6g를 참조하면, 선택적 제 2 전극층(7)이 광감지층(1)상에 형성되고, 이 제 2 전극층(7)은 Al, TiW와 같은 전기도전성 재료로 제조된다.

제 2 전극층(7)을 형성하는 기술은 전기도금일 수 있다.

도 6h를 참조하면, 회로층(2)이 형성되는 제 2 기판(9)을 형성함으로써 제 2 웨이퍼 Ⅱ가 형성된다.

제 2 기판(9)은 바람직하게는 Si와 같은 벌크 재료 등의 단결정 재료 또는 예컨대 버퍼 구조를 포함하는 합성기판으로 제조된다.

중앙부(22)가 다른 픽셀(100)의 전체 전자부품을 포함하고 외주부(21)가 어드레싱 전용의 전자부품을 포함하도록 제 2 기판(9)상에 전자회로층(2)이 형성된다.

이들 부품들을 제조하는데 사용되는 기술은 예컨대, 에피택시(epitaxy), 도핑, 증착, 전기도금 …에 대한 종래의 기술이다.

회로층(2)의 설계는 (회로층(2) 바로 위에 있는) 광감지층(1)에서 나오는 전자전하들을 처리하도록 선택되고, 이에 따라 회로층(2)내에 회로구성 및 금속 트랙에 대한 경로를 선택한다.

예컨대, CMOS 회로가 각 픽셀(100)에 제조될 수 있다.

그런 후, 필드 절연층(3)이 회로층(2)상에 형성되며 이 절연층(3)은 회로층(2)의 밑에 있는 외주부(21)를 보호하기 위한 실딩 외주부(31)와 회로층(2)의 중앙부(21)를 덮고 있는 중앙부(32)를 구비한다.

절연층(3)의 외주부(31)용으로 선택된 실딩 재료는 고려되는 파장에서 모두불투명한 재료, 예컨대, 텅스텐 또는 니켈일 수 있다.

절연층(3)의 중앙부(32)용으로 선택된 재료는 바람직하게는 SiO₂, Si₃N₄, Si_xO_yN_z …와 같은 유전재료일 수 있다.

그런 후, 이 절연층(3)은 회로층(2)을 (절연층(3) 바로 아래에 있는) 광감지층(1)과 전기적으로 분리시킨다.

도 6i를 참조하면, 이식단계는 제 2 기판(9)의 제 2 취성영역(4')을 형성하기 위해 (도 6c를 참조로 상술한 기판(5)에서의 이식단계와 같이) 제 2 기판(9)내에 처리된다.

도 6j를 참조하면, 제 2 웨이퍼(Ⅱ)와 제 1 웨이퍼(Ⅰ)가 접합된다.

이 단계에 사용된 접합 기술은 도 6d를 인용하여 상술한 단계동안 사용된 접합기술과 동일하다.

제 2 기판(9)의 대부분을 분리하기 위해 일부 에너지가 제공되고, 이 에너지는 기계적 에너지 및/또는 열에너지 또는 다른 종류의 에너지일 수 있다.

제 1 기판(5)의 감소를 위해 상술한 2개의 다른 대안이 또한 제 2 기판(9)의 감소에도 적용될 수 있다.

도 6k 및 도 6i을 참조하면, 제 2 기판(9)을 감소한 후, 나머지 부분(9')이 연마, 선택적 에칭, CMP, 산화, 열어닐링과 같은 몇몇 면 마무리 기술에 의해 제거된다.

도 6m을 참조하면, 광검출장치는 (회로층(2)의 마스크 및 비마스크면을 통한 에칭 기술에 의해) 회로층(2)의 면으로부터 광감지층(1)까지 비아홀을 형성함으로써 그리고 회로층(2)의 중앙부(22)에 포함된 몇몇 전자부품의 입력부와 광감지층(1) 사이의 도전성 비아홀(40)을 형성하기 위해 Al, TiW, 또는 다른 재료 등의 전기 도전층으로 상기 비아홀을 채우고 이에 따라 상기 제 1 광검출장치(도 4를 참조)를 형성함으로써 최종적으로 달성된다.

도 7a 내지 도 7h를 참조하면, (도 5를 참조하면 상기 제 2 광검출장치를 얻 기 위한) 광검출장치를 제조하는 제 2 방법이 본 발명에 따라 제안된다.

제 1 웨이퍼(Ⅰ)를 형성하기 위해 광감지층(1)과 제 1 기판(5)을 형성한 후에, 제 1 전극층(7)이 상기 광감지층(1)상에 형성된다(도 7b 참조).

이러한 제 1 전극층(7)은 (본 발명에 따른 상기 제 1 제조방법의 도 6b를 참조한 제 1 전극층(8)과는 반대로) 광자에 대해 불투명이다.

제 1 웨이퍼(Ⅰ)에 원자종류를 이식한 후, (도 6c 및 도 6h를 참조로 상술한 기술과 실질적으로 각각 동일한 기술을 사용하여) 유지기판(9), 회로층(2) 및 필드 절연층(3)을 포함한 제 2 웨이퍼 Ⅱ를 형성한다.

그런 후, 도 7e를 참조로, 회로층(2), 필드 절연층(3), 선택적 제 1 전극층(7) 및 광감지층(1)을 연이어 구비하는 구조를 형성하기 위해 제 1 웨이퍼(Ⅰ)가 제 2 웨이퍼(Ⅱ)에 직접 접합된다.

광검출장치를 제조하는 상기 제 1 방법과는 반대로, 이 제 2 방법은 제 1 및 제 2 웨이퍼(Ⅰ,Ⅱ) 간의 접합 이전에 투명한 유지기판(6)을 형성하고 접합하는 단계(도 6d를 참조)를 포함하지 않는다.

상기 제 1 기판(5)을 (도 6c 및 도 6d를 참조로 상술한 동일한 기술 또는 광검출장치의 상기 제 1 방법에 대해 상술한 바와 같은 상기 다른 기술들 중 하나를 사용하여) 감소하고 상기 제 1 기판(5)의 나머지 부분(5')을 제거한 후에, 비아홀(40)이 (도 6m을 참조로 사용된 기술과 동일한 기술을 사용하여) 선택적 제 1 전극층(7)과 절연층(3)을 지나 상기 광감지층(1)의 표면으로부터 광감지층(2)의 중앙부(22)의 몇몇 전자부품의 입력부까지 형성된다.

도 7h를 참조하면, 선택적 제 2 전극층(8)이 수신되는 광자들 중 적어도 일부가 지나갈 수 있도록 ITO와 같은 투명도전재료를 사용하여 상기 광감지층(1)에 형성된다.

그런 후, 상기 제 2 검출장치(도 5를 참조)가 형성된다.

본 발명의 상세한 설명에 포함됨.

Claims

(a) 반도체 재료중에 선택한 재료로 제조된 광감지층(1)을 구비한 제 1 웨이퍼(Ⅰ) 및 전자부품을 포함하는 회로층(2)을 구비하는 제 2 웨이퍼(Ⅱ)를 상기 광감지층(1)과 상기 회로층(2) 중 하나는 필드 절연층(3)에 의해 덮여있도록 형성하는 단계와,

(b) 상기 회로층(2), 상기 필드 절연층(3) 및 상기 광감지층(1)을 연이어 구비하는 구조를 형성하기 위해 상기 제 1 웨이퍼(Ⅰ)와 상기 제 2 웨이퍼(Ⅱ)를 접합하는 단계와,

(c) 상기 광감지층(1)을 상기 회로층(2)의 몇몇 전자부품의 입력부에 전기 연결시키기 위해 전기적 도전성 비아홀(via hole)(40)을 형성하는 단계를 포함하는 것을 특징으로 하는 광검출장치 제조방법.
제 1 항에 있어서,

상기 (b) 단계는 분자 접착을 포함하는 것을 특징으로 하는 광검출장치 제조방법.
제 1 항에 있어서,

상기 (b) 단계는 상기 분자 접착후 열처리를 포함하고, 상기 필드 절연층(3)을 구성하는 재료 중 적어도 하나는 이 열처리가 행해지는 경우 상기 접합을 향상 시키도록 선택되는 것을 특징으로 하는 광검출장치 제조방법.
제 1 항 내지 제 3 항 중 어느 한 항에 있어서,

상기 필드 절연층(3)은 SiO₂, Si₃N₄, Si_xO_yN_z와 같은 유전체인 것을 특징으로 하는 광검출장치 제조방법.
제 1 항 내지 제 4 항 중 어느 한 항에 있어서,

상기 (a) 단계 전에,

제 1 기판(5)상에 상기 광감지층(1)을 형성하는 단계와,

상기 광감지층(1)의 광수신면으로부터 석영 또는 유리와 같은 투명재료로 된 유지기판(6)과 함께 상기 광감지층(1)을 접합하는 단계와,

상기 제 1 기판(5)을 제거하는 단계를 포함하는 제 1 웨이퍼(Ⅰ)의 형성단계를 더 포함하고,

이에 따라, 상기 제 1 웨이퍼(Ⅰ)가 상기 광감지층(1)과 상기 유지기판(6)을 구비하는 것을 특징으로 하는 광검출장치 제조방법.
제 5 항에 있어서,

상기 유지기판(6)과의 접합단계 전에, 상기 광감지층(1)상에 ITO와 같은 투명한 전기도전성 재료로 제조된 제 1 전극층(8)의 형성단계와,

상기 제 1 기판(5)을 제거하는 단계 후에, 상기 제 1 기판(5)상에 전기도전성 재료로 제조된 제 2 전극층(7)의 형성단계를 더 포함하고,

상기 제 1 웨이퍼(Ⅰ)는 상기 제 1 및 제 2 전극층(8,7)을 더 구비하는 것을 특징으로 하는 광검출장치 제조방법.
제 5 항 또는 제 6 항에 있어서,

상기 (a) 단계 전에, 제 2 기판(9)상에 상기 회로층(2)을 형성하고, 이에 따라 상기 적어도 하나의 제 2 웨이퍼(Ⅱ) 쌍을 형성하는 단계와,

상기 (b) 단계 후에, 상기 제 2 기판(9)을 제거하는 단계를 더 포함하는 것을 특징으로 하는 광검출장치 제조방법.
제 5 항 내지 제 7 항 중 어느 한 항에 있어서,

상기 비아홀은 회로층(2)의 몇몇 전자부품의 입력부로부터 상기 광감지층(1)으로 상기 회로층(2)의 면을 통해 (c) 단계 동안 형성되는 것을 특징으로 하는 광검출장치 제조방법.
제 1 항 내지 제 4 항 중 어느 한 항에 있어서,

상기 (a) 단계 전에, 상기 제 1 기판(5)상에 광감지층(1)을 형성하고 이에 따라 상기 적어도 하나의 제 1 웨이퍼(Ⅰ) 쌍을 형성하는 단계와,

상기 (b) 단계 후에, 상기 제 1 기판(5)을 제거하는 단계를 포함하는 것을 특징으로 하는 광검출장치 제조방법.
제 9 항에 있어서,

상기 (b) 단계 전에, 상기 광감지층(1)상에 전기 도전재료로 제조된 제 1 전극층(7)의 형성단계와,

상기 제 1 기판(5)을 제거한 후에, 상기 광감지층(1)상에 ITO와 같은 투명 전기도전성 재료로 제조된 제 2 전극층(8)의 형성단계를 더 포함하고,

상기 제 1 웨이퍼(Ⅰ)는 상기 제 1 및 제 2 전극층(7,8)을 더 구비하는 것을 특징으로 하는 광검출장치 제조방법.
제 9 항 또는 제 10 항에 있어서,

상기 비아홀은 상기 광감지층(2)의 표면을 통해 상기 회로층(1)의 몇몇 전자부품의 입력부로 (c) 단계 동안 형성되는 것을 특징으로 하는 광검출장치 제조방법.
제 5 항, 제 7 항 및 제 9 항 중 어느 한 항에 있어서,

상기 기판을 제거하는 단계는 화학에칭, 선택적 화학에칭, 그라인딩, 연마, CMP 기술 중 적어도 어느 하나에 의해 구현되는 것을 특징으로 하는 광검출장치 제조방법.
제 5 항, 제 7 항 및 제 9 항 중 어느 한 항에 있어서,

상기 기판을 제거하는 단계는 이전에 상기 기판(5,9)에 형성된 취성영역(embrittlement zone)(4,4') 위로 상기 기판(5,9)을 분리하기 위한 에너지 입력을 포함하는 것을 특징으로 하는 광검출장치 제조방법.
제 13 항에 있어서,

수소 및/또는 헬륨과 같은 원자종료의 이식(implantation)에 의해 상기 기판(5,9)에 상기 취성영역(4,4')의 형성단계를 더 포함하는 것을 특징으로 하는 광검출장치 제조방법.
제 13 항에 있어서,

제 3 및 제 4 웨이퍼를 제공하는 단계와,

표면 거칠기를 증가시키기 위해 상기 제 3 및 제 4 웨이퍼 중 적어도 하나의 표면을 에칭하는 단계와,

상기 거친면에 상기 제 3 및 제 4 웨이퍼를 접합시켜, 이에 따라 상기 표면(5,9)을 형성하는 단계에 의한 상기 취성영역(4,4')의 형성단계를 더 포함하고, 상기 거친면이 상기 취성영역(4,4')인 것을 특징으로 하는 광검출장치 제조방법.
제 13 항 내지 제 15 항 중 어느 한 항에 있어서,

선택적 화학에칭, 연마, CMP, 산화, 열어닐링 기술 중 적어도 하나를 사용하 여, 상기 분리면(5',9')의 표면을 마무리하는 단계를 더 포함하는 것을 특징으로 하는 광검출장치 제조방법.
제 5 항 또는 제 9 항에 있어서,

상기 제 1 기판(5)상에 상기 광감지층(1)의 형성은 결정성장 및 도핑을 포함하는 것을 특징으로 하는 광검출장치 제조방법.
제 1 항 내지 제 17 항 중 어느 한 항에 있어서,

상기 (a) 단계 전에, 상기 광감지층(1) 또는 상기 회로층(2) 상에 필드 절연층(3)의 형성을 더 포함하는 것을 특징으로 하는 광검출장치 제조방법.
제 18 항에 있어서,

상기 필드 절연층(3)의 형성은 소정의 폭 위로 상기 필드 절연층(3)의 외주부에 광자들에 대한 실딩의 형성을 포함하는 것을 특징으로 하는 광검출장치 제조방법.
제 1 항 내지 제 19 항 중 어느 한 항에 있어서,

상기 회로층(2)은 복수의 트랜지스터(20)를 구비하고, 상기 회로층(2)은 일단 (c) 단계가 수행된 후 상기 광감지층(1)의 일부가 몇몇 도전성 비아홀에 의해 몇몇 트랜지스터에 전기 연결되도록 패턴화되고, 이에 따라 복수의 광검출 유닛 (100)(소위 픽셀)을 형성하는 것을 특징으로 하는 광검출장치 제조방법.
제 20 항에 있어서,

상기 픽셀(100)에 의해 상기 전자부품(20)은 CMOS 부품을 포함하는 것을 특징으로 하는 광검출장치 제조방법.
전자부품을 포함하는 회로층(2)과,

광감지층(1)과,

상기 광감지층(1) 및 상기 회로층(2) 사이의 필드 절연층(3)과,

상기 광감지층(1)을 상기 회로층(2)의 몇몇 전자부품의 입력부에 전기 연결시키는 도전성 비아홀(40)을 구비하고,

상기 광감지층(1)은 결정 반도체 재료로 제조되는 것을 특징으로 하는 제 1 항 내지 제 21 항 중 어느 한 항에 따른 광검출장치 제조방법에 의해 제조된 광검출장치.
제 22 항에 있어서,

상기 광감지층(1)은 매설되어 있고, 광자에 투명한 재료로 된 유지기판(6)이 상기 광감지층(1)의 광수신면에 위치되는 광검출장치.