KR101053709B1 - 이미지 센서 및 그 제조 방법 - Google Patents

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Abstract

실시예는 이미지 센서 및 그 제조 방법에 관한 것이다. 실시예에 따른 이미지 센서는, 제1 기판에 형성된 리드아웃 회로(Readout Circuitry), 상기 리드아웃 회로와 전기적으로 연결되어 상기 제1 기판상에 형성된 배선, 상기 배선 상에 형성된 이미지감지부(Image Sensing Device) 및 상기 이미지감지부와 상기 배선이 전기적으로 연결되도록 상기 이미지 감지부 내에 형성된 비아플러그 및 상기 픽셀경계를 따라 형성된 접지 전극을 포함한다. 실시예에 따르면, 각 포토 다이오드를 격리시킴과 동시에 비스듬히 입사되는 빛에 의해 픽셀간의 크로스 토크가 발생하는 것을 방지할 수 있으므로 화질이 개선될 수 있다.
이미지감지부, 포토 다이오드

Description

이미지 센서 및 그 제조 방법{image sensor and method for fabricating the same}
실시예는 이미지 센서 및 그 제조 방법에 관한 것이다.
이미지센서(Image sensor)는 광학적 영상(optical image)을 전기적 신호로 변환시키는 반도체소자로서, 전하결합소자(Charge Coupled Device: CCD)와 씨모스(CMOS) 이미지센서(Image Sensor)(CIS)로 구분된다.
종래의 기술에서는 기판에 포토다이오드(Photodiode)를 이온주입 방식으로 형성시킨다. 그런데, 칩사이즈(Chip Size) 증가 없이 픽셀(Pixel) 수 증가를 위한 목적으로 포토다이오드의 사이즈가 점점 감소함에 따라 수광부 면적 축소로 이미지 특성(Image Quality)이 감소하는 경향을 보이고 있다.
또한, 수광부 면적 축소만큼의 적층높이(Stack Height)의 감소가 이루어지지 못하여 에어리 디스크(Airy Disk)라 불리는 빛의 회절현상으로 수광부에 입사되는 포톤(Photon)의 수 역시 감소하는 경향을 보이고 있다.
이를 극복하기 위한 대안 중 하나로 포토다이오드를 비정질 실리콘(amorphous Si)으로 증착하거나, 웨이퍼 대 웨이퍼 본딩(Wafer-to-Wafer Bonding) 등의 방법으로 리드아웃 서킷(Readout Circuitry)은 실리콘 기판(Si Substrate)에 형성시키고, 포토다이오드는 리드아웃 서킷 상부에 형성시키는 시도(이하 "3D 이미지센서"라고 칭함)가 이루어지고 있다. 포토다이오드와 리드아웃 서킷은 배선(Metal Line)을 통해 연결된다.
한편, 종래기술에 의하면 3D 이미지센서 제조시 리드아웃 회로의 배선과 포토다이오드의 접촉불량으로 오믹컨택을 얻기 어려운 문제가 있었다.
또한, 종래기술에 의하면 비스듬히 입사되는 빛에 의한 픽셀간의 크로스 토크에 의하며 화질이 저하되는 문제가 있었다.
실시예는 3D 이미지센서 제조시 리드아웃 회로의 배선과 포토다이오드의 접촉 특성을 강화할 수 있는 이미지 센서 및 그 제조 방법을 제공하고자 한다.
실시예는 이미지 센서에서 포토 다이오드를 격리시킴과 동시에 비스듬히 입사되는 빛에 의해 픽셀간의 크로스 토크가 발생하는 것을 방지할 수 있는 이미지 센서 및 그 제조 방법을 제공하고자 한다.
또한, 실시예는 필팩터를 높이면서 이미지감지부와 리드아웃서킷 사이에 포토차지(Photo Charge)의 원활한 이동통로를 만들어 줌으로써 암전류소스를 최소화하고, 새츄레이션(Saturation) 및 감도의 하락을 방지할 수 있는 이미지센서 및 그 제조방법을 제공하고자 한다.
실시예에 따른 이미지 센서는, 제1 기판에 형성된 리드아웃 회로(Readout Circuitry), 상기 리드아웃 회로와 전기적으로 연결되어 상기 제1 기판상에 형성된 배선, 상기 배선 상에 형성된 이미지감지부(Image Sensing Device) 및 상기 이미지감지부와 상기 배선이 전기적으로 연결되도록 상기 이미지 감지부 내에 형성된 비아플러그 및 상기 픽셀경계를 따라 형성된 접지 전극을 포함한다.
실시예에 따른 이미지 센서의 제조 방법은, 제1 기판에 리드아웃 회로(Readout Circuitry)를 형성하는 단계, 상기 리드아웃 회로와 전기적으로 연결되 도록 상기 제1 기판상에 배선을 형성하는 단계, 상기 배선 상에 이미지감지부(Image Sensing Device)를 형성하는 단계, 상기 이미지 감지부 내에 상기 배선과 전기적으로 연결되는 비아플러그 및 픽셀 경계를 따라 접지 전극을 형성하는 단계를 포함한다.
실시예는 3D 이미지센서 제조시 리드아웃 회로의 배선과 포토다이오드의 접촉 특성을 강화할 수 있으며, 각 포토 다이오드를 격리시킴과 동시에 비스듬히 입사되는 빛에 의해 픽셀간의 크로스 토크가 발생하는 것을 방지할 수 있으므로 화질이 개선되는 효과가 있다.
또한, 실시예는 필팩터를 높이면서 이미지감지부와 리드아웃서킷 사이에 포토차지(Photo Charge)의 원활한 이동통로를 만들어 줌으로써 암전류소스를 최소화하고, 새츄레이션(Saturation) 및 감도를 증가시키는 효과가 있다.
이하, 실시예에 따른 이미지 센서 및 그 제조 방법을 첨부된 도면을 참조하여 상세히 설명한다.
실시예의 설명에 있어서, 각 층의 "상/아래(on/under)"에 형성되는 것으로 기재되는 경우에 있어, 상/아래는 직접(directly)와 또는 다른 층을 개재하여(indirectly) 형성되는 것을 모두 포함한다.
본 발명은 씨모스 이미지센서에 한정되는 것이 아니며, 포토다이오드가 필요한 이미지센서에 적용이 가능하다.
도 1 내지 도 8은 실시예에 따른 이미지센서의 제조 공정을 보여주는 단면도들이다. 또한, 도 9는 실시예에 따른 이미지센서의 평면도이다.
도 1을 참조하면, 제2 기판(200)에 이미지감지부(Image Sensing Device)(210)를 형성한다. 예를 들어, 결정형 반도체층에 이온주입에 의해 고농도 P형 전도층(216)과 저농도 N형 전도층(214)를 포함하는 포토다이오드(210)를 형성할 수 있으나 이에 한정되는 것은 아니다.
다음으로, 도 2를 참조하면, 배선(150)과 리드아웃 회로(Circuitry)(120)가 형성된 제1 기판(100)을 준비한다.
여기서, 도 3은 배선(150)과 리드아웃 회로(Circuitry)(120)가 형성된 제1 기판(100)의 상세도로서 이하 도 3을 상세히 설명한다.
도 3과 같이 배선(150)과 리드아웃 회로(Circuitry)(120)가 형성된 제1 기판(100)을 준비한다. 예를 들어, 제2 도전형 제1 기판(100)에 소자분리막(110)을 형성하여 액티브영역을 정의하고, 상기 액티브영역에 트랜지스터를 포함하는 리드아웃 회로(120)를 형성한다. 예를 들어, 리드아웃 회로(120)는 트랜스퍼트랜지스터(Tx)(121), 리셋트랜지스터(Rx)(123), 드라이브트랜지스터(Dx)(125), 실렉트랜지스터(Sx)(127)를 포함하여 형성할 수 있다. 이후, 플로팅디퓨젼영역(FD)(131), 상기 각 트랜지스터에 대한 소스/드레인영역(133, 135, 137)을 포함하는 이온주입영역(130)을 형성할 수 있다.
상기 제1 기판(100)에 리드아웃 회로(120)를 형성하는 단계는 상기 제1 기판(100)에 전기접합영역(140)을 형성하는 단계 및 상기 전기접합영역(140) 상부에 상기 배선(150)과 연결되는 제1 도전형 연결영역(147)을 형성하는 단계를 포함할 수 있다.
예를 들어, 상기 전기접합영역(140)은 PN 졍션(junction)(140) 일 수 있으나 이에 한정되는 것은 아니다. 예를 들어, 상기 전기접합영역(140)은 제2 도전형 웰(141) 또는 제2 도전형 에피층 상에 형성된 제1 도전형 이온주입층(143), 상기 제1 도전형 이온주입층(143) 상에 형성된 제2 도전형 이온주입층(145)을 포함할 수 있다. 예를 들어, 상기 PN 졍션(junction)(140)은 도 2와 같이 P0(145)/N-(143)/P-(141) Junction 일 수 있으나 이에 한정되는 것은 아니다. 상기 제1 기판(100)은 제2 도전형으로 도전되어 있을 수 있으나 이에 한정되는 것은 아니다.
실시예에 의하면 트랜스터 트랜지스터(Tx) 양단의 소스/드레인 간에 전압차(Potential Difference)가 있도록 소자 설계하여 포토차지(Photo Charge)의 완전한 덤핑(Fully Dumping)이 가능해질 수 있다. 이에 따라, 포토다이오드에서 발생한 포토차지(Photo Charge)가 플로팅디퓨젼 영역으로 덤핑됨에 따라 출력이미지 감도를 높일 수 있다.
즉, 실시예는 도 3과 같이 리드아웃 회로(120)가 형성된 제1 기판(100)에 전기접합영역(140)을 형성시킴으로써 트랜스터 트랜지스터(Tx)(121) 양단의 소스/드레인 간에 전압차가 있도록 하여 포토차지의 완전한 덤핑이 가능해질 수 있다.
이하, 실시예의 포토차지의 덤핑구조에 대해서 구체적으로 설명한다.
실시예에서 N+ 졍션인 플로팅디퓨젼(FD)(131) 노드(Node)와 달리, 전기접합영역(140)인 P/N/P 졍션(140)은 인가전압이 모두 전달되지 않고 일정 전압에서 핀치오프(Pinch-off) 된다. 이 전압을 피닝볼티지(Pinning Voltage)이라 부르며 피닝볼티지(Pinning Voltage)는 P0(145) 및 N-(143) 도핑(Doping) 농도에 의존한다.
구체적으로, 포토다이오드(210)에서 생성된 전자는 PNP 졍션(140)으로 이동하게 되며 트랜스퍼 트랜지스터(Tx)(121) 온(On)시, FD(131) 노드로 전달되어 전압으로 변환된다.
P0/N-/P- 졍션(140)의 최대 전압값은 피닝볼티지가 되고 FD(131) Node 최대 전압값은 Vdd-Rx Vth이 되므로, Tx(131) 양단간 전위차로 인해 차지쉐어링(Charge Sharing) 없이 칩(Chip) 상부의 포토다이오드(210)에서 발생한 전자가 FD(131) Node로 완전히 덤핑(Dumping) 될 수 있다.
즉, 실시예에서 제1 기판(100)인 실리콘 서브(Si-Sub)에 N+/P 웰 정션(well junction)이 아닌 P0/N-/P 웰 정션을 형성시킨 이유는 4-Tr APS 리셋(reset) 동작시 P0/N-/P 웰 정션에서 N-(143)에 + 전압이 인가되고 P0(145) 및 Pwell(141)에는 그라운드(Ground) 전압이 인가되므로 일정전압 이상에서는 P0/N-/P 웰 더블 (well double junction)이 BJT(bi-polar junction transistor) 구조에서와 같이 핀치 오프(Pinch-Off)가 발생하게 된다. 이를 피닝 전압(Pinning Voltage)라고 부른다. 따라서 트랜스퍼트랜지스터(Tx, 121) 양단의 소스/드레인(Source/Drain)에 전압차가 발생하게 되어 트랜스퍼 트랜지스터의 온/오프(On/Off) 동작 시 챠지 셰어링(Charge Sharing)현상을 방지할 수 있다.
따라서 종래기술과 같이 단순히 포토다이오드가 N+ 정션으로 연결된 경우와 달리, 실시예에 의하면 새츄레이션(Saturation) 저하 및 감도 하락 등의 문제를 피할 수 있다.
다음으로, 실시예에 의하면 포토다이오드와 리드아웃서킷 사이에 제1 도전형 연결영역(147)을 형성하여 포토차지(Photo Charge)의 원할한 이동통로를 만들어 줌으로써 암전류소스를 최소화하고, 새츄레이션(Saturation) 저하 및 감도의 하락을 방지할 수 있다.
이를 위해, 실시예는 P0/N-/P- 졍션(140)의 표면에 오믹컨택(Ohmic Contact)을 위한 제1 도전형 연결영역(147)을 형성할 수 있다. 상기 N+ 영역(147)은 상기 P0(145)를 관통하여 N-(143)에 접촉하도록 형성할 수 있다.
한편, 이러한 제1 도전형 연결영역(147)이 리키지 소소스(Leakage Source)가 되는 것을 최소화하기 위해 제1 도전형 연결영역(147)의 폭을 최소화할 수 있다. 이를 위해, 실시예는 제1 메탈컨택(151a) 에치(Etch) 후 플러그 임플란트(Plug Implant)를 진행할 수 있으나 이에 한정되는 것은 아니다. 예를 들어, 다른 예로 이온주입패턴(미도시)을 형성하고 이를 이온주입마스크로 하여 제1 도전형 연결영역(147)을 형성할 수도 있다.
즉, 실시예와 같이 컨택(Contact) 형성 부에만 국부적으로 N+ 도핑(Doping)을 한 이유는 다크시그널(Dark Signal)을 최소화하면서 오믹컨택(Ohmic Contact) 형성을 원활히 해 주기 위함이다. 종래기술과 같이, 트랜스퍼 트랜지스터(Tx Source) 부 전체를 N+ 도핑할 경우 기판표면 댕글링본드(Si Surface Dangling Bond)에 의해 다크 시그널이 증가할 수 있다.
그 다음으로, 상기 제1 기판(100) 상에 층간절연층(160)을 형성하고, 배선(150)을 형성할 수 있다. 상기 배선(150)은 제1 메탈컨택(151a), 제1 메탈(151), 제2 메탈(152), 제3 메탈(153)을 포함할 수 있으나 이에 한정되는 것은 아니다.
다음으로, 도 4와 같이 상기 배선(150) 상에 이미지감지부(Image Sensing Device)(210)가 형성된 제2 기판(200)을 본딩하고, 이후, 도 5와 같이 이미지감지부(210)를 남기로 제2 기판(200)을 제거한다.
다음으로, 도 6과 같이 노출된 이미지감지부(210) 상측에 제2 도전형 이온주입영역(231)을 형성한다. 예를 들어, 칩 상부의 포토다이오드 표면(Surface)에 P0 임플란트를 진행할 수 있다. 상기 제2 도전형 이온주입영역(231)은 소자분리 및 바이어스층의 역할을 할 수 있다.
다음으로, 도 7과 같이 상기 이미지감지부(210)의 픽셀경계에 제2 도전형 이온주입 소자분리영역(233)을 형성한다.
예를 들어, 포토 공정 및 이온주입 공정을 이용하여 픽셀 대 픽셀 격리를 목적으로 제 2 도전형 이온주입 소자분리영역(233)을 형성할 수 있다. 상기 제2 도전형 이온주입영역(231)과 제2 도전형 이온주입 소자분리영역(233)은 소자분리영역(230)으로서 역할을 할 수 있다.
또한, 포토 공정 및 이온주입 공정을 이용하여 제 1 기판의 리드아웃 회로와 연결되기 위한 목적으로 제1 도전형 이온주입영역(240)을 형성할 수 있다.
상기 제1 도전형 이온주입영역(240)은 포토다이오드 영역 내에 섬(island) 형태로 형성될 수 있으며, 상기 제2 도전형 이온주입 소자분리영역(233)과 이격되어 형성된다.
이후 레이져 어닐링(Laser Annealing) 등의 열처리를 통해 본딩 이후에 이온 주입시킨 층들을 활성화(activation)시켜 준다.
다음으로, 도 8을 참조하면, 상기 제1 도전형 이온주입영역(240)을 관통하여 상기 배선(150)과 전기적으로 연결되는 비아플러그(251)를 형성한다. 예를 들어, 포토다이오드(210)에 전압을 인가하고 광전자를 제1 기판의 리드아웃 회로(120)로 전달하기 위해 칩 상부의 포토다이오드에 형성된 제1 도전형 이온주입영역(240) 내에 홀을 형성하고, 홀 내에 금속으로 이루어진 비아플러그(251)를 형성한다.
또한, 상기 제 2 도전형 이온주입 소자분리영역(233) 내에 접지 전극(ground electrode, 252)을 형성한다.
상기 접지 전극(252)은 상기 픽셀 경계에 형성된 제 2 도전형 이온주입 소자분리영역(233)을 따라 픽셀 경계에 형성된다.
상기 접지 전극(252) 및 상기 비아플러그(251)는 동일한 공정에서 동일 금속으로 형성된다.
상기 접지 전극(252)은 해당 포토다이오드로 비스듬히 입사되는 빛이 인근 픽셀로 넘어가는 것을 차단하는 역할을 할 수 있다. 따라서, 상기 접지 전극(252)은 픽셀 대 픽셀 크로스 토크를 방지하여 화질을 향상시킬 수도 있다.
도 9를 참조하면, 실시예에 따른 이미지센서 및 그 제조방법에 의하면 상부의 이미지감지부와 리드아웃 회로의 연결을 위해 웨이퍼 대 웨이퍼의 정렬(wafer-to-wafer align)이 필요 없이 효율적으로 공정이 진행되며, 제1 도전형 이온주입 영역(240) 형성 후 배선과 연결되는 비아플러그(251) 및 제 2 도전형 이온주입 소자분리영역(233)에 형성된 접지 전극(252) 형성공정을 통해 이미지감지부에 전압이 인가되도록 설계되어 리드아웃 회로의 배선과 이미지감지부의 오믹컨택을 얻을 수 있다.
또한, 실시예에 의하면 접지 전극(252)을 픽셀 경계에 형성함으로써 픽셀 간 크로스 토크를 방지할 수 있으며 화질을 향상시킬 수 있다.
도 10은 다른 실시예에 따른 이미지센서의 단면도로서, 배선(150)이 형성된 제1 기판에 대한 상세도이다.
실시예에 따른 이미지센서는 제1 기판(100)에 형성된 리드아웃 회로(Readout Circuitry)(120), 상기 리드아웃 회로(120)와 전기적으로 연결되어 상기 제1 기판(100)상에 형성된 배선(150), 상기 배선(150) 상에 형성된 이미지감지부(Image Sensing Device)(210), 상기 이미지감지부(210)와 상기 배선(150)이 전기적으로 연결되도록 포토 다이오드 내에 형성된 비아플러그(251) 및 상기 픽셀 경계에서 소자격리부를 따라 형성된 접지 전극(252)를 포함할 수 있다.
상부의 이미지감지부와 리드아웃 회로의 연결을 위해 wafer-to-wafer Align이 필요 없이 효율적으로 공정이 진행되며, N+ 이온주입 후 배선과 연결되는 비아플러그(251) 형성공정을 통해 이미지감지부에 전압이 인가되도록 설계되어 리드아웃 회로의 배선과 이미지감지부의 오믹컨택을 얻을 수 있다. 또한, 실시예에 의하면 접지 전극(252)을 픽셀경계에 형성함으로써 픽셀 간 크로스토크를 방지하고 화 질을 향상시킬 수 있다.
또한, 실시예에 의하면 트랜스터 트랜지스터(Tx) 양단의 소스/드레인 간에 전압차(Potential Difference)가 있도록 소자 설계하여 포토차지(Photo Charge)의 완전한 덤핑(Fully Dumping)이 가능해질 수 있다. 또한, 실시예에 의하면 포토다이오드와 리드아웃서킷 사이에 전하 연결영역을 형성하여 포토차지(Photo Charge)의 원할한 이동통로를 만들어 줌으로써 암전류소스를 최소화하고, 새츄레이션(Saturation) 및 감도의 하락을 방지할 수 있다.
실시예는 전기접합영역(140)의 일측에 제1 도전형 연결영역(148)이 형성된 예이다.
실시예에 의하면 P0/N-/P- 정션(140)에 오믹컨택을 위한 N+ 연결영역(148)을 형성할 수 있는데, 이때 N+ 연결영역(148) 및 M1C 컨택(151a) 형성공정은 리키지소스(Leakage Source)가 될 수 있다. 왜냐하면, P0/N-/P- 정션(140)에 리버스 바이어스(Reverse Bias)가 인가된 채로 동작하므로 기판 표면(Si Surface)에 전기장(EF)이 발생할 수 있다. 이러한 전기장 내부에서 컨택 형성 공정 중에 발생하는 결정결함은 리키지소스가 된다.
또한, N+ 연결영역(148)을 P0/N-/P- 정션(140) 표면에 형성시킬 경우 N+/P0 정션(148/145)에 의한 E-필드가 추가되므로 이 역시 리키지 소스가 될 수 있다.
따라서, 실시예는 P0 층으로 도핑(Doping)되지 않고 N+ 연결영역(148)으로 이루어진 액티브 영역에 제1 컨택플러그(151a)를 형성하며 이를 N- 정션(143)과 연결시키는 레이아웃을 제시한다.
실시예에 의하면 실리콘 기판 표면의 E-필드가 발생하지 않게 되고 이는 3차원 집적(3-D Integrated) CIS의 암전류(Dark Current) 감소에 기여할 수 있다.
본 발명은 기재된 실시예 및 도면에 의해 한정되는 것이 아니고, 청구항의 권리범위에 속하는 범위 안에서 다양한 다른 실시예가 가능하다.
도 1 내지 도 8은 실시예에 따른 이미지센서의 제조 공정을 보여주는 단면도들이다.
도 9는 실시예에 따른 이미지센서의 평면도이다.
도 10은 다른 실시예에 따른 이미지센서의 단면도로서, 배선이 형성된 제1 기판에 대한 상세도이다.

Claims (20)

  1. 제1 기판에 형성된 리드아웃 회로(Readout Circuitry);
    상기 리드아웃 회로와 전기적으로 연결되어 상기 제1 기판상에 형성된 배선;
    상기 배선 상에 형성되며 픽셀 별로 포토 다이오드가 형성된 이미지감지부(Image Sensing Device);
    상기 포토 다이오드 내에 형성된 제1 도전형 이온주입영역;
    상기 제1 도전형 이온주입영역을 관통하여 상기 배선과 전기적으로 연결되도록 상기 포토 다이오드 내에 금속으로 형성된 비아플러그;
    상기 픽셀의 경계를 따라 상기 이미지 감지부를 관통하는 금속으로 형성된 접지 전극을 포함하는 이미지 센서.
  2. 제1 항에 있어서,
    상기 이미지감지부의 픽셀의 경계에서 상기 제1 도전형 이온주입영역과 이격되어 상기 포토 다이오드를 픽셀 대 픽셀로 격리하는 제2 도전형 이온주입 소자분리영역을 더 포함하고,
    상기 접지전극은 상기 제2 도전형 이온주입 소자분리영역 내에서 관통하여 형성된 것을 특징으로 하는 이미지센서.
  3. 삭제
  4. 제1 항에 있어서,
    상기 리드아웃 회로와 전기적으로 연결되도록 상기 제1 기판에 형성된 전기접합영역을 더 포함하는 것을 특징으로 하는 이미지센서.
  5. 제4 항에 있어서,
    상기 전기접합영역과 상기 배선 사이에 형성된 제1 도전형 연결영역을 더 포함하는 것을 특징으로 하는 이미지센서.
  6. 제4 항에 있어서,
    상기 전기접합영역은
    상기 제1 기판에 형성된 제1 도전형 이온주입영역; 및
    상기 제1 도전형 이온주입영역 상에 형성된 제2 도전형 이온주입영역;을 포함하는 것을 특징으로 하는 이미지센서.
  7. 제5 항에 있어서,
    상기 제1 도전형 연결영역은
    상기 전기접합영역 상부에 상기 배선과 전기적으로 연결되어 형성된 제1 도전형 연결영역인 것을 특징으로 하는 이미지센서.
  8. 제5 항에 있어서,
    상기 제1 도전형 연결영역은
    상기 전기접합영역 일측에 상기 배선과 전기적으로 연결되어 형성된 제1 도전형 연결영역인 것을 특징으로 하는 이미지센서.
  9. 제4 항에 있어서,
    상기 리드아웃회로는 트랜지스터를 포함하며,
    상기 트랜지스터 양측의 소스 및 드레인의 전압차(Potential Difference)가 있는 것을 특징으로 하는 이미지센서.
  10. 제4 항에 있어서,
    상기 전기접합영역은
    PN 졍션(junction)인 것을 특징으로 하는 이미지센서.
  11. 제1 기판에 리드아웃 회로(Readout Circuitry)를 형성하는 단계;
    상기 리드아웃 회로와 전기적으로 연결되도록 상기 제1 기판상에 배선을 형성하는 단계;
    상기 배선 상에 픽셀 별로 포토 다이오드가 형성된 이미지감지부(Image Sensing Device)를 형성하는 단계;
    상기 포토 다이오드 내에 상기 배선과 전기적으로 연결되도록 상기 이미지 감지부를 관통하는 비아플러그 및 상기 픽셀의 경계를 따라 상기 이미지 감지부를 관통하는 금속의 접지 전극을 형성하는 단계를 포함하는 이미지 센서의 제조방법.
  12. 제11 항에 있어서,
    상기 이미지감지부를 형성하는 단계 이후에,
    상기 각 포토다이오드 영역 내에 섬(island) 형태로 형성되는 제1 도전형 이온주입영역을 형성하는 단계; 및
    상기 제1 도전형 이온주입영역과 이격되어 상기 이미지감지부의 픽셀의 경계에서 상기 포토 다이오드를 픽셀 대 픽셀로 격리하는 제2 도전형 이온주입 소자분리영역을형성하는 단계를 더 포함하는 것을 특징으로 하는 이미지센서의 제조방법.
  13. 제11 항에 있어서,
    상기 비아플러그 및 상기 접지 전극은 동일 공정에서 동일 금속으로 형성되는 것을 특징으로 하는 이미지센서의 제조방법.
  14. 제11 항에 있어서,
    상기 리드아웃 회로와 전기적으로 연결되도록 상기 제1 기판에 전기접합영역을 형성하는 단계를 더 포함하는 것을 특징으로 하는 이미지센서의 제조방법.
  15. 제14 항에 있어서,
    상기 전기접합영역과 상기 배선 사이에 제1 도전형 연결영역을 형성하는 단계를 더 포함하는 것을 특징으로 하는 이미지센서의 제조방법.
  16. 제14 항에 있어서,
    상기 전기접합영역을 형성하는 단계는
    상기 제1 기판에 제1 도전형 이온주입영역을 형성하는 단계; 및
    상기 제1 도전형 이온주입영역 상에 제2 도전형 이온주입영역을 형성하는 단계;를 포함하는 것을 특징으로 하는 이미지센서의 제조방법.
  17. 제15 항에 있어서,
    상기 제1 도전형 연결영역은
    상기 전기접합영역 상부에 상기 배선과 전기적으로 연결되어 형성되는 것을 특징으로 하는 이미지센서의 제조방법.
  18. 제12 항에 있어서,
    상기 제1 도전형 이온주입영역 및 상기 제2 도전형 이온주입 소자분리영역을 형성한 다음, 레이져 어닐링을 통한 활성화 단계를 더 포함하는 이미지 센서의 제조 방법.
  19. 제15 항에 있어서,
    상기 제1 도전형 연결영역은
    상기 전기접합영역 일측에 상기 배선과 전기적으로 연결되어 형성되는 것을 특징으로 하는 이미지센서의 제조방법.
  20. 제12 항에 있어서,
    상기 비아플러그는 상기 제1 도전형 이온주입영역 내에 형성되고, 상기 접지전극은 상기 제2 도전형 이온주입 소자분리영역 내에 형성되는 것을 특징으로 하는 이미지센서의 제조방법.
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