KR102268707B1 - 이미지 센서 - Google Patents

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Abstract

본 발명은 이미지 센서에 관한 것으로, 픽셀 영역 및 주변 회로 영역을 포함하는 기판, 상기 기판 내에 배치되고, 상기 픽셀 영역에서 복수의 단위 픽셀들을 정의하는 제1 소자 분리막, 상기 단위 픽셀들 각각의 상기 기판 내에 배치되는 광전 변환부, 상기 기판 상의 층간 절연막 구조체, 및 상기 제1 소자 분리막 상에 배치되고, 상기 층간 절연막 구조체를 관통하는 제1 차단 구조체를 포함하되, 평면적 관점에서, 상기 제1 차단 구조체는 제1 방향으로 서로 인접한 상기 단위 픽셀들 사이에서 상기 제1 방향과 교차하는 제2 방향으로 연장되는 이미지 센서를 제공한다.

Description

이미지 센서{Image sensor}
본 발명은 이미지 센서에 관한 것으로, 상세하게는 성능이 보다 향상된 씨모스 이미지 센서(CMOS image sensor)에 관한 것이다.
이미지 센서는 광학 영상(Optical image)을 전기신호로 변환하는 반도체 소자이다. 이미지 센서는 CCD(charge coupled device)형 및 CMOS(Complementary metal oxide semiconductor)형으로 분류될 수 있다. CMOS형 이미지 센서는 CIS(CMOS image sensor)라고 약칭된다. CIS는 2차원적으로 배열된 복수개의 픽셀들을 구비한다. 이러한 픽셀들의 각각은 포토 다이오드(photodiode, PD)를 포함한다. 포토다이오드는 입사되는 광을 전기 신호로 변환해주는 역할을 한다.
본 발명이 해결하고자 하는 과제는 크로스 토크를 개선시킬 수 있는 고집적화된 이미지 센서를 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 달성하기 위한 본 발명에 따른 이미지 센서는 픽셀 영역 및 주변 회로 영역을 포함하는 기판; 상기 기판 내에 배치되고, 상기 픽셀 영역에서 복수의 단위 픽셀들을 정의하는 제1 소자 분리막; 상기 단위 픽셀들 각각의 상기 기판 내에 배치되는 광전 변환부; 상기 기판 상의 층간 절연막 구조체; 및 상기 제1 소자 분리막 상에 배치되고, 상기 층간 절연막 구조체를 관통하는 제1 차단 구조체를 포함하되, 평면적 관점에서, 상기 제1 차단 구조체는 제1 방향으로 서로 인접한 상기 단위 픽셀들 사이에서 상기 제1 방향과 교차하는 제2 방향으로 연장된다.
일 실시예에 따르면, 상기 제1 차단 구조체는 도전성 물질을 포함할 수 있다.
일 실시예에 따르면, 상기 단위 픽셀들 각각은 픽셀 회로를 포함하되, 상기 픽셀 회로는 상기 기판 상에 상기 광전 변환부와 인접하게 배치되는 적어도 하나의 게이트 전극을 포함하고, 상기 주변 회로 영역은 주변 로직 회로를 포함하고, 상기 픽셀 회로는 상기 광전 변환부에서 광전 변환된 전기적 신호를 상기 주변 로직 회로로 출력하되, 상기 전기적 신호가 출력되는 동안, 상기 제1 차단 구조체에는 일정한 전압이 인가될 수 있다.
일 실시예에 따르면, 상기 층간 절연막 구조체는 제1 층간 절연막을 포함하고, 상기 제1 차단 구조체는 상기 제1 층간 절연막을 관통하여 상기 제1 소자 분리막과 접촉하는 제1 픽셀 차단 플러그; 및 상기 제1 층간 절연막상에 배치되고, 상기 제1 픽셀 차단 플러그와 접촉하는 제2 픽셀 차단 배선을 포함할 수 있다.
일 실시예에 따르면, 상기 층간 절연막 구조체는 상기 제1 층간 절연막 상에 배치되는 제2 층간 절연막을 더 포함하고, 상기 제1 차단 구조체는 상기 제2 층간 절연막을 관통하여 상기 제1 픽셀 차단 배선과 접촉하는 제2 픽셀 차단 플러그; 및 상기 제2 층간 절연막 상에 배치되고, 상기 제2 픽셀 차단 플러그와 접촉하는 제2 픽셀 차단 배선을 더 포함할 수 있다.
일 실시예에 따르면, 상기 층간 절연막 구조체는 순차적으로 적층된 제1 및 제2 층간 절연막들을 포함하고, 상기 제1 차단 구조체는 상기 제1 층간 절연막 상에 배치되는 제1 픽셀 차단 배선; 상기 제2 층간 절연막 상에 배치되는 제2 픽셀 차단 배선; 및 상기 제2 층간 절연막 내에 배치되고, 상기 제1 및 제2 픽셀 차단 배선들을 연결하는 제1 픽셀 차단 플러그를 포함할 수 있다.
일 실시예에 따르면, 상기 제1 소자 분리막과 상기 제1 차단 구조체 사이의 제1 더미 도전 패턴을 더 포함하되, 평면적 관점에서, 상기 제1 더미 도전 패턴은 상기 제1 차단 구조체를 따라 상기 제2 방향으로 연장될 수 있다.
일 실시예에 따르면, 상기 기판 내에 배치되고, 상기 주변 회로 영역에서 서로 인접한 활성 영역들을 정의하는 제2 소자 분리막; 및 상기 제2 소자 분리막 상에 배치되고, 상기 층간 절연막 구조체를 관통하는 제2 차단 구조체를 더 포함하되, 평면적 관점에서, 상기 제2 차단 구조체는 상기 인접한 활성 영역들 사이에서 상기 활성 영역들을 가로지르는 방향으로 연장될 수 있다.
일 실시예에 따르면, 상기 제2 차단 구조체는 도전성 물질을 포함할 수 있다.
일 실시예에 따르면, 상기 층간 절연막 구조체는 순차적으로 적층된 제1 및 제2 층간 절연막들을 포함하고, 상기 제2 차단 구조체는 상기 제1 층간 절연막 또는 상기 제2 층간 절연막을 관통하는 주변 차단 플러그, 및 상기 제1 층간 절연막 또는 상기 제2 층간 절연막 상에 배치되고 상기 주변 차단 플러그와 접촉하는 주변 차단 배선을 포함할 수 있다.
일 실시예에 따르면, 상기 제2 소자 분리막과 상기 제2 차단 구조체 사이의 제2 더미 도전 패턴을 더 포함하고, 평면적 관점에서, 상기 제2 더미 도전 패턴은 상기 제2 차단 구조체를 따라 상기 활성 영역들을 가로지르는 방향으로 연장될 수 있다.
일 실시예에 따르면, 평면적 관점에서, 상기 제1 차단 구조체는 상기 제1 방향의 단축 및 상기 제2 방향의 장축을 갖는 직사각형 형상을 가질 수 있다.
일 실시예에 따르면, 상기 제1 차단 구조체는 상기 제1 차단 구조체의 일단으로부터 상기 제1 방향 또는 상기 제1 방향의 반대 방향으로 연장되는 부분을 더 포함할 수 있다.
상기 과제를 달성하기 위한 본 발명에 따른 이미지 센서는 픽셀 영역 및 주변 회로 영역을 포함하는 기판; 상기 기판 내에 배치되고, 상기 픽셀 영역에서 복수의 단위 픽셀들을 정의하는 제1 소자 분리막; 및 상기 소자 분리막 상에 배치되되, 제1 방향으로 서로 인접한 단위 픽셀들 사이에서 상기 제1 방향과 교차하는 제2 방향으로 연장되는 제1 차단 구조체를 포함하되, 상기 제1 차단 구조체는 도전성 물질을 포함하고, 상기 주변 회로 영역은 주변 로직 회로를 포함하고, 상기 단위 픽셀들 각각은 입사광에 상응하는 광 신호를 전기적 신호로 변환하는 광전 변환부; 및 광전 변환된 상기 전기적 신호를 상기 주변 로직 회로로 출력하는 픽셀 회로를 포함한다.
일 실시예에 따르면, 상기 전기적 신호가 출력되는 동안 상기 제1 차단 구조체에는 일정한 전압이 인가될 수 있다.
일 실시예에 따르면, 상기 기판 내에 배치되고, 상기 주변 회로 영역에서 서로 인접한 활성 영역들을 정의하는 제2 소자 분리막; 및 상기 제2 소자 분리막 상에 배치되되, 상기 인접한 활성 영역들 사이에서 상기 활성 영역들을 가로지르는 방향으로 연장되는 제2 차단 구조체를 포함하되, 상기 제2 차단 구조체는 도전성 물질을 포함하고, 상기 주변 로직 회로는 상기 활성 영역들 상에 각각 배치되는 주변 회로 게이트를 포함할 수 있다.
일 실시예에 따르면, 상기 주변 로직 회로는 상기 픽셀 회로로부터 출력된 상기 전기적 신호를 수신하되, 상기 전기적 신호가 수신되는 동안, 상기 제2 차단 구조체에는 일정한 전압이 인가될 수 있다.
일 실시예에 따르면, 상기 광전 변환부는 상기 단위 픽셀들 각각의 상기 기판 내에 배치되고, 상기 픽셀 회로는 상기 기판 상에 상기 광전 변환부와 인접하게 배치되는 적어도 하나의 게이트 전극을 포함할 수 있다.
상기 과제를 달성하기 위한 본 발명에 따른 이미지 센서는 픽셀 영역 및 주변 회로 영역을 포함하는 기판; 상기 기판 내에 배치되고, 상기 픽셀 영역에서 복수의 단위 픽셀들을 위한 제1 활성 영역들, 및 제1 방향으로 서로 인접한 상기 제1 활성 영역들 사이의 제2 활성 영역을 정의하는 제1 소자 분리막; 상기 제1 활성 영역들 각각의 상기 기판 내에 배치되는 광전 변환부; 상기 기판 상의 층간 절연막 구조체; 및 상기 제2 활성 영역 상에 배치되고, 상기 층간 절연막 구조체를 관통하는 제1 차단 구조체를 포함하되, 상기 제1 차단 구조체는 상기 인접한 제1 활성 영역들 사이에서 상기 제1 방향과 교차하는 제2 방향으로 연장된다.
일 실시예에 따르면, 상기 제1 차단 구조체는 도전성 물질을 포함하고, 상기 주변 회로 영역은 주변 로직 회로를 포함하고, 상기 단위 픽셀들 각각은 픽셀 회로를 포함하고, 상기 픽셀 회로는 상기 광전 변환부에서 광전 변환된 전기적 신호를 상기 주변 로직 회로로 출력하되, 상기 전기적 신호가 출력되는 동안, 상기 제1 차단 구조체에는 일정한 전압이 인가될 수 있다.
본 발명의 실시예들에 따르면, 행 방향으로 인접한 단위 픽셀들 사이에 픽셀 차단 구조체가 배치될 수 있다. 이러한 픽셀 차단 구조체들은 도전 물질로 형성되며, 이미지 센서의 동작 중 일정한 전압을 유지할 수 있다. 즉, 입사광에 상응하는 전기적 신호가 픽셀 배선 구조체를 통해 컬럼 라인으로 출력되는 동안, 픽셀 차단 구조체들에 일정 전압이 인가될 수 있다. 이에 따라, 행 방향으로 인접한 단위 픽셀들 간의 커플링 효과가 최소화될 수 있다. 그 결과, 행 방향으로 인접한 단위 픽셀들 사이의 크로스 토크가 개선될 수 있다.
이에 더해, 본 발명의 실시예들에 따르면, 주변회로 영역에서 서로 인접한 주변 배선 구조체들 사이에, 도전 물질로 형성된 주변 차단 구조체가 배치될 수 있다. 그리고, 상관 이중 샘플링 동작 중, 주변 차단 구조체에 일정한 전압이 인가될 수 있다. 이에 따라, 서로 인접한 주변 배선 구조체들 간의 커플링 효과가 최소화되어 컬럼 라인들로부터, 출력되는 전기적 신호의 왜곡 현상이 개선될 수 있다. 결과적으로, 크로스 토크가 개선된 이미지 센서가 제공될 수 있다.
도 1은 본 발명의 실시예들에 따른 이미지 센서의 블록도이다.
도 2는 본 발명의 실시예들에 따른 이미지 센서의 액티브 픽셀 센서 어레이의 회로도이다.
도 3은 본 발명의 일 실시예에 따른 이미지 센서를 나타내는 평면도이고, 도 4는 도 3의 Ⅰ-Ⅰ' 및 Ⅱ-Ⅱ' 선에 따른 단면도이다.
도 5a 및 도 5b는 도 3의 A 부분에 대응되는 확대도들이다.
도 6a 및 도 6b는 도 4의 B 부분에 대응되는 확대도들이다.
도 7 내지 도 10은 본 발명의 일 실시예에 따른 이미지 센서의 제조 방법을 설명하기 위한 단면도들로서, 도 3의 Ⅰ-Ⅰ' 및 Ⅱ-Ⅱ' 선에 대응하는 도면들이다.
도 11은 본 발명의 다른 실시예에 따른 이미지 센서를 설명하기 위한 평면도이고, 도 12는 도 11의 Ⅲ-Ⅲ' 선 및 Ⅳ-Ⅳ' 선에 따른 단면도이다.
도 13은 본 발명의 또 다른 실시예에 따른 이미지 센서를 설명하기 위한 평면도이고, 도 14는 도 13의 Ⅴ-Ⅴ' 선 및 Ⅵ-Ⅵ' 선에 따른 단면도이다.
도 15는 본 발명의 또 다른 실시예에 따른 이미지 센서를 설명하기 위한 단면도로서, 도 3의 Ⅰ-Ⅰ' 및 Ⅱ-Ⅱ' 선에 따른 단면도이다.
도 16은 본 발명의 또 다른 실시예에 따른 이미지 센서를 설명하기 위한 단면도로서, 도 11의 Ⅲ-Ⅲ' 선 및 Ⅳ-Ⅳ' 선에 따른 단면도이다.
도 17은 본 발명의 또 다른 실시예에 따른 이미지 센서를 설명하기 위한 단면도로서, 도 13의 Ⅴ-Ⅴ' 선 및 Ⅵ-Ⅵ' 선에 따른 단면도이다.
도 18은 본 발명의 실시예들에 따른 이미지 센서를 포함하는 전자장치를 도시한 블록도이다.
도 19는 본 발명의 실시예들에 이미지 센서를 포함하는 전자 시스템 및 인터페이스를 나타낸다.
도 20 내지 도 24는 본 발명의 실시예들에 따른 이미지 촬영 장치가 적용된 멀티미디어 장치의 예들을 도시한다.
이상의 본 발명의 목적들, 다른 목적들, 특징들 및 이점들은 첨부된 도면과 관련된 이하의 바람직한 실시예들을 통해서 쉽게 이해될 것이다. 그러나 본 발명은 여기서 설명되는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
본 명세서에서, 어떤 구성 요소가 다른 구성 요소 상에 있다고 언급되는 경우에 그것은 다른 구성요소 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 구성요소가 개재될 수도 있다는 것을 의미한다. 또한, 도면들에 있어서, 구성요소들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다.
본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다. 본 명세서의 다양한 실시예들에서 제1, 제2 등의 용어가 다양한 구성요소들을 기술하기 위해서 사용되었지만, 이들 구성요소들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 구성요소를 다른 구성요소와 구별시키기 위해서 사용되었을 뿐이다. 여기에 설명되고 예시되는 실시예들은 그것의 상보적인 실시예들도 포함한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소는 하나 이상의 다른 구성요소의 존재 또는 추가를 배제하지 않는다.
이하, 도면들을 참조하여, 본 발명의 실시예들에 대해 상세히 설명하기로 한다.
도 1은 본 발명의 실시예들에 따른 이미지 센서의 블록도이다. 도 1의 이미지 센서는 씨모스 이미지 센서(CMOS image sensor)를 예시적으로 설명하고 있으나, 본 발명에서 이미지 센서를 씨모스 이미지 센서로 한정하는 것은 아니다.
도 1을 참조하면, 이미지 센서는 액티브 픽셀 센서 어레이(active pixel sensor array, 1)와, 주변 로직 회로를 구성하는 행 디코더(row decoder, 2), 행 드라이버(row driver, 3), 열 디코더(column decoder, 4), 타이밍 발생기(timing generator, 5), 상관 이중 샘플러(correlated double sampler, 6), 아날로그 디지털 컨버터(analog to digital converter, 7) 및 입출력 버퍼(I/O buffer, 8)를 포함할 수 있다.
액티브 픽셀 센서 어레이(1)는 2차원적으로 배열된 복수의 단위 픽셀들을 포함하며, 광 신호를 전기적 신호로 변환할 수 있다. 액티브 픽셀 센서 어레이(1)는 행 드라이버(3)로부터 픽셀 선택 신호, 리셋 신호 및 전하 전송 신호와 같은 복수의 구동 신호들에 의해 구동될 수 있다. 또한, 변환된 전기적 신호는 상관 이중 샘플러(CDS, 6)에 제공될 수 있다.
행 드라이버(3)는 행 디코더(2)에서 디코딩된 결과에 따라 다수의 단위 픽셀들을 구동하기 위한 다수의 구동 신호들을 액티브 픽셀 센서 어레이(1)로 제공할 수 있다. 단위 픽셀들이 행렬 형태로 배열된 경우에는 각 행별로 구동 신호들이 제공될 수 있다.
타이밍 발생기(5)는 행 디코더(2) 및 열 디코더(4)에 타이밍(timing) 신호 및 제어 신호를 제공할 수 있다.
상관 이중 샘플러(6)는 액티브 픽셀 센서 어레이(1)에서 생성된 전기 신호를 수신하여 유지(hold) 및 샘플링 할 수 있다. 상세하게, 상관 이중 샘플러(6)는 커패시터, 스위치 등을 이용하여 단위 픽셀들의 리셋 상태를 나타내는 기준 전압과 입사광에 상응하는 신호 성분을 나타내는 출력 전압의 차이를 구하여 상관 이중 샘플링을 수행하고 유효한 신호 성분에 상응하는 아날로그 샘플링 신호를 출력할 수 있다. 상관 이중 샘플러(6)는 액티브 픽셀 센서 어레이(1)의 컬럼 라인들과 각각 연결된 복수의 CDS 회로들을 포함하고, 유효한 신호 성분에 상응하는 아날로그 샘플링 신호를 각 컬럼마다 출력할 수 있다.
아날로그 디지털 컨버터(ADC, 7)는 상관 이중 샘플러(6)에서 출력된 차이 레벨에 해당하는 아날로그 신호를 디지털 신호로 변환하여 출력할 수 있다.
입출력 버퍼(8)는 디지털 신호를 래치(latch)하고, 래치된 신호는 열 디코더(4)에서의 디코딩 결과에 따라 순차적으로 영상 신호 처리부(도시되지 않음)로 디지털 신호를 출력할 수 있다.
도 2는 본 발명의 실시예들에 따른 이미지 센서의 액티브 픽셀 센서 어레이의 회로도이다.
도 2를 참조하면, 액티브 픽셀 센서 어레이(1)는 복수의 단위 픽셀 들(P)을 포함하며, 단위 픽셀들(P)은 매트릭스(matrix) 형태로 배열될 수 있다. 일 실시예에에 따르면, 4개의 NMOS 트랜지스터를 포함하는 각 단위 픽셀(P)은 빛을 받아 광 전하를 생성 및 축적하는 광전 변환부(PD)와, 광전 변환부(PD)에 입사된 광 신호를 독출하는 독출 소자를 포함할 수 있다. 독출 소자는 리셋(reset) 소자(Rx), 증폭 소자(Sx) 및 선택(select) 소자(Ax)를 포함할 수 있다. 도 2에 4개의 NMOS 트랜지스터로 구성된 단위 픽셀(P)이 도시되었으나, 본 발명이 이에 제한되는 것은 아니다. 즉, 다른 실시예에 있어서, 도시된 바와 달리, 단위 픽셀(P)은 3개의 MOS 트랜지스터들 또는 5개의 MOS 트랜지스터들로 구성될 수 있다.
광전 변환부(PD)는 입사광에 대응하는 전하를 생성 및 축적할 수 있다. 광전 변환부(PD)는 포토 다이오드(photo diode), 포토 트랜지스터(photo transistor), 포토 게이트(photo gate), 핀드 포토 다이오드(Pinned Photo Diode: PPD) 및 이들의 조합을 포함할 수 있다. 본 발명의 실시예들에서는 광전 변환부(PD)로서 포토 다이오드가 예시될 수 있다. 그리고 광전 변환부(PD)는 축적된 광 전하를 검출 소자(FD)로 전달하는 전하 전송 소자(Tx)와 연결될 수 있다. 전하 전송 소자(Tx)는 일반적으로 1개의 MOS 트랜지스터의 게이트 전극으로 이루어지며, 전하 전송 신호 라인(TX(i))에 의해 제어될 수 있다.
검출 소자(FD)는 플로팅 확산 영역(FD: Floating Diffusion region)이 이용할 수 있으며, 광전 변환부(PD)에서 축적된 전하를 전송 받을 수 있다. 그리고 검출 소자(FD)는 전하를 누적적으로 저장한다. 또한, 검출 소자(FD)는 증폭 소자(Sx)와 전기적으로 연결되어 있어, 증폭 소자(Sx)를 제어할 수 있다.
리셋 소자(Rx)는 검출 소자(FD)를 주기적으로 리셋시킬 수 있으며, 1개의 MOS 트랜지스터로 구현될 수 있다. 리셋 소자(Rx)의 소오스는 검출 소자(FD)와 연결되며, 드레인은 전원 전압(VDD)에 연결된다. 그리고 리셋 소자(Rx)는 리셋 신호(RX(i))에 의해 제공되는 바이어스에 의해 구동된다. 리셋 신호(RX(i))에 의해 제공되는 바이어스에 의해, 리셋 소자(Rx)가 턴 온되면, 리셋 소자(Rx)의 드레인과 연결된 전원 전압(VDD)이 검출 소자(FD)로 전달된다. 따라서, 리셋 소자(Rx)가 턴 온시, 검출 소자(FD)를 리셋시킬 수 있다.
증폭 소자(Sx)는 단위 픽셀(P) 외부에 위치하는 정전류원(미도시)과 조합하여 소스 팔로워 버퍼 증폭기(source follower buffer amplifier) 역할을 하며, 검출 소자(FD)의 전기적 포텐셜의 변화를 증폭하고 이를 컬럼 라인(Vout)으로 출력할 수 있다.
선택 소자(Ax)는 행 단위로 읽어낼 단위 픽셀을 선택하는 역할을 할 수 있다. 선택 소자(Ax)는 행 선택 라인(SEL(i))에 의해 제공되는 바이어스에 의해 구동되며, 선택 소자(Ax)가 턴 온되면, 증폭 소자(Sx)의 드레인과 연결된 전원 전압이 선택 소자(Ax)의 드레인으로 전달된다.
그리고, 전하 전송 소자(Tx), 리셋 소자(Rx), 선택 소자(Ax)의 구동 신호 라인들(TX(i), RX(i), SEL(i))은 동일한 행에 포함된 단위 픽셀들이 동시에 구동되도록 행 방향(수평 방향)으로 연장될 수 있다.
도 3은 본 발명의 일 실시예에 따른 이미지 센서를 나타내는 평면도이고, 도 4는 도 3의 Ⅰ-Ⅰ' 및 Ⅱ-Ⅱ' 선에 따른 단면도이다. 도 5a 및 도 5b는 도 3의 A 부분에 대응되는 확대도들이다. 도 6a 및 도 6b는 도 4의 B 부분에 대응되는 확대도들이다.
도 3 및 도 4를 참조하면, 픽셀 영역(PA) 및 주변 회로 영역(EA)을 포함하는 기판(10)이 제공된다. 기판(10)은 서로 대향되는 제1 면(10a)과 제2 면(10b)을 포함할 수 있다. 기판(10)은 예를 들어, P형 불순물로 도핑될 수 있다. 기판(10)은 실리콘 웨이퍼이거나 SOI(Silicon on insulator) 기판 또는 반도체 에피택시얼층일 수 있다.
기판(10) 내에 소자 분리막(13)이 배치된다. 픽셀 영역(PA)에 배치된 소자 분리막(13)은 복수 개의 단위 픽셀들(P)을 위한 제1 활성 영역들(15)을 정의할 수 있다. 복수 개의 단위 픽셀들(P)은 2차원적으로 배열될 수 있다. 즉, 단위 픽셀들은 제1 방향(D1)의 행들 및 제2 방향(D2)의 열들을 따라 배열될 수 있다. 여기서, 제1 방향(D1)은 도 2의 구동 신호 라인들(TX(i), RX(i), SEL(i))이 연장되는 방향일 수 있고, 제2 방향(D2)은 도 2의 컬럼 라인(Column(k))이 연장되는 방향일 수 있다. 이러한 단위 픽셀들(P) 각각은 도 2에서 설명한 픽셀 회로를 포함할 수 있다. 즉, 단위 픽셀(P)은 적어도 하나의 모스 트랜지스터를 포함할 수 있다.
주변 회로 영역(EA)에 배치된 소자 분리막(13)은 제2 활성 영역(17)을 정의할 수 있다. 제2 활성 영역(17)은 복수 개로 제공될 수 있으며, 복수 개의 제2 활성 영역들(17)은 수평적으로 분리된 바들(bars)의 형태를 가질 수 있다. 주변 회로 영역(EA)은 도 2에서 설명한 주변 로직 회로를 포함할 수 있다. 일 예로, 주변 회로 영역(EA)은 도 2의 상관 이중 샘플러(6)를 구성하는 CDS 회로들(예를 들어, 모스 트랜지스터 및 캐패시터 등)을 포함할 수 있다. 한편, 복수 개의 제2 활성 영역들(17)이 소자 분리막(13)을 사이에 두고 제1 방향(D1)으로 이격된 것으로 도시되었으나, 이는 예시적인 것이며 본 발명이 이에 제한되는 것은 아니다. 이와 달리, 제2 활성 영역들(17)은 소자 분리막(13)을 사이에 두고 제2 방향(D2)으로 이격될 수도 있다.
일 실시예에 있어서, 단위 픽셀(P)의 기판(10) 내에 광전 변환부(PD)가 배치될 수 있다. 광전 변환부(PD)는 포토다이오드일 수 있다. 일 예로, 광전 변환부(PD)는 제1 불순물 영역(19a)과 제2 불순물 영역(19b)을 포함할 수 있다. 제1 불순물 영역(19a)은 기판(10)의 제1 면(10a)으로부터 깊게 형성될 수 있다. 제2 불순물 영역(19b)은 기판(10)의 표면에 얇게 형성될 수 있다. 제1 불순물 영역(19a)과 제2 불순물 영역(19b)은 서로 다른 도전형을 포함할 수 있다. 예를 들어, 제1 불순물 영역(19a)은 N형의 불순물이 도핑될 수 있다. 제2 불순물 영역(19b)은 P형의 불순물이 도핑될 수 있다.
제1 활성 영역(15)에 플로팅 확산 영역(21)이 배치될 수 있다. 플로팅 확산 영역(21)은 광전 변환부(PD)와 제1 방향(D1)으로 이격될 수 있다. 이러한 플로팅 확산 영역(21)은 도 2의 검출 소자(FD)일 수 있다. 플로팅 확산 영역(21)은 예를 들어, N형 불순물이 도핑될 수 있다. 플로팅 확산 영역(21)은 하나의 도핑 영역으로 이루어져 있으며, 광전 변환부(PD)보다 작은 면적을 가질 수 있다.
단위 픽셀들(P) 각각의 기판(10) 상에 광전 변환부(PD)와 인접한 적어도 하나의 게이트가 배치될 수 있다. 일 예로, 단위 픽셀(P)의 기판의 제1 면(10a) 상에 트랜스퍼 게이트(TG)가 배치될 수 있다. 트랜스퍼 게이트(TG)는 플로팅 확산 영역(21)과 인접하며, 광전 변환부(PD)와 플로팅 확산 영역(21) 사이에 배치될 수 있다. 트랜스퍼 게이트(TG)는 트랜스퍼 게이트 절연막(25a)과 트랜스퍼 게이트 전극(25b)을 포함할 수 있다. 트랜스퍼 게이트 절연막(25a)은 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물 및 고유전 물질(일 예로, 하푸늄 산화물) 중 적어도 하나를 포함할 수 있다. 트랜스퍼 게이트 전극(25b)은 도핑된 반도체(일 예로, 도핑된 실리콘 등), 금속(일 예로, 텅스텐 등), 도전성 금속 질화물(일 예로, 질화 티타늄 또는 질화 탄탈늄 등), 전이 금속(일 예로, 티타늄, 탄탈늄 등) 또는 도전성 금속-반도체 화합물(일 예로, 금속 실리사이드 등) 중 적어도 하나를 포함할 수 있다. 이러한 트랜스퍼 게이트(TG)는 도 2의 전하 전송 소자(Tx)에 해당할 수 있다.
주변 회로 영역(EA)에서, 기판(10)의 제1 면(10a) 상에 주변 회로 게이트(PG)가 배치될 수 있다. 주변 회로 게이트(PG)는 복수 개로 제공될 수 있으며, 복수 개의 주변 회로 게이트들(PG) 각각은 제2 활성 영역(17)을 가로지를 수 있다. 이 실시예에서, 주변 회로 게이트들(PG)은 제2 방향(D2)으로 연장되는 라인 형태(line shape) 또는 바 형태((bar shape)를 가질 수 있으나, 이에 제한되는 것은 아니다. 다른 실시예에 있어서, 복수 개의 제2 활성 영역들(17)이 제1 방향(D1)으로 이격되는 경우, 주변 회로 게이트들(PG)은 제2 방향(D2)으로 연장되는 라인 형태(line shape) 또는 바 형태((bar shape)를 가질 수 있다. 주변 회로 게이트들(PG) 각각은 주변 회로 게이트 절연막(25a)과 주변 회로 게이트 전극(25b)을 포함할 수 있다. 주변 회로 게이트 절연막(25a)은 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물 또는 하푸늄 산화물과 같은 고유전 물질 중 적어도 하나를 포함할 수 있다. 주변 회로 게이트 전극(25b)은 도핑된 반도체(일 예로, 도핑된 실리콘 등), 금속(일 예로, 텅스텐 등), 도전성 금속 질화물(일 예로, 질화 티타늄 또는 질화 탄탈늄 등), 전이 금속(일 예로, 티타늄, 탄탈늄 등) 또는 도전성 금속-반도체 화합물(일 예로, 금속 실리사이드 등) 중 적어도 하나를 포함할 수 있다.
주변 회로 게이트(PG) 양 측의 제2 활성 영역(17) 내에 제3 불순물 영역들(23)이 배치될 수 있다. 제3 불순물 영역들(23)은 소오스/드레인 영역일 수 있다. 이러한 주변 회로 게이트(PG) 및 주변 회로 게이트(PG) 양 측의 제3 불순물 영역들(23)은, 도 1에서 설명한 CDS 회로의 모스 트랜지스터에 해당할 수 있다.
기판(10)의 제1 면(10a) 상에 층간 절연막 구조체(80)가 배치될 수 있다. 층간 절연막 구조체(80)는 제1 층간 절연막(30), 제2 층간 절연막(50) 및 제3 층간 절연막(70)을 포함할 수 있다. 제1 내지 제3 층간 절연막들(30, 50, 70)은 산화물(일 예로, 실리콘 산화물), 질화물(일 예로, 실리콘 질화물) 및 산질화물(일 예로, 실리콘 산질화물) 중 적어도 하나를 포함할 수 있다. 층간 절연막 구조체(80)가 제1 내지 제3 층간 절연막들(30, 50, 70)로 구성되는 것으로 도시되었으나, 이는 예시적인 것으로 본 발명이 이에 한정되는 것은 아니다.
단위 픽셀(P)의 층간 절연막 구조체(80) 내에 픽셀 배선 구조체(81)가 배치될 수 있다. 일 예로, 픽셀 배선 구조체(81)는 제1 층간 절연막(30) 상의 제1 픽셀 배선들(41)과, 제2 층간 절연막(50) 상의 제2 픽셀 배선들(61)을 포함할 수 있다. 이에 더해, 픽셀 배선 구조체(81)는 제1 픽셀 배선들(41)과 픽셀 회로(예를 들어, 트랜스퍼 게이트(TG) 및 플로팅 확산 영역(21))를 전기적으로 연결하는 제1 픽셀 플러그들(31)과, 제1 픽셀 배선들(41)과 제2 픽셀 배선들(61)을 전기적으로 연결하는 제2 픽셀 플러그들(51)을 포함할 수 있다.
주변 회로 영역(EA)의 층간 절연막 구조체(80) 내에 복수의 주변 배선 구조체들(85)이 배치될 수 있다. 주변 배선 구조체들(85) 각각은 제1 층간 절연막(30) 상의 제1 주변 배선들(45)과, 제2 층간 절연막(50) 상의 제2 주변 배선들(65)을 포함할 수 있다. 이에 더해, 주변 배선 구조체들(85) 각각은 제1 주변 배선들(45)과 주변 로직 회로(예를 들어, 주변 회로 게이트(PG) 및 제3 불순물 영역들(23))를 전기적으로 연결하는 제1 주변 플러그들(35), 및 제1 주변 배선들(45)과 제2 주변 배선들(65)을 전기적으로 연결하는 제2 주변 플러그들(55)을 포함할 수 있다. 픽셀 회로와 주변 로직 회로는 픽셀 배선 구조체(81) 및 주변 배선 구조체(85)를 통해 서로 전기적으로 연결될 수 있다.
픽셀 영역(PA)의 층간 절연막 구조체(80) 내에서, 제1 방향(D1)으로 서로 인접한 단위 픽셀들(P) 사이에 픽셀 차단 구조체(83)가 배치될 수 있다. 즉, 픽셀 차단 구조체(83)는 제1 방향(D1)으로 서로 인접한 단위 픽셀들(P) 사이의 소자 분리막(13) 상에 배치될 수 있다. 픽셀 차단 구조체(83)는 제1 층간 절연막(30)을 관통하여 소자 분리막(13)과 접촉하는 제1 픽셀 차단 플러그(33), 및 제1 층간 절연막(30) 상에 배치되어 제1 픽셀 차단 플러그(33)와 접촉하는 제1 픽셀 차단 배선(43)을 포함할 수 있다. 이에 더해, 픽셀 차단 구조체(83)는 제2 층간 절연막(50)을 관통하여 제1 픽셀 차단 배선(43)과 접촉하는 제2 픽셀 차단 플러그(53), 및 제2 층간 절연막(50) 상에 배치되어 제2 픽셀 차단 플러그(53)와 접촉하는 제2 픽셀 차단 배선(63)을 포함할 수 있다.
일 실시예에 있어서, 제1 및 제2 픽셀 차단 플러그들(33, 53)은 제2 방향(D2)으로 연장될 수 있다. 즉, 제1 및 제2 픽셀 차단 플러그들(33, 53)은, 평면적 관점에서, 제1 방향(D1)의 단축 및 제2 방향(D2)의 장축을 갖는 직사각형 형상을 가질 수 있다. 이러한 제1 및 제2 픽셀 차단 플러그들(33, 53) 각각의 제2 방향(D2)의 길이는 트랜스퍼 게이트(TG)의 제2 방향(D2)의 길이보다 클 수 있으며, 나아가 광전 변환부(PD)의 제2 방향(D2)의 길이보다 클 수 있다.
또한, 제1 및 제2 픽셀 차단 배선들(43, 63)은, 제1 및 제2 픽셀 차단 플러그들(33, 53)과 마찬가지로, 제2 방향(D2)으로 연장될 수 있다. 즉, 제1 및 제2 픽셀 차단 배선들(43, 63) 각각은, 평면적 관점에서, 제1 방향(D1)의 단축 및 제2 방향(D2)의 장축을 갖는 직사각형 형상을 가질 수 있으며, 제 제1 및 제2 픽셀 차단 플러그들(33, 53)과 중첩될 수 있다. 이러한 제1 및 제2 픽셀 차단 배선들(43, 63) 각각의 제2 방향(D2)의 길이는 트랜스퍼 게이트(TG)의 제2 방향(D2)의 길이보다 클 수 있으며, 나아가 광전 변환부(PD)의 제2 방향(D2)의 길이보다 클 수 있다.
이러한 픽셀 차단 플러그들(33, 53) 및 픽셀 차단 배선들(43, 63)은 도전성 물질을 포함할 수 있다. 즉, 픽셀 차단 플러그들(33, 53) 및 픽셀 차단 배선들(43, 63) 각각은 금속 질화물(예를 들면, 티타늄 질화물 또는 탄탈늄 질화물) 및 금속 물질(예를 들면, 티타늄, 탄탈늄, 텅스텐, 구리 또는 알루미늄) 중 적어도 하나를 포함할 수 있다.
상술한 픽셀 차단 구조체(83)의 평면적 형상은 필요에 따라 다양하게 설계될 수 있다. 도 5a 및 도 5b는 다양한 평면적 형상을 갖는 픽셀 차단 구조체(83)의 변형예들을 도시한다. 그러나, 본 발명이 이에 한정되는 것은 아니다.
도 5a를 참조하면, 픽셀 차단 구조체(83)의 평면적 형상은 'L'자 형태를 가질 수 있다. 일 예로, 평면적 관점에서, 제1 픽셀 차단 플러그(33)는 제1 방향(D1)으로 서로 인접한 단위 픽셀들(P) 사이에서 제2 방향(D2)으로 연장되는 제1 부분(33a)과, 제1 부분(33a)의 일단으로부터 제1 방향(D1)으로 연장되는 제2 부분(33b)을 포함할 수 있다. 마찬가지로, 제1 픽셀 차단 배선(43)은, 제1 픽셀 차단 플러그(33)의 평면적 형상에 상응하여, 제2 방향(D2)으로 연장되는 제1 부분(43a)과, 제1 부분의 일단으로부터 제1 방향(D1)으로 연장되는 제2 부분(43b)을 포함할 수 있다.
도 5b를 참조하면, 픽셀 차단 구조체(83)의 평면적 형상은 'T'자 형태를 가질 수 있다. 일 예로, 평면적 관점에서, 제1 픽셀 차단 플러그(33)는 제1 방향(D1)으로 서로 인접한 단위 픽셀들(P) 사이에서 제2 방향(D2)으로 연장되는 제1 부분(33c)과, 제1 부분(33c)의 일단으로부터 제1 방향(D1) 및 제1 방향(D1)에 반대 방향으로 연장되는 제2 부분(33d)을 포함할 수 있다. 마찬가지로, 제1 픽셀 차단 배선(43)은, 제1 픽셀 차단 플러그(33)의 평면적 형상에 상응하여, 제2 방향(D2)으로 연장되는 제1 부분(43c)과, 제1 부분(43c)의 일단으로부터 제1 방향(D1) 및 제1 방향(D1)에 반대 방향으로 연장되는 제2 부분(43d)을 포함할 수 있다.
이에 더해, 상술한 픽셀 차단 구조체(83)는 다양한 수직 구조를 가질 수 있다. 일 예로, 도 6a를 참조하면, 픽셀 차단 구조체(83a)는 도 4의 픽셀 차단 구조체(83)에서 제2 픽셀 차단 플러그(53) 및 제2 픽셀 차단 배선(63)이 생략된 구조를 가질 수 있다. 즉, 픽셀 차단 구조체(83a)는 소자 분리막(13) 상에 배치되는 제1 픽셀 차단 플러그(33)와, 제1 픽셀 차단 플러그(33) 상에 배치되는 제1 픽셀 차단 배선(43)만을 포함할 수 있다. 다른 예로, 도 6b를 참조하면, 픽셀 차단 구조체(83b)는 제1 및 제2 층간 절연막(30, 50)들 상에 각각 배치되는 제1 및 제2 픽셀 차단 배선들(43, 63)과, 이들 사이의 제2 픽셀 차단 플러그(53)를 포함할 수 있다. 즉, 픽셀 차단 구조체(83b)는 도 4의 픽셀 차단 구조체(83)에서 제1 픽셀 차단 플러그(33)가 생략된 구조를 가질 수 있다.
도시하지는 않았지만, 도 5a 및 도 5b와, 도 6a 및 도 6b에 도시된 픽셀 차단 구조체(83)의 평면적 형상 및 수직 구조는 다양하게 조합될 수 있다.
다시 도 3 및 도 4를 참조하면, 주변 회로 영역(EA)의 층간 절연막 구조체(80) 내에서, 제1 방향(D1)으로 서로 인접한 주변 배선 구조체들(85) 사이에 주변 차단 구조체(87)가 배치될 수 있다. 즉, 주변 차단 구조체(87)는 제1 방향(D1)으로 서로 인접한 제2 활성 영역들(17) 사이의 소자 분리막(13) 상에 배치될 수 있다. 주변 차단 구조체(87)는 제1 층간 절연막(30)을 관통하여 소자 분리막(13)과 접촉하는 제1 주변 차단 플러그(37), 및 제1 층간 절연막(30) 상에 배치되어 제1 주변 차단 플러그(37)와 접촉하는 제1 주변 차단 배선(47)을 포함할 수 있다. 이에 더해, 주변 차단 구조체(87)는 제2 층간 절연막(50)을 관통하여 제1 주변 차단 배선(47)과 접촉하는 제1제2 주변 차단 플러그(57), 및 제2 층간 절연막(50) 상에 배치되어 제2 주변 차단 플러그(57)와 접촉하는 제2 주변 차단 배선(67)을 포함할 수 있다.
일 실시예에 있어서, 제1 및 제2 주변 차단 플러그들(37, 57)은 제2 방향(D2)으로 연장될 수 있다. 즉, 제1 및 제2 주변 차단 플러그들(37, 57)은, 평면적 관점에서, 제1 방향(D1)의 단축 및 제2 방향(D2)의 장축을 갖는 직사각형 형상을 가질 수 있다. 이러한 제1 및 제2 주변 차단 플러그들(37, 57) 각각의 제2 방향(D2)의 길이는 주변 회로 게이트(PG)의 제2 방향(D2)의 길이보다 클 수 있다.
또한, 제1 및 제2 주변 차단 배선들(47, 67)은, 제1 및 제2 주변 차단 플러그들(37, 57)과 마찬가지로, 제2 방향(D2)으로 연장될 수 있다. 즉, 제1 및 제2 주변 차단 배선들(47, 67) 각각은, 평면적 관점에서, 제1 방향(D1)의 단축 및 제2 방향(D2)의 장축을 갖는 직사각형 형상을 가질 수 있으며, 제1 및 제2 주변 차단 플러그들(37, 57)과 중첩될 수 있다. 이러한 제1 및 제2 주변 차단 배선들(47, 67) 각각의 제2 방향(D2)의 길이는 주변 회로 게이트(PG)의 제2 방향(D2)의 길이보다 클 수 있다.
이러한 주변 차단 플러그들(37, 57) 및 주변 차단 배선들(47, 67)은 도전성 물질을 포함할 수 있다. 즉, 주변 차단 플러그들(37, 57) 및 주변 차단 배선들(47, 67) 각각은 금속 질화물(예를 들면, 티타늄 질화물 또는 탄탈늄 질화물) 및 금속 물질(예를 들면, 티타늄, 탄탈늄, 텅스텐, 구리 또는 알루미늄) 중 적어도 하나를 포함할 수 있다.
도시하지는 않았지만, 주변 차단 구조체(87)의 평면적 형상 및 수직 구조는, 도 5a 및 도 5b와 도 6a 및 도 6b에 도시된 픽셀 차단 구조체(83)와 마찬가지로 다양하게 설계될 수 있다.
한편, 픽셀 차단 구조체(83) 및 주변 차단 구조체(87) 각각은 전원 전압(VDD), 접지 전압 또는 다른 정전압들과 연결될 수 있다. 이에 따라, 이미지 센서의 특정 동작 중 픽셀 차단 구조체(83) 및 주변 차단 구조체(87) 각각에는 일정한 전압이 인가될 수 있다.
일 실시예에 있어서, 픽셀 영역(PA)의 제3 층간 절연막(70) 상에 칼라 필터 어레이(90)가 배치될 수 있다. 칼라 필터 어레이(90)는 적색, 녹색, 청색의 칼라 필터들이 베이어 패턴(bayer pattern) 형태로 배열될 수 있다. 칼라 필터 어레이(90) 상에는 마이크로 렌즈 어레이(100)가 배치될 수 있다. 이 경우, 빛은 마이크로 렌즈 어레이(100), 칼라 필터 어레이(90), 층간 절연막 구조체(80) 및 제1 면(10a)을 통해 광전 변환부(PD)로 입사될 수 있다. 이러한 이미지 센서는 전면 수광 이미지 센서일 수 있다.
단위 픽셀(P)에서, 광 신호를 전기적 신호로 변환하고 이를 픽셀 배선 구조체(81)를 통해 컬럼 라인으로 출력하는 동안, 행 방향으로 인접한 단위 픽셀들(P)에 간에 간섭이 발생되어 단위 픽셀(P)의 전기적 신호가 왜곡될 수 있다. 이는 행 방향으로 인접한 픽셀 배선 구조체들(81) 간의 커플링 효과(즉, 행 방향으로 인접한 픽셀 배선 구조체들(81) 사이에 기생 커패시턴스가 발생하여 서로를 간섭하는 현상)에 기인한 것일 수 있다. 본 발명의 실시예들에 따르면, 행 방향으로 인접한 단위 픽셀들(P) 사이에 픽셀 차단 구조체(83)가 배치될 수 있다. 이러한 픽셀 차단 구조체(83)는 도전 물질로 형성되며, 이미지 센서의 동작 중 일정한 전압을 유지할 수 있다. 즉, 입사광에 상응하는 전기적 신호가 픽셀 배선 구조체(81)를 통해 컬럼 라인으로 출력되는 동안, 픽셀 차단 구조체(83)에 일정 전압이 인가될 수 있다. 이에 따라, 행 방향으로 인접한 단위 픽셀들(P) 간의 커플링 효과가 최소화될 수 있다. 그 결과, 행 방향으로 인접한 단위 픽셀들(P) 사이의 크로스 토크가 개선될 수 있다.
한편, 주변 회로 영역(EA)에서, 상관 이중 샘플러의 CDS 회로들 각각은 주변 배선 구조체(85)를 통해 단위 픽셀들(P) 각각의 컬럼 라인과 전기적으로 연결될 수 있다. 이러한 CDS 회로들이 상관 이중 샘플링 동작을 수행하는 동안, 서로 인접한 주변 배선 구조체들(85) 간에 간섭이 발생되어, 컬럼 라인으로부터 출력되는 전기적 신호가 왜곡될 수 있다. 본 발명의 실시예들에 따르면, 서로 인접한 주변 배선 구조체들(85) 사이에 도전 물질로 형성된 주변 차단 구조체(87)가 배치될 수 있다. 그리고, 상관 이중 샘플링 동작 중, 주변 차단 구조체(87)에 일정한 전압이 인가될 수 있다. 이에 따라, 서로 인접한 주변 배선 구조체들(85) 간의 커플링 효과가 최소화되어, 컬럼 라인으로부터 출력되는 전기적 신호의 왜곡 현상이 개선될 수 있다. 결과적으로, 크로스 토크가 개선된 이미지 센서가 제공될 수 있다.
도 7 내지 도 10은 본 발명의 일 실시예에 따른 이미지 센서의 제조 방법을 설명하기 위한 단면도들로서, 도 3의 Ⅰ-Ⅰ' 및 Ⅱ-Ⅱ' 선에 대응하는 도면들이다.
도 7을 참조하면, 픽셀 영역(PA) 및 주변 회로 영역(EA)을 포함하는 기판(10)이 제공된다. 기판(10)은 서로 대향되는 제1 면(10a)과 제2 면(10b)을 포함할 수 있다. 기판(10)은 예를 들어, P형 불순물로 도핑될 수 있다. 기판(10)은 실리콘 웨이퍼이거나 SOI(Silicon on insulator) 기판 또는 반도체 에피택시얼층일 수 있다.
기판(10)에 소자 분리막(13)이 형성될 수 있다. 픽셀 영역(PA)에 형성된 소자 분리막(13)은 복수 개의 단위 픽셀들(P)을 위한 제1 활성 영역들(15)을 정의할 수 있다. 복수 개의 단위 픽셀들(P)은 2차원적으로 배열될 수 있다. 주변 회로 영역(EA)에 형성된 소자 분리막(13)은 제2 활성 영역들(17)을 정의할 수 있다. 일 실시예에 있어서, 소자 분리막(13)은 기판(10)에 소자 분리 트렌치를 형성하고, 소자 분리 트렌치에 산화물(일 예로, 실리콘 산화물)을 채워 형성될 수 있다.
기판(10)의 제1 면(10a) 상에 트랜스퍼 게이트(TG), 및 주변 회로 게이트(PG)이 형성될 수 있다. 상세하게, 트랜스퍼 게이트(TG)는 각각의 단위 픽셀들(P)에 형성되고, 주변 회로 게이트(PG)는 주변 회로 영역(EA)의 제2 활성 영역들(17) 상에 각각 형성될 수 있다. 트랜스퍼 게이트(TG) 및 상기 주변 회로 게이트(PG)는 기판(10)의 제1 면(10a) 상에 게이트 절연막 및 게이트 전극막을 차례로 적층하고, 이를 패터닝하여 형성될 수 있다. 트랜스퍼 게이트(TG)는 트랜스퍼 게이트 절연막(25a) 및 트랜스퍼 게이트 전극(25b)을 포함할 수 있다. 주변 회로 게이트(PG)는 주변 회로 게이트 절연막(25a) 및 주변 회로 게이트 전극(25b)을 포함할 수 있다. 게이트 절연막은 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물 또는 하푸늄 산화물과 같은 고유전물질 중 적어도 하나를 포함할 수 있다. 게이트 전극막은 도핑된 반도체(일 예로, 도핑된 실리콘 등), 금속(일 예로, 텅스텐 등), 도전성 금속 질화물(일 예로, 질화 티타늄 또는 질화 탄탈늄 등), 전이 금속(일 예로, 티타늄, 탄탈늄 등) 또는 도전성 금속-반도체 화합물(일 예로, 금속 실리사이드 등) 중 적어도 하나를 포함할 수 있다.
기판의 제1 면(10a)에 이온 주입 공정이 수행되어 각 단위 픽셀(P)의 기판(10) 내에 광전 변환부(PD) 및 플로팅 확산 영역(21)이 형성될 수 있다. 또한, 주변 회로 게이트(PG)의 양 측의 기판(10) 내에 제3 불순물 영역들(23)이 형성될 수 있다. 제3 불순물 영역들(23)은 소오스/드레인 영역일 수 있다.
일 실시예에 있어서, 광전 변환부(PD)는 제1 불순물 영역(19a) 및 제2 불순물 영역(19b)를 형성할 수 있다. 제1 불순물 영역(19a)은 제1 면(10a)으로부터 깊게 형성되고, 제2 불순물 영역(19b)는 상기 제1 면(10a)으로부터 얇게 형성될 수 있다. 이러한 제1 불순물 영역(19a)과 제2 불순물 영역(19b)은 서로 다른 도전형을 포함할 수 있다. 예를 들어, 제1 불순물 영역(19a)은 N형의 불순물이 도핑될 수 있다. 제2 불순물 영역(19b)은 P형의 불순물이 도핑될 수 있다.
플로팅 확산 영역(21)은 광전 변환부(PD)와 이격되어 트랜스퍼 게이트(TG)의 일 측의 기판(10) 내에 형성될 수 있다. 플로팅 확산 영역(21)은 예를 들어, N형 불순물이 도핑될 수 있다. 플로팅 확산 영역(21)은 하나의 도핑 영역으로 이루어져 있으며, 광전 변환부(PD)보다 작은 면적을 가질 수 있다.
다음으로, 기판(10)의 제1 면(10a) 상에 제1 층간 절연막(30)이 형성될 수 있다. 제1 층간 절연막(30)은 트랜스퍼 게이트(TG)및 상기 주변 회로 게이트(PG)를 덮을 수 있다. 제1 층간 절연막(30)은 산화물(일 예로, 실리콘 산화물), 질화물(일 예로, 실리콘 질화물) 및 산질화물(일 예로, 실리콘 산질화물) 중 적어도 하나를 포함할 수 있다.
도 8을 참조하면, 픽셀 영역(PA)의 제1 층간 절연막(30) 내에 픽셀 콘택 홀들(CH), 및 픽셀 차단 트렌치들(Tp)이 형성될 수 있다. 또한, 주변 회로 영역(EA)의 제1 층간 절연막(30) 내에 주변 콘택 홀들(PH) 및 주변 차단 트렌치들(Te)이 형성될 수 있다.
픽셀 콘택 홀들(CH) 각각은 각 단위 픽셀(P)의 트랜스퍼 게이트(TG) 또는 플로팅 확산 영역(21)을 노출할 수 있다. 픽셀 콘택 홀들(CH)의 수평 단면의 형상은 원형 또는 다각형일 수 있다. 이러한 픽셀 콘택 홀들(CH)의 수평 단면의 면적은 트랜스퍼 게이트(TG) 및 플로팅 확산 영역(21) 각각의 수평 단면의 면적보다 작을 수 있다. 픽셀 차단 트렌치들(Tp)은 제1 방향(D1, 도 3 참조)으로 인접한 단위 픽셀들(P) 사이의 소자 분리막(13)의 상면을 노출할 수 있다. 일 실시예에 있어서, 픽셀 차단 트렌치들(Tp)은 제2 방향(D2, 도 3 참조)으로 연장될 수 있다. 즉, 픽셀 차단 트렌치들(Tp)은, 평면적 관점에서, 제1 방향(D1, 도 3 참조)의 단축 및 제2 방향(D2, 도 3 참조)의 장축을 갖는 직사각형 형상을 가질 수 있다.
주변 콘택 홀들(PH) 각각은 주변 회로 게이트(PG) 또는 주변 회로 게이트(PG) 양 측의 제3 불순물 영역(23)을 노출할 수 있다. 주변 콘택 홀들(PH)의 수평 단면의 형상은 원형 또는 다각형일 수 있다. 이러한 주변 콘택 홀들(PH)의 수평 단면의 면적은 주변 회로 게이트(PG) 및 제3 불순물 영역들(23) 각각의 수평 단면의 면적보다 작을 수 있다. 주변 차단 트렌치들(Te)은 제1 방향(D1, 도 3 참조)으로 인접한 제2 활성 영역들(17) 사이의 소자 분리막(13)의 상면을 노출할 수 있다. 일 실시예에 있어서, 주변 차단 트렌치들(Te)은 제2 방향(D2, 도 3 참조)으로 연장될 수 있다. 즉, 주변 차단 트렌치들(Te)은, 평면적 관점에서, 제1 방향(D1, 도 3 참조)의 단축 및 제2 방향(D2, 도 3 참조)의 장축을 갖는 직사각형 형상을 가질 수 있다.
이러한 픽셀 콘택 홀들(CH), 픽셀 차단 트렌치들(Tp), 주변 콘택 홀들(PH) 및 주변 차단 트렌치들(Te)은 제1 층간 절연막(30) 상에 마스크 패턴(미도시)을 형성하고, 이를 식각 마스크로 하는 식각 공정을 수행하여 형성될 수 있다.
도 9를 참조하면, 픽셀 콘택 홀들(CH) 및 픽셀 차단 트렌치들(Tp) 내에 각각 제1 픽셀 플러그들(31) 및 제1 픽셀 차단 플러그들(33)이 형성될 수 있다. 또한, 주변 콘택 홀들(PH) 및 주변 차단 트렌치들(Te) 내에 각각 제1 주변 플러그들(35) 및 제1 주변 차단 플러그들(37)이 형성될 수 있다. 이러한 플러그들(31, 33, 35, 37)은 각각의 콘택 홀들(CH, PH) 및 차단 트렌치들(Tp, Te) 내에 도전 물질을 채우고, 평탄화 공정을 수행하여 형성될 수 있다. 일 실시예에 있어서, 제1 픽셀 플러그들(31), 제1 픽셀 차단 플러그들, 제1 주변 플러그들(35) 및 제1 주변 차단 플러그들(37)은 서로 동일한 물질로 형성될 수 있다. 도전 물질은 금속 질화물(예를 들면, 티타늄 질화물 또는 탄탈늄 질화물) 및 금속 물질(예를 들면, 티타늄, 탄탈늄, 텅스텐, 구리 또는 알루미늄) 중 적어도 하나를 포함할 수 있다.
이어서, 픽셀의 제1 층간 절연막(30) 상에 제1 픽셀 배선들(41) 및 제1 픽셀 차단 배선들(43)이 형성될 수 있다. 또한 주변 회로 영역(EA)의 제1 층간 절연막(30) 상에 제1 주변 배선들(45) 및 제1 주변 차단 배선들(47)이 형성될 수 있다. 제1 픽셀 배선들(41) 중 일부는 제1 픽셀 플러그들(31)과 접속될 수 있다. 제1 픽셀 차단 배선들(43)은 제1 픽셀 차단 플러그들(33)과 접속될 수 있다. 마찬가지로, 제1 주변 배선들(45) 중 일부는 제1 주변 플러그들(35)과 접속될 수 있고, 제1 주변 차단 배선들(47)은 제1 주변 차단 플러그들(37)과 접속될 수 있다. 제1 픽셀 차단 배선들(43) 및 제1 주변 차단 배선들(47) 각각은 제1 픽셀 차단 플러그들(33) 및 제1 주변 차단 플러그들(37)에 상응하는 평면 형상을 가질 수 있다. 즉, 제1 픽셀 차단 배선들(43) 및 제1 주변 차단 배선들(47) 각각은 제2 방향(D2, 도 3 참조)으로 연장되는 라인 형상을 가질 수 있다.
이러한 배선들(41, 43, 45, 47)은 제1 층간 절연막(30) 상에 도전막을 형성하고 이를 패터닝하여 형성될 수 있다. 일 실시예에 있어서, 제1 픽셀 배선들(41), 제1 픽셀 차단 배선들(43), 제1 주변 배선들(45) 및 제1 주변 차단 배선들(47)은 서로 동일한 물질로 형성될 수 있다. 도전막은 금속 질화물(예를 들면, 티타늄 질화물 또는 탄탈늄 질화물) 및 금속 물질(예를 들면, 티타늄, 탄탈늄, 텅스텐, 구리 또는 알루미늄) 중 적어도 하나를 포함할 수 있다.
도 10을 참조하면, 제1 층간 절연막(30) 상에 제2 층간 절연막(50)이 형성될 수 있다. 제2 층간 절연막(50)은 제1 픽셀 배선들(41), 제1 픽셀 차단 배선들(43), 제1 주변 배선들(45) 및 제1 주변 차단 배선들(47)을 덮을 수 있다. 제2 층간 절연막(50) 내에는 제2 픽셀 플러그들(51), 제2 픽셀 차단 플러그들(53), 제2 주변 플러그들(55), 및 제2 주변 차단 플러그들(57)이 형성될 수 있다. 픽셀 영역(PA)의 제2 픽셀 플러그들(51) 및 제2 픽셀 차단 플러그들(53)은 각각 도 9에서 설명한 제1 픽셀 플러그들(31) 및 제1 픽셀 차단 플러그들(33)과 실질적으로 동일한 방법으로 형성될 수 있다. 마찬가지로, 주변 회로 영역(EA)의 제2 주변 플러그들(55) 및 제2 주변 차단 플러그들(57)은 각각 도 9에서 설명한 제1 주변 플러그들(35) 및 제1 주변 차단 플러그들(37)과 실질적으로 동일한 방법으로 형성될 수 있다. 일 실시예에서, 제2 픽셀 플러그들(51), 제2 픽셀 차단 플러그들(53), 제2 주변 플러그들(55), 및 제2 주변 차단 플러그들(57)은 서로 동일한 물질로 형성될 수 있으며, 금속 질화물(예를 들면, 티타늄 질화물 또는 탄탈늄 질화물) 및 금속 물질(예를 들면, 티타늄, 탄탈늄, 텅스텐, 구리 또는 알루미늄) 중 적어도 하나를 포함할 수 있다.
이어서, 제2 층간 절연막(50) 상에 제2 픽셀 배선들(61), 제2 픽셀 차단 배선들(63), 제2 주변 배선들(65), 및 제2 주변 차단 배선들(67)이 형성될 수 있다. 이러한 제2 픽셀 배선들(61), 제2 픽셀 차단 배선들(63), 제2 주변 배선들(65), 및 제2 주변 차단 배선들(67)은 도 9에서 설명한 제1 픽셀 배선들(41), 제1 픽셀 차단 배선들(43), 제1 주변 배선들(45), 및 제1 주변 차단 배선들(47)과 실질적으로 동일한 방법으로 형성될 수 있다. 일 실시예에서, 제2 픽셀 배선들(61), 제2 픽셀 차단 배선들(63), 제2 주변 배선들(65), 및 제2 주변 차단 배선들(67)은 서로 동일한 물질로 형성될 수 있으며, 금속 질화물(예를 들면, 티타늄 질화물 또는 탄탈늄 질화물) 및 금속 물질(예를 들면, 티타늄, 탄탈늄, 텅스텐, 구리 또는 알루미늄) 중 적어도 하나를 포함할 수 있다. 여기서, 제1 및 제2 픽셀 플러그들(31, 51)과, 제1 및 제2 픽셀 배선들(41, 61)은 픽셀 배선 구조체(81)를 구성할 수 있고, 제1 및 제2 픽셀 차단 플러그들(33, 53)과, 제1 및 제2 픽셀 차단 배선들(43, 63)은 픽셀 차단 구조체(83)를 구성할 수 있다. 또한, 제1 및 제2 주변 플러그들(35, 55)과, 제1 및 제2 주변 배선들(45, 65)은 주변 배선 구조체(85)를 구성할 수 있고, 제1 및 제2 주변 차단 플러그들(37, 57)과, 제1 및 제2 주변 차단 배선들(47, 67)은 주변 차단 구조체(87)를 구성할 수 있다.
제2 층간 절연막(50) 상에 제2 픽셀 배선들(61), 제2 픽셀 차단 배선들(63), 제2 주변 배선들(65), 및 제2 주변 차단 배선들(67)을 덮는 제3 층간 절연막(70)이 형성될 수 있다. 제2 및 제3 층간 절연막(50, 70)들은 산화물(일 예로, 실리콘 산화물), 질화물(일 예로, 실리콘 질화물) 및 산질화물(일 예로, 실리콘 산질화물) 중 적어도 하나를 포함할 수 있다. 여기서, 제1 내지 제3 층간 절연막들(30, 50, 70)은 층간 절연막 구조체(80)를 구성할 수 있다.
다시 도 4를 참조하면, 픽셀 영역(PA)의 제3 층간 절연막(70) 상에 칼라 필터 어레이(90)가 형성될 수 있다. 칼라 필터 어레이(90)는 적색, 녹색, 청색의 칼라필터들이 베이어 패턴(bayer pattern) 형태로 배열될 수 있다. 이어서, 칼라 필터 어레이(90) 상에 마이크로 렌즈 어레이(100)가 형성될 수 있다.
도 11은 본 발명의 다른 실시예에 따른 이미지 센서를 설명하기 위한 평면도이고, 도 12는 도 11의 Ⅲ-Ⅲ' 선 및 Ⅳ-Ⅳ' 선에 따른 단면도이다. 도 11 및 도 12의 이미지 센서는, 픽셀 차단 구조체와 소자 분리막 사이에 픽셀 더미 도전 패턴이 게재되고, 주변 차단 구조체와 소자 분리막 사이에 주변 더미 도전 패턴이 게재되는 것을 제외하면, 도 3 및 도 4의 이미지 센서와 실질적으로 동일하다. 설명의 간소화를 위해 중복되는 구성의 설명은 생략한다.
도 11 및 도 12를 참조하면, 제1 방향(D1)으로 인접한 단위 픽셀들(P) 사이의 소자 분리막(13) 상에 픽셀 더미 도전 패턴(PDG)이 배치되고, 픽셀 더미 도전 패턴(PDG) 상에 픽셀 차단 구조체(83)가 배치될 수 있다. 즉, 소자 분리막(13)과 픽셀 차단 구조체(83) 사이에 픽셀 더미 도전 패턴(PDG)이 게재될 수 있다. 이러한 픽셀 더미 도전 패턴(PDG)은 픽셀 차단 구조체(83)를 따라 제2 방향(D2)으로 연장될 수 있다. 즉, 평면적 관점에서, 픽셀 더미 도전 패턴(PDG)은 픽셀 차단 구조체(83)와 중첩될 수 있다. 일 실시예에 있어서, 픽셀 더미 도전 패턴(PDG)은 픽셀 더미 절연막(28a)과 픽셀 더미 전극(28b)을 포함할 수 있다. 이러한 픽셀 더미 절연막(28a) 및 픽셀 더미 전극(28b)은 각각 트랜스퍼 게이트 절연막(25a) 및 트랜스퍼 게이트 전극(25b)과 동일한 물질을 포함할 수 있다.
주변 회로 영역(EA)에서, 제1 방향(D1)으로 인접한 제2 활성 영역들(17) 사이의 소자 분리막(13) 상에 주변 더미 도전 패턴(EDG)이 배치되고, 주변 더미 도전 패턴(EDG) 상에 주변 차단 구조체(87)가 배치될 수 있다. 즉, 소자 분리막(13)과 주변 차단 구조체(87) 사이에 주변 더미 도전 패턴(EDG)이 게재될 수 있다. 이러한 주변 더미 도전 패턴(EDG)은 주변 차단 구조체(87)를 따라 제2 방향(D2)으로 연장될 수 있다. 즉, 평면적 관점에서, 주변 더미 도전 패턴(EDG)은 주변 차단 구조체(87)와 중첩될 수 있다. 일 실시예에 있어서, 주변 더미 도전 패턴(EDG)은 주변 더미 절연막(29a)과 주변 더미 전극(29b)을 포함할 수 있다. 이러한 주변 더미 절연막(29a)및 주변 더미 전극(29b)은 각각 주변 회로 게이트 절연막(27a) 및 주변 회로 게이트 전극(27b)과 동일한 물질을 포함할 수 있다. 픽셀 더미 도전 패턴(PDG) 및 주변 더미 도전 패턴(EDG) 각각의 평면적 형상 및 수직 구조는 픽셀 차단 구조체(83) 및 주변 차단 구조체(87)의 평면적 형상에 상응하여 다양하게 설계될 수 있다.
픽셀 더미 도전 패턴(PDG) 및 주변 더미 도전 패턴(EDG)은, 도 7의 단계에서 트랜스퍼 게이트(TG) 및 주변 회로 게이트(PG)를 형성을 위한 패터닝 공정 시에 함께 형성될 수 있다. 그 외의 구성 및 제조 방법은 도 7 내지 도 10을 참조하여 설명한 바와 동일/유사할 수 있다.
도 13은 본 발명의 또 다른 실시예에 따른 이미지 센서를 설명하기 위한 평면도이고, 도 14는 도 13의 Ⅴ-Ⅴ' 선 및 Ⅵ-Ⅵ' 선에 따른 단면도이다. 도 13 및 도 14의 이미지 센서는, 픽셀의 기판(10) 내에 제3 활성 영역들(18)이 배치되고, 픽셀 더미 도전 패턴(PDG) 및 픽셀 차단 구조체(83)가 제3 활성 영역들(18) 상에 배치되는 것을 제외하면, 도 11 및 도 12의 이미지 센서와 실질적으로 동일하다. 설명의 간소화를 위해 중복되는 구성의 설명은 생략한다.
도 13 및 도 14를 참조하면, 기판(10) 내에 소자 분리막(13)이 배치된다. 픽셀 영역(PA)에 배치된 소자 분리막(13)은 복수 개의 단위 픽셀들(P)을 위한 제1 활성 영역들(15)과, 제1 방향(D1)으로 서로 인접한 제1 활성 영역들(15) 사이의 제3 활성 영역들(18)을 정의할 수 있다. 각각의 제3 활성 영역들(18) 상에 픽셀 더미 도전 패턴(PDG)이 배치되고, 픽셀 더미 도전 패턴(PDG) 상에 픽셀 차단 구조체(83)가 배치될 수 있다.
이러한 제3 활성 영역들(18) 각각은 제1 방향(D1)으로 서로 인접한 제1 활성 영역들(15) 사이에서, 픽셀 더미 도전 패턴(PDG) 및 픽셀 차단 구조체(83)를 따라 제2 방향(D2)으로 연장될 수 있다. 즉, 평면적 관점에서, 제3 활성 영역(18)은 픽셀 더미 도전 패턴(PDG) 및 픽셀 차단 구조체(83)와 중첩될 수 있다.
도 3 및 도 4, 도 11 및 도 12와 도 13 및 도 14의 이미지 센서들은 전면 수광 이미지 센서들에 해당될 수 있다. 다음은 후면 수광 이미지 센서의 적용예에 대하여 살펴보기로 한다.
도 15는 본 발명의 또 다른 실시예에 따른 이미지 센서를 설명하기 위한 단면도로서, 도 3의 Ⅰ-Ⅰ' 및 Ⅱ-Ⅱ' 선에 따른 단면도이다. 도 3 및 도 15의 이미지 센서는, 칼라 필터 어레이(90) 및 마이크로 렌즈 어레이(100)가 기판(10)의 제2 면(10b) 상에 배치되는 것을 제외하면, 도 3 및 도 4의 이미지 센서와 실질적으로 동일할 수 있다. 설명의 간소화를 위해 중복되는 구성의 설명은 생략한다.
도 3 및 도 15를 참조하면, 픽셀 영역(PA)의 기판(10)의 제2 면(10b) 상에 칼라 필터 어레이(90) 및 마이크로 렌즈 어레이(100)가 차례대로 배치될 수 있다. 이 경우, 빛은 마이크로 렌즈 어레이(100), 칼라 필터 어레이(90), 및 제2 면(10b)을 통해 광전 변환부(PD)로 입사될 수 있다. 즉, 도 3 및 도 15의 이미지 센서는 후면 수광 이미지 센서일 수 있다. 일 실시예에 있어서, 기판(10)은 박형화된 기판일 수 있다.
도 3 및 도 15의 이미지 센서의 제조 과정은 다음과 같다. 먼저, 기판(10)의 제2 면(10b)이 위로 향하도록 도 10의 결과물을 뒤집는다. 그리고, 제2 면(10b)에 대하여 백그라인딩 공정을 진행하여 기판(10)의 일부를 제거한다. 이 후, 박향화된 기판(10)의 제2 면(10b) 상에 칼라 필터 어레이(90) 및 마이크로 렌즈 어레이(100)를 차례대로 형성할 수 있다.
도 16은 본 발명의 또 다른 실시예에 따른 이미지 센서를 설명하기 위한 단면도로서, 도 11의 Ⅲ-Ⅲ' 선 및 Ⅳ-Ⅳ' 선에 따른 단면도이다. 도 11 및 도 16의 이미지 센서는, 칼라 필터 어레이(90) 및 마이크로 렌즈 어레이(100)가 기판(10)의 제2 면(10b) 상에 배치되는 것을 제외하면, 도 11 및 도 12의 이미지 센서와 실질적으로 동일할 수 있다. 설명의 간소화를 위해 중복되는 구성의 설명은 생략한다.
도 11 및 도 16을 참조하면, 픽셀의 기판(10)의 제2 면(10b) 상에 칼라 필터 어레이(90) 및 마이크로 렌즈 어레이(100)가 차례대로 배치될 수 있다. 이 경우, 빛은 마이크로 렌즈 어레이(100), 칼라 필터 어레이(90), 및 제2 면(10b)을 통해 광전 변환부(PD)로 입사될 수 있다. 즉, 도 11 및 도 16의 이미지 센서는 후면 수광 이미지 센서일 수 있다. 일 실시예에 있어서, 기판(10)은 박형화된 기판일 수 있다.
도 17은 본 발명의 또 다른 실시예에 따른 이미지 센서를 설명하기 위한 단면도로서, 도 13의 Ⅴ-Ⅴ' 선 및 Ⅵ-Ⅵ' 선에 따른 단면도이다. 도 13 및 도 17의 이미지 센서는, 칼라 필터 어레이(90) 및 마이크로 렌즈 어레이(100)가 기판(10)의 제2 면(10b) 상에 배치되는 것을 제외하면, 도 13 및 도 14의 이미지 센서와 실질적으로 동일할 수 있다. 설명의 간소화를 위해 중복되는 구성의 설명은 생략한다.
도 13 및 도 17을 참조하면, 픽셀의 기판(10)의 제2 면(10b) 상에 칼라 필터 어레이(90) 및 마이크로 렌즈 어레이(100)가 차례대로 배치될 수 있다. 이 경우, 빛은 마이크로 렌즈 어레이(100), 칼라 필터 어레이(90), 및 제2 면(10b)(2a)을 통해 광전 변환부(PD)로 입사될 수 있다. 즉, 도 13 및 도 17의 이미지 센서는 후면 수광 이미지 센서일 수 있다. 일 실시예에 있어서, 기판(10)은 박형화된 기판(10)일 수 있다.
도 18은 본 발명의 실시예들에 따른 이미지 센서를 포함하는 전자장치를 도시한 블록도이다.
전자장치는 디지털 카메라 또는 모바일 장치일 수 있다. 도 18을 참조하면, 디지털 카메라 시스템은 이미지 센서(500), 프로세서(600), 메모리(700), 디스플레이(800) 및 버스(900)을 포함한다. 이미지 센서(500)는 프로세서(600)의 제어에 응답하여 외부의 영상 정보를 캡쳐(Capture)한다. 프로세서(600)는 캡쳐된 영상정보를 버스(900)를 통하여 메모리(700)에 저장한다. 프로세서(600)는 메모리(700)에 저장된 영상정보를 디스플레이(800)로 출력한다.
도 19는 본 발명의 실시예들에 이미지 센서를 포함하는 전자 시스템 및 인터페이스를 나타낸다.
도 19를 참조하면, 전자 시스템(1000)은 MIPI 인터페이스를 사용 또는 지원할 수 있는 데이터 처리 장치, 예컨대 이동 전화기, PDA, PMP, 또는 스마트 폰으로 구현될 수 있다.
전자 시스템(1000)은 어플리케이션 프로세서(1010), 이미지 센서(1040), 및 디스플레이(1050)를 포함한다. 이미지 센서(1040)는 본 발명에서 설명한 이미지 센서일 수 있다.
어플리케이션 프로세서(1010)에 구현된 CSI 호스트(1012)는 카메라 시리얼 인터페이스(camera serial interface(CSI))를 통하여 이미지 센서(1040)의 CSI 장치(1041)와 시리얼 통신할 수 있다. 이때, 예컨대, CSI 호스트(1012)에는 광 디시리얼라이저가 구현될 수 있고, CSI 장치(1041)에는 광 시리얼라이저가 구현될 수 있다.
어플리케이션 프로세서(1010)에 구현된 DSI 호스트(1011)는 디스플레이 시리얼 인터페이스(display serial interface(DSI))를 통하여 디스플레이(1050)의 DSI 장치(1051)와 시리얼 통신할 수 있다. 이때, 예컨대, DSI 호스트(1011)에는 광 시리얼라이저가 구현될 수 있고, DSI 장치(1051)에는 광 디시리얼라이저가 구현될 수 있다.
전자 시스템(1000)은 어플리케이션 프로세서(1010)와 통신할 수 있는 RF 칩(1060)을 더 포함할 수 있다. 전자 시스템(1000)의 PHY(1013)와 RF 칩(1060)의 PHY(1061)는 MIPI DigRF에 따라 데이터를 주고받을 수 있다.
전자 시스템(1000)은 GPS(1020), 스토리지(1070), 마이크(1080), DRAM(1085) 및 스피커(1090)를 더 포함할 수 있으며, 전자 시스템(1000)은 Wimax(1030), WLAN(PD0) 및 UWB(1PD) 등을 이용하여 통신할 수 있다.
도 20 내지 도 24는 본 발명의 실시예들에 따른 이미지 촬영 장치가 적용된 멀티미디어 장치의 예들을 도시한다.
본 발명의 실시 예들에 따른 이미지 센서는 이미지 촬영 기능을 구비한 다양한 멀티미디어 장치들에 적용될 수 있다. 예를 들어, 본 발명의 실시 예들에 따른 이미지 센서는, 도 20에 도시된 바와 같이 모바일 폰 또는 스마트 폰(2000)에 적용될 수 있고, 도 21에 도시된 바와 같이 태블릿 또는 스마트 태블릿(3000)에 적용될 수 있다. 또한, 도 22에 도시된 바와 같이 노트북 컴퓨터(4000)에 적용될 수 있고, 도 23에 도시된 바와 같이 텔레비전 또는 스마트 텔레비전(5000)에 적용될 수 있다. 본 발명의 실시 예들에 따른 이미지 센서는 도 24에 도시된 바와 같이 디지털 카메라 또는 디지털 캠코더(6000)에 적용될 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (10)

  1. 픽셀 영역 및 주변 회로 영역을 포함하는 기판;
    상기 기판 내에 배치되고, 상기 픽셀 영역에서 복수의 단위 픽셀들을 정의하는 제1 소자 분리막;
    상기 단위 픽셀들 각각의 상기 기판 내에 배치되는 광전 변환부;
    상기 기판 상의 층간 절연막 구조체; 및
    상기 제1 소자 분리막 상에 배치되고, 상기 층간 절연막 구조체를 관통하는 제1 차단 구조체를 포함하되,
    상기 픽셀 영역의 상기 단위 픽셀들 각각은 픽셀 회로를 포함하고,
    상기 주변 회로 영역은 주변 로직 회로를 포함하고,
    상기 픽셀 회로는 상기 광전 변환부에서 광전 변환된 전기적 신호를 상기 주변 로직 회로로 출력하되,
    상기 전기적 신호가 출력되는 동안, 상기 제1 차단 구조체에는 일정한 전압이 인가되고,
    평면적 관점에서, 상기 제1 차단 구조체는 제1 방향으로 서로 인접한 상기 단위 픽셀들 사이에서 상기 제1 방향과 교차하는 제2 방향으로 연장되는 이미지 센서.
  2. 제 1 항에 있어서,
    상기 제1 차단 구조체는 도전성 물질을 포함하는 이미지 센서.
  3. 제 2 항에 있어서,
    상기 픽셀 회로는 상기 기판 상에 상기 광전 변환부와 인접하게 배치되는 적어도 하나의 게이트 전극을 포함하는 이미지 센서.
  4. 제 1 항에 있어서,
    상기 층간 절연막 구조체는 제1 층간 절연막을 포함하고,
    상기 제1 차단 구조체는:
    상기 제1 층간 절연막을 관통하여 상기 제1 소자 분리막과 접촉하는 제1 픽셀 차단 플러그; 및
    상기 제1 층간 절연막 상에 배치되고, 상기 제1 픽셀 차단 플러그와 접촉하는 제2 픽셀 차단 배선을 포함하는 이미지 센서.
  5. 제 4 항에 있어서,
    상기 층간 절연막 구조체는 상기 제1 층간 절연막 상에 배치되는 제2 층간 절연막을 더 포함하고,
    상기 제1 차단 구조체는:
    상기 제2 층간 절연막을 관통하여 상기 제1 픽셀 차단 배선과 접촉하는 제2 픽셀 차단 플러그; 및
    상기 제2 층간 절연막 상에 배치되고, 상기 제2 픽셀 차단 플러그와 접촉하는 제2 픽셀 차단 배선을 더 포함하는 이미지 센서.
  6. 제 1 항에 있어서,
    상기 기판 내에 배치되고, 상기 주변 회로 영역에서 서로 인접한 활성 영역들을 정의하는 제2 소자 분리막; 및
    상기 제2 소자 분리막 상에 배치되고, 상기 층간 절연막 구조체를 관통하는 제2 차단 구조체를 더 포함하되,
    평면적 관점에서, 상기 제2 차단 구조체는 상기 인접한 활성 영역들 사이에서 상기 활성 영역들을 가로지르는 방향으로 연장되는 이미지 센서.
  7. 제 6 항에 있어서,
    상기 제2 차단 구조체는 도전성 물질을 포함하는 이미지 센서.
  8. 픽셀 영역 및 주변 회로 영역을 포함하는 기판;
    상기 기판 내에 배치되고, 상기 픽셀 영역에서 복수의 단위 픽셀들을 정의하는 제1 소자 분리막; 및
    상기 소자 분리막 상에 배치되되, 제1 방향으로 서로 인접한 단위 픽셀들 사이에서 상기 제1 방향과 교차하는 제2 방향으로 연장되는 제1 차단 구조체를 포함하되,
    상기 제1 차단 구조체는 도전성 물질을 포함하고,
    상기 주변 회로 영역은 주변 로직 회로를 포함하고,
    상기 단위 픽셀들 각각은:
    입사광에 상응하는 광 신호를 전기적 신호로 변환하는 광전 변환부; 및
    광전 변환된 상기 전기적 신호를 상기 주변 로직 회로로 출력하는 픽셀 회로를 포함하되,
    상기 전기적 신호가 출력되는 동안 상기 제1 차단 구조체에는 일정한 전압이 인가되는 이미지 센서.
  9. 삭제
  10. 제 8 항에 있어서,
    상기 기판 내에 배치되고, 상기 주변 회로 영역에서 서로 인접한 활성 영역들을 정의하는 제2 소자 분리막; 및
    상기 제2 소자 분리막 상에 배치되되, 상기 인접한 활성 영역들 사이에서 상기 활성 영역들을 가로지르는 방향으로 연장되는 제2 차단 구조체를 포함하되,
    상기 제2 차단 구조체는 도전성 물질을 포함하고,
    상기 주변 로직 회로는 상기 활성 영역들 상에 각각 배치되는 주변 회로 게이트를 포함하는 이미지 센서.
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