KR101024711B1 - 이미지 센서 및 이미지 센서의 제조 방법 - Google Patents

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Abstract

실시예에 따른 이미지 센서는 제1 기판에 형성된 리드아웃 회로(Readout Circuitry); 상기 리드아웃 회로와 전기적으로 연결된 하나 이상의 메탈 및 컨택 플러그를 포함하는 층간절연층; 제2 기판에 형성되어 상기 층간절연층에 접합되고, 제1 도전형 전도층, 제2 도전형 전도층을 포함하는 이미지감지부를 포함하고, 상기 층간절연층의 최상위 컨택 플러그는 최상위 메탈로부터 상기 제1 도전형 전도층 내부까지 형성된 것을 특징으로 한다.
실시예에 의하면, 도우너 기판의 포토다이오드와 메인 기판의 금속 구조물 사이의 컨택 구조를 개선함으로써 전류 전달 특성을 향상시킬 수 있다. 또한, 도우너 기판과 메인 기판 사이의 전류 전달 특성이 향상됨으로써 이미지 센서의 동작 신뢰성을 확보하고, 생산 수율을 증대시킬 수 있다.
이미지 센서, 수직 구조, 포토다이오드, 도우너 기판, 메인 기판

Description

이미지 센서 및 이미지 센서의 제조 방법{Image sensor and manufacturing method of image sensor}
실시예는 이미지 센서 및 이미지 센서의 제조 방법에 관한 것이다.
이미지센서(Image sensor)는 광학적 영상(optical image)을 전기적 신호로 변환시키는 반도체소자로서, 전하결합소자(Charge Coupled Device: CCD)와 씨모스(CMOS) 이미지센서(Image Sensor)(CIS)로 구분된다.
종래의 기술에서는 기판에 포토 다이오드(Photodiode)를 이온주입 방식으로 형성시킨다. 그런데, 칩사이즈(Chip Size) 증가 없이 픽셀(Pixel) 수 증가를 위한 목적으로 포토 다이오드의 사이즈가 점점 감소함에 따라 수광부 면적 축소로 이미지 특성(Image Quality)이 감소하는 경향을 보이고 있다.
또한, 포토 다이오드의 커패시턴스를 증가시켜 전자 생성율을 증가시키는 방법이 고려되고 있으나, 커패시턴스를 증가시키기 위하여 포토 다이오드의 공핍영역을 확장하는데 한계가 있으며, 포토 다이오드의 후속 공정(back end process)에 의하여 형성되는 구조물에 의하여 광개구율이 저하된다.
이를 극복하기 위한 대안 중 하나로 포토 다이오드를 비정질 실리콘(amorphous Si)으로 증착하거나, 웨이퍼 대 웨이퍼 본딩(Wafer-to-Wafer Bonding) 등의 방법으로 리드아웃 회로(Readout Circuitry)는 실리콘 기판(Si Substrate)(메인 기판)에 형성시키고, 포토 다이오드는 리드아웃 회로 상부의 다른 기판(도우너 기판)에 형성시키는 구조(참고로, "3차원 이미지센서", "PD-up CIS" 라고 지칭됨)가 시도되고 있다.
이러한 구조는, 도우너 기판의 포토 다이오드 영역에 p+ 영역, n- 영역, n+ 영역을 순서대로 형성하고, 도우너 기판과 메인 기판을 접합시킴으로써 이루어진다.
이러한 구조에 의하면 광개구율을 향상시킬 수 있고, 포토 다이오드의 공핍영역(p-- 영역)이 확장됨에 따라 큰 수치의 커패시턴스를 구현함으로써 높은 전자 생성율을 얻을 수 있는 장점을 갖는다.
그러나, 도우너(doner) 기판과 메인 기판을 결합하는 과정에서 결함이 발생될 수 있으며, 가령 도우너 기판의 포토 다이오드와 메탈을 연결시키는 컨택 플러그, 실리콘 기판 등의 구성부 사이에 접촉이 불량하거나 절연성이 저하되는 등의 결함이 발생될 수 있다.
이러한 경우, 약 105 Ω 내지 108Ω 정도의 높은 저항 성분으로 인하여 도우너 기판의 포토 다이오드에서 발생된 전류가 메인 기판의 리드아웃 회로로 원활하게 전달되지 못하므로 이미지 센서의 동작 신뢰성을 확보하는데 큰 제약이 된다.
실시예는 수직 구조의 3차원 이미지 센서에 관한 것으로서, 도우너 기판과 메인 기판을 결합함에 있어서 전기적인 접속이 안정적으로 이루어지도록 하는 이미지 센서 및 이미지 센서의 제조 방법을 제공한다.
실시예에 따른 이미지 센서는 제1 기판에 형성된 리드아웃 회로(Readout Circuitry); 상기 리드아웃 회로와 전기적으로 연결된 하나 이상의 메탈 및 컨택 플러그를 포함하는 층간절연층; 제2 기판에 형성되어 상기 층간절연층에 접합되고, 제1 도전형 전도층, 제2 도전형 전도층을 포함하는 이미지감지부를 포함하고, 상기 층간절연층의 최상위 컨택 플러그는 최상위 메탈로부터 상기 제1 도전형 전도층 내부까지 형성된 것을 특징으로 한다.
실시예에 따른 이미지 센서의 제조 방법은 제1 기판에 리드아웃 회로(Readout Circuitry)를 형성하는 단계; 상기 리드아웃 회로와 전기적으로 연결된 하나 이상의 메탈 및 컨택 플러그를 포함하는 층간절연층을 형성하는 단계; 제1 도전형 전도층, 제2 도전형 전도층을 포함하는 이미지감지부가 형성된 제2 기판을 상기 제1 도전형 전도층을 밑으로 하여 상기 층간절연층 위에 접합시키는 단계; 상기 층간절연층의 최상위 메탈로부터 상기 제1 도전형 전도층 내부까지 최상위 컨택 플러그를 형성하는 단계를 포함한다.
실시예에 의하면, 다음과 같은 효과가 있다.
첫째, 도우너 기판의 포토 다이오드와 메인 기판의 금속 구조물 사이의 컨택 구조를 개선함으로써 전류 전달 특성을 향상시킬 수 있다.
둘째, 도우너 기판과 메인 기판 사이의 전류 전달 특성이 향상됨으로써 이미지 센서의 동작 신뢰성을 확보화고, 생산 수율을 증대시킬 수 있다.
셋째, 트랜스터 트랜지스터(Tx) 양단의 소스/드레인 간에 전압차(Potential Difference)가 발생되도록 함으로써 포토차지(Photo Charge)의 완전한 덤핑(Fully Dumping)이 가능해질 수 있다.
넷째, 포토 다이오드와 리드아웃 회로 사이에 전하 연결영역을 형성하여 포토차지(Photo Charge)의 원할한 이동통로를 만들어 줌으로써 암전류소스를 최소화하고, 새츄레이션(Saturation) 및 감도의 하락을 방지할 수 있다.
첨부된 도면을 참조하여 실시예에 따른 이미지 센서 및 이미지 센서의 제조 방법에 대하여 상세히 설명한다.
이하, 실시예를 설명함에 있어, 관련된 공지 기능 또는 구성에 대한 구체적인 설명은 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되므로 본 발명의 기술적 사상과 직접적인 관련이 있는 핵심적인 구성부만을 언급하기로 한다.
본 발명에 따른 실시 예의 설명에 있어서, 각 층(막), 영역, 패턴 또는 구조물들이 기판, 각 층(막), 영역, 패드 또는 패턴들의 "상/위(on)"에 또는 "아래(under)"에 형성되는 것으로 기재되는 경우에 있어, "상/위(on)"와 " 아래(under)"는 "직접(directly)" 또는 "다른 층을 개재하여 (indirectly)" 형성되는 것을 모두 포함한다. 또한 각 층의 상/위 또는 아래에 대한 기준은 도면을 기준으로 설명한다.
도 1은 제1 실시예에 따른 이미지 센서의 구조를 도시한 측단면도이다.
실시예는 씨모스 이미지 센서를 예로 들었으나, 본 발명은 이에 한정되는 것이 아니며, 포토 다이오드가 필요한 이미지 센서에 적용가능하다.
이하, 실시예를 설명함에 있어서 사용되는 도핑 기호는 다음의 표와 같다.
도핑 기호 n++/p++ n+/p+ n0/p0 n-/p- n--/p--
도핑 레벨L(개수/cm3) L＞119 119≥L＞118 L=118 118＞L≥117 L＜117
제1 실시예에 따른 이미지 센서는 제1 기판(100)에 형성된 리드아웃 회로(Readout Circuitry)(120); 상기 리드아웃 회로(120)와 전기적으로 연결되어 상기 제1 기판(100)에 형성된 전기접합영역(140); 및 상기 전기접합영역(140)과 전기적으로 연결되어 형성된 배선(150); 및 상기 배선(150) 상에 형성된 이미지감지부(Image Sensing Device)(210);를 포함하는 것을 특징으로 한다.
상기 이미지감지부(210)는 포토다이오드(210)일 수 있으나 이에 한정되는 것이 아니고 포토게이트, 포토다이오드와 포토게이트의 결합형태 등이 될 수 있다. 한편, 제1 실시예는 포토다이오드(210)가 결정형 반도체층에 형성된 예를 들고 있으나 이에 한정되는 것이 아니며 비정질 반도체층에 형성된 것을 포함한다.
도 1의 도면 부호 중 미설명 도면 부호는 이하 제조방법에서 설명하기로 한다. 이하, 도 2 내지 도 13을 참조하여 제1 실시예에 따른 이미지 센서의 제조 방법을 설명한다.
도 2는 제1 실시예에 따른 층간절연층(160)이 형성된 후의 이미지 센서의 구조를 도시한 측단면도이다.
우선, 도 2와 같이 배선(150)과 리드아웃 회로(Circuitry)(120)가 형성된 제1 기판(100)(메인 기판)을 준비한다. 예를 들어, 제2 도전형 제1 기판(100)에 소자분리막(110)을 형성하여 액티브 영역을 정의하고, 상기 액티브 영역에 트랜지스터를 포함하는 리드아웃 회로(120)를 형성한다. 예를 들어, 리드아웃 회로(120)는 트랜스퍼 트랜지스터(Tx)(121), 리셋 트랜지스터(Rx)(123), 드라이브 트랜지스터(Dx)(125), 실렉트 랜지스터(Sx)(127)를 포함하여 형성할 수 있다. 이후, 플로팅디퓨젼영역(FD)(131), 상기 각 트랜지스터에 대한 소스/드레인영역(133, 135, 137)을 포함하는 이온주입영역(130)을 형성할 수 있다. 또한, 제1 실시예에 의하면 노이즈 제거 회로(미도시)를 추가하여 감도를 향상시킬 수 있다.
상기 제1 기판(100)에 리드아웃 회로(120)를 형성하는 단계는 상기 제1 기판(100)에 전기접합영역(140)을 형성하는 단계 및 상기 전기접합영역(140) 상부에 상기 배선(150)과 연결되는 제1 도전형 연결영역(147)을 형성하는 단계를 포함할 수 있다.
예를 들어, 상기 전기접합영역(140)은 PN 졍션(junction)(140) 일 수 있으나 이에 한정되는 것은 아니다. 예를 들어, 상기 전기접합영역(140)은 제2 도전형 웰(141) 또는 제2 도전형 에피층 상에 형성된 제1 도전형 이온주입층(143), 상기 제1 도전형 이온주입층(143) 상에 형성된 제2 도전형 이온주입층(145)을 포함할 수 있다. 예를 들어, 상기 PN 졍션(junction)(140)은 도 2와 같이 P0(145)/N-(143)/P-(141) Junction 일 수 있으나 이에 한정되는 것은 아니다. 상기 제1 기판(100)은 제2 도전형으로 도전되어 있을 수 있으나 이에 한정되는 것은 아니다.
제1 실시예에 의하면 트랜스터 트랜지스터(Tx) 양단의 소스/드레인 간에 전압차(Potential Difference)가 있도록 소자 설계하여 포토차지(Photo Charge)의 완전한 덤핑(Fully Dumping)이 가능해질 수 있다. 이에 따라, 포토다이오드에서 발생한 포토차지(Photo Charge)가 플로팅디퓨젼 영역으로 덤핑됨에 따라 출력이미지 감도를 높일 수 있다.
즉, 제1 실시예는 도 2와 같이 리드아웃 회로(120)가 형성된 제1 기판(100)에 전기접합영역(140)을 형성시킴으로써 트랜스터 트랜지스터(Tx)(121) 양단의 소스/드레인 간에 전압차가 있도록 하여 포토차지의 완전한 덤핑이 가능해질 수 있다.
이하, 제1 실시예의 포토차지의 덤핑구조에 대해서 구체적으로 설명한다.
제1 실시예에서 N+ 졍션인 플로팅디퓨젼(FD)(131) 노드(Node)와 달리, 전기접합영역(140)인 P/N/P 졍션(140)은 인가전압이 모두 전달되지 않고 일정 전압에서 핀치오프(Pinch-off) 된다. 이 전압을 피닝볼티지(Pinning Voltage)이라 부르며 피닝볼티지(Pinning Voltage)는 P0(145) 및 N-(143) 도핑(Doping) 농도에 의존한다.
구체적으로, 포토다이오드(210)에서 생성된 전자는 PNP 졍션(140)으로 이동하게 되며 트랜스퍼 트랜지스터(Tx)(121) 온(On)시, FD(131) 노드로 전달되어 전압으로 변환된다.
P0/N-/P- 졍션(140)의 최대 전압값은 피닝볼티지가 되고 FD(131) Node 최대 전압값은 Vdd-Rx Vth이 되므로, Tx(131) 양단간 전위차로 인해 차지쉐어링(Charge Sharing) 없이 칩(Chip) 상부의 포토다이오드(210)에서 발생한 전자가 FD(131) Node로 완전히 덤핑(Dumping) 될 수 있다.
즉, 제1 실시예에서 제1 기판(100)인 실리콘 서브(Si-Sub)에 N+/Pwell Junction이 아닌 P0/N-/Pwell Junction을 형성시킨 이유는 4-Tr APS Reset 동작시 P0/N-/Pwell Junction에서 N-(143)에 + 전압이 인가되고 P0(145) 및 Pwell(141)에는 Ground 전압이 인가되므로 일정전압 이상에서는 P0/N-/Pwell Double Junction이 BJT 구조에서와 같이 Pinch-Off 발생하게 된다. 이를 Pinning Voltage라고 부른다. 따라서 Tx(121) 양단의 Source/Drain에 전압차가 발생하게 되어 Tx On/Off 동작 시 Charge Sharing 현상을 방지할 수 있다.
따라서 종래기술과 같이 단순히 포토다이오드가 N+ Junction으로 연결된 경우와 달리, 제1 실시예에 의하면 새츄레이션(Saturation) 저하 및 감도 하락 등의 문제를 피할 수 있다.
다음으로, 포토다이오드와 리드아웃서킷 사이에 제1 도전형 연결영역(147)을 형성하여 포토차지(Photo Charge)의 원할한 이동통로를 만들어 줌으로써 암전류소스를 최소화하고, 새츄레이션(Saturation) 저하 및 감도의 하락을 방지할 수 있다.
이를 위해, 제1 실시예는 P0/N-/P- 졍션(140)의 표면에 오미컨택(Ohmic Contact)을 위한 제1 도전형 연결영역(147)을 형성할 수 있다. 상기 N+ 영역(147)은 상기 P0(145)를 관통하여 N-(143)에 접촉하도록 형성할 수 있다.
한편, 이러한 제1 도전형 연결영역(147)이 리키지 소스(Leakage Source)가 되는 것을 최소화하기 위해 제1 도전형 연결영역(147)의 폭을 최소화할 수 있다. 이를 위해, 제1 메탈컨택(151a) 에치(Etch) 후 플러그 임플란트(Plug Implant)를 진행할 수 있으나 이에 한정되는 것은 아니다. 예를 들어, 다른 예로 이온주입패턴(미도시)을 형성하고 이를 이온주입마스크로 하여 제1 도전형 연결영역(147)을 형성할 수도 있다.
즉, 제1 실시예와 같이 컨택(Contact) 형성 부에만 국부적으로 N+ Doping을 한 이유는 다크시그널(Dark Signal)을 최소화하면서 오믹컨택(Ohmic Contact) 형성을 원활히 해 주기 위함이다. 종래기술과 같이, Tx Source 부 전체를 N+ Doping 할 경우 기판표면 댕글링본드(Si Surface Dangling Bond)에 의해 Dark Signal이 증가할 수 있다.
그 다음으로, 상기 제1 기판(100) 상에 층간절연층(160)을 형성하고, 배선(150)을 형성할 수 있다. 상기 배선(150)은 제1 메탈컨택(151a), 제1 메탈(151), 제2 메탈(152), 제3 메탈(153)을 포함할 수 있으나 이에 한정되는 것은 아니다.
도 3은 제1 실시예에 따른 결정형 반도체층(210a)이 형성된 후의 이미지 센서의 구조를 도시한 측단면도이다.
다음으로, 도 3과 같이 제2 기판(200)(도우너 기판) 상에 결정형 반도체층(crystalline semiconductor layer)(210a)을 형성한다. 제1 실시예는 상기 포토다이오드(210)가 결정형 반도체층(crystalline semiconductor layer)에 형성된 예이다. 이로써, 제1 실시예에 의하면 이미지감지부가 리드아웃 회로의 상측에 위치하는 3차원 이미지센서를 채용하여 필팩터를 높이면서, 이미지감지부를 결정형 반도체층 내에 형성함으로써 이미지감지부 내의 디펙트를 방지할 수 있다.
예를 들어, 상기 제2 기판(200) 상에 에패택시얼에 의해 결정형 반도체층(210a)을 형성한다. 이후, 제2 기판(200)과 결정형 반도체층(210a)의 경계에 수소이온을 주입하여 수소이온 주입층(207a)을 형성한다. 상기 수소이온의 주입은 포토다이오드(210) 형성을 위한 이온주입 후에 진행될 수도 있다.
도 4는 제1 실시예에 따른 포토 다이오드(210)가 형성된 후의 이미지 센서의 구조를 도시한 측단면도이다.
다음으로, 도 4와 같이 결정형 반도체층(210a)에 이온주입에 의해 포토다이오드(210)를 형성한다. 예를 들어, 상기 결정형 반도체층(210a) 하부에 그라운드로 사용될 제2 도전형 전도층(216)을 형성한다. 예를 들어, 상기 결정형 반도체층(210a) 하부에 마스크 없이 블랭킷으로 제2 기판(200) 전면에 이온주입하여 고농도 P형 전도층(216)을 형성할 수 있다.
이후, 상기 제2 도전형 전도층(216) 상에 수광부로 사용될 제1 도전형 전도층(214)을 형성한다. 예를 들어, 상기 제2 도전형 전도층(216)의 상에 마스크 없이 블랭킷으로 제2 기판(200) 전면에 이온주입하여 저농도 N형 전도층(214)을 형성할 수 있다.
이후, 제1 실시예는 상기 제1 도전형 전도층(214) 상에 고농도 제1 도전형 전도층(212)을 형성하는 단계를 더 포함할 수 있다. 예를 들어, 상기 제1 도전형 전도층(214)의 상에 마스크 없이 블랭킷으로 제2 기판(200) 전면에 이온주입하여 고농도 N+형 전도층(212)을 더 형성함으로써 오믹컨택에 기여할 수 있다.
도 5는 제1 실시예에 따른 제1 기판(100)과 제2 기판(200)이 결합된 후의 이미지 센서의 구조를 도시한 측단면도이다.
다음으로, 도 5와 같이 상기 포토다이오드(210)와 상기 층간절연층(160)이 접촉하도록 상기 제1 기판(100) 위에 상기 제2 기판(200)을 뒤집어서 본딩(bonding)한다. 상기 제1 기판(100)과 제2 기판(200)을 본딩하기 전에 플라즈마에 의한 액티베이션에 의해 본딩되는 면의 표면에너지를 높임으로써 본딩을 진행할 수 있다. 한편, 본딩력을 향상시키기 위해 본딩계면에 절연층, 금속층 등을 개재하여 본딩을 진행할 수 있다.
도 6은 제1 실시예에 따른 제2 기판(200)의 일부가 제거된 후의 이미지 센서의 구조를 도시한 측단면도이다.
이후, 도 6과 같이 제2 기판(200)에 열처리를 통해 수소이온 주입층(207a)이 수소기체층(미도시)으로 변하게 할 수 있다. 이후, 수소기체층을 기준으로 포토다이오드(210)을 남기고 제2 기판(200)의 일부를 블레이드 등을 이용하여 제거하여 포토다이오드(210)가 노출되도록 한다.
다음, 상기 포토다이오드(210)를 픽셀별로 분리하는 트랜치를 형성하고, 트랜치를 절연층으로 채움으로써 PTI(Pixel Trench Isolation)를 형성할 수 있다. 다음으로, 상부전극(미도시), 컬러필터(미도시) 등의 공정을 진행할 수 있다.
이하, 도 7 내지 도 13을 참조하여 최상위 메탈인 상기 제3 메탈(153)과 상기 포토 다이오드(210)를 전기적으로 연결시키는 방법에 대하여 설명한다.
도 7 내지 도 13은 도 6의 "A" 영역을 확대도시한 도면이다.
도 7은 제1 실시예에 따른 제1 포토레지스트 패턴(300)이 형성된 후의 이미지 센서의 형태를 도시한 측단면도이다.
상기 제1 기판(100)과 상기 제2 기판(200)이 본딩된 후, 상기 제3 메탈(153)의 상측을 개방시키는 제1 포토레지스트 패턴(300)을 상기 제2 도전형 전도층(216) 위에 형성하고, 식각 공정을 진행하여 제1 트랜치(T1)를 형성한다.
상기 제1 트랜치(T1)는 상기 제2 도전형 전도층(216)의 깊이 또는 상기 제2 도전형 전도층(216) 내지 상기 제1 도전형 전도층(214)의 일부 깊이까지 형성될 수 있다. 이후, 상기 제1 포토레지스트 패턴(300)은 제거된다.
도 8은 제1 실시예에 따른 제2 포토레지스트 패턴(310)이 형성된 후의 이미지 센서의 형태를 도시한 측단면도이고, 도 9는 제1 실시예에 따른 제2 트랜치(T2)가 형성된 후의 이미지 센서의 형태를 도시한 측단면도이다.
이어서, 상기 제1 트랜치(T1)보다 넓은 영역을 개방시키는 제2 포토레지스트 패턴(310)을 상기 제2 도전형 전도층(216) 위에 형성하고, 식각 공정을 진행하여 제2 트랜치(T2)를 형성한다.
상기 제2 트랜치(T2)는 상기 제1 도전형 전도층(214)의 깊이까지 형성되고, 상기 제1 트랜치(T1)보다 깊고 넓게 형성된다. 이후, 상기 제2 포토레지스트 패턴(310)은 제거된다.
도 10은 제1 실시예에 따른 제3 포토레지스트 패턴(320)이 형성된 후의 이미지 센서의 형태를 도시한 측단면도이고, 도 11은 제1 실시예에 따른 제3 트랜치(T3)가 형성된 후의 이미지 센서의 형태를 도시한 측단면도이다.
상기 제2 트랜치(T2)가 형성되면, 상기 제2 트랜치(T2)보다 넓은 영역을 개방시키는 제3 포토레지스트 패턴(320)을 상기 제2 도전형 전도층(216) 위에 형성하고, 식각 공정을 진행하여 제3 트랜치(T3)를 형성한다.
상기 제3 트랜치(T3)는 상기 제3 메탈(153)까지 형성되어 상기 제3 메탈(153)을 노출시키고, 상기 제2 트랜치(T2)보다 깊고 넓게 형성된다. 이후, 상기 제3 포토레지스트 패턴(320)은 제거된다.
도 12는 제1 실시예에 따른 컨택 플러그(154a)가 형성된 후의 이미지 센서의 형태를 도시한 측단면도이다.
이어서, 상기 제3 트랜치(T3)를 매립하도록 하여 상기 제2 도전형 전도층(216) 위에 금속층, 가령 텅스텐층을 적층하고, 평탄화 공정을 진행하여 도 12와 같이 상기 제3 메탈(153)과 통전되는 컨택 플러그(154a)를 형성한다.
상기 컨택 플러그(154a)는 상기 포토 다이오드(210)에서 생성된 전자를 제1 기판(100)의 상기 리드아웃 회로(120)로 전달하며, 따라서 상기 제2 도전형 전도층(216)과는 전기적으로 분리되어야 한다.
도 13은 제1 실시예에 따른 제4 포토레지스트 패턴(330)이 형성된 후의 이미지 센서의 형태를 도시한 측단면도이다.
이후, 상기 제2 도전형 전도층(216)에 상기 제3 트랜치(T3) 영역을 개방시키는 제4 포토레지스트 패턴(330)을 형성하고, 식각 공정을 진행하여 상기 컨택 플러그(154a)의 상측 일부를 제거시킨다.
이때, 상기 컨택 플러그(154a) 상에 형성되는 제4 트랜치(T4)는 상기 제2 도전형 전도층(216)의 깊이를 가진다. 이후 상기 제4 포토레지스트 패턴(330)은 제거된다.
다음으로, 상기 제4 트랜치(T4)를 매립하도록 하여 상기 제2 도전형 전도층(216) 위에 절연층을 형성하고, 상기 제2 도전형 전도층(216)의 표면이 노출되도록 상기 절연층을 평탄화한다.
상기 평탄화 공정은, 가령 CMP(Chemical Mechanical Polishing)와 같은 공정을 통하여 진행될 수 있다.
이와 같은 공정을 통하여, 도 1에 도시된 것과 같이, 상기 제1 도전형 전도층(214)으로부터 상기 제3 메탈(153)을 연결시키는 상기 컨택 플러그(154a)가 형성되고, 상기 컨택 플러그(154a) 위의 상기 제2 도전형 전도층(216)의 상기 제4 트랜치(T4)에는 절연층(218)이 형성될 수 있다.
제1 실시예에서, 상기 컨택 플러그(154a)를 형성하기 위한 식각 공정을 3회로 나누어 실시하는 것은, 상기 제1 트랜치(T1) 내지 상기 제3 트랜치(T4)의 크기가 점차 커지도록 하여 상기 포토 다이오드(210) 상의 식각 프로파일을 좋게 하기 위함이다.
또한, 종래와 같이 상기 제1 기판(100)과 상기 제2 기판(200)을 접합시켜 상기 고농도 제1 도전형 전도층(212)과 상기 제3 메탈(153)을 전기적으로 접속시키는 방식과는 달리, 제1 실시예에 의하면 기판의 접합 후 별도의 컨택 플러그 공정을 진행하므로 기판의 접합 과정에서 발생될 수 있는 결함을 원천적으로 제거할 수 있다.
따라서, 상기 포토 다이오드(210)(제2 기판)와 상기 리드아웃 회로(120)(제1 기판) 사이의 전류 전달 특성을 향상시킬 수 있고, 이미지 센서의 동작 신뢰성을 향상시킬 수 있다.
이하, 제2 실시예에 따른 이미지 센서에 대하여 설명한다.
도 14는 제2 실시예에 따른 이미지 센서의 구조를 도시한 측단면도이다.
제2 실시예에 따른 이미지센서는 제1 기판(100)에 형성된 리드아웃 회로(Readout Circuitry)(120); 상기 리드아웃 회로(120)와 전기적으로 연결되어 상기 제1 기판(100)에 형성된 전기접합영역(140); 및 상기 전기접합영역(140)과 전기적으로 연결되어 형성된 배선(150); 및 상기 배선(150) 상에 형성된 이미지감지부(Image Sensing Device)(210);를 포함하는 것을 특징으로 한다.
제2 실시예는 상기 제1 실시예의 기술적인 특징을 채용할 수 있다.
이하, 제2 실시예에 따른 이미지 센서를 설명함에 있어서, 제1 실시예와 반복되는 설명은 생략하기로 한다.
제2 실시예는 제1 실시예와 달리 전기접합영역(140)의 일측에 제1 도전형 연결영역(148)이 형성된 점이 상이하다.
제1 실시예에 의하면 P0/N-/P- Junction(140)에 Ohmic Contact을 위한 N+ 연결영역(147)을 형성할 수 있는데, 이때 N+ 연결영역(147) 및 M1C Contact(151a) 형성공정은 리키지소스(Leakage Source)가 될 수 있다. 왜냐하면, P0/N-/P- Junction(140)에 Reverse Bias가 인가된 채로 동작하므로 기판 표면(Si Surface)에 전기장(EF)이 발생할 수 있다. 이러한 전기장 내부에서 Contact 형성 공정 중에 발생하는 결정결함은 리키지소스가 된다.
또한, N+ 연결영역(147)을 P0/N-/P- Junction(140) 표면에 형성시킬 경우 N+/P0 Junction(147/145)에 의한 E-Field가 추가되므로 이 역시 Leakage Source가 될 수 있다.
따라서, 제2 실시예는 P0 층으로 도핑(Doping)되지 않고 N+ 연결영역(148)으로 이루어진 Active 영역에 제1 컨택플러그(151a)를 형성하고, 이를 N- Junction(143)과 연결시키는 Layout을 제시한다.
제2 실시예에 의하면 Si 표면의 E-Field가 발생하지 않게 되고 이는 3차원 집적(3-D Integrated) CIS의 암전류(Dark Current) 감소에 기여할 수 있다.
이때, 제1 실시예에 따른 상기 제2 기판(200)의 포토 다이오드(210), 상기 컨택 플러그(154a), 상기 절연층(218)의 구조 및 제작 방법이 동일하게 적용될 수 있음은 물론이다.
도 15는 제3 실시예에 따른 이미지 센서의 구조를 도시한 측단면도이다.
제3 실시예에 따른 이미지센서는 제1 기판(100)에 형성된 리드아웃 회로(Readout Circuitry)(120); 상기 리드아웃 회로(120)와 전기적으로 연결되어 상기 제1 기판(100)에 형성된 전기접합영역(140); 및 상기 전기접합영역(140)과 전기적으로 연결되어 형성된 배선(150); 및 상기 배선(150) 상에 형성된 이미지감지부(Image Sensing Device)(210);를 포함하는 것을 특징으로 한다.
제3 실시예는 상기 제1 실시예의 기술적인 특징을 채용할 수 있다.
이하, 제3 실시예에 따른 이미지 센서를 설명함에 있어서, 제1 실시예 및 제2 실시예와 반복되는 설명은 생략하기로 한다.
제3 실시예에서 상기 제1 기판(100)에 리드아웃회로(120)를 형성하는 단계를 좀 더 구체적으로 설명한다.
우선, 상기 제1 기판(100)에 제1 트랜지스터(121a)와 제2 트랜지스터(121b)를 형성한다. 예를 들어, 상기 제1 트랜지스터(121a)와 제2 트랜지스터(121b)는 각각 제1 트랜스퍼 트랜지스터(121), 제2 트랜스퍼 트랜지스터(121b)일 수 있으나 이에 한정되는 것은 아니다. 상기 제1 트랜지스터(121a)와 상기 제2 트랜지스터(121b)는 동시 또는 순차적으로 형성될 수 있다.
이후, 상기 제1 트랜지스터(121a)와 상기 제2 트랜지스터(121b) 사이에 전기접합영역(140)을 형성한다. 예를 들어, 상기 전기접합영역(140)은 PN 졍션(junction)(140) 일 수 있으나 이에 한정되는 것은 아니다.
예를 들어, 실시예의 PN 졍션(junction)(140)은 제2 도전형 에피(또는 웰)(141) 상에 형성된 제1 도전형 이온주입층(143), 상기 제1 도전형 이온주입층(143) 상에 형성된 제2 도전형 이온주입층(145)을 포함할 수 있다.
예를 들어, 상기 PN 졍션(junction)(140)은 도 2와 같이 P0(145)/N-(143)/P-(141) Junction 일 수 있으나 이에 한정되는 것은 아니다.
이후, 상기 제2 트랜지스터(121b)의 일측에 상기 배선(150)과 연결되는 고농도 제1 도전형 연결영역(131b)을 형성한다. 상기 고농도 제1 도전형 연결영역(131b)은 고농도 N+ 이온주입영역(N+ Junction)으로서 제2 플로팅디퓨젼영역(FD 2)(131b) 역할을 할 수 있으나 이에 한정되는 것은 아니다.
실시예에서의 리드아웃 서킷부(Readout Circuit)는 칩(Chip) 상부의 포토다이오드(Photodiode)에서 생성된 전자를 회로가 형성된 기판(Si Sub)의 N+ Junction(131b)으로 이동시키기 위한 부분과 N+ Junction(131b)의 전자를 다시 N- Junction(143) 으로 이동시켜 4Tr Operation이 가능할 수 있다.
제3 실시예에서 도 15와 같이 P0/N-/P- Junction(140)과 N+ Junction(131b)을 분리하여 형성시킨 이유는 다음과 같다.
예를 들어, P0/N-/P-Epi(140)의 P/N/P Junction(140)에 N+ Doping 및 Contact을 형성시키게 되면 N+ Layer(131b) 및 컨택에치(Contact Etch) 대미지(Damage)에 의해 암전류(Dark Current)가 발생하게 되므로 이를 방지하고자 컨택 형성부인 N+ Junction(131b)을 P/N/P junction(140) 부와 분리시켰다.
즉, P/N/P junction(140)의 표면(surface)에 N+ Doping 및 Contact Etch가 진행되면 리키지소스(Leakage Source)가 되므로 이를 방지하고자 N+/P-Epi Junction(131b)에 컨택(Contact)을 형성시킨 것이다.
시그널 리드아웃(Signal Readout) 시에는 제2 트랜지스터(Tx 2)(121b)의 게이트(Gate)가 On되므로 Chip 상부의 포토다이오드(Photodiode)(210)에서 생성된 전자가 P0/N-/P-Epi Junction부(140)를 거쳐 제1 플로팅디퓨젼영역(FD 1)(131a) Node로 이동되므로 CDS(Correlated Double Sampling)이 가능하게 된다.
이때, 제1 실시예에 따른 상기 제2 기판(200)의 포토 다이오드(210), 상기 컨택 플러그(154a), 상기 절연층(218)의 구조 및 제작 방법이 동일하게 적용될 수 있음은 물론이다.
이상에서 본 발명에 대하여 그 바람직한 실시예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 발명의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 본 발명의 실시예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
도 1은 제1 실시예에 따른 이미지 센서의 구조를 도시한 측단면도.
도 2는 제1 실시예에 따른 층간절연층이 형성된 후의 이미지 센서의 구조를 도시한 측단면도.
도 3은 제1 실시예에 따른 결정형 반도체층이 형성된 후의 이미지 센서의 구조를 도시한 측단면도.
도 4는 제1 실시예에 따른 포토 다이오드가 형성된 후의 이미지 센서의 구조를 도시한 측단면도.
도 5는 제1 실시예에 따른 제1 기판과 제2 기판이 결합된 후의 이미지 센서의 구조를 도시한 측단면도.
도 6은 제1 실시예에 따른 제2 기판의 일부가 제거된 후의 이미지 센서의 구조를 도시한 측단면도.
도 7은 제1 실시예에 따른 제1 포토레지스트 패턴이 형성된 후의 이미지 센서의 형태를 도시한 측단면도.
도 8은 제1 실시예에 따른 제2 포토레지스트 패턴이 형성된 후의 이미지 센서의 형태를 도시한 측단면도.
도 9는 제1 실시예에 따른 제2 트랜치가 형성된 후의 이미지 센서의 형태를 도시한 측단면도.
도 10은 제1 실시예에 따른 제3 포토레지스트 패턴이 형성된 후의 이미지 센서의 형태를 도시한 측단면도.
도 11은 제1 실시예에 따른 제3 트랜치가 형성된 후의 이미지 센서의 형태를 도시한 측단면도.
도 12는 제1 실시예에 따른 컨택 플러그가 형성된 후의 이미지 센서의 형태를 도시한 측단면도.
도 13은 제1 실시예에 따른 제4 포토레지스트 패턴이 형성된 후의 이미지 센서의 형태를 도시한 측단면도.
도 14는 제2 실시예에 따른 이미지 센서의 구조를 도시한 측단면도.
도 15는 제3 실시예에 따른 이미지 센서의 구조를 도시한 측단면도.

Claims (20)

  1. 제1 기판에 형성된 리드아웃 회로(Readout Circuitry);
    상기 리드아웃 회로와 전기적으로 연결된 하나 이상의 메탈 및 컨택 플러그를 포함하는 층간절연층;
    제2 기판에 형성되어 상기 층간절연층에 접합되고, 제1 도전형 전도층, 상기 제1 도전형 전도층 위에 형성되는 제2 도전형 전도층을 포함하는 이미지감지부를 포함하고,
    상기 층간절연층의 최상위 컨택 플러그는 상기 최상위 메탈로부터 상기 층간절연층, 상기 제1 도전형 전도층을 관통하여 상기 제1 도전형 전도층의 표면까지 형성되고,
    상기 이미지감지부는 상기 최상위 컨택 플러그의 위의 상기 제2 도전형 전도층에 형성된 절연층을 포함하는 것을 특징으로 하는 이미지 센서.
  2. 제1항에 있어서,
    상기 리드아웃 회로와 상기 층간절연층의 최하위 컨택 플러그를 전기적으로 연결시키고, 상기 제1 기판에 형성된 전기접합영역을 더 포함하는 이미지 센서.
  3. 삭제
  4. 제1항에 있어서, 상기 이미지감지부는
    상기 제1 도전형 전도층 밑에 형성된 고농도 제1 도전형 전도층을 더 포함하는 것을 특징으로 하는 이미지 센서.
  5. 제2항에 있어서,
    상기 전기접합영역과 상기 층간절연층의 최하위 컨택 플러그와 연결된 제1 도전형 연결영역을 더 포함하는 것을 특징으로 하는 이미지 센서.
  6. 제2항에 있어서, 상기 전기접합영역은
    상기 제1 기판에 형성된 제1 도전형 이온주입영역; 및
    상기 제1 도전형 이온주입영역 상에 형성된 제2 도전형 이온주입영역을 포함하는 것을 특징으로 하는 이미지 센서.
  7. 제5항에 있어서, 상기 제1 도전형 연결영역은
    상기 전기접합영역 일측에 형성된 것을 특징으로 하는 이미지 센서.
  8. 제2항에 있어서,
    상기 제1 기판의 리드아웃회로는 상기 제1 기판에 형성된 제1 트랜지스터와 제2 트랜지스터를 포함하고,
    상기 전기접합영역은 상기 제1 트랜지스터와 상기 제2 트랜지스터 사이에 형 성된 전기접합영역인 것을 특징으로 하는 이미지 센서.
  9. 제8항에 있어서,
    상기 제2 트랜지스터의 일측에 상기 최하위 컨택 플러그와 연결되도록 형성된 제1 도전형 제2 연결영역을 더 포함하는 것을 특징으로 하는 이미지 센서.
  10. 제1 기판에 리드아웃 회로(Readout Circuitry)를 형성하는 단계;
    상기 리드아웃 회로와 전기적으로 연결된 하나 이상의 메탈 및 컨택 플러그를 포함하는 층간절연층을 형성하는 단계;
    제1 도전형 전도층, 제2 도전형 전도층을 포함하는 이미지감지부가 형성된 제2 기판을 상기 제1 도전형 전도층을 밑으로 하여 상기 층간절연층 위에 접합시키는 단계;
    상기 층간절연층의 최상위 메탈로부터 상기 제1 도전형 전도층 내부까지 최상위 컨택 플러그를 형성하는 단계를 포함하고,
    상기 최상위 컨택 플러그를 형성하는 단계는
    상기 제2 도전형 전도층으로부터 상기 최상위 메탈까지 트랜치를 형성하는 단계;
    상기 트랜치에 금속층을 매립하여 상기 최상위 컨택 플러그를 형성하는 단계;
    상기 제2 도전형 전도층 상의 트랜치에 형성된 금속층을 제거하는 단계;
    상기 금속층이 제거된 상기 제2 도전형 전도층 상의 트랜치에 절연물질을 매립하여 상기 제2 도전형 전도층 및 상기 최상위 컨택 플러그를 절연시키는 절연층을 형성하는 단계를 포함하는 것을 특징으로 하는 이미지 센서의 제조 방법.
  11. 제10항에 있어서, 상기 리드아웃 회로를 형성하는 단계는
    상기 층간절연층의 최하위 컨택 플러그 및 상기 리드아웃 회로를 전기적으로 연결시키는 전기접합영역을 상기 제1 기판에 형성시키는 단계를 더 포함하는 것을 특징으로 하는 이미지 센서의 제조 방법.
  12. 삭제
  13. 제10항에 있어서, 상기 트랜치를 형성하는 단계는
    다수의 식각 공정을 통하여 상이한 크기를 가지는 트랜치를 순차적으로 형성함으로써 상기 제2 도전형 전도층으로부터 상기 최상위 메탈까지 형성된 최종 트랜치를 형성하는 것을 특징으로 하는 이미지 센서의 제조 방법.
  14. 제10항에 있어서,
    상기 이미지감지부는 상기 제1 도전형 전도층 밑에 형성된 고농도 제1 도전형 전도층을 더 포함하고,
    상기 트랜치를 형성하는 단계는,
    상기 최상위 메탈에 대응되는 상기 제2 도전형 전도층 위에 개방영역을 가지는 제1 포토레지스트 패턴을 형성하고 식각 공정을 처리하여 상기 제2 도전형 전도층까지 제1 트랜치를 형성하는 단계;
    상기 제1 포토레지스트 패턴을 제거하는 단계;
    상기 제1 포토레지스트 패턴보다 넓은 개방영역을 가지는 제2 포토레지스트 패턴을 상기 제2 도전형 전도층 위에 형성하고, 식각 공정을 처리하여 상기 제1 도전형 전도층까지 제2 트랜치를 형성하는 단계;
    상기 제2 포토레지스트 패턴을 제거하는 단계;
    상기 제2 포토레지스트 패턴보다 넓은 개방영역을 가지는 제3 포토레지스트 패턴을 상기 제2 도전형 전도층 위에 형성하고, 식각 공정을 처리하여 상기 최상위 메탈까지 제3 트랜치를 형성하는 단계;
    상기 제3 포토레지스트 패턴을 제거하는 단계를 포함하는 것을 특징으로 하는 이미지 센서의 제조 방법.
  15. 제10항에 있어서, 상기 제2 도전형 전도층 상의 트랜치에 형성된 금속층을 제거하는 단계는
    상기 트랜치 영역을 개방시키는 제4 포토레지스트 패턴을 상기 제2 도전형 전도층 위에 형성하는 단계;
    식각 공정을 처리하여 상기 제2 도전형 전도층 상의 트랜지에 형성된 금속층을 제거하는 단계; 및
    상기 제4 포토레지스트 패턴을 제거하는 단계를 포함하는 것을 특징으로 하는 이미지 센서의 제조 방법.
  16. 제11항에 있어서, 상기 리드아웃 회로를 형성하는 단계는
    상기 전기접합영역과 상기 최하위 컨택 플러그와 연결된 제1 도전형 연결영역을 형성하는 단계를 더 포함하는 것을 특징으로 하는 이미지 센서의 제조 방법.
  17. 제11항에 있어서, 상기 전기접합영역을 형성하는 단계는
    상기 제1 기판에 제1 도전형 이온주입영역을 형성하는 단계; 및
    상기 제1 도전형 이온주입영역 상에 제2 도전형 이온주입영역을 형성하는 단계를 포함하는 것을 특징으로 하는 이미지센서의 제조방법.
  18. 제16항에 있어서, 상기 제1 도전형 연결영역은
    상기 전기접합영역 일측에 형성된 것을 특징으로 하는 이미지 센서의 제조 방법.
  19. 제11항에 있어서, 상기 제1 기판의 리드아웃 회로는 상기 제1 기판에 형성된 제1 트랜지스터와 제2 트랜지스터를 포함하고,
    상기 전기접합영역은 상기 제1 트랜지스터와 상기 제2 트랜지스터 사이에 형성된 것을 특징으로 하는 이미지 센서의 제조 방법.
  20. 제19항에 있어서,
    상기 제2 트랜지스터의 일측에 상기 최하위 컨택 플러그와 연결되도록 제1 도전형 제2 연결영역을 형성하는 단계를 더 포함하는 것을 특징으로 하는 이미지 센서의 제조 방법.
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KR20050117674A (ko) * 2004-06-11 2005-12-15 이상윤 3차원 구조의 영상센서와 그 제작방법
KR20060120260A (ko) * 2006-08-25 2006-11-24 에스.오.아이. 테크 실리콘 온 인슐레이터 테크놀로지스 광검출장치

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