JP4715203B2 - 光検出器回路 - Google Patents

Description

本発明は、光ダイオード検出器及び関連する読出回路を組み込んだ光検出器回路、及び、これら回路並びにこれら回路を組み込んだアレイを製造する方法に関する。

日中でも夜間状況でも動作する半導体画像化システム又はカメラに適する光検出器回路は、長い間の切実な要求である。こうした回路は、直射日光から薄暮に近いところに至るまでの照射放射線強度で画像化できるべきである、すなわち、その照射感度は、必ずしも単一動作モードである必要はないが、８デカードにわたるか又は可能な限りこの範囲の近くにまで達することが好ましい。その照射感度の同時ダイナミックレンジ、すなわち動作モードのいずれか１つにおける照射感度は、薄暮に近いところの画像化などのいくつかの用途については、２又は３デカードの感度で十分であるが、好ましくは、少なくとも４デカード、できる限り６デカードにすべきである。

別の重要な考察は、光検出器回路が、ピクセル回路のアレイを提供するための複製に適するかどうかである。このことは、回路が物理的に小さく、集積回路として実装可能であり、かつ同様の特性を生成するのに正確に再現可能か又は調整可能かそのいずれかの特性を有することを、回路に求めることになる。演算増幅器などのディスクリート部品は、個々のピクセル回路に組み込まれるには大きすぎる。

既存技術は、これらの目的を満足に達成できない。電荷結合素子（ＣＣＤ）のアレイからなる光検出器が知られており、この検出器は、検出器信号が通常より長く組み合わされる場合には、薄暮照射レベルに対する適度な感度を与えるものであるが、ＣＣＤカメラ画像は、照射の高放射強度のもとでは曇った状態になり、飽和状態（画像コントラストの損失）になる。さらに、こうした光検出器は、同時ダイナミックレンジが不十分（２又は３デカード）であり、結果として、日光と影の両方を同時に、すなわち同じ画像フレーム内で、画像特徴を解像することができなくなる。Ｐｒｏｃ ＳＰＩＥ ｐｐ．１９‐２９、Ｖｏｌ．２１７２の「Ｃｈａｒｇｅ Ｃｏｕｐｌｅｄ Ｄｅｖｉｃｅｓ ａｎｄ Ｓｏｌｉｄ Ｓｔａｔｅ Ｏｐｔｉｃａｌ Ｓｅｎｓｏｒｓ ＩＶ」において、Ｍｅｎｄｉｓ他は、１９９４年１月に、相補形金属酸化／シリコン・オン・シリコン基板（ＣＭＯＳ‐ｏｎ‐Ｓｉ）上のシリコンｐ‐ｎダイオードのアレイ形式検出器を備えたカメラを開示している。こうした検出器は、ＣＣＤと同様の性能で、特に同時ダイナミックレンジについての同様な制限をもつものであるが、それらは、同等の解像度のＣＣＤアレイに比べて電力低消費で動作させることを可能にする。

Ｐｒｏｃ Ａｄｖａｎｃｅｄ Ｆｏｃａｌ Ｐｌａｎｅ Ａｒｒａｙｓ ａｎｄ Ｅｌｅｃｔｒｏｎｉｃ Ｃａｍｅｒａｓ １９９６の「Ｒａｎｄｏｍ Ａｄｄｒｅｓｓａｂｌｅ Ａｃｔｉｖｅ Ｐｉｘｅｌ Ｉｍａｇｅ Ｓｅｎｓｏｒｓ」において、Ｄｉｒｅｉｃｋｘ他は、ダイナミックレンジ問題に取り組んだ光ダイオード検出器を備える対数ＣＭＯＳ画像化システムを開示している。これらは、薄暮から直射日光に至る画像化を可能にする６デカードまでの極めて高度の同時ダイナミックレンジを有する。残念なことに、それらは、熱雑音と、ピクセル回路要素（ＭＯＳＦＥＴ）の不整合から生じる不要なアーチファクトという特性を有し、薄暮よりはるかに暗いところでの画像化を達成するには厳しすぎる。この種のシステムのいくつかはまた、照射レベルに依存する帯域幅を有しており、そのため、照射の低放射強度での反応が遅い原因にもなっている。

アバランシェ光ダイオード（ＡＰＤ）検出器アレイは、画像化システムにおいて用いるために、Ｂｉｂｅｒ及びＰ．Ｓｅｉｔｚによって研究され、Ｃａｌｉｆｏｒｎｉａ １９９９年、ｐｐ．４０‐４９のｔｈｅ Ｐｒｏｃｅｅｄｉｎｇｓ ｏｆ ｔｈｅ ＩＳ＆Ｔ／ＳＰＩＥ Ｃｏｎｆｅｒｅｎｃｅ ｏｎ Ｓｅｎｓｏｒｓ、Ｃａｍｅｒａｓ ａｎｄ Ｓｙｓｔｅｍｓ ｆｏｒ Ｓｃｉｅｎｔｉｆｉｃ／Ｉｎｄｕｓｔｒｉａｌ Ａｐｐｌｉｃａｔｉｏｎｓに、報告されている。この文献には、Ｓｉ‐ＣＭＯＳ技術（注入又は拡散）を用いて生成され、かつサブガイガー・モードの動作にバイアスされたＡＰＤが開示されている。残念なことに、ＡＰＤを、許容できる解像度と画質とを提供するのに十分なほど小さくかつ均一にしたＡＰＤ検出器アレイを生成することは、困難であるということが見出された。

米国公開特許出願第２００２／００２４０５８Ａ１号には、光ダイオード検出器及び関連する読出ＣＭＯＳ回路を含む光検出器回路が開示されており、そこでは、光ダイオード検出器のアクティブ領域が少なくとも１つのエピタキシャル層によって形成され、かつ電界の均一性を高め、早すぎる絶縁破壊を阻止するために保護環を提供し、光ダイオード検出器の範囲を定める。エピタキシャル層を設けることは、低価格のＣＭＯＳ技術と相まって光ダイオード特性における多くの改善を提供する一方で、保護環が局所化された高電界範囲を減少させ、絶縁破壊特性を改善する。ＣＭＯＳ部品は、基板であり、その基板によって支持され絶縁されたＣＭＯＳ回路とすることができ、光ダイオード検出器は、電流増倍モードで動作可能となるようにし、かつ基板上にエピタキシャル層となるように析出された少なくとも１つの領域を含むことができる。光ダイオード検出器は、ＰＩＮ構造とするか、又は、基板に組み込まれた一方の導電型の第１領域と、エピタキシャル層によって構成される反対の導電型の第２領域とを含むアバランシェ光ダイオードとすることができる。

こうした光検出器回路における改善を提供することが、本発明の目的である。
本発明の１つの態様によると、光ダイオード検出器及び関連する読出回路を含む光検出器回路が提供され、該検出器回路は、読出回路を支持する１つの導電型の半導体ハンドル基板と、読出回路をハンドル基板から電気的に絶縁するハンドル基板上の絶縁層とを含み、光ダイオード検出器は、ハンドル基板に組み込まれたハンドル基板とは反対の導電型の第１アクティブ領域と、ハンドル基板に組み込まれた上記１つの導電型の第２アクティブ領域とを有するアバランシェ光ダイオードを含み、第１アクティブ領域と第２アクティブ領域との間のハンドル基板内にアクティブ電気光学接合を定めるようになっている。

読出回路は、好ましくは、基板上に、少なくとも１つのＭＯＳ部品、例えば、閾値以下の応答領域において動作させられて、対数応答を有するＣＭＯＳ処理部と互換性のあるＭＯＳＦＥＴトランジスタを含む。
こうした配置は、ＡＰＤが相対的に高い逆バイアス（１５‐３０Ｖ）で動作し、ＣＭＯＳ回路が低電圧（５Ｖ）で動作するという点で、ＡＰＤにＣＭＯＳ回路を組み合わせる問題を克服しており、かつ、この配置は、高バイアス電圧が隣接するＣＭＯＳトランジスタの動作に影響を与えないようにするものでなければならない。基板にドーピング井戸を形成することによって、必要とされる電気的隔離をバルク・シリコン・ウェハに形成することが可能であるが、この種の隔離は装置及び回路設計上の制限になる。対照的に、本発明は、（典型的には約６００μｍ厚）ハンドルウェハにＡＰＤを形成し、かつウェハ上に形成された（典型的に約５００ｎｍ厚）酸化物層の上面の（典型的に約３００ｎｍ厚）薄いシリコン層にＣＭＯＳ読出回路を形成することを提案するものであり、その結果、酸化物層によって、トランジスタとＡＰＤとは電気的に隔離される。

シリコン・オン・インシュレータ（ＳＯＩ）基板を用いることは、ＣＭＯＳ回路及びＡＰＤの特性が別個に最適化されることを可能にする。具体的には、ＣＭＯＳトランジスタの形状をより小さなものに仕上げ、消費電力を減少させ、及び／又は読出回路の複雑性及び機能性を増加させることができる。読出及び検出器装置のこの別個の最適化は、センサが標準のＣＭＯＳ形成プロセスを用いてバルク・シリコン・ウェハ上に十分な隔離を用いながら製造される場合には、可能ではない。

ＡＰＤは、キャリヤのアバランシェ増倍の機構によって、絶縁破壊電圧に近いバイアス電圧において、内部ゲインを提供する。このように、より大きい感度は、ＡＰＤを用いることによって、従来型光ダイオードに比べ低光度で得ることができる。従来型ＡＰＤにおいて、装置電流は、印加されたバイアスが絶縁破壊電圧に近づくときに、急激に増加する。この急なＩ‐Ｖ特性は、装置の特性又は印加されたバイアスにおける小さい変化が検出器に大きい変化の内部ゲインを発生させるため、アレイ・センサにとって好ましいものではない。このことは、センサ内に一定パターンの雑音を生ずるものとなる。

本発明の開発において、光ダイオード検出器に直列の抵抗を形成する少なくとも１つのエピタキシャル層が第１のアクティブ領域上に設けられ、光ダイオード検出器の電圧特性を制御し、すなわち、絶縁破壊特性をやわらげる。組み合わされた直列抵抗が、絶縁破壊に近くに電流を制限する。ＡＰＤのアバランシェ領域の上方に垂直方向に直列抵抗を集積することは、外部抵抗器を組み込むためのピクセル面積を増やす必要性を回避するものとなり、したがって、こうした多数の回路を組み込む光検出器アレイのためのチップ面積の有効な使用になる。

本発明の更なる態様によると、光ダイオード検出器及び関連する読出回路を含む光検出器回路が提供され、この検出器回路は、読出回路を支持し、かつ、それと電気的に絶縁された１つの導電型の半導体ハンドル基板を含み、光ダイオード検出器は、ハンドル基板に組み込まれハンドル基板とは反対の導電型の第１アクティブ領域と、ハンドル基板に組み込まれた上記１つの前記導電型の第２アクティブ領域とを含み、第１アクティブ領域と第２アクティブ領域とがダイオードを形成し、かつ、基板上にダイオードと直列の抵抗を与える少なくとも１つのエピタキシャル層を形成し、ダイオードの電流・電圧特性を制御する。

本発明の更なる態様によると、光ダイオード検出器及び関連する読出回路を含む光検出器回路が提供され、この検出器回路は、読出回路を支持し、かつ、それと電気的に絶縁された半導体基板を含み、光ダイオード検出器は、半導体基板の薄肉にされた部分に組み込まれたアクティブ領域を有し、半導体基板は、該半導体基板の裏面からの光が前記読出回路に入射するのを遮る遮光層を有する。

ＡＰＤがＳＯＩ基板のハンドルウェハ内に製造されると、光発生キャリヤを集めることができる材料の容積は、隔離のためにドーピング井戸が用いられる場合よりも、潜在的に大きくなる。しかしながら、光検出器回路が前側から照射される場合には、読出回路は、こうした回路上への入射光によるスプリアス電流の発生を防ぐために、不透明な遮光材によって被覆される必要がある。しかしながら、こうした遮光材は、光を吸収し、検出器の光電流に寄与するためのチップ面積を減少させ、それにより、センサの充填比が減少させられるため、不利である。他方で、センサが裏側から照射される場合には、ハンドルウェハ全体を照射することができ、充填比が増大する。この場合には、センサの前側にある読出回路は、依然として入射光から保護される必要があり、このことは、本発明の開発により、例えば基板内のケイ化タングステンで形成された埋設遮光層を設けることによって達成することができる。ハンドルウェハは、ウェハの典型的な開始厚みに比べ、厚みがはるかに薄くなるように裏側から薄肉にされる必要がある。

光検出器回路は、ＳＯＩ基板のハンドルウェハがシリコン以外の半導体を組み込んだものであれば、１μｍより大きい波長に応答するようにすることができる。例えば、基板は、ＳｉＧｅ合金を組み込み、星明り状況での検出に有利な短波長の赤外線領域における応答性を与えることができる。１μｍより大きい波長での応答は、いくつかの製品検査の用途及び目に安全な作業に役立つ。

本発明はまた、光ダイオード検出器及び関連する読出回路を組み込む光検出器回路を製造する方法を提供するものであり、この方法は、１つの導電型の半導体ハンドル基板上に電気的な絶縁層を形成する段階と、絶縁層の上面に読出回路を形成する段階と、絶縁層に窓を形成する段階と、ハンドル基板内にアバランシェ光ダイオードを定めるように、ハンドル基板とは反対の導電型のドーパントを第１アクティブ領域に注入し、上記１つの前記導電型のドーパントを第２アクティブ領域に注入することによって、窓内に光ダイオード検出器を形成してハンドル基板内にアバランシェ光ダイオードを定めるようにする段階とを含む。

本発明はさらに、光ダイオード検出器及び関連する読出回路を組み込む光検出器回路を製造する方法を提供するものであり、この方法は、半導体基板上に電気的な絶縁層を形成する段階と、絶縁層の上面に読出回路を形成する段階と、基板上に光ダイオード検出器を形成する段階と、半導体基板のうち光ダイオード検出器の近くを薄肉にする段階と、半導体基板に、該半導体基板の裏面からの光が前記読出回路に入射するのを遮る遮光層を形成する段階とを含む。

本発明をより完全に理解できるようにするために、本発明の実施形態が、添付図面を参照し、例として、ここで記載される。

図１及び２は、本発明による集積光検出器回路の第１実施形態に関し、この実施形態では、光ダイオード検出器がＡＰＤ検出器であり、関連する読出回路が、ＣＭＯＳ技術を用いて製造される。この種の他の集積光検出器回路は、米国特許出願第２００２／００２４０５８Ａ１号に記載されており、こうした構造を製造する方法において説明された基本構造に適用され得る可能性のある変形に関しては、これを参照すればよい。

図１及び２を参照すると、ＳｉＯ₂絶縁層１４が公知の方法で析出されるｐ‐シリコン・ハンドルウェハ１２を含むＡＰＤ検出器構造１０が示される。製造過程において、開口１６が、通常の光リソグラフィ及びエッチングによって、絶縁層１４を貫通して形成され、環状ｐ＋基板接点リング１８が、窓１６を開口した後にハンドルウェハ１２に注入される。ＡＰＤ自体は、ｐ領域２０と、図２の矢印３６で示す入射光が照射するｎ＋領域２２の注入よって形成され、ＡＰＤのアクティブ面積（すなわち、アバランシェ増倍の強電界領域）が、領域２０と２２との間の接合２４により定められる。

米国特許出願第２００２／００２４０５８Ａ１号に記載されているように、ＡＰＤ検出器構造１０の製造方法における様々な注入段階の後に、金属化層が施され、環状金属接点が適当な光リソグラフィ及びエッチング段階の適用によって形成され、これらの接点は、負端子を構成してｐ＋基板接点リング１８に接続される環状接点２６と、正端子を構成してＡＰＤのｎ＋領域２２に接続される環状金属接点２８と、ソース及びドレインの接点３０及び３２（図１には図示せず）とを含み、接点３０及び３２は、絶縁層１４の上面に形成されるＳｉ層３４内に組み込まれた関連するＣＭＯＳ読出回路の１つ又はそれ以上のＣＭＯＳ ＭＯＳＦＥＴ装置のソース及びドレインに接続される。

（ＣＭＯＳ読出回路を省略する）図１の平面図において、装置の構造がより明瞭に示されるように、ｎ＋領域２２のような特定領域があたかも透明であるかのように示され、ｐ領域２０のような下位にある領域を見せるようにしている。しかしながら、これらの領域は、完成装置において、通常、直接見得るものではないということが、理解されるであろう。

このＡＰＤ検出器構造１０において、基板接点リング１８を設けることは、ウェハの表側からのＡＰＤの負端子への局所的電気接触を保証するものである。絶縁層１４は、絶縁層１４の上面に組み込まれたＣＭＯＳ読出回路がＡＰＤ検出器と電気的に絶縁されることを保証し、典型的にはＣＭＯＳ読出回路に印加される５Ｖの電圧に比べ高い電圧（マイナス１５‐２５Ｖ程度）を、接点２６によってＡＰＤに印加することができるようにする。絶縁層１４における窓１６は、プラズマ・エッチングによって形成することができ、ハンドルウェハのむき出しのシリコンを露出させる。ＡＰＤ及びＣＭＯＳ回路のためのドーピングレベルを別々に最適化できるようにするために、ＡＰＤのカソード及びアノード並びにそれらに組み合わされる接点を埋め込み、かつパターン形成するために、読出回路のＣＭＯＳトランジスタを形成するために使用されるマスクとは別個のマスクが使用される。

ＡＰＤは、逆バイアス電圧の大きさに応じて４つの動作モードを有することができる。非常に低いバイアス電圧のもとでは、リーク電流を無視し、入射フォトンに起因するイオン化として、電子正孔対が生成される。これらの電子正孔対のある割合が光ダイオードのアクティブ領域において再結合し、残余部分がバイアス電界によって伝達され、電流に寄与する。バイアス増加はキャリヤ速度を増加し、再結合時間を減少させるので、光ダイオードにおける電流は、バイアス電圧に比例する。（依然として低いが）より高いバイアス電圧のもとでは、バイアス電界は十分に高いので、全ての光イオン化された荷電キャリヤが、事実上、再結合なしで集められ、光ダイオード電流が、大幅にバイアスから独立状態にするのを確実にする。中間バイアス電圧のもとでは、入射フォトンによって生成された荷電キャリヤは十分に加速され、さらなるキャリヤすなわち電流増倍を生成する衝突イオン化をもたらし、かつ光ダイオードにおける電流が、バイアス電圧と入射フォトン束の両方に実質的に比例するようになるので、この電流を画像化システムにおいて利用し、グレー・スケール表示を提供することができる。高いバイアス電圧のもとでは、光イオン化された荷電キャリヤは十分に加速されるので、イオン化が光ダイオードの再結合の損失を克服し、入射フォトン束から実質的に独立状態にある絶縁破壊電流をもたらす（したがって、この電流は画像化システムにおいてグレー・スケール表示を提供するのに利用することができない）。高バイアスモードと中間バイアスモードは、周知のガイガー管からの類推によって、ガイガー及びサブ・ガイガーのモードと呼ばれることが多い。

図１及び２の光検出器回路の動作において、ＡＰＤは、サブ・ガイガー又は中間バイアスモードで動作され、そのために、バイアス依存電流及びゲインを有する。ＡＰＤのゲインがその逆バイアス電圧によって制御されるので、低放射強度の入射に応じて必要とされる場合には、付加的ゲインを導入することが可能である。その電気的絶縁破壊電界より低い値に安全にバイアスされたＡＰＤについては、例えば３０のゲインを選択することができる。より高い照射レベルでは、低いバイアスが用いられ、ＡＰＤは従来型ｐｎダイオードモードにおいてアバランシェ以下で動作される。こうした調整可能な検出器ゲインは、照射レベルの拡大された範囲にわたって動作することができるソリッドステート検出器を提供するという重要な利点を生み出す一方で、シーン・コントラストについての情報を提供し続ける。

こうした光検出器回路は、これらの回路のアレイにおいて、各々の回路がアレイのピクセルに関連し、個々のピクセルが公知の方法で関連する読出回路により独立にアドレス可能であるようにすることによって、構成することができる。入射放射線強度のより広い全体的範囲に対応するために、こうした光検出器回路は、ＡＰＤ応答範囲を上下に移動できるようにするだけでなく、それはまた、応答がアレイの全回路の全てで実質的に均一になることをも確実にするものである。光検出器ピクセル回路のこうしたアレイが昼間及び夜間状況で作動可能なソリッドステート画像化システム又はカメラにおいて用いられる場合に、ゲインが、昼間と夜間で異なるようにし、夜には、より大きいゲイン及び感度をもつようにすることができる。

こうしたＡＰＤの絶縁破壊電圧が相対的に低く、すなわち１５Ｖより低いことが分っているが、多数のこうした光検出器回路についてのＡＰＤゲインの標準偏差は比較的大きく、絶縁破壊が余りに急であるということ、かつゲインの均一性が、多くの画像化用途に必要とされるような何万ものピクセルのアレイに用いるのには十分に良くないということを示すものである。高いバイアスがＡＰＤに印加されるときには、逆方向バイアスが関連するＣＭＯＳ読出回路に生成されるが、回路の閾値電圧に対するこのバイアスの影響は許容可能である。このようにして製造される単一フォトン・アバランシェ・ダイオード（ＳＰＡＤ）装置は、ダーク・カウント率が低くなることが見出された。

ここで、同じ部品は図２におけるのと同じ参照番号で示される図３を参照すると、図に示された光検出器回路４０では、絶縁破壊に近づくにつれてＩ‐Ｖカーブの勾配をよりなだらかにする効果を有する集積された直列抵抗を構成するために、２つのエピタキシャル層４２及び４４が、ＡＰＤの上面に成長させられ、これによって、光検出器回路をこうした回路のアレイで用いるのにより適するものにしている。層４４は、実質的に、エピタキシャル層４２に重なるエピタキシャルであるが、絶縁層１４に重なる多結晶である。

上部エピタキシャル層４４は、ドープされてＡＰＤのｎ＋領域２２と同じ導電型（ｎ）となり、下部エピタキシャル層４２は、ドープされず、より高い抵抗を備える。正端子の金属接点２８は上部エピタキシャル層４４に接続され、下部エピタキシャル層４２は上部エピタキシャル層４４を通じて接点２８に接続され、それにより、より高い抵抗層４２が、ＡＰＤのアバランシェ領域と直列の電流制限抵抗器を形成する。領域２２の電位は、バイアスが印加されたときに、正端子の金属接点２８の電位の方向に浮動する。

エピタキシャル直列抵抗がＡＰＤに垂直に集積される配置のさらなる利点は、例えば、別個の抵抗器がＡＰＤと並んで組み込まれる別の配置と比較して、ピクセル面積を節約することである。さらに、その配置は、下部エピタキシャル層４２全体の電界が相対的に低いこともあり、エピタキシャル成長プロセスの間に生成される欠陥には、比較的鈍感である。

図４は、こうした実施形態の１つの変形であり、下部エピタキシャル層が省かれ、多結晶層５２がエピタキシャルにするか従来型ＣＭＯＳプロセス段階を用いるかのいずれかで、ＡＰＤ上面に直接成長させられる光検出器回路５０を示す。この場合には、良好なオーム接点を形成するために、層５２の接点領域５４にドーパントを選択的に注入することが、適当である。

図５には、（先に記載した実施形態で図２の矢印３６に示すウェハの前面とは対照的に）矢印６２で示すように、ＡＰＤがウェハの裏面から照射される光検出器回路６０の実施形態が示される。こうした配置は、ＡＰＤ及び関連する読出回路の組み込みの後に、ウェハの裏面への光入射がＡＰＤのアクティブ領域に達するようにするため、ウェハが裏面から薄肉にされることを必要とする。さらに、ケイ素化合物の埋設された遮光層６４が形成され、ウェハの裏面からの光が、読出回路に入射して、その動作に悪影響を与えないようにする。遮光層６４は、ｎ＋領域２２には接しない。この場合には又、各々のＭＯＳＦＥＴゲート裏面に対する容量結合の影響から、ＣＭＯＳ読出回路を電気的に隔離するために（他方で絶縁層１４の存在にもかかわらず読出回路の性能に悪影響を及ぼすおそれのある）、遮光層６４を絶縁層１４を貫通して延びる金属アース接点６６を介してアースに接続することができる。

埋設された遮光層６４を形成する好ましい方法は、２つのウェハ、すなわち、その上にＳｉＯ₂層を成長させたシリコンウェハを含む一方のウェハと、導電性ケイ素化合物層を成長させ、その後で、そのケイ素化合物層の上面にＳｉＯ₂層を成長させたｐ−ドープ・シリコンウェハを含む他方のウェハとを結合することである。第２ウェハが、エッチング停止層の一部として用いられるシリコンのｐ＋ドープ層６７を有することが好ましい。２つのウェハのＳｉＯ₂層は、必要とされる図５の層構造を生成するために公知の方法で互いに結合され、そこでは、ケイ素化合物の遮光層６４が、ウェハの一方のバルク・シリコン１２と他方のウェハのシリコン層３４との間に形成される。（絶縁層１４が２つのウェハの隣接ＳｉＯ₂層によって形成される）ハンドルウェハは、装置処理後に通常の方法で裏面を薄肉にされ、ｐ＋ドープ層６７で停止する。

この実施形態において、ＡＰＤの負端子の導電性接点は、エピタキシャルになるように装置裏面に適用されるｐ＋ドープ層６７に接続された金属接点６８によって形成されることが好ましい。この方法で前面及び裏面の金属接点を形成することの結果は、印加されたバイアス電界が裏面から前面へと垂直に延びるようになり、それは、同じ側面に全ての接点が形成され、横方向バイアス電界が生成されるウェハの場合とは対照的である。

さらなる代替実施形態（図示せず）において、層６７及び１２を通過してアバランシェ光ダイオードに戻る長波長の吸収されない入射光を反射するために、正端子の金属接点２８は、ｎ＋領域２２を横断して連続するようにし、それにより、吸収効率を増加することができる。

図６は、こうした配置の１つの変形例である光検出器回路７０を示し、そこでは、同じ部品は図５におけるのと同じ参照番号で示される。この変形例においては、ケイ素化合物の遮光層６４は、２つのＳｉＯ₂絶縁層１４と７２との間に形成される。この変形例は、同じく２つのウェハを互いに結合することによって形成されるが、この場合には、第２ウェハが、それぞれ、ＳｉＯ₂と、ケイ素化合物と、その上部表面及び基板内のｐ＋ドープ層上に成長された裏面を薄肉にするためのエッチングの停止層の一部として用いられるＳｉＯ₂とからなる３つの連続層を有する。第２ウェハの最上部のＳｉＯ₂層は、遮光層６４が２つの絶縁層１４（結合された２つのウェハのＳｉＯ₂層の両方からの寄与を含む層１４）と絶縁層７２との間にサンドイッチ状にされる図６の構造を形成するように、第１ウェハのＳｉＯ₂層に結合される。

これらの実施形態における裏面照射と遮光層との組み合わせは、読出回路が回路に当たる光によって悪影響を受けないという事実の結果として、より大きい検出感度を与え、その一方で、充填比すなわち照射に応答するピクセルの割合を、可能な限り、例えば１００％近くにまで高めるようにする。遮光と組み合わされる、裏面照射は、前述の他の実施形態において、装置の充填比を制限する傾向にある前面照射型のＣＭＯＳ読出回路を覆う遮光層に代えて、有利な形で使用することができる。

上記実施形態のいずれにおいても、ＡＰＤにおける動作波長を増加させるためにシリコンゲルマニウム（ＳｉＧｅ）合金材料を採用することが可能である。この場合において、ＡＰＤのアクティブ領域は、下位にあるＳｉ基板内よりもむしろＳｉＧｅ合金材料内に形成することができる。ＳｉＧｅは、２つの方法で装置に組み込むことができる。第１選択肢において、完全に歪まされたＳｉＧｅは、歪みのないＳｉ層によって覆われた一連の薄い層としてハンドルウェハに組み込まれる。結合中の歪み緩和を避けるために、ＳｉＧｅ層の各々は、長波長の吸収効率を減少させることになる歪み緩和のための平衡臨界厚み以下に、保たれるべきである。構造のその後の処理は、既に記載したバルクＳｉ構造の処理と同様である。

第２の選択肢においては、歪み緩和された立方晶ＳｉＧｅ合金層は、転位が歪みを緩和するように組成に勾配を持ったＳｉＧｅ層を形成することによって、Ｓｉハンドルウェハ上に、どんな所望厚みにも成長させることができる。こうした立方晶ＳｉＧｅ層は、長波長において、Ｓｉの帯域ギャップに比べて、効果的な吸収を行うことになる。さらに、薄いＳｉ層を緩和されたＳｉＧｅ層上に成長させ、その後で、ＳｉＯ₂を形成させるべく酸化させ、結合のためのＳｉＧｅハンドルウェハを形成することができる。この種の緩和されたＳｉＧｅハンドルウェハは、勾配（転位）領域から表面へとそれを貫通して延びるように連なる転位を有しており、これらの欠陥は、ハンドルウェハ内に組み込まれた装置のリーク電流を増加させる。

これら２つの選択肢のいずれかにおいて、ＡＰＤは、図１及び２を参照して上記したように、注入及びアニーリングを用いてＳｉＧｅハンドルウェハに組み込むことができる。これらの選択肢のいずれかが、図５及び６を参照して上記したように、遮光層を組み込んだ裏面照射型光検出器回路において用いられる場合には、傾斜ＳｉＧｅ層は、ｐ＋ドープされ、裏面の接点を形成することができる（下位にあるＳｉウェハが裏面を薄くする処理中にほとんど除去される結果、最終装置には実質的に存在しない）。傾斜ＳｉＧｅ層のドーピングを用いて、大きく転位された領域におけるバイアス電界を取り除き、欠陥によるリーク電流を削減させることができる。

第１実施形態の光ダイオード検出器の平面図である。 第１実施形態による縦断面図である。 第２実施形態による縦断面図である。 第３実施形態による縦断面図である。 第４実施形態による縦断面図である。 第５実施形態による縦断面図である。

Claims (5)

1. 光ダイオード検出器及び関連する読出回路を含む光検出器回路であって、
   該回路は、前記読出回路を支持し、かつ、それから電気的に絶縁された半導体基板を含み、
   前記光ダイオード検出器は、前記半導体基板の薄肉にされた部分に組み込まれたアクティブ領域を有し、
   前記半導体基板は、該半導体基板の裏面からの光が前記読出回路に入射するのを遮る遮光層を有する
   ことを特徴とする光検出器回路。
2. 前記半導体基板は、該半導体基板の裏面にドープ層を有し、
   該回路は、前記ドープ層に接続された金属接点を有する
   ことを特徴とする請求項１に記載の光検出器回路。
3. 光ダイオード検出器及び関連する読出回路を組み込む光検出器回路を製造する方法であって、
   半導体基板上に電気的絶縁層を形成する段階と、
   前記電気的絶縁層の上面に前記読出回路を形成する段階と、
   前記半導体基板上に前記光ダイオード検出器を形成する段階と、
   前記半導体基板のうち前記光ダイオード検出器の近くを薄肉にする段階と、
   前記半導体基板に、該半導体基板の裏面からの光が前記読出回路に入射するのを遮る遮光層を形成する段階と
   を含むことを特徴とする光検出器回路の製造方法。
4. 前記半導体基板を含む第１の半導体ウェハと、内部に前記読出回路が形成された半導体層を含む第２の半導体ウェハとの間に、サンドイッチ状に前記電気的絶縁層を形成する段階をさらに含む
   ことを特徴とする請求項３に記載の光検出器回路の製造方法。
5. 前記第１の半導体ウェハおよび前記第２の半導体ウェハが一体結合される前に前記第１の半導体ウェハまたは前記第２の半導体ウェハに、前記遮光層が形成される
   ことを特徴とする請求項４に記載の光検出器回路の製造方法。

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