JP2000312024A - 受光素子及びそれを有する光電変換装置 - Google Patents
受光素子及びそれを有する光電変換装置Info
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- JP2000312024A JP2000312024A JP2000049524A JP2000049524A JP2000312024A JP 2000312024 A JP2000312024 A JP 2000312024A JP 2000049524 A JP2000049524 A JP 2000049524A JP 2000049524 A JP2000049524 A JP 2000049524A JP 2000312024 A JP2000312024 A JP 2000312024A
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Abstract
(57)【要約】
【課題】 半導体装置のホトダイオード部のｐｎ接合容
量を極力低減し、光生成キャリアを有効に活用すること
が可能な受光素子を提供し、空乏層が形成される半導体
領域の欠陥発生が抑制された受光素子を提供することを
課題とする。 【解決手段】 第１導電型の第１半導体領域と、該第１
半導体領域の上に配された、第２導電型の第２半導体領
域と、該第２半導体領域と絶縁膜との間に配された第１
導電型の第３半導体領域と、上部に該第３半導体領域が
存在しない該第２半導体領域内に配され、導電体からな
るアノード又はカソード電極に接続された、第２導電型
の電極領域と、を有する受光素子を提供する。
量を極力低減し、光生成キャリアを有効に活用すること
が可能な受光素子を提供し、空乏層が形成される半導体
領域の欠陥発生が抑制された受光素子を提供することを
課題とする。 【解決手段】 第１導電型の第１半導体領域と、該第１
半導体領域の上に配された、第２導電型の第２半導体領
域と、該第２半導体領域と絶縁膜との間に配された第１
導電型の第３半導体領域と、上部に該第３半導体領域が
存在しない該第２半導体領域内に配され、導電体からな
るアノード又はカソード電極に接続された、第２導電型
の電極領域と、を有する受光素子を提供する。
Description
【０００１】
【発明の属する技術分野】本発明は、デジタルカメラ、
イメージスキャナ、ファクシミリ、複写機等の画像読み
取りシステムに用いられるイメージセンサの受光素子構
造及びそれを用いた光電変換装置に関わるものであり、
特に、密着型イメージセンサのように画素の開口部が数
十ミクロン以上の、比較的大きい受光素子を有する光電
変換装置に好適な受光素子構造に関わるものである。
イメージスキャナ、ファクシミリ、複写機等の画像読み
取りシステムに用いられるイメージセンサの受光素子構
造及びそれを用いた光電変換装置に関わるものであり、
特に、密着型イメージセンサのように画素の開口部が数
十ミクロン以上の、比較的大きい受光素子を有する光電
変換装置に好適な受光素子構造に関わるものである。
【０００２】
【従来の技術】近年、光電変換装置としてはＣＣＤイメ
ージセンサや、ＣＭＯＳイメージセンサ等の非ＣＣＤイ
メージセンサの開発が積極的に行われている。
ージセンサや、ＣＭＯＳイメージセンサ等の非ＣＣＤイ
メージセンサの開発が積極的に行われている。
【０００３】これらの光電変換装置の受光素子は、半導
体のｐｎ接合から成るホトダイオードを用いるのが一般
的である。
体のｐｎ接合から成るホトダイオードを用いるのが一般
的である。
【０００４】従来技術（１） 例えば、特開昭５５−１５４７８４号公報にはｐｎ接合
が形成されていない基板表面部に、基板と同一導電型
で、かつ基板より不純物濃度が高い領域を設け、基板表
面で発生する暗電流を低減させた構造が提案されてい
る。
が形成されていない基板表面部に、基板と同一導電型
で、かつ基板より不純物濃度が高い領域を設け、基板表
面で発生する暗電流を低減させた構造が提案されてい
る。
【０００５】図２９（Ａ），図２９（Ｂ）は、従来の同
公報による受光素子構造を示しており、２０１はｎ型半
導体基板、２０２はｐ型半導体層、２０３は不純物濃度
５×１０15ｃｍ-3〜１０×１０15ｃｍ-3、厚さ０．２μ
ｍ〜０．３μｍのｎ型半導体層、２０５は熱酸化膜、２
０８はｎ+ チャンネルストッパー、２０９は窒化膜から
なる無反射コーティング膜（アンチリフレクションコー
ティングフィルム）、２１５，２１６はアルミニウムの
電極、２２８はｎ+ 型半導体層、２３８は裏面電極であ
る。ＤＬは空乏層、ＤＬＳは空乏層の表面側の部分を示
す。
公報による受光素子構造を示しており、２０１はｎ型半
導体基板、２０２はｐ型半導体層、２０３は不純物濃度
５×１０15ｃｍ-3〜１０×１０15ｃｍ-3、厚さ０．２μ
ｍ〜０．３μｍのｎ型半導体層、２０５は熱酸化膜、２
０８はｎ+ チャンネルストッパー、２０９は窒化膜から
なる無反射コーティング膜（アンチリフレクションコー
ティングフィルム）、２１５，２１６はアルミニウムの
電極、２２８はｎ+ 型半導体層、２３８は裏面電極であ
る。ＤＬは空乏層、ＤＬＳは空乏層の表面側の部分を示
す。
【０００６】本従来例では、ホトダイオードのアノード
はｐ型半導体層２０２のみで形成されているため、その
濃度を低くすると電極２１５とのオーミックコンタクト
性が悪くなり、逆に濃度を高くすると空乏層ＤＬが半導
体層２０２内に延びなくなってしまう。
はｐ型半導体層２０２のみで形成されているため、その
濃度を低くすると電極２１５とのオーミックコンタクト
性が悪くなり、逆に濃度を高くすると空乏層ＤＬが半導
体層２０２内に延びなくなってしまう。
【０００７】従来技術（２） また、一次元の光電変換装置用の受光素子として、特開
昭６１−２６４７５８号公報に開示されているように、
ｐｎ接合が形成する接合容量を低減させたものが提案さ
れている。
昭６１−２６４７５８号公報に開示されているように、
ｐｎ接合が形成する接合容量を低減させたものが提案さ
れている。
【０００８】図３０は従来の同公報によるＣＣＤイメー
ジセンサのような光電変換装置の上面を示しており、３
０１はｐ型基板、３０２はｎ+ 型の蓄積部であり、ｐ型
基板３０１のうち、ｎ+ 型蓄積部３０２により囲まれた
部分が画素としてのｐ型光電変換領域となっている。ま
た、ＰＧはフォトゲート、ＳＧはシフトゲート、ＳＲは
ＣＣＤシフトレジスタである。
ジセンサのような光電変換装置の上面を示しており、３
０１はｐ型基板、３０２はｎ+ 型の蓄積部であり、ｐ型
基板３０１のうち、ｎ+ 型蓄積部３０２により囲まれた
部分が画素としてのｐ型光電変換領域となっている。ま
た、ＰＧはフォトゲート、ＳＧはシフトゲート、ＳＲは
ＣＣＤシフトレジスタである。
【０００９】この構造では、ｐ型基板３０１とｎ+ 型の
蓄積部３０２とでｐ型光電変換素子として画像信号に応
じた電気信号を生成し、フォトゲートＰＧとシフトゲー
トＳＧを通してシフトして行き、ＣＣＤシフトレジスタ
ＳＲから水平出力線として順次画像信号を読み出してゆ
く。この構造で、ｐｎ接合部の面積は減少しているもの
の、ｐｎ接合の周囲長が増加するため、ｐｎ接合部の容
量値を十分に小さくすることができず、高感度化が困難
である。
蓄積部３０２とでｐ型光電変換素子として画像信号に応
じた電気信号を生成し、フォトゲートＰＧとシフトゲー
トＳＧを通してシフトして行き、ＣＣＤシフトレジスタ
ＳＲから水平出力線として順次画像信号を読み出してゆ
く。この構造で、ｐｎ接合部の面積は減少しているもの
の、ｐｎ接合の周囲長が増加するため、ｐｎ接合部の容
量値を十分に小さくすることができず、高感度化が困難
である。
【００１０】従来技術（３） さらに密着型イメージセンサに用いる感光部構造とし
て、例えば、特開平１−３０３７５２号公報に開示され
ているように、感光部構造におけるチップ端部のスクラ
イブに起因する暗電流の低減をはかったものが提案され
ている。
て、例えば、特開平１−３０３７５２号公報に開示され
ているように、感光部構造におけるチップ端部のスクラ
イブに起因する暗電流の低減をはかったものが提案され
ている。
【００１１】図３１は従来の同公報による受光素子の断
面を示しており、３０１はｐ型半導体領域、３０２はｎ
型半導体領域、３０３はｐ型の浅いチャンネルストップ
層、３０５はフィールド酸化膜、３０６はｐ型基板、３
０８はｐ型のチャンネルストップ層、３０９は層間絶縁
膜、３１７は開口部ＯＰを画成する為の遮光膜である。
空乏層ＤＬはｐ型半導体領域３０１内に延びており、発
生した光キャリアＰＣのうち電子は内部電界によってｎ
型半導体領域３０２に集められる。
面を示しており、３０１はｐ型半導体領域、３０２はｎ
型半導体領域、３０３はｐ型の浅いチャンネルストップ
層、３０５はフィールド酸化膜、３０６はｐ型基板、３
０８はｐ型のチャンネルストップ層、３０９は層間絶縁
膜、３１７は開口部ＯＰを画成する為の遮光膜である。
空乏層ＤＬはｐ型半導体領域３０１内に延びており、発
生した光キャリアＰＣのうち電子は内部電界によってｎ
型半導体領域３０２に集められる。
【００１２】従来技術（４） また、ＣＣＤイメージセンサにおける受光素子として
は、例えば特開昭６４−１４９５８号公報に開示されて
いるように、ｎ型基板／ｐ型領域／ｎ型領域／ｐ型領域
という断面構造を有するホトダイオードが一般的に用い
られている。
は、例えば特開昭６４−１４９５８号公報に開示されて
いるように、ｎ型基板／ｐ型領域／ｎ型領域／ｐ型領域
という断面構造を有するホトダイオードが一般的に用い
られている。
【００１３】図３２は従来の同公報による受光素子の断
面を示しており、４０６はｎ型基板、４０１はｐ型半導
体領域、４０２はｎ型半導体領域、４０３は浅いｐ型半
導体層、４０８はｐ+ 型チャンネルストップ、４０９は
絶縁膜、４１５はポリシリコンからなる電極、４２０は
ＣＣＤレジスタのｎ型領域を示している。
面を示しており、４０６はｎ型基板、４０１はｐ型半導
体領域、４０２はｎ型半導体領域、４０３は浅いｐ型半
導体層、４０８はｐ+ 型チャンネルストップ、４０９は
絶縁膜、４１５はポリシリコンからなる電極、４２０は
ＣＣＤレジスタのｎ型領域を示している。
【００１４】従来技術（５） 一方、受光素子を用いた光電変換装置として、例えば特
開平９−２０５５８８号公報には、ホトダイオードを受
光素子とし、この受光素子に電極を付けてＭＯＳトラン
ジスタのゲート電極に接続し、電荷をソースホロアアン
プを用いて一括読み出しを行う光電変換装置が提案され
ている。
開平９−２０５５８８号公報には、ホトダイオードを受
光素子とし、この受光素子に電極を付けてＭＯＳトラン
ジスタのゲート電極に接続し、電荷をソースホロアアン
プを用いて一括読み出しを行う光電変換装置が提案され
ている。
【００１５】
【発明が解決しようとする課題】しかしながら、光生成
キャリアをｐｎホトダイオードに蓄積し、当該ｐｎホト
ダイオードから電荷−電圧変換手段を用いて、信号電圧
を読み出す増幅型の光電変換装置に適用した場合、感度
が低下することがある。
キャリアをｐｎホトダイオードに蓄積し、当該ｐｎホト
ダイオードから電荷−電圧変換手段を用いて、信号電圧
を読み出す増幅型の光電変換装置に適用した場合、感度
が低下することがある。
【００１６】増幅型光電変換装置の場合、光出力Ｖｐは
式にてあらわされる。
式にてあらわされる。
【００１７】Ｖｐ＝Ｑｐ／Ｃｓ ここで、Ｑｐはｐｎホトダイオードに蓄積される電荷
量、Ｃｓはホトダイオードの容量である。
量、Ｃｓはホトダイオードの容量である。
【００１８】このホトダイオードの容量Ｃｓは、例え
ば、ホトダイオードにＭＯＳソースホロアやリセットＭ
ＯＳトランジスタが接続されている画素を有する増幅型
光電変換装置の場合、 Ｃｓ＝Ｃｐｄ＋Ｃａ とあらわすことができる。
ば、ホトダイオードにＭＯＳソースホロアやリセットＭ
ＯＳトランジスタが接続されている画素を有する増幅型
光電変換装置の場合、 Ｃｓ＝Ｃｐｄ＋Ｃａ とあらわすことができる。
【００１９】ここで、Ｃｐｄは受光部を含むｐｎホトダ
イオード自体のｐｎ接合容量、Ｃａはホトダイオードに
接続されているその他の容量で、上記の場合、ＭＯＳソ
ースホロアを構成するＭＯＳトランジスタのゲート容量
や、リセットＭＯＳトランジスタのソースとウエルとの
接合容量、ソースとゲートとの重なり容量、配線容量、
等が含まれる。
イオード自体のｐｎ接合容量、Ｃａはホトダイオードに
接続されているその他の容量で、上記の場合、ＭＯＳソ
ースホロアを構成するＭＯＳトランジスタのゲート容量
や、リセットＭＯＳトランジスタのソースとウエルとの
接合容量、ソースとゲートとの重なり容量、配線容量、
等が含まれる。
【００２０】従って、高感度を実現するためには、光生
成キャリアを有効に蓄積すること、およびキャリアが蓄
積されるホトダイオードの容量をできるだけ小さくする
ことが必要となる。
成キャリアを有効に蓄積すること、およびキャリアが蓄
積されるホトダイオードの容量をできるだけ小さくする
ことが必要となる。
【００２１】一方、ホトダイオードに光が入射すると、
ホトダイオード内で電荷が発生し、半導体基板内のｐｎ
接合面により形成される空乏層及びその周囲で発生した
電荷がアノード又はカソードに集まっていき、そこに電
極を取り付けると電気信号として取り出すことができ
る。
ホトダイオード内で電荷が発生し、半導体基板内のｐｎ
接合面により形成される空乏層及びその周囲で発生した
電荷がアノード又はカソードに集まっていき、そこに電
極を取り付けると電気信号として取り出すことができ
る。
【００２２】図３３は、従来の電極を有する受光素子の
断面図である。７０１は第１半導体領域、７０２はアノ
ードとなる第２半導体領域である。それぞれの導電型は
ｎ型、ｐ型である。また、ＤＬは第１半導体領域７０１
と第２半導体領域７０２とによるｐｎ接合で形成される
空乏層である。なお、図示していないが、第１半導体領
域７０１と第２半導体領域７０２との間には、逆バイア
スが印加されている。さらに、７１５は電極であり、電
極７１５は、絶縁膜７０９のコンタクトホールＣＨを介
して第２半導体領域７０２に接続されている。
断面図である。７０１は第１半導体領域、７０２はアノ
ードとなる第２半導体領域である。それぞれの導電型は
ｎ型、ｐ型である。また、ＤＬは第１半導体領域７０１
と第２半導体領域７０２とによるｐｎ接合で形成される
空乏層である。なお、図示していないが、第１半導体領
域７０１と第２半導体領域７０２との間には、逆バイア
スが印加されている。さらに、７１５は電極であり、電
極７１５は、絶縁膜７０９のコンタクトホールＣＨを介
して第２半導体領域７０２に接続されている。
【００２３】電極７１５は、例えばＡｌ等を主成分とし
た金属で構成され、ホトダイオードの表面を覆う絶縁膜
のコンタクトホールＣＨを介して、半導体基板主表面上
に形成した電極領域と接続されている。一般的に、この
ような受光素子は、半導体領域で光電変換された光キャ
リアによる光信号を得るために、Ａｌ等の導電性材料を
半導体領域に接続した構成とされている。
た金属で構成され、ホトダイオードの表面を覆う絶縁膜
のコンタクトホールＣＨを介して、半導体基板主表面上
に形成した電極領域と接続されている。一般的に、この
ような受光素子は、半導体領域で光電変換された光キャ
リアによる光信号を得るために、Ａｌ等の導電性材料を
半導体領域に接続した構成とされている。
【００２４】例えば、一般的なＲＩＥ（反応性イオンエ
ッチング）法を用いてこの電極を形成した場合、通常、
不要な部分を残さないためにオーバーエッチングを行
う。このオーバーエッチング時に、電界によって加速さ
れたイオンの一部が絶縁膜７０９を突き抜けて半導体基
板主表面にまで達し、半導体と絶縁膜との界面近傍にダ
メージを与え、これによって、結晶欠陥が発生する場合
がある。
ッチング）法を用いてこの電極を形成した場合、通常、
不要な部分を残さないためにオーバーエッチングを行
う。このオーバーエッチング時に、電界によって加速さ
れたイオンの一部が絶縁膜７０９を突き抜けて半導体基
板主表面にまで達し、半導体と絶縁膜との界面近傍にダ
メージを与え、これによって、結晶欠陥が発生する場合
がある。
【００２５】また、電極形成後の工程においても、フォ
トレジストのプラズマアッシング等によって、上記と同
様に結晶欠陥が発生する場合がある。
トレジストのプラズマアッシング等によって、上記と同
様に結晶欠陥が発生する場合がある。
【００２６】一般的な受光素子においては、電極が接続
された半導体基板主表面の半導体領域の周囲にはｐｎ接
合面が存在し、その接合面が半導体基板主表面と絶縁膜
の界面近傍まで達していることが多い。
された半導体基板主表面の半導体領域の周囲にはｐｎ接
合面が存在し、その接合面が半導体基板主表面と絶縁膜
の界面近傍まで達していることが多い。
【００２７】従って、半導体基板主表面に達している接
合面よりも内側に電極を形成した場合には、エッチング
ダメージによる結晶欠陥が接合面付近に発生し、この結
晶欠陥はキャリア発生中心となる。そして、空乏層の部
分に生じた結晶欠陥は、暗電流発生の要因となる。
合面よりも内側に電極を形成した場合には、エッチング
ダメージによる結晶欠陥が接合面付近に発生し、この結
晶欠陥はキャリア発生中心となる。そして、空乏層の部
分に生じた結晶欠陥は、暗電流発生の要因となる。
【００２８】また、これによって発生する暗電流は、電
流などを形成する際のマスクのアライメントずれやエッ
チング条件によって、接合面付近に発生する結晶欠陥の
量が変化したり、結晶欠陥そのものの量が変化するた
め、暗電流のばらつきの要因にもなる。
流などを形成する際のマスクのアライメントずれやエッ
チング条件によって、接合面付近に発生する結晶欠陥の
量が変化したり、結晶欠陥そのものの量が変化するた
め、暗電流のばらつきの要因にもなる。
【００２９】［発明の目的］本発明の第１の目的は、ホ
トダイオード部のｐｎ接合容量を極力低減し、かつ、光
生成キャリアを有効に活用することが可能な受光素子及
びこれを有する光電変換装置を提供することにある。
トダイオード部のｐｎ接合容量を極力低減し、かつ、光
生成キャリアを有効に活用することが可能な受光素子及
びこれを有する光電変換装置を提供することにある。
【００３０】本発明の第２の目的は、空乏層が形成され
る半導体領域の欠陥発生が抑制された受光素子を提供す
ることにある。
る半導体領域の欠陥発生が抑制された受光素子を提供す
ることにある。
【００３１】
【課題を解決するための手段】本発明の受光素子は第１
導電型の第１半導体領域１，１１，２１，３１，８１
と、該第１半導体領域の上に配された、第２導電型の第
２半導体領域２，１２，３２，８１と、該第２半導体領
域と絶縁膜との間に配された第１導電型の第３半導体領
域３，１３，３３，８３と、上部に該第３半導体領域が
存在しない該第２半導体領域内に配され、導電体からな
るアノード又はカソード電極に接続された、第２導電型
の電極領域４，１４，３４，８４と、を有する。また、
それぞれの部分は以下のように設計されるとより良い。
導電型の第１半導体領域１，１１，２１，３１，８１
と、該第１半導体領域の上に配された、第２導電型の第
２半導体領域２，１２，３２，８１と、該第２半導体領
域と絶縁膜との間に配された第１導電型の第３半導体領
域３，１３，３３，８３と、上部に該第３半導体領域が
存在しない該第２半導体領域内に配され、導電体からな
るアノード又はカソード電極に接続された、第２導電型
の電極領域４，１４，３４，８４と、を有する。また、
それぞれの部分は以下のように設計されるとより良い。
【００３２】前記電極領域は浮遊状態（フローティング
状態）とされて、光生成電荷を蓄積し、前記第１半導体
領域には該第１半導体領域と第２半導体領域との間に逆
バイアスを印加するためのバイアス電圧を印加する。
状態）とされて、光生成電荷を蓄積し、前記第１半導体
領域には該第１半導体領域と第２半導体領域との間に逆
バイアスを印加するためのバイアス電圧を印加する。
【００３３】前記第３の半導体領域の下にある第２半導
体領域を、完全空乏化させて容量を減らす。前記電極領
域を前記アノード又はカソード電極によって遮光する。
前記電極領域に向けて光生成電荷を移動させ得る電位勾
配を、該電極領域と前記該第２半導体領域との間に形成
する。前記第２半導体領域に向けて光生成電荷を移動さ
せ得る電位勾配を、前記第３半導体領域と該第２半導体
領域との間及び前記第１半導体領域と該第２半導体領域
との間に形成する。前記アノード又はカソード電極を、
読み出し回路のトランジスタＭ２のゲートに接続する。
前記第２半導体領域の内部に、該第２半導体領域よりも
不純物濃度が高く且つ前記電極領域よりも不純物濃度が
低い第２導電型の内部領域２２を形成する。
体領域を、完全空乏化させて容量を減らす。前記電極領
域を前記アノード又はカソード電極によって遮光する。
前記電極領域に向けて光生成電荷を移動させ得る電位勾
配を、該電極領域と前記該第２半導体領域との間に形成
する。前記第２半導体領域に向けて光生成電荷を移動さ
せ得る電位勾配を、前記第３半導体領域と該第２半導体
領域との間及び前記第１半導体領域と該第２半導体領域
との間に形成する。前記アノード又はカソード電極を、
読み出し回路のトランジスタＭ２のゲートに接続する。
前記第２半導体領域の内部に、該第２半導体領域よりも
不純物濃度が高く且つ前記電極領域よりも不純物濃度が
低い第２導電型の内部領域２２を形成する。
【００３４】また、前記内部領域を更に互いに不純物濃
度が異なる複数の領域からなるようにする。前記内部領
域を、前記電極領域の周囲を囲むように形成する。前記
内部領域を、遮光膜１７に形成された開口部ＯＰ内にお
いて偏在して形成する。前記内部領域は、キャリアの収
集効率を上げるべく前記電極領域から離れるに従って、
その幅が狭くなる領域２２Ａを含む。前記幅が狭くなる
領域の、コーナー部をすべて鈍角とする。前記内部領域
を、遮光膜に形成された開口部内に偏在している前記電
極領域から、該開孔部の中心を越えて伸びるようにす
る。前記内部領域を、前記第２半導体領域より浅い位置
に形成する。前記第２半導体領域を、素子分離用の絶縁
膜と離し形成する。
度が異なる複数の領域からなるようにする。前記内部領
域を、前記電極領域の周囲を囲むように形成する。前記
内部領域を、遮光膜１７に形成された開口部ＯＰ内にお
いて偏在して形成する。前記内部領域は、キャリアの収
集効率を上げるべく前記電極領域から離れるに従って、
その幅が狭くなる領域２２Ａを含む。前記幅が狭くなる
領域の、コーナー部をすべて鈍角とする。前記内部領域
を、遮光膜に形成された開口部内に偏在している前記電
極領域から、該開孔部の中心を越えて伸びるようにす
る。前記内部領域を、前記第２半導体領域より浅い位置
に形成する。前記第２半導体領域を、素子分離用の絶縁
膜と離し形成する。
【００３５】また、前記第３半導体領域を、前記電極領
域と離し形成する。前記第３半導体領域を、前記電極領
域の周囲を囲うように形成する。前記第２半導体領域の
コーナー部をすべて鈍角とする。前記電極領域を、遮光
膜に形成された開口部内の一方の端側に偏在して設け、
前記第１半導体領域に電圧を印加する為のコンタクトを
他方の端部に設ける。前記第２半導体領域に、前記開口
部内の一方の端部から他方の端部に向かう方向にポテン
シャル勾配を形成する。前記第２半導体領域のコーナー
部もすべて鈍角にし、前記第２半導体領域内に形成され
た内部領域のコーナー部をすべて鈍角とする。
域と離し形成する。前記第３半導体領域を、前記電極領
域の周囲を囲うように形成する。前記第２半導体領域の
コーナー部をすべて鈍角とする。前記電極領域を、遮光
膜に形成された開口部内の一方の端側に偏在して設け、
前記第１半導体領域に電圧を印加する為のコンタクトを
他方の端部に設ける。前記第２半導体領域に、前記開口
部内の一方の端部から他方の端部に向かう方向にポテン
シャル勾配を形成する。前記第２半導体領域のコーナー
部もすべて鈍角にし、前記第２半導体領域内に形成され
た内部領域のコーナー部をすべて鈍角とする。
【００３６】また、前記第３半導体領域と前記電極領域
との間に、低不純物濃度のドープ領域４３を形成する。
前記ドープ領域の上方に前記アノード又はカソード電極
を設ける。前記第３半導体領域と前記電極領域との間の
オフセット領域の上方に前記アノード又はカソード電極
を延在して設ける。前記電極領域近傍に形成される空乏
層ＤＬと前記絶縁膜９との界面の上方に前記アノード又
はカソード電極を延在して設ける。前記第２半導体領域
の上面を、前記アノード又はカソード電極と前記第３半
導体領域により覆う。前記アノード又はカソード電極
を、読み出し回路のトランジスタのゲートと、リセット
回路のトランジスタのソースまたはドレインとに、接続
する。前記第１半導体領域を、半導体基板、半導体基板
上に形成されたエピタキシャル層、半導体基板内に形成
されたウエルのいずれかから形成する。
との間に、低不純物濃度のドープ領域４３を形成する。
前記ドープ領域の上方に前記アノード又はカソード電極
を設ける。前記第３半導体領域と前記電極領域との間の
オフセット領域の上方に前記アノード又はカソード電極
を延在して設ける。前記電極領域近傍に形成される空乏
層ＤＬと前記絶縁膜９との界面の上方に前記アノード又
はカソード電極を延在して設ける。前記第２半導体領域
の上面を、前記アノード又はカソード電極と前記第３半
導体領域により覆う。前記アノード又はカソード電極
を、読み出し回路のトランジスタのゲートと、リセット
回路のトランジスタのソースまたはドレインとに、接続
する。前記第１半導体領域を、半導体基板、半導体基板
上に形成されたエピタキシャル層、半導体基板内に形成
されたウエルのいずれかから形成する。
【００３７】また、本発明の受光素子は、第１導電型の
第１半導体領域５１，６１，７１，８１と、該第１半導
体領域の上に配された、第２導電型の第２半導体領域５
２，６２，７２，８２と、前記第１及び第２の半導体領
域を含む半導体基体の表面と該半導体基板の表面に隣接
する絶縁膜９との間に配された、第１導電型の第３半導
体領域５３，６３，７３，８３と、該第２半導体領域に
接続された、導電体からなるアノード又はカソード電極
１５と、を有し、前記アノード又はカソード電極は、前
記第２半導体領域と前記第３半導体領域との間に形成さ
れた空乏層ＤＬが前記絶縁膜に接する部分５９，６９，
８９の上方を覆う延在部分を含んでいることを特徴とす
る。
第１半導体領域５１，６１，７１，８１と、該第１半導
体領域の上に配された、第２導電型の第２半導体領域５
２，６２，７２，８２と、前記第１及び第２の半導体領
域を含む半導体基体の表面と該半導体基板の表面に隣接
する絶縁膜９との間に配された、第１導電型の第３半導
体領域５３，６３，７３，８３と、該第２半導体領域に
接続された、導電体からなるアノード又はカソード電極
１５と、を有し、前記アノード又はカソード電極は、前
記第２半導体領域と前記第３半導体領域との間に形成さ
れた空乏層ＤＬが前記絶縁膜に接する部分５９，６９，
８９の上方を覆う延在部分を含んでいることを特徴とす
る。
【００３８】又、それぞれの部分は以下のように設計す
るとよい。
るとよい。
【００３９】前記第１半導体領域をエピタキシャル層で
形成し、その上面側内部に前記第２半導体領域を形成
し、該第２半導体領域の上面の面積より前記アノード又
はカソード電極の上面の面積を大きくする。
形成し、その上面側内部に前記第２半導体領域を形成
し、該第２半導体領域の上面の面積より前記アノード又
はカソード電極の上面の面積を大きくする。
【００４０】前記第２半導体領域を互いに不純物濃度の
異なる部分で形成し、該第２半導体領域の上面の面積よ
り前記アノード又はカソード電極の上面の面積を大きく
する。
異なる部分で形成し、該第２半導体領域の上面の面積よ
り前記アノード又はカソード電極の上面の面積を大きく
する。
【００４１】前記第２半導体領域を不純物濃度の高い高
濃度領域と不純物濃度の低い低濃度領域とで形成し、該
低濃度領域の上面に前記第３半導体領域を形成する。
濃度領域と不純物濃度の低い低濃度領域とで形成し、該
低濃度領域の上面に前記第３半導体領域を形成する。
【００４２】前記アノード又はカソード電極の前記延在
部分にて、前記第３半導体領域の少なくとも上方を覆
う。
部分にて、前記第３半導体領域の少なくとも上方を覆
う。
【００４３】これらの受光素子に、原稿等の被対象物を
照射するＬＥＤのような光源と、結像素子とを組み合わ
せれば光電変換装置となる。
照射するＬＥＤのような光源と、結像素子とを組み合わ
せれば光電変換装置となる。
【００４４】
【発明の実施の形態】本発明の実施形態について、図面
を参照しつつ詳細に説明する。
を参照しつつ詳細に説明する。
【００４５】（実施形態１）以下、図１（Ａ）〜
（Ｄ）、図２、図３を用いて、本発明の基本形態として
の第１の実施形態について説明する。
（Ｄ）、図２、図３を用いて、本発明の基本形態として
の第１の実施形態について説明する。
【００４６】図１（Ａ）〜（Ｄ）は、本実施形態の特徴
を最もよく表した図面であり、図１（Ａ）は本実施形態
の受光素子部の上面図、図１（Ｂ）は図１（Ａ）の線分
Ａ−Ａ′における断面図、図１（Ｃ）は、図１（Ｂ）の
線分Ｘ−Ｘ′に沿った方向のポテンシャルプロファイル
図、図１（Ｄ）は、線分Ｙ−Ｙ′に沿った方向のポテン
シャルプロファイル図である。
を最もよく表した図面であり、図１（Ａ）は本実施形態
の受光素子部の上面図、図１（Ｂ）は図１（Ａ）の線分
Ａ−Ａ′における断面図、図１（Ｃ）は、図１（Ｂ）の
線分Ｘ−Ｘ′に沿った方向のポテンシャルプロファイル
図、図１（Ｄ）は、線分Ｙ−Ｙ′に沿った方向のポテン
シャルプロファイル図である。
【００４７】符号１，２，３は、それぞれ、半導体基板
内に設けられた第１導電型の第１半導体領域、上記第１
半導体領域１内に設けられた上記第２導電型の第２半導
体領域、この第２半導体領域２の主表面側に設けられた
第１導電型の第３半導体領域である。
内に設けられた第１導電型の第１半導体領域、上記第１
半導体領域１内に設けられた上記第２導電型の第２半導
体領域、この第２半導体領域２の主表面側に設けられた
第１導電型の第３半導体領域である。
【００４８】また、符号４は光により生成された電荷を
取り出す為の、第２半導体領域２に隣接する電極領域で
あり、具体的には、第２半導体領域２と同じ導電型で且
つそれより不純物濃度の高い高濃度不純物領域などから
なる。
取り出す為の、第２半導体領域２に隣接する電極領域で
あり、具体的には、第２半導体領域２と同じ導電型で且
つそれより不純物濃度の高い高濃度不純物領域などから
なる。
【００４９】また、符号１０２は、第１、第２、第３半
導体領域１，２，３からなる、受光領域であり、この受
光領域１０２で、光入射により発生したキャリアが領域
１０１に捕獲される。勿論領域１０１に光が入射すれ
ば、この領域１０１においてもキャリアは発生する。
導体領域１，２，３からなる、受光領域であり、この受
光領域１０２で、光入射により発生したキャリアが領域
１０１に捕獲される。勿論領域１０１に光が入射すれ
ば、この領域１０１においてもキャリアは発生する。
【００５０】図１では、第１導電型をｐ型、第２導電型
をｎ型として示しているが、本発明においては、その逆
であっても良い。
をｎ型として示しているが、本発明においては、その逆
であっても良い。
【００５１】又、必要に応じて半導体基体の表面に絶縁
膜を形成し、その絶縁膜に開孔を形成し、その開孔内に
電極となる導電体を形成する。
膜を形成し、その絶縁膜に開孔を形成し、その開孔内に
電極となる導電体を形成する。
【００５２】例えば、受光領域１０２において、光子ｈ
νによって発生したキャリア（この場合、電子）は、図
１（Ｃ）に示すように横方向に移動し、電子はこのポテ
ンシャルの溝、即ち、最もポテンシャルの低い領域４で
ある領域１０１に収集される。
νによって発生したキャリア（この場合、電子）は、図
１（Ｃ）に示すように横方向に移動し、電子はこのポテ
ンシャルの溝、即ち、最もポテンシャルの低い領域４で
ある領域１０１に収集される。
【００５３】このようなポテンシャル構造がない場合で
は、発生した電子は、拡散により、基板中を迷走し、ラ
イフタイム以内に領域４に到達できなければ、正孔と再
結合し消滅してしまう。
は、発生した電子は、拡散により、基板中を迷走し、ラ
イフタイム以内に領域４に到達できなければ、正孔と再
結合し消滅してしまう。
【００５４】図１（Ｄ）に示すように本実施形態の更な
る特徴は、第２半導体領域２がほぼ全体にわたって空乏
化するように、表面の第３半導体領域３、第１半導体領
域１、第２半導体領域２の不純物濃度と接合深さ、及び
電極領域４及び領域１に与えられる電位が設定されてい
る点である。その結果、第２半導体領域２は容量として
は、殆ど寄与しなくなり、受光部容量の低減が可能とな
る。
る特徴は、第２半導体領域２がほぼ全体にわたって空乏
化するように、表面の第３半導体領域３、第１半導体領
域１、第２半導体領域２の不純物濃度と接合深さ、及び
電極領域４及び領域１に与えられる電位が設定されてい
る点である。その結果、第２半導体領域２は容量として
は、殆ど寄与しなくなり、受光部容量の低減が可能とな
る。
【００５５】即ち、領域２と領域３との接合界面付近で
発生した電子は、そのｐｎ接合によるビルトインポテン
シャルにより領域２に集められる。一方、領域２と領域
３との接合界面付近で発生した電子は、そのｐｎ接合に
よるビルトインポテンシャルにより領域２に集められ
る。ここで、受光領域１０２の領域２は上記２つのｐｎ
接合により殆ど空乏化している為、中性領域がない。こ
のような状態を完全空乏化と呼ぶことにする。そして、
集められた電子は、上述したように領域４に収集され不
図示の電極から出力される。
発生した電子は、そのｐｎ接合によるビルトインポテン
シャルにより領域２に集められる。一方、領域２と領域
３との接合界面付近で発生した電子は、そのｐｎ接合に
よるビルトインポテンシャルにより領域２に集められ
る。ここで、受光領域１０２の領域２は上記２つのｐｎ
接合により殆ど空乏化している為、中性領域がない。こ
のような状態を完全空乏化と呼ぶことにする。そして、
集められた電子は、上述したように領域４に収集され不
図示の電極から出力される。
【００５６】図２は線分Ｙ−Ｙ′に沿った方向の不純物
濃度の分布を示している。図２において、Ｎｐ１は領域
１の出発材料となっているｐ型半導体基板における硼素
（Ｂ）のようなｐ型不純物濃度を、Ｎｎ１は領域２を形
成する為に導入されたリンやヒ素のようなｎ型不純物濃
度を、Ｎｐ２は領域３を形成する為に導入されたｐ型不
純物濃度を示している。
濃度の分布を示している。図２において、Ｎｐ１は領域
１の出発材料となっているｐ型半導体基板における硼素
（Ｂ）のようなｐ型不純物濃度を、Ｎｎ１は領域２を形
成する為に導入されたリンやヒ素のようなｎ型不純物濃
度を、Ｎｐ２は領域３を形成する為に導入されたｐ型不
純物濃度を示している。
【００５７】又、Ｎｃは各領域の正味の不純物濃度（ネ
ット値）を示している。
ット値）を示している。
【００５８】各領域における不純物濃度と厚さはそれぞ
れ以下の範囲から選択し得る。厚さのパラメータとし
て、基板表面からの接合深さを示す。第１半導体領域１
は、その不純物濃度ＮＤ１が１０14ｃｍ-3〜１０17ｃｍ
-3、より好ましくは１０15ｃｍ -3〜１０16ｃｍ-3であ
り、接合深さは０．１μｍ〜１０００μｍである。
れ以下の範囲から選択し得る。厚さのパラメータとし
て、基板表面からの接合深さを示す。第１半導体領域１
は、その不純物濃度ＮＤ１が１０14ｃｍ-3〜１０17ｃｍ
-3、より好ましくは１０15ｃｍ -3〜１０16ｃｍ-3であ
り、接合深さは０．１μｍ〜１０００μｍである。
【００５９】第２半導体領域２の不純物濃度ＮＤ２は１
０15ｃｍ-3〜１０18ｃｍ-3、より好ましくは１０16ｃｍ
-3〜１０17ｃｍ-3であり、接合深さは０．２μｍ〜２μ
ｍである。
０15ｃｍ-3〜１０18ｃｍ-3、より好ましくは１０16ｃｍ
-3〜１０17ｃｍ-3であり、接合深さは０．２μｍ〜２μ
ｍである。
【００６０】半導体領域３の不純物濃度ＮＤ３は１０16
ｃｍ-3〜１０19ｃｍ-3、より好ましくは１０17ｃｍ-3〜
１０18ｃｍ-3であり、接合深さは０．１μｍ〜０．５μ
ｍである。
ｃｍ-3〜１０19ｃｍ-3、より好ましくは１０17ｃｍ-3〜
１０18ｃｍ-3であり、接合深さは０．１μｍ〜０．５μ
ｍである。
【００６１】電極領域４の不純物濃度ＮＤ４は、１０18
ｃｍ-3〜１０21ｃｍ-3、より好ましくは１０19ｃｍ-3〜
１０20ｃｍ-3であり、接合深さは０．１μｍ〜０．３μ
ｍである。
ｃｍ-3〜１０21ｃｍ-3、より好ましくは１０19ｃｍ-3〜
１０20ｃｍ-3であり、接合深さは０．１μｍ〜０．３μ
ｍである。
【００６２】そして、第２半導体領域２の不純物濃度Ｎ
Ｄ２は、第１半導体領域１の不純物濃度ＮＤ１より高
く、第３半導体領域３の不純物濃度ＮＤ３は、第２半導
体領域２の不純物濃度ＮＤ２より高くなるように定める
とよい。
Ｄ２は、第１半導体領域１の不純物濃度ＮＤ１より高
く、第３半導体領域３の不純物濃度ＮＤ３は、第２半導
体領域２の不純物濃度ＮＤ２より高くなるように定める
とよい。
【００６３】より詳細な説明のため、図３に電極領域４
の電圧とその時の容量の関係をグラフに示す。電圧が上
昇するに伴い容量は減少するが、Ａ点を境に領域４の容
量が一定となる。
の電圧とその時の容量の関係をグラフに示す。電圧が上
昇するに伴い容量は減少するが、Ａ点を境に領域４の容
量が一定となる。
【００６４】電圧が低いときには、領域２は空乏化して
おらず、容量は、領域２と領域３間の空乏層容量成分
と、領域２と領域１間の空乏層容量成分に依存して変化
することがわかる。つまり、領域４の電圧が上がるに従
い、空乏層が広がるため、徐々に容量が減少するが、上
下２つの空乏層が接続されると、受光領域１０２におけ
る領域２はほぼ完全に空乏化し、容量が急激に減少し、
その後は一定になる。その遷移点が図中Ａ点であり、以
下このＡ点における電圧を空乏化電圧と称する。
おらず、容量は、領域２と領域３間の空乏層容量成分
と、領域２と領域１間の空乏層容量成分に依存して変化
することがわかる。つまり、領域４の電圧が上がるに従
い、空乏層が広がるため、徐々に容量が減少するが、上
下２つの空乏層が接続されると、受光領域１０２におけ
る領域２はほぼ完全に空乏化し、容量が急激に減少し、
その後は一定になる。その遷移点が図中Ａ点であり、以
下このＡ点における電圧を空乏化電圧と称する。
【００６５】空乏化電圧は、各領域１，２，３の厚さと
不純物濃度に依存して決定されるため、（ａ）受光素子
をリセットした状態における電極領域４の電位、（ｂ）
受光素子の光出力が飽和した状態の電極領域４の電圧
を、この空乏化電圧以上に設定することで、ホトダイオ
ード自体の容量を、実質的に符号１０１の底部の接合容
量Ｃ０程度にまで小さくすることが可能となり、高感度
が実現できる。
不純物濃度に依存して決定されるため、（ａ）受光素子
をリセットした状態における電極領域４の電位、（ｂ）
受光素子の光出力が飽和した状態の電極領域４の電圧
を、この空乏化電圧以上に設定することで、ホトダイオ
ード自体の容量を、実質的に符号１０１の底部の接合容
量Ｃ０程度にまで小さくすることが可能となり、高感度
が実現できる。
【００６６】ここで、光により発生した電荷が電極領域
に蓄積されることにより、電極の電位は変化するが、動
作点（電位の変化する範囲）を空乏化電圧以上になるよ
う設計することにより、電極領域４の容量は線形性を有
するため、高感度でかつ線形性の良好な光電変換特性を
得ることができる。
に蓄積されることにより、電極の電位は変化するが、動
作点（電位の変化する範囲）を空乏化電圧以上になるよ
う設計することにより、電極領域４の容量は線形性を有
するため、高感度でかつ線形性の良好な光電変換特性を
得ることができる。
【００６７】また、空乏化電圧を境に電圧が低くなると
容量値は、Ｃ０から、領域２の面積で決定される容量値
まで指数関数的に増加する。
容量値は、Ｃ０から、領域２の面積で決定される容量値
まで指数関数的に増加する。
【００６８】具体例を挙げて説明するに、領域１の厚さ
が約６００μｍ、不純物濃度が１×１０16ｃｍ-3、領域
２の接合深さが０．５μｍ、不純物濃度が１×１０17ｃ
ｍ-3、領域３の接合深さが０．２μｍ、不純物濃度が１
×１０18ｃｍ-3、領域４の接合深さが０．２μｍ、不純
物濃度が１×１０19ｃｍ-3、領域２の上面の面積が８０
μｍ×８０μｍ、領域４の上面の面積が１．２μｍ×
１．２μｍの受光素子の場合のホトダイオードの容量に
比べて領域４が空乏化しない場合のホトダイオードの容
量比は約４４００倍となる。
が約６００μｍ、不純物濃度が１×１０16ｃｍ-3、領域
２の接合深さが０．５μｍ、不純物濃度が１×１０17ｃ
ｍ-3、領域３の接合深さが０．２μｍ、不純物濃度が１
×１０18ｃｍ-3、領域４の接合深さが０．２μｍ、不純
物濃度が１×１０19ｃｍ-3、領域２の上面の面積が８０
μｍ×８０μｍ、領域４の上面の面積が１．２μｍ×
１．２μｍの受光素子の場合のホトダイオードの容量に
比べて領域４が空乏化しない場合のホトダイオードの容
量比は約４４００倍となる。
【００６９】もし図１（Ｃ）のようなポテンシャルプロ
ファイルがない場合、電極領域４の近傍で発生した電子
は、そこに到達しやすいが、受光面の端で発生した電子
が、約４０μｍ離れた電極領域に到達する確率は極めて
低く、結果として、感度が大きく損なわれる。
ファイルがない場合、電極領域４の近傍で発生した電子
は、そこに到達しやすいが、受光面の端で発生した電子
が、約４０μｍ離れた電極領域に到達する確率は極めて
低く、結果として、感度が大きく損なわれる。
【００７０】これに対し、本実施形態の構造では、少な
くとも表面から約１μｍ以内に発生した電子は受光面内
のどこであっても殆ど収集することができる。特に、青
色光のその殆どがシリコン表面１μｍ以内で吸収される
ので、可視光センサで問題となる青色の感度は向上す
る。
くとも表面から約１μｍ以内に発生した電子は受光面内
のどこであっても殆ど収集することができる。特に、青
色光のその殆どがシリコン表面１μｍ以内で吸収される
ので、可視光センサで問題となる青色の感度は向上す
る。
【００７１】また、高エネルギーイオン注入などの技術
を用い、基板内部に不純物濃度のピーク値をもつような
レトログレードウエル構造などを用いたり、その逆に基
板１の濃度を下げ、空乏層を広げることでより、深いと
ころで発生した電子を収集することもできる。
を用い、基板内部に不純物濃度のピーク値をもつような
レトログレードウエル構造などを用いたり、その逆に基
板１の濃度を下げ、空乏層を広げることでより、深いと
ころで発生した電子を収集することもできる。
【００７２】さらに、基板表面の高濃度の不純物層を形
成し、その上に低不純物濃度のエピタキシャル層を設
け、本発明を適用することにより、長波長感度の高い受
光部構造を得ることも可能である。
成し、その上に低不純物濃度のエピタキシャル層を設
け、本発明を適用することにより、長波長感度の高い受
光部構造を得ることも可能である。
【００７３】図４は本発明に用いられる読み出し及びリ
セット回路の一例を示す。図４において、Ｄ１は本発明
による受光素子からなるホトダイオード、Ｍ１はＭＯＳ
トランジスタ等からなるリセットスイッチ、Ｍ２はＭＯ
Ｓトランジスタ等からなる増幅素子、Ｍ３はＭＯＳトラ
ンジスタ等からなる負荷であり、選択用スイッチとして
用いることもできる。また、ＶＲはリセット用の基準電
圧を与えるリセットライン又はリセット端子、ＶＤＤ
は、電源電圧を与える電源電圧ライン又は電源電圧端
子、φR はリセットスイッチＭ１をオン／オフする為の
リセット制御線、Ｖ OUT は出力端子である。
セット回路の一例を示す。図４において、Ｄ１は本発明
による受光素子からなるホトダイオード、Ｍ１はＭＯＳ
トランジスタ等からなるリセットスイッチ、Ｍ２はＭＯ
Ｓトランジスタ等からなる増幅素子、Ｍ３はＭＯＳトラ
ンジスタ等からなる負荷であり、選択用スイッチとして
用いることもできる。また、ＶＲはリセット用の基準電
圧を与えるリセットライン又はリセット端子、ＶＤＤ
は、電源電圧を与える電源電圧ライン又は電源電圧端
子、φR はリセットスイッチＭ１をオン／オフする為の
リセット制御線、Ｖ OUT は出力端子である。
【００７４】図４の読み出し及びリセット回路の動作に
ついて説明する。リセット制御線φ Rに、リセットスイ
ッチＭ１をオンにしてカソード（図１（Ａ）の領域４）
に空乏化電圧以上のリセット用基準電圧を与えて、増幅
素子Ｍ２のフローティングゲートをリセットした後、リ
セットスイッチＭ１をオフすると、光キャリアの蓄積が
開始され、増幅素子Ｍ２の入力端子の電位が変化する。
所定の蓄積時間が経過した後、選択ラインφS にオンパ
ルスを入力して選択スイッチＭ３をオンすれば、トラン
ジスタＭ２，Ｍ３を有するソースホロア回路を通して光
キャリアに応じた電流が流れ、出力信号が得られる。
ついて説明する。リセット制御線φ Rに、リセットスイ
ッチＭ１をオンにしてカソード（図１（Ａ）の領域４）
に空乏化電圧以上のリセット用基準電圧を与えて、増幅
素子Ｍ２のフローティングゲートをリセットした後、リ
セットスイッチＭ１をオフすると、光キャリアの蓄積が
開始され、増幅素子Ｍ２の入力端子の電位が変化する。
所定の蓄積時間が経過した後、選択ラインφS にオンパ
ルスを入力して選択スイッチＭ３をオンすれば、トラン
ジスタＭ２，Ｍ３を有するソースホロア回路を通して光
キャリアに応じた電流が流れ、出力信号が得られる。
【００７５】（実施形態２）図５（Ａ）は本実施形態に
よる受光素子の上面図、図５（Ｂ）は図５（Ａ）の線分
Ｂ−Ｂ′による断面図である。
よる受光素子の上面図、図５（Ｂ）は図５（Ａ）の線分
Ｂ−Ｂ′による断面図である。
【００７６】図５において、符号１１は第１導電型（こ
こではｎ型）の第１半導体領域、１２は第２導電型（こ
こではｐ型）の第２半導体領域、１３は第１導電型の第
３半導体領域、１４は第２導電型で不純物濃度の高い電
極領域である。
こではｎ型）の第１半導体領域、１２は第２導電型（こ
こではｐ型）の第２半導体領域、１３は第１導電型の第
３半導体領域、１４は第２導電型で不純物濃度の高い電
極領域である。
【００７７】本実施形態においては、受光素子を分離す
る為にＬＯＣＯＳ等と呼ばれる選択酸化法等により形成
される素子分離領域（アイソレーション領域）５が形成
されている。
る為にＬＯＣＯＳ等と呼ばれる選択酸化法等により形成
される素子分離領域（アイソレーション領域）５が形成
されている。
【００７８】つぎに、本実施形態による受光素子の製造
方法について説明する。不図示の窒化シリコン膜ＳｉＮ
を耐酸化マスクとして形成し、そこから露出した部分に
厚い酸化膜を形成する選択酸化法により酸化シリコンＳ
ｉＯ2からなる素子分離領域５を形成する（図６
（Ａ））。このような方法はＬＯＣＯＳとして知られて
いる。
方法について説明する。不図示の窒化シリコン膜ＳｉＮ
を耐酸化マスクとして形成し、そこから露出した部分に
厚い酸化膜を形成する選択酸化法により酸化シリコンＳ
ｉＯ2からなる素子分離領域５を形成する（図６
（Ａ））。このような方法はＬＯＣＯＳとして知られて
いる。
【００７９】次に、不図示のフォトレジストマスクを形
成し、イオン注入を行い、熱処理することにより、ｐ型
の第２半導体領域１２をｎ型の半導体基板からなる第１
半導体領域１１内に形成する。欠陥が多く存在する素子
分離領域５のエッヂ１０４から、第２半導体領域１２の
エッヂ１０３が離れるようにすることで、ｐｎ接合によ
り形成される空乏層がエッヂ１０４に到達しないように
している。こうすると、欠陥に因る暗電流の発生を抑え
ることができる（図６（Ｂ））。
成し、イオン注入を行い、熱処理することにより、ｐ型
の第２半導体領域１２をｎ型の半導体基板からなる第１
半導体領域１１内に形成する。欠陥が多く存在する素子
分離領域５のエッヂ１０４から、第２半導体領域１２の
エッヂ１０３が離れるようにすることで、ｐｎ接合によ
り形成される空乏層がエッヂ１０４に到達しないように
している。こうすると、欠陥に因る暗電流の発生を抑え
ることができる（図６（Ｂ））。
【００８０】次に、不図示のフォトレジストマスクを形
成してイオン注入を行い、フォトレジストマスクを除去
して熱処理することにより、ｎ型の第３半導体領域１３
を基板の表面に形成する（図６（Ｃ））。
成してイオン注入を行い、フォトレジストマスクを除去
して熱処理することにより、ｎ型の第３半導体領域１３
を基板の表面に形成する（図６（Ｃ））。
【００８１】そして、不図示のフォトレジストマスクを
形成して、イオン注入を行い、フォトレジストマスク除
去後の熱処理により、ｐ型の電極領域１４を形成する
と、図５（Ｂ）に示した構造が得られる。
形成して、イオン注入を行い、フォトレジストマスク除
去後の熱処理により、ｐ型の電極領域１４を形成する
と、図５（Ｂ）に示した構造が得られる。
【００８２】その後は、必要に応じて表面を覆う絶縁膜
を形成し、コンタクトホールを開けて、同じ半導体基板
の別の場所に形成された読み出し及びリセット回路と配
線を通じて電極領域１４を接続すればよい。
を形成し、コンタクトホールを開けて、同じ半導体基板
の別の場所に形成された読み出し及びリセット回路と配
線を通じて電極領域１４を接続すればよい。
【００８３】本実施形態は、ホトダイオードのアノード
から信号を出力する構成である為、それに用いられる読
み出し及びリセット回路の構成も、電位の高低関係や導
電型が逆になる。
から信号を出力する構成である為、それに用いられる読
み出し及びリセット回路の構成も、電位の高低関係や導
電型が逆になる。
【００８４】図７は本発明に用いられる別の読み出し及
びリセット回路の回路図である。図７において、Ｄ１が
本発明の受光素子からなるホトダイオードであり、Ｍ
２，Ｍ３はそれぞれ増幅素子及び選択素子であり、ホト
ダイオードＤ１で発生した光電荷を電荷電圧変換して読
み出すためのアンプであるソースフォロアを構成してい
る。画素の選択は、ソースフォロアの低電流源でもある
スイッチＭ３をＯＮ／ＯＦＦすることで行った。選択ス
イッチＭ３で画素の光電荷情報を読み出したのち、リセ
ットスイッチＭ１により、ホトダイオードＤ１をリセッ
トした。リセット電圧（φR−Ｖｔｈ）は、空乏化電圧
以上の逆方向電圧がホトダイオードのアノードに印加さ
れるように、リセット電圧を設定した。ここで、Ｖｔｈ
はリセットスイッチＭ１のしきい値である。ソースフォ
ロア構成の増幅素子Ｍ２及び選択素子Ｍ３の出力は、選
択素子のオン時間をずらせて、各光電荷情報をバッファ
Ｂ１、直流成分をカットする結合コンデンサＣ、バッフ
ァＢ２とを介して、出力する。
びリセット回路の回路図である。図７において、Ｄ１が
本発明の受光素子からなるホトダイオードであり、Ｍ
２，Ｍ３はそれぞれ増幅素子及び選択素子であり、ホト
ダイオードＤ１で発生した光電荷を電荷電圧変換して読
み出すためのアンプであるソースフォロアを構成してい
る。画素の選択は、ソースフォロアの低電流源でもある
スイッチＭ３をＯＮ／ＯＦＦすることで行った。選択ス
イッチＭ３で画素の光電荷情報を読み出したのち、リセ
ットスイッチＭ１により、ホトダイオードＤ１をリセッ
トした。リセット電圧（φR−Ｖｔｈ）は、空乏化電圧
以上の逆方向電圧がホトダイオードのアノードに印加さ
れるように、リセット電圧を設定した。ここで、Ｖｔｈ
はリセットスイッチＭ１のしきい値である。ソースフォ
ロア構成の増幅素子Ｍ２及び選択素子Ｍ３の出力は、選
択素子のオン時間をずらせて、各光電荷情報をバッファ
Ｂ１、直流成分をカットする結合コンデンサＣ、バッフ
ァＢ２とを介して、出力する。
【００８５】例えば、空乏化電圧が、ホトダイオードＤ
１の逆方向バイアス電圧で、１．０ｖｏｌｔであったた
め、リセット電圧は、逆方向バイアス電圧で３ｖｏｌｔ
印加される様に設定した。即ち、端子ＶＤＤに印加され
る電源電圧を５ｖｏｌｔで利用した場合、リセット端子
ＶＲに印加される電圧を２．０ｖｏｌｔに設定し読み出
し動作を行った。
１の逆方向バイアス電圧で、１．０ｖｏｌｔであったた
め、リセット電圧は、逆方向バイアス電圧で３ｖｏｌｔ
印加される様に設定した。即ち、端子ＶＤＤに印加され
る電源電圧を５ｖｏｌｔで利用した場合、リセット端子
ＶＲに印加される電圧を２．０ｖｏｌｔに設定し読み出
し動作を行った。
【００８６】本実施形態において、受光面のサイズを４
０μｍ×４０μｍとし、電極領域１４の上面のサイズ
を、６μｍ×６μｍとした場合、ホトダイオードの容量
は３．８ｆＦと、従来に比べかなり低くなり、高い光電
変換感度を得ることができた。
０μｍ×４０μｍとし、電極領域１４の上面のサイズ
を、６μｍ×６μｍとした場合、ホトダイオードの容量
は３．８ｆＦと、従来に比べかなり低くなり、高い光電
変換感度を得ることができた。
【００８７】また、本実施形態においては、受光面前領
域での映像情報を得られ、高精細な映像を得ることがで
きる。
域での映像情報を得られ、高精細な映像を得ることがで
きる。
【００８８】特に本実施形態は、光の収集効率が悪くな
るような受光面が大きい受光素子の場合に有効である。
受光面のサイズが２０μｍ角以上になると、収集効率が
悪化しはじめることから、特にこのサイズより大きな受
光面をもつ受光素子に有効である。
るような受光面が大きい受光素子の場合に有効である。
受光面のサイズが２０μｍ角以上になると、収集効率が
悪化しはじめることから、特にこのサイズより大きな受
光面をもつ受光素子に有効である。
【００８９】（実施形態３）図８（Ａ）は本発明による
実施形態３による受光素子の上面を、図８（Ｂ）は図８
（Ａ）の線分Ｃ−Ｃ′による断面を示している。
実施形態３による受光素子の上面を、図８（Ｂ）は図８
（Ａ）の線分Ｃ−Ｃ′による断面を示している。
【００９０】図５（Ａ），（Ｂ）に示した形態と異なる
点は、第２半導体領域が互いに不純物濃度の異なる２つ
の領域からなる点である。図８において、電極領域１４
に接する内部領域２２は、外部領域１２よりも不純物濃
度が高く、且つ電極領域１４より不純物濃度が低い。内
部領域２２の接合深さは外部領域１２より浅くても或い
は深くてもよい。
点は、第２半導体領域が互いに不純物濃度の異なる２つ
の領域からなる点である。図８において、電極領域１４
に接する内部領域２２は、外部領域１２よりも不純物濃
度が高く、且つ電極領域１４より不純物濃度が低い。内
部領域２２の接合深さは外部領域１２より浅くても或い
は深くてもよい。
【００９１】図９は、図８（Ａ）の線分Ｃ−Ｃ′に沿っ
た方向におけるポテンシャルプロファイルを示してい
る。互いに不純物濃度の異なる内部領域２２と外部領域
１２より、図１（Ｃ）よりも急なポテンシャル勾配が形
成される。こうして、受光面端部において発生した電荷
を、電極領域１４に集めやすくなり、光信号読み出し時
間を短くすることができる。
た方向におけるポテンシャルプロファイルを示してい
る。互いに不純物濃度の異なる内部領域２２と外部領域
１２より、図１（Ｃ）よりも急なポテンシャル勾配が形
成される。こうして、受光面端部において発生した電荷
を、電極領域１４に集めやすくなり、光信号読み出し時
間を短くすることができる。
【００９２】つぎに、本実施形態による受光素子の製造
方法について、図１０を参照しつつ説明する。ｎ型の半
導体基板１１に、不図示の窒化シリコン膜を耐酸化マス
クとして形成し、そこから露出した部分に厚い酸化膜を
形成する選択酸化法により酸化シリコンからなる素子分
離領域５を形成する（図１０（Ａ））。
方法について、図１０を参照しつつ説明する。ｎ型の半
導体基板１１に、不図示の窒化シリコン膜を耐酸化マス
クとして形成し、そこから露出した部分に厚い酸化膜を
形成する選択酸化法により酸化シリコンからなる素子分
離領域５を形成する（図１０（Ａ））。
【００９３】不図示のフォトレジストマスクを形成し、
イオン注入を行い、熱処理することにより、ｐ型の第２
半導体領域１２をｎ型の半導体基板からなる第１半導体
領域１１内に形成する。欠陥が多く存在する素子分離領
域５のエッヂ１０４から、第２半導体領域１２のエッヂ
１０３が離れるようにすることで、ｐｎ接合により形成
される空乏層がエッヂ１０４に到達しないようにしてい
る。
イオン注入を行い、熱処理することにより、ｐ型の第２
半導体領域１２をｎ型の半導体基板からなる第１半導体
領域１１内に形成する。欠陥が多く存在する素子分離領
域５のエッヂ１０４から、第２半導体領域１２のエッヂ
１０３が離れるようにすることで、ｐｎ接合により形成
される空乏層がエッヂ１０４に到達しないようにしてい
る。
【００９４】こうすると、欠陥に因る暗電流の発生を抑
えることができる。そして、不図示のフォトレジストマ
スクを形成し、イオン注入と熱処理により不純物濃度の
高い内部領域２２を形成する（図１０（Ｂ））。
えることができる。そして、不図示のフォトレジストマ
スクを形成し、イオン注入と熱処理により不純物濃度の
高い内部領域２２を形成する（図１０（Ｂ））。
【００９５】つぎに、イオン注入と熱処理により、ｎ+
型の第３半導体領域１３を形成する（図１０（Ｃ））。
型の第３半導体領域１３を形成する（図１０（Ｃ））。
【００９６】そして、イオン注入と熱処理により、ｐ+
型の電極領域１４を形成すると、図８（Ｂ）の構造が得
られる。
型の電極領域１４を形成すると、図８（Ｂ）の構造が得
られる。
【００９７】その後は、必要に応じて表面を覆う透明な
絶縁膜を形成し、絶縁膜に開孔を形成し、同じ半導体基
板の別の場所に形成された読み出し及びリセット回路
と、配線を通じて、電極領域１４を接続すればよい。
絶縁膜を形成し、絶縁膜に開孔を形成し、同じ半導体基
板の別の場所に形成された読み出し及びリセット回路
と、配線を通じて、電極領域１４を接続すればよい。
【００９８】本実施形態による読み出し回路やリセット
回路としては、前述したとおり図７に示したものと同じ
回路を採用し得る。
回路としては、前述したとおり図７に示したものと同じ
回路を採用し得る。
【００９９】（実施形態４）図１１（Ａ）は本実施形態
による受光素子の上面を、図１１（Ｂ）は図１１（Ａ）
の線分Ｄ−Ｄ′による断面を示している。
による受光素子の上面を、図１１（Ｂ）は図１１（Ａ）
の線分Ｄ−Ｄ′による断面を示している。
【０１００】図５（Ａ），（Ｂ）に示した形態と異なる
点は、ｐ型の半導体基板６の表面にエピタキシャル成長
により形成したｎ型のエピタキシャル層２１を第１半導
体領域とした点である。このｎ型のエピタキシャル層２
１を形成した後、イオン注入等でｐ型の第２半導体領域
１２を形成し、更に、イオン注入と熱処理により、ｎ +
型の第３半導体領域１３を形成し、そして、イオン注入
と熱処理により、ｐ+型の電極領域１４を形成する。
点は、ｐ型の半導体基板６の表面にエピタキシャル成長
により形成したｎ型のエピタキシャル層２１を第１半導
体領域とした点である。このｎ型のエピタキシャル層２
１を形成した後、イオン注入等でｐ型の第２半導体領域
１２を形成し、更に、イオン注入と熱処理により、ｎ +
型の第３半導体領域１３を形成し、そして、イオン注入
と熱処理により、ｐ+型の電極領域１４を形成する。
【０１０１】本実施形態においては、ｎ型のエピタキシ
ャル層２１を形成する代わりに、ｐ型の半導体基板内に
イオン注入と熱処理により形成したｎ型のウエルを用い
ることもできる。
ャル層２１を形成する代わりに、ｐ型の半導体基板内に
イオン注入と熱処理により形成したｎ型のウエルを用い
ることもできる。
【０１０２】本実施形態によれば、ｐ型の基板の深い位
置で発生した電荷がｐ型の第２半導体領域１２に達する
ことを防止できる。
置で発生した電荷がｐ型の第２半導体領域１２に達する
ことを防止できる。
【０１０３】具体的には、ウエルの厚さを例えば４μｍ
程度にすると、受光素子の表面から約４μｍ離れた深さ
の位置で発生するホールの殆どが、ｐ型の基板に流れる
為、暗電流の発生を抑制できる。
程度にすると、受光素子の表面から約４μｍ離れた深さ
の位置で発生するホールの殆どが、ｐ型の基板に流れる
為、暗電流の発生を抑制できる。
【０１０４】図５（Ａ），（Ｂ）のような構造の場合に
は、リセット回路や読み出し回路を駆動する際に発生す
るノイズが、第２の半導体領域に入り込み易い。一方、
本実施形態のように、個々に或いは全画素に共通に形成
されたウエル内に、第２の半導体領域を形成することに
より、上記ノイズの入り込みを抑制できる。
は、リセット回路や読み出し回路を駆動する際に発生す
るノイズが、第２の半導体領域に入り込み易い。一方、
本実施形態のように、個々に或いは全画素に共通に形成
されたウエル内に、第２の半導体領域を形成することに
より、上記ノイズの入り込みを抑制できる。
【０１０５】（実施形態５）図１２は本実施形態５によ
る受光素子の上面を示しており、図１３は図１２の線分
Ｅ−Ｅ′による断面を、図１４は図１２の線分Ｆ−Ｆ′
による断面を、それぞれ示している。
る受光素子の上面を示しており、図１３は図１２の線分
Ｅ−Ｅ′による断面を、図１４は図１２の線分Ｆ−Ｆ′
による断面を、それぞれ示している。
【０１０６】図１２において、開口部ＯＰ中に受光素子
となるホトダイオードを構成するｐ型の第２の半導体領
域３２が形成され、この領域３２中にはｐ型の内部領域
２２が形成されている。また、内部領域２２中にはｐ+
の電極領域３４が形成されており、この電極領域３４
は、リセット用スイッチとなるＭＯＳトランジスタＭ１
のドレイン部、及び増幅素子となるソースホロアＭＯＳ
トランジスタＭ２のゲート部に第１の金属層で形成され
る配線１５により電気的に接続されている。また、受光
素子の開口部ＯＰは第２の金属層で形成される遮光層１
７により規定され、かつこの遮光層１７は電源に接続さ
れ、所定の基準電位に固定されている。
となるホトダイオードを構成するｐ型の第２の半導体領
域３２が形成され、この領域３２中にはｐ型の内部領域
２２が形成されている。また、内部領域２２中にはｐ+
の電極領域３４が形成されており、この電極領域３４
は、リセット用スイッチとなるＭＯＳトランジスタＭ１
のドレイン部、及び増幅素子となるソースホロアＭＯＳ
トランジスタＭ２のゲート部に第１の金属層で形成され
る配線１５により電気的に接続されている。また、受光
素子の開口部ＯＰは第２の金属層で形成される遮光層１
７により規定され、かつこの遮光層１７は電源に接続さ
れ、所定の基準電位に固定されている。
【０１０７】ここで、ｐ+ 型の電極領域３４は開口部の
中心よりもリセット用のＭＯＳトランジスタＭ１のドレ
イン部、及びソースホロアＭＯＳトランジスタＭ２が配
置されている方向へ寄せて配置されており、かつ、電極
領域３４と反対側には第１半導体領域としてのｎ型ウエ
ル領域３１の電位を定めるための電源線１６が設けられ
ている。尚、同図において開口部ＯＰの大きさは４０μ
ｍ×６０μｍとしている。
中心よりもリセット用のＭＯＳトランジスタＭ１のドレ
イン部、及びソースホロアＭＯＳトランジスタＭ２が配
置されている方向へ寄せて配置されており、かつ、電極
領域３４と反対側には第１半導体領域としてのｎ型ウエ
ル領域３１の電位を定めるための電源線１６が設けられ
ている。尚、同図において開口部ＯＰの大きさは４０μ
ｍ×６０μｍとしている。
【０１０８】図１３、図１４を見れば、ｐ型半導体基板
６に設けられたｎ型ウエル領域３１の開口部ＯＰ中に第
２半導体領域３２が形成され、さらに第２半導体領域３
２中に内部領域２２が形成され、さらに内部領域２２中
に電極領域３４が島状に設けられている様子がわかる。
６に設けられたｎ型ウエル領域３１の開口部ＯＰ中に第
２半導体領域３２が形成され、さらに第２半導体領域３
２中に内部領域２２が形成され、さらに内部領域２２中
に電極領域３４が島状に設けられている様子がわかる。
【０１０９】また、第２半導体領域３２、内部領域２２
の主表面には、第３半導体領域としてｎ型表面領域３３
が設けられ、ｎ型ウエル領域３１と開口部ＯＰの端で電
気的に接続されている。
の主表面には、第３半導体領域としてｎ型表面領域３３
が設けられ、ｎ型ウエル領域３１と開口部ＯＰの端で電
気的に接続されている。
【０１１０】従って、ｐ型半導体からなる第２半導体領
域３２及び内部領域２２とｎ型半導体からなる第１及び
第３半導体領域３１，３３とのｐｎ接合によってホトダ
イオードが形成されており、ホトダイオードで光電変換
された光キャリアはｐ+ 型半導体からなる電極領域３４
に収集され、第１の金属層で形成される配線１５の電位
を変化せしめる。
域３２及び内部領域２２とｎ型半導体からなる第１及び
第３半導体領域３１，３３とのｐｎ接合によってホトダ
イオードが形成されており、ホトダイオードで光電変換
された光キャリアはｐ+ 型半導体からなる電極領域３４
に収集され、第１の金属層で形成される配線１５の電位
を変化せしめる。
【０１１１】さらに、電極領域３４、第２の金属層で形
成される遮光層１７の上部には保護膜１８が設けられて
いる。
成される遮光層１７の上部には保護膜１８が設けられて
いる。
【０１１２】ここで、図１２に示すように、ｐ+ 型領域
３４は開口部ＯＰの中心よりもリセット用ＭＯＳトラン
ジスタＭ１、及びソースホロアＭＯＳトランジスタＭ２
が配置されている側、すなわち図１４中の右側に配置さ
れており、一方、ｎ型ウエル領域３１に電圧を供給する
ための電源線１６のコンタクトはｐ+ 型領域（１５１
１）の反対側のみに配置されている。
３４は開口部ＯＰの中心よりもリセット用ＭＯＳトラン
ジスタＭ１、及びソースホロアＭＯＳトランジスタＭ２
が配置されている側、すなわち図１４中の右側に配置さ
れており、一方、ｎ型ウエル領域３１に電圧を供給する
ための電源線１６のコンタクトはｐ+ 型領域（１５１
１）の反対側のみに配置されている。
【０１１３】尚、ここで、ｎ型ウエル領域３１はｐ型基
板６中に形成され、かつ画素ごとに素子分離領域として
働くｐ型ウエル領域７で周囲を囲まれており、画素ごと
にｐｎ接合によって電気的に分離された構造となってい
る。
板６中に形成され、かつ画素ごとに素子分離領域として
働くｐ型ウエル領域７で周囲を囲まれており、画素ごと
にｐｎ接合によって電気的に分離された構造となってい
る。
【０１１４】図１３、図１４において、おのおのの領域
のおおよその表面濃度及び接合深さの代表的値を以下に
示す。
のおおよその表面濃度及び接合深さの代表的値を以下に
示す。
【０１１５】 ｐ型基板６ ：約１×１０15（ｃｍ-3） 第１半導体領域３１：約１×１０17（ｃｍ-3）／約４．０μｍ 第２半導体領域３２：約２×１０17（ｃｍ-3）／約０．３５μｍ 内部領域２２ ：約３×１０17（ｃｍ-3）／約０．３０μｍ 第３半導体領域３３：約３×１０18（ｃｍ-3）／約０．２０μｍ 電極領域３４ ：約３×１０19（ｃｍ-3） また、本実施例における領域３２、領域２２のおのおのの空乏化電圧は、 領域３２：約−１．０Ｖ 領域２２：約−１．５Ｖ となっている。
【０１１６】従って、領域３２、領域２２の空乏化電圧
が電極領域３４に向かって高くなっているため、光キャ
リアのポテンシャルの勾配が形成され、より効率よく光
キャリアを電極領域３４部分に収集することが可能とな
る。
が電極領域３４に向かって高くなっているため、光キャ
リアのポテンシャルの勾配が形成され、より効率よく光
キャリアを電極領域３４部分に収集することが可能とな
る。
【０１１７】また、本実施形態においては、領域３２及
び領域２２の角部がすべて鈍角から成るように露光用の
フォトマスク（レチクル）を形成しているため、コーナ
ー部の電界不均一によるポテンシャルの溝が形成されに
くく、残像特性が向上する。さらに、領域３１はｐ型基
板６中に形成され、かつ画素ごとにｐ型ウエル領域７で
周囲を囲まれた構造となっているため、隣接画素へ光キ
ャリアが混入することにより発生するクロストークを、
ほぼ完全に抑制することができ、高品質な解像パターン
を得ることができる。
び領域２２の角部がすべて鈍角から成るように露光用の
フォトマスク（レチクル）を形成しているため、コーナ
ー部の電界不均一によるポテンシャルの溝が形成されに
くく、残像特性が向上する。さらに、領域３１はｐ型基
板６中に形成され、かつ画素ごとにｐ型ウエル領域７で
周囲を囲まれた構造となっているため、隣接画素へ光キ
ャリアが混入することにより発生するクロストークを、
ほぼ完全に抑制することができ、高品質な解像パターン
を得ることができる。
【０１１８】また、ある画素に飽和以上の光キャリアが
蓄積されても、あふれた光キャリアは、周囲のｐ型ウエ
ル領域７や基板６に吸収されるため、他の画素へ影響を
与えることなく、にじみの少ない、高品質な画像を得る
ことができる。
蓄積されても、あふれた光キャリアは、周囲のｐ型ウエ
ル領域７や基板６に吸収されるため、他の画素へ影響を
与えることなく、にじみの少ない、高品質な画像を得る
ことができる。
【０１１９】尚、本実施形態においては、ホトダイオー
ドを形成する領域として、領域３２、及び領域２２を図
示しているが、例えば、内部領域２２の内側に電極領域
３４を含むような第２のｐ型内部領域を設け、この第２
の内部領域における空乏化電圧を内部領域２２の空乏化
電圧よりも高くなるような不純物濃度、及び接合深さに
設定することにより、さらに低残像特性を有する受光素
子を形成することも可能である。
ドを形成する領域として、領域３２、及び領域２２を図
示しているが、例えば、内部領域２２の内側に電極領域
３４を含むような第２のｐ型内部領域を設け、この第２
の内部領域における空乏化電圧を内部領域２２の空乏化
電圧よりも高くなるような不純物濃度、及び接合深さに
設定することにより、さらに低残像特性を有する受光素
子を形成することも可能である。
【０１２０】（実施形態６）図１５は本実施形態６によ
る受光素子の上面を示しており、図１６は図１５の線分
Ｇ−Ｇ′による断面を、図１７は図１５の線分Ｈ−Ｈ′
による断面を、それぞれ示している。
る受光素子の上面を示しており、図１６は図１５の線分
Ｇ−Ｇ′による断面を、図１７は図１５の線分Ｈ−Ｈ′
による断面を、それぞれ示している。
【０１２１】本実施形態が図１２〜図１４に示した形態
と異なる点は、ｐ型半導体からなる内部領域２２の平面
形状を、幅が徐々に変化する部分をもつように、変更し
た点にある。
と異なる点は、ｐ型半導体からなる内部領域２２の平面
形状を、幅が徐々に変化する部分をもつように、変更し
た点にある。
【０１２２】また、その幅が図中下方に向かって狭くな
る部分２２Ａは、図中上方から受光面（開口部）の中心
を越えて下方に延在している。
る部分２２Ａは、図中上方から受光面（開口部）の中心
を越えて下方に延在している。
【０１２３】なお、図１７に示す符号８は高不純物濃度
のコンタクト領域であり、電源線１６のカソードコンタ
クトになっている。
のコンタクト領域であり、電源線１６のカソードコンタ
クトになっている。
【０１２４】図１５〜図１７において、開口部ＯＰ中に
受光素子となるホトダイオードの第２半導体領域が形成
され、この領域３２中には内部領域２２が形成されてい
る。また、内部領域２２中には電極領域３４が形成され
ており、この領域３４は、リセット用ＭＯＳトランジス
タＭ１のドレイン部、及びソースホロアＭＯＳトランジ
スタＭ３のゲート部に第１の金属層で形成される配線１
５により電気的に接続されている。また、受光素子の開
口部ＯＰは第２の金属層で形成される遮光層１７により
規定され、かつこの遮光層１７は電源に接続され、所望
の電位に固定されている。
受光素子となるホトダイオードの第２半導体領域が形成
され、この領域３２中には内部領域２２が形成されてい
る。また、内部領域２２中には電極領域３４が形成され
ており、この領域３４は、リセット用ＭＯＳトランジス
タＭ１のドレイン部、及びソースホロアＭＯＳトランジ
スタＭ３のゲート部に第１の金属層で形成される配線１
５により電気的に接続されている。また、受光素子の開
口部ＯＰは第２の金属層で形成される遮光層１７により
規定され、かつこの遮光層１７は電源に接続され、所望
の電位に固定されている。
【０１２５】ここで、電極領域３４は開口部の中心より
もリセット用ＭＯＳトランジスタＭ１のドレイン部、及
びソースホロアＭＯＳトランジスタＭ２が配置されてい
る方向へ偏って配置されており、かつ、電極領域３４と
反対の開口部側には、第１半導体領域としてのｎ型ウエ
ル領域３１に逆バイアス電電を供給するための電源線１
６が設けられている。尚、同図において開口部ＯＰの大
きさは４０μｍ×６０μｍとしている。
もリセット用ＭＯＳトランジスタＭ１のドレイン部、及
びソースホロアＭＯＳトランジスタＭ２が配置されてい
る方向へ偏って配置されており、かつ、電極領域３４と
反対の開口部側には、第１半導体領域としてのｎ型ウエ
ル領域３１に逆バイアス電電を供給するための電源線１
６が設けられている。尚、同図において開口部ＯＰの大
きさは４０μｍ×６０μｍとしている。
【０１２６】また、領域３２及び領域２２の主表面に
は、第３半導体領域としてのｎ型表面領域３３が設けら
れ、ｎ型ウエル領域３１と電気的に接続されている。
は、第３半導体領域としてのｎ型表面領域３３が設けら
れ、ｎ型ウエル領域３１と電気的に接続されている。
【０１２７】従って、ｐ型の領域３２及び領域２２とｎ
型の領域３１及び領域３３とのｐｎ接合によってホトダ
イオードが形成されており、ホトダイオードで光電変換
された光キャリアは領域３４に収集され配線１５の電位
を変化せしめる。
型の領域３１及び領域３３とのｐｎ接合によってホトダ
イオードが形成されており、ホトダイオードで光電変換
された光キャリアは領域３４に収集され配線１５の電位
を変化せしめる。
【０１２８】さらに、第２の金属層で形成される遮光層
１７の上部には保護膜１７が設けられている。
１７の上部には保護膜１７が設けられている。
【０１２９】ここで、電極領域３４は開口部の中心より
もリセット用ＭＯＳトランジスタＭ１及びソースホロア
ＭＯＳトランジスタＭ２が配置されている側、すなわち
図１７中の右側に配置されており、一方、ｎ型ウエル領
域３１の電位を供給するための電源線１６のコンタクト
は電極領域３４と反対側（図１７の左側）のみに配置さ
れている。
もリセット用ＭＯＳトランジスタＭ１及びソースホロア
ＭＯＳトランジスタＭ２が配置されている側、すなわち
図１７中の右側に配置されており、一方、ｎ型ウエル領
域３１の電位を供給するための電源線１６のコンタクト
は電極領域３４と反対側（図１７の左側）のみに配置さ
れている。
【０１３０】尚、ここで、ｎ型ウエル領域３１はｐ型基
板６中に形成され、かつ画素ごとにｐ型ウエル領域７で
周囲を囲まれており、画素ごとに電気的に分離された構
造となっている。
板６中に形成され、かつ画素ごとにｐ型ウエル領域７で
周囲を囲まれており、画素ごとに電気的に分離された構
造となっている。
【０１３１】さらに、内部領域２２は電極領域３４に向
かって、その幅がＷ１からＷ２（Ｗ２＞Ｗ１）と徐々に
広がる形状を有しており、また、領域３２及び領域２２
の上面の角部は、すべて９０度より大きい鈍角から成る
形状を有している。
かって、その幅がＷ１からＷ２（Ｗ２＞Ｗ１）と徐々に
広がる形状を有しており、また、領域３２及び領域２２
の上面の角部は、すべて９０度より大きい鈍角から成る
形状を有している。
【０１３２】図１６、図１７において、おのおのの領域
のおおよその表面濃度／接合深さの代表値を、以下に示
す。
のおおよその表面濃度／接合深さの代表値を、以下に示
す。
【０１３３】 ｐ型基板６：約１×１０15（ｃｍ-3） 領域３１ ：約１×１０17（ｃｍ-3）／約４．０μｍ 領域３２ ：約２×１０17（ｃｍ-3）／約０．３５μｍ 領域２２ ：約３×１０17（ｃｍ-3）／約０．３０μｍ 領域３３ ：約３×１０18（ｃｍ-3）／約０．２０μｍ 領域３４ ：約３×１０19（ｃｍ-3） また、本実施例における領域３２、領域２２のおのおの
の空乏化電圧は、 領域３２：約−１．０Ｖ 領域２２：約−１．５Ｖ となっている。
の空乏化電圧は、 領域３２：約−１．０Ｖ 領域２２：約−１．５Ｖ となっている。
【０１３４】従って、領域３２、領域２２の空乏化電圧
が電極領域３４に向かって大きくなっているため、光キ
ャリアのポテンシャルの勾配が形成され、より効率よく
光キャリアを領域５４に収集することが可能となる。
が電極領域３４に向かって大きくなっているため、光キ
ャリアのポテンシャルの勾配が形成され、より効率よく
光キャリアを領域５４に収集することが可能となる。
【０１３５】さらに、第１半導体領域であるｎ型ウエル
領域３１の電位を固定するための電圧を供給する電源線
１６は領域３４の反対側に設けられているため、光生成
電子による光電流が、ｎ型ウエル領域３１内をコンタク
ト領域８に向かって流れることにより、コンタクト領域
８から領域３４に向かってポテンシャル勾配が生成さ
れ、光生成ホールをより効率よくｐ+ 型領域５１１部分
に収集することができ、残像特性が向上する。
領域３１の電位を固定するための電圧を供給する電源線
１６は領域３４の反対側に設けられているため、光生成
電子による光電流が、ｎ型ウエル領域３１内をコンタク
ト領域８に向かって流れることにより、コンタクト領域
８から領域３４に向かってポテンシャル勾配が生成さ
れ、光生成ホールをより効率よくｐ+ 型領域５１１部分
に収集することができ、残像特性が向上する。
【０１３６】加えて、本実施形態においては、領域２２
を領域３４に向かってその幅が広がる部分を有している
ため、ポテンシャル勾配によって領域２２の先端部に到
達した光生成ホールが領域３４に向かって流れる場合、
光生成ホールによる光電流に対して領域２２のシート抵
抗が徐々に小さくなることにより、高速に光生成ホール
を領域３４に収集することが可能となるため、高速動作
時における残像特性が向上する。
を領域３４に向かってその幅が広がる部分を有している
ため、ポテンシャル勾配によって領域２２の先端部に到
達した光生成ホールが領域３４に向かって流れる場合、
光生成ホールによる光電流に対して領域２２のシート抵
抗が徐々に小さくなることにより、高速に光生成ホール
を領域３４に収集することが可能となるため、高速動作
時における残像特性が向上する。
【０１３７】また、領域２２の先端を開口ＯＰの中心を
越えて配置している為、コンタクト領域８側でのホール
の収集効率が向上する。
越えて配置している為、コンタクト領域８側でのホール
の収集効率が向上する。
【０１３８】また、領域３２及び領域２２のコーナーが
すべて鈍角から成る形状になっているため、コーナー部
の電界不均一によるポテンシャルの溝が形成されにく
く、残像特性はさらに向上する。このような形状は、フ
ォトレジストの露光時に用いるフォトマスクのパターン
により容易に作れる。
すべて鈍角から成る形状になっているため、コーナー部
の電界不均一によるポテンシャルの溝が形成されにく
く、残像特性はさらに向上する。このような形状は、フ
ォトレジストの露光時に用いるフォトマスクのパターン
により容易に作れる。
【０１３９】さらに、領域３１はｐ型基板６中に形成さ
れ、かつ画素ごとにｐ型ウエル領域７で周囲を囲まれた
構造となっているため、隣接画素へ光キャリアが混入す
ることにより発生するクロストークをほぼ完全に抑制す
ることができ、高品質な解像パターンを得ることができ
る。
れ、かつ画素ごとにｐ型ウエル領域７で周囲を囲まれた
構造となっているため、隣接画素へ光キャリアが混入す
ることにより発生するクロストークをほぼ完全に抑制す
ることができ、高品質な解像パターンを得ることができ
る。
【０１４０】また、ある画素に飽和以上の高キャリアが
蓄積されても、あふれた光キャリアは周囲の領域７や基
板６に吸収されるため、他の画素へ影響を与えることな
く、にじみの少ない、高品質な画素を得ることができ
る。
蓄積されても、あふれた光キャリアは周囲の領域７や基
板６に吸収されるため、他の画素へ影響を与えることな
く、にじみの少ない、高品質な画素を得ることができ
る。
【０１４１】尚、本実施例においては、ホトダイオード
を形成する領域として、領域３２及び領域２２を図示し
ているが、例えば、内部領域２２の内側に更に領域３４
を含むような第２の内部領域２２を設け、この第２の内
部領域における空乏化電圧を内部領域２２の空乏化電圧
よりも高くなるような不純物濃度、及び接合深さに設定
することにより、さらに低残像特性を有する受光素子を
形成することも可能である。
を形成する領域として、領域３２及び領域２２を図示し
ているが、例えば、内部領域２２の内側に更に領域３４
を含むような第２の内部領域２２を設け、この第２の内
部領域における空乏化電圧を内部領域２２の空乏化電圧
よりも高くなるような不純物濃度、及び接合深さに設定
することにより、さらに低残像特性を有する受光素子を
形成することも可能である。
【０１４２】（実施形態７）図１８は本実施形態による
受光素子の上面を、図１９は図１８の線分Ｉ−Ｉ′によ
る断面を示している。
受光素子の上面を、図１９は図１８の線分Ｉ−Ｉ′によ
る断面を示している。
【０１４３】本実施形態７の受光素子の特徴は、電極領
域３４と半導体領域３３との間のオフセット領域に低不
純物濃度のドープ領域４３を形成した点にある。
域３４と半導体領域３３との間のオフセット領域に低不
純物濃度のドープ領域４３を形成した点にある。
【０１４４】図１８、図１９において、開口部ＯＰ中に
受光素子となるホトダイオードの第２半導体領域３２と
してのｐ型領域が形成され、このホトダイオードのｐ型
領域３２中に形成された電極領域３４としてのｐ+ 型領
域は、リセット用ＭＯＳトランジスタＭ１のドレイン
部、及びソースホロアＭＯＳトランジスタＭ２のゲート
部に第１の金属層で形成される配線１５により、電気的
に接続されている。また、受光素子の開口部ＯＰは第２
の金属層で形成される遮光層１７により規定され、かつ
この遮光層１７は電源に接続され、所望の電位に固定さ
れている。ここで、開口部ＯＰの大きさは４０μｍ×４
０μｍとしている。
受光素子となるホトダイオードの第２半導体領域３２と
してのｐ型領域が形成され、このホトダイオードのｐ型
領域３２中に形成された電極領域３４としてのｐ+ 型領
域は、リセット用ＭＯＳトランジスタＭ１のドレイン
部、及びソースホロアＭＯＳトランジスタＭ２のゲート
部に第１の金属層で形成される配線１５により、電気的
に接続されている。また、受光素子の開口部ＯＰは第２
の金属層で形成される遮光層１７により規定され、かつ
この遮光層１７は電源に接続され、所望の電位に固定さ
れている。ここで、開口部ＯＰの大きさは４０μｍ×４
０μｍとしている。
【０１４５】ｐ型半導体基板６に設けられたｎ型ウエル
領域３１の開口部ＯＰ中にｐ型領域３２が形成され、さ
らにｐ型領域３２中にはｐ+ 型領域３４が島状に設けら
れている。
領域３１の開口部ＯＰ中にｐ型領域３２が形成され、さ
らにｐ型領域３２中にはｐ+ 型領域３４が島状に設けら
れている。
【０１４６】また、ｐ型領域３４の主表面には、第３半
導体領域としてのｎ型表面領域３３が設けられ、ｎ型ウ
エル領域３１と電気的に接続されている。
導体領域としてのｎ型表面領域３３が設けられ、ｎ型ウ
エル領域３１と電気的に接続されている。
【０１４７】ここで、ｎ型表面領域３３は直接ｐ+ 型領
域３４と接しないように約２μｍのオフセット（間隔）
を設けて配置され、さらに、このオフセット領域を含む
受光素子全面に第２のｎ型表面領域４３が形成されてい
る。
域３４と接しないように約２μｍのオフセット（間隔）
を設けて配置され、さらに、このオフセット領域を含む
受光素子全面に第２のｎ型表面領域４３が形成されてい
る。
【０１４８】従って、ｐ型領域３２とｎ型の領域３１，
３３，４３とのｐｎ接合によってホトダイオードが形成
されており、ホトダイオードで光電変換された光キャリ
アはｐ+ 型の電極領域３４に収集され、第１の金属層で
形成される配線１５の電位を変化せしめる。
３３，４３とのｐｎ接合によってホトダイオードが形成
されており、ホトダイオードで光電変換された光キャリ
アはｐ+ 型の電極領域３４に収集され、第１の金属層で
形成される配線１５の電位を変化せしめる。
【０１４９】さらに、半導体表面と第１の金属層との
間、及び第１の金属層と第２の金属層との間には層間絶
縁膜９が配され、第２の金属層で形成される遮光層１７
の上部には保護膜１８が設けられている。
間、及び第１の金属層と第２の金属層との間には層間絶
縁膜９が配され、第２の金属層で形成される遮光層１７
の上部には保護膜１８が設けられている。
【０１５０】図１９において、おのおのの領域のおおよ
その表面濃度／接合深さを以下に示す。
その表面濃度／接合深さを以下に示す。
【０１５１】 ｐ型基板６ ：約１×１０15（ｃｍ-3） ｎ型ウエル領域３１ ：約１×１０17（ｃｍ-3）／約４．０μｍ ｐ型領域３２ ：約２×１０17（ｃｍ-3）／約０．３５μｍ 第１のｎ型表面領域３３：約３×１０18（ｃｍ-3）／約０．２０μｍ 第２のｎ型表面領域４３：約３×１０17（ｃｍ-3）／約０．１μｍ ｐ+ 型領域３４ ：約３×１０19（ｃｍ-3） 従って、仮に第２のｎ型表面領域４３がない場合には、
オフセット領域の表面近傍は不純物濃度が１０17ｃｍ-3
以下のｐ型領域となる。又、半導体表面近傍のボロン濃
度は製造プロセスにより変動しやすいため、このオフセ
ット領域で発生するキャリアが暗電流、及び暗電流ばら
つきの原因となる。
オフセット領域の表面近傍は不純物濃度が１０17ｃｍ-3
以下のｐ型領域となる。又、半導体表面近傍のボロン濃
度は製造プロセスにより変動しやすいため、このオフセ
ット領域で発生するキャリアが暗電流、及び暗電流ばら
つきの原因となる。
【０１５２】一方、このオフセット領域を形成しないよ
うにｐ+ 型領域３４と第１のｎ型表面領域３３とを接触
させると、ｐ+ 型領域３４と第１のｎ型表面領域３３の
間の逆バイアスによりブレークダウンを引き起こし易く
なる。
うにｐ+ 型領域３４と第１のｎ型表面領域３３とを接触
させると、ｐ+ 型領域３４と第１のｎ型表面領域３３の
間の逆バイアスによりブレークダウンを引き起こし易く
なる。
【０１５３】これに対して、この第２のｎ型表面領域４
３の表面濃度を、１０17〜１０18ｃｍ-3程度に設定する
ことにより、ｐ+ 型領域３４と第１のｎ型表面領域３３
の間に逆バイアスを印加してもブレークダウン等の不具
合は起こらない。
３の表面濃度を、１０17〜１０18ｃｍ-3程度に設定する
ことにより、ｐ+ 型領域３４と第１のｎ型表面領域３３
の間に逆バイアスを印加してもブレークダウン等の不具
合は起こらない。
【０１５４】また、オフセット領域を小さくしすぎる
と、フォトリソグラフィーにおけるアライメントずれ等
により、ｐ+ 型領域５１１と第１ｎ型表面領域５２０と
が接触する確率が高くなり、歩留まりが低下する。
と、フォトリソグラフィーにおけるアライメントずれ等
により、ｐ+ 型領域５１１と第１ｎ型表面領域５２０と
が接触する確率が高くなり、歩留まりが低下する。
【０１５５】従って、低ドープ領域４３としてのｎ型半
導体により、オフセット領域の表面近傍の濃度は１０17
ｃｍ-3程度のｎ型領域となるため、オフセット領域での
キャリア発生を抑制することが可能となる。例えばイオ
ン注入法により、この第２のｎ型表面領域４３を受光部
全面に形成しても、第１のｎ型表面領域３３、及びｐ +
型領域３４に対して不純物濃度が十分に小さいため、こ
れらの領域にはほとんど影響を与えない。このようにフ
ォトリソグラフィーにおけるアライメントずれ等の問題
がないので、選択的にオフセット領域の表面濃度を制御
し、暗電流の低減を図ることができる。
導体により、オフセット領域の表面近傍の濃度は１０17
ｃｍ-3程度のｎ型領域となるため、オフセット領域での
キャリア発生を抑制することが可能となる。例えばイオ
ン注入法により、この第２のｎ型表面領域４３を受光部
全面に形成しても、第１のｎ型表面領域３３、及びｐ +
型領域３４に対して不純物濃度が十分に小さいため、こ
れらの領域にはほとんど影響を与えない。このようにフ
ォトリソグラフィーにおけるアライメントずれ等の問題
がないので、選択的にオフセット領域の表面濃度を制御
し、暗電流の低減を図ることができる。
【０１５６】本発明者の知見によれば、暗電流を測定し
た結果、第２のｎ型表面領域４３がある場合には、ない
場合に比べて、暗電流が１／３に低減される。
た結果、第２のｎ型表面領域４３がある場合には、ない
場合に比べて、暗電流が１／３に低減される。
【０１５７】ここで、本実施形態における半導体領域３
２の空乏化電圧は、約−２Ｖであった。従って、例え
ば、電源電圧５Ｖ動作においてｎ型ウエル領域３１を電
源電圧に接続した場合には、ｐ+ 型領域３４及び配線１
５の電位が３Ｖ以下であれば、ｐ型領域３２は空乏化し
て、中性領域がなくなる。
２の空乏化電圧は、約−２Ｖであった。従って、例え
ば、電源電圧５Ｖ動作においてｎ型ウエル領域３１を電
源電圧に接続した場合には、ｐ+ 型領域３４及び配線１
５の電位が３Ｖ以下であれば、ｐ型領域３２は空乏化し
て、中性領域がなくなる。
【０１５８】上記の空乏化電圧は、主として、ｎ型ウエ
ル領域３１、ｐ型領域３２、第１のｎ型表面領域３３
の、おのおのの不純物濃度、及び接合深さに対して敏感
に変化する。よって空乏化電圧の製造上のバラツキは、
例えば、±３σで、±１．０Ｖ程度と、比較的大きくな
るが、空乏化電圧、及び動作点を適当な領域に設定する
ことにより、空乏化電圧がばらついても高歩留まりを維
持することができる。
ル領域３１、ｐ型領域３２、第１のｎ型表面領域３３
の、おのおのの不純物濃度、及び接合深さに対して敏感
に変化する。よって空乏化電圧の製造上のバラツキは、
例えば、±３σで、±１．０Ｖ程度と、比較的大きくな
るが、空乏化電圧、及び動作点を適当な領域に設定する
ことにより、空乏化電圧がばらついても高歩留まりを維
持することができる。
【０１５９】尚、本実施形態においては、オフセット領
域表面でのキャリア発生を抑制するために、ｎ型の表面
領域４３を設けたが、ｎ型に限らず、ｐ型の第２表面領
域を設けても暗電流抑制が実現できる。この場合、ｐ型
の中性領域は増加するが、設計的に受光部容量に余裕が
ある場合はこのようにｐ型でも良い。いずれの場合にお
いても、暗電流低減とブレークダウン防止という観点か
ら、オフセット領域における不純物濃度は、１０16〜１
０18ｃｍ-3程度、より好ましくは、５×１０16〜５×１
０17ｃｍ-3である。
域表面でのキャリア発生を抑制するために、ｎ型の表面
領域４３を設けたが、ｎ型に限らず、ｐ型の第２表面領
域を設けても暗電流抑制が実現できる。この場合、ｐ型
の中性領域は増加するが、設計的に受光部容量に余裕が
ある場合はこのようにｐ型でも良い。いずれの場合にお
いても、暗電流低減とブレークダウン防止という観点か
ら、オフセット領域における不純物濃度は、１０16〜１
０18ｃｍ-3程度、より好ましくは、５×１０16〜５×１
０17ｃｍ-3である。
【０１６０】ｎ型ウエル影響３１は、ｐ型基板６中に形
成され、かつ画素ごとにｐ型ウエル領域７で周囲を囲ま
れた構造となっている。
成され、かつ画素ごとにｐ型ウエル領域７で周囲を囲ま
れた構造となっている。
【０１６１】次に、図２０（Ａ）〜２０（Ｄ）を参照し
て本実施形態による受光素子の製造方法について述べ
る。
て本実施形態による受光素子の製造方法について述べ
る。
【０１６２】ｐ型半導体基板６の表面側にｎ型のウエル
領域３１とｐ型の領域７とを形成する。
領域３１とｐ型の領域７とを形成する。
【０１６３】選択酸化によりフィールド絶縁膜５を形成
する。フィールド絶縁膜５で囲まれた領域の内部にホト
ダイオードとなるＰ型の半導体領域３２を形成した後、
その表面にｎ型の半導体領域３３を形成する。
する。フィールド絶縁膜５で囲まれた領域の内部にホト
ダイオードとなるＰ型の半導体領域３２を形成した後、
その表面にｎ型の半導体領域３３を形成する。
【０１６４】基板表面にイオン注入を行いｎ型の半導体
層４３を形成する。そして、ｐ型の電極領域３４を形成
する。
層４３を形成する。そして、ｐ型の電極領域３４を形成
する。
【０１６５】電極領域３４と半導体領域３３との間の間
隔（オフセット領域の幅）は０．４μｍ〜１．５μｍ、
より好ましくは０．５μｍ〜１．０μｍであり、オフセ
ット領域における不純物濃度は、半導体領域３３や電極
領域３４より１桁以上低い濃度とし、更に半導体領域３
２より高い濃度にする。
隔（オフセット領域の幅）は０．４μｍ〜１．５μｍ、
より好ましくは０．５μｍ〜１．０μｍであり、オフセ
ット領域における不純物濃度は、半導体領域３３や電極
領域３４より１桁以上低い濃度とし、更に半導体領域３
２より高い濃度にする。
【０１６６】次に再び本発明に用いられる読み出し及び
リセット回路の別の形態について、図２１、図２２を参
照して説明する。
リセット回路の別の形態について、図２１、図２２を参
照して説明する。
【０１６７】図２１は、上記本実施形態による回路の回
路図である。
路図である。
【０１６８】図２１において、Ｄ１は本発明の各実施形
態による受光素子としてのホトダイオードであり、Ｍ２
は増幅素子のＰＭＯＳトランジスタであり、選択用スイ
ッチＭ３を介して定電流源と対で、ソースフォロアを形
成する。Ｍ１はリセット用スイッチであり、Ｍ３は選択
用スイッチである。Ｍ４はホトダイオードの信号をソー
スフォロアの入力端子に光電荷を転送するための転送用
スイッチである。
態による受光素子としてのホトダイオードであり、Ｍ２
は増幅素子のＰＭＯＳトランジスタであり、選択用スイ
ッチＭ３を介して定電流源と対で、ソースフォロアを形
成する。Ｍ１はリセット用スイッチであり、Ｍ３は選択
用スイッチである。Ｍ４はホトダイオードの信号をソー
スフォロアの入力端子に光電荷を転送するための転送用
スイッチである。
【０１６９】ソースフォロアから読み出された、光信号
とリセット信号を各々メモリ部ＭＥに転送し、読み出し
走査回路ＲＥ等を介し、バッファＢ１、結合コンデンサ
Ｃ、バッファＢ２を通って、外部に出力される。
とリセット信号を各々メモリ部ＭＥに転送し、読み出し
走査回路ＲＥ等を介し、バッファＢ１、結合コンデンサ
Ｃ、バッファＢ２を通って、外部に出力される。
【０１７０】本実施形態によれば、特に電極の面積を１
μｍ角に抑えた結果、接合容量を０．１ｆＦに押さえる
ことができる。この結果、リセットノイズを電子４個程
度に抑制することができ、ダイナミックレンジが１０ビ
ットであっても残像のない固体撮像装置を高い歩留まり
で提供することができた。
μｍ角に抑えた結果、接合容量を０．１ｆＦに押さえる
ことができる。この結果、リセットノイズを電子４個程
度に抑制することができ、ダイナミックレンジが１０ビ
ットであっても残像のない固体撮像装置を高い歩留まり
で提供することができた。
【０１７１】次に、本発明に用いられる別の読み出し及
びリセット回路について述べる。この回路は、特開平９
−２０５５８８号公報に開示されている。
びリセット回路について述べる。この回路は、特開平９
−２０５５８８号公報に開示されている。
【０１７２】図２２は同公報に説明されている上記回路
の１画素分の等価回路図である。
の１画素分の等価回路図である。
【０１７３】図２２において、ここでは一画素あたり、
受光素子Ｄ１、受光素子Ｄ１をリセットするためのリセ
ット用ＭＯＳスイッチＭ１、受光素子Ｄ１の信号電荷を
電圧信号に変換するための第１ＭＯＳソースホロアＭ
２、受光素子Ｄ１のリセット時のノイズ信号を蓄積期間
中保持するためのＭＯＳスイッチＭ３、及び保持容量６
０５、保持容量６０５の信号をインピーダンス変換する
ための第２ＭＯＳソースホロアＭ４、リセット直後のノ
イズ信号電荷を読み出すためのＭＯＳスイッチ６０７、
及びノイズ信号保持容量６０９、光信号蓄積後の光信号
電荷を読み出すためのＭＯＳスイッチ６０８、及び光信
号保持容量６１０を有する。
受光素子Ｄ１、受光素子Ｄ１をリセットするためのリセ
ット用ＭＯＳスイッチＭ１、受光素子Ｄ１の信号電荷を
電圧信号に変換するための第１ＭＯＳソースホロアＭ
２、受光素子Ｄ１のリセット時のノイズ信号を蓄積期間
中保持するためのＭＯＳスイッチＭ３、及び保持容量６
０５、保持容量６０５の信号をインピーダンス変換する
ための第２ＭＯＳソースホロアＭ４、リセット直後のノ
イズ信号電荷を読み出すためのＭＯＳスイッチ６０７、
及びノイズ信号保持容量６０９、光信号蓄積後の光信号
電荷を読み出すためのＭＯＳスイッチ６０８、及び光信
号保持容量６１０を有する。
【０１７４】また、この回路には、上記ノイズ信号保持
容量６０９のノイズ信号、及び上記光信号保持容量６１
０の光信号を、それぞれノイズ信号共通出力線６９０、
及び光信号共通出力線６９１に順次読み出すためのシフ
トレジスタ６１３と、ノイズ信号共通出力線６９０、及
び光信号共通出力線６９１の電圧をインピーダンス変換
するためのバッファアンプ６１４，６１４′と、上記ノ
イズ信号共通出力線６９０、及び光信号共通出力線６９
１の電圧の差分信号を得、かつ信号を増幅するための差
動増幅アンプ６１５と、上記差動増幅アンプ６１５の出
力をインピーダンス変換し、光電変換装置の外部に信号
を出力する出力バッファアンプ６９２とが設けられてい
る。そして１画素読み出しごとにノイズ信号共通出力線
６９０、及び光信号共通出力線６９１をリセットするた
めの共通出力線リセット手段６９３も設けられている。
容量６０９のノイズ信号、及び上記光信号保持容量６１
０の光信号を、それぞれノイズ信号共通出力線６９０、
及び光信号共通出力線６９１に順次読み出すためのシフ
トレジスタ６１３と、ノイズ信号共通出力線６９０、及
び光信号共通出力線６９１の電圧をインピーダンス変換
するためのバッファアンプ６１４，６１４′と、上記ノ
イズ信号共通出力線６９０、及び光信号共通出力線６９
１の電圧の差分信号を得、かつ信号を増幅するための差
動増幅アンプ６１５と、上記差動増幅アンプ６１５の出
力をインピーダンス変換し、光電変換装置の外部に信号
を出力する出力バッファアンプ６９２とが設けられてい
る。そして１画素読み出しごとにノイズ信号共通出力線
６９０、及び光信号共通出力線６９１をリセットするた
めの共通出力線リセット手段６９３も設けられている。
【０１７５】図２２に示した光電変換装置の光出力電圧
ＶＰは、以下の［数１］の式のようになる。
ＶＰは、以下の［数１］の式のようになる。
【０１７６】
【数１】Vp=[QP/Cpd]・Gsf1・Gsf2・[CT/(CT+CH)]・Gamp ここで、 ＱP ：光信号電荷 ＣPD ：受光部容量 Ｇsf1 ：第１ソースホロアＭ２のゲイン Ｇsf2 ：第２ソースホロアＭ４のゲイン ＣT ：ノイズ信号、及び光信号蓄積容量の容量値 ＣH ：ノイズ信号及び光信号共通出力線容量の容量値 Ｇamp ：差動増幅アンプ６１５のゲイン である。
【０１７７】図２２において、Ｖ１PD：受光素子のリセ
ット直後の受光素子部の電位、Ｖ２PD：光電荷蓄積後の
受光素子部の電位、とすると、上記式は、［数２］の式
のように表すことができる。
ット直後の受光素子部の電位、Ｖ２PD：光電荷蓄積後の
受光素子部の電位、とすると、上記式は、［数２］の式
のように表すことができる。
【０１７８】
【数２】V2PD-V1PD=ΔＶPD=[QP/Cpd]=[Vp/[Gsf1・Gsf2・
[CT/(CT+CH)]・Gamp]] ここで、ΔＶPDは光電荷による受光素子部の電位変化で
ある。
[CT/(CT+CH)]・Gamp]] ここで、ΔＶPDは光電荷による受光素子部の電位変化で
ある。
【０１７９】従って、上記式において、Ｖ１PD及びＶ２
PDを受光素子部における空乏化領域内に設定することに
より、高感度な光電変換装置を実現することができる。
PDを受光素子部における空乏化領域内に設定することに
より、高感度な光電変換装置を実現することができる。
【０１８０】本実施例においては、上記各式において、 Ｇsf1 ＝Ｇsf2 ＝０．９ ＣT ／（ＣT ＋ＣH ）＝０．５ Ｇamp ＝２０ 電源電圧（ＶＤＤ）：５Ｖ 受光素子の空乏化電圧：−２Ｖ 光出力（Ｖｐ）の飽和出力：２Ｖ 受光素子のリセット電圧（ＶR ）：１Ｖ と設定した。
【０１８１】従って、上記各式により、 （ａ）リセット直後の受光素子部の電位（Ｖ１PD）：約
０．７０Ｖ （ｂ）飽和出力時の受光素子部の電位（Ｖ２PD）：約
０．９５Ｖ となる。
０．７０Ｖ （ｂ）飽和出力時の受光素子部の電位（Ｖ２PD）：約
０．９５Ｖ となる。
【０１８２】上記の電源電圧、空乏化電圧の値より、受
光素子部の電位が、３Ｖ以下であれば、受光素子部は空
乏化状態となることがわかる。
光素子部の電位が、３Ｖ以下であれば、受光素子部は空
乏化状態となることがわかる。
【０１８３】上記各式からの（ａ），（ｂ）よりリセッ
ト直後の受光素子部の電位（Ｖ１PD）、及び飽和出力時
の受光素子部の電位（Ｖ２PD）は共に３Ｖ以下であるた
め、受光部容量が小さい範囲で使用でき、高感度にな
る。
ト直後の受光素子部の電位（Ｖ１PD）、及び飽和出力時
の受光素子部の電位（Ｖ２PD）は共に３Ｖ以下であるた
め、受光部容量が小さい範囲で使用でき、高感度にな
る。
【０１８４】尚、受光部容量を測定した結果、受光素子
の電極領域の接合容量、ソースホロアＭＯＳのゲート容
量、リセットＭＯＳのドレイン部の接合容量、その他、
配線容量等の寄生容量等、すべての合計で、約２５ｆＦ
であった。
の電極領域の接合容量、ソースホロアＭＯＳのゲート容
量、リセットＭＯＳのドレイン部の接合容量、その他、
配線容量等の寄生容量等、すべての合計で、約２５ｆＦ
であった。
【０１８５】また本実施形態において、空乏化電圧のバ
ラツキが−２Ｖ±２Ｖ程度ある場合、受光素子部の空乏
化領域は１Ｖ〜５Ｖとなるが、本実施例における動作点
は空乏化領域の最小値である１Ｖよりも小さいため、空
乏化電圧が±２Ｖ程度ばらついても高歩留まりが維持で
きる。
ラツキが−２Ｖ±２Ｖ程度ある場合、受光素子部の空乏
化領域は１Ｖ〜５Ｖとなるが、本実施例における動作点
は空乏化領域の最小値である１Ｖよりも小さいため、空
乏化電圧が±２Ｖ程度ばらついても高歩留まりが維持で
きる。
【０１８６】尚、上記で、リセット直後の受光素子部の
電位が、リセット電圧（Ｖｒｅｓ）より小さくなってい
るのは、リセットスイッチにＮＭＯＳトランジスタを用
いているため、リセットスイッチをオフする時に受光素
子部の電位がマイナス側に振られることによるものであ
る。
電位が、リセット電圧（Ｖｒｅｓ）より小さくなってい
るのは、リセットスイッチにＮＭＯＳトランジスタを用
いているため、リセットスイッチをオフする時に受光素
子部の電位がマイナス側に振られることによるものであ
る。
【０１８７】また、本実施形態は、本発明者らが特開平
９−２０５５８８号公報に提案している光電変換装置に
適用した例を示したが、本発明は本実施形態に限定され
るものでなく、例えば、他の光電変換装置や固体撮像装
置に適用できることは言うまでもない。
９−２０５５８８号公報に提案している光電変換装置に
適用した例を示したが、本発明は本実施形態に限定され
るものでなく、例えば、他の光電変換装置や固体撮像装
置に適用できることは言うまでもない。
【０１８８】尚、図示していないが、本実施形態は、上
記の構成の画素をラインセンサーとして、３４４個設け
た１次光電変換装置を構成している。
記の構成の画素をラインセンサーとして、３４４個設け
た１次光電変換装置を構成している。
【０１８９】本実施形態の光電変換装置を用いて、密着
型イメージセンサを構成し、例えば、ＦＡＸやイメージ
スキャナ等の画像入力システムの画像読み取り装置とし
て用いることにより、高速動作時においても残像特性が
良好であるため、高品質な画像読み取りが実現でき、か
つ高歩留まりであるため低コストな画像読み取り装置を
提供することが可能となる。
型イメージセンサを構成し、例えば、ＦＡＸやイメージ
スキャナ等の画像入力システムの画像読み取り装置とし
て用いることにより、高速動作時においても残像特性が
良好であるため、高品質な画像読み取りが実現でき、か
つ高歩留まりであるため低コストな画像読み取り装置を
提供することが可能となる。
【０１９０】（実施形態８）以下、本発明の実施形態８
について、図２３（Ａ），２３（Ｂ）を用いて説明す
る。
について、図２３（Ａ），２３（Ｂ）を用いて説明す
る。
【０１９１】図２３（Ａ）は、本実施形態の受光素子部
の上面を、また、図２３（Ｂ）は、図２３（Ａ）の線分
Ｊ−Ｊ′における断面を示す。
の上面を、また、図２３（Ｂ）は、図２３（Ａ）の線分
Ｊ−Ｊ′における断面を示す。
【０１９２】図２３（Ａ），図２３（Ｂ）において、５
１は半導体基板である第１半導体領域、５２は第２半導
体領域である。それぞれの導電型はここではｎ型、ｐ型
である。また、第２半導体領域５２は遮光層１７で画成
された開口部ＯＰの内部に形成されている。
１は半導体基板である第１半導体領域、５２は第２半導
体領域である。それぞれの導電型はここではｎ型、ｐ型
である。また、第２半導体領域５２は遮光層１７で画成
された開口部ＯＰの内部に形成されている。
【０１９３】また、第１半導体領域５１と第２半導体領
域５２とによるｐｎ接合により空乏層ＤＬが形成されて
いる。第１半導体領域５１と第２半導体領域５２との間
には、逆バイアスが印加されており、不純物濃度の低い
領域５１側に多く空乏層ＤＬが延びている。絶縁膜９の
コンタクトホールＣＨを介して第２半導体領域５２に電
極１５が接続されている。
域５２とによるｐｎ接合により空乏層ＤＬが形成されて
いる。第１半導体領域５１と第２半導体領域５２との間
には、逆バイアスが印加されており、不純物濃度の低い
領域５１側に多く空乏層ＤＬが延びている。絶縁膜９の
コンタクトホールＣＨを介して第２半導体領域５２に電
極１５が接続されている。
【０１９４】当該受光素子に光が照射されると、空乏層
ＤＬ内及びその周辺で電荷が発生する。その電荷は、第
２半導体領域５２に収集される。一方、半導体基板主表
面と絶縁膜９との界面には、結晶欠陥が多く存在する。
この結晶欠陥が電子−正孔対の発生準位となり、暗電流
発生の原因となる。特に、空乏層ＤＬ付近の結晶欠陥に
よる影響が大きい。
ＤＬ内及びその周辺で電荷が発生する。その電荷は、第
２半導体領域５２に収集される。一方、半導体基板主表
面と絶縁膜９との界面には、結晶欠陥が多く存在する。
この結晶欠陥が電子−正孔対の発生準位となり、暗電流
発生の原因となる。特に、空乏層ＤＬ付近の結晶欠陥に
よる影響が大きい。
【０１９５】また、電極１５を形成する際、形成位置
を、空乏層ＤＬが電極１５によって覆われていない位置
まで延びているとエッチング等によるダメージにより、
結晶欠陥の量は増加し、暗電流が増加する。
を、空乏層ＤＬが電極１５によって覆われていない位置
まで延びているとエッチング等によるダメージにより、
結晶欠陥の量は増加し、暗電流が増加する。
【０１９６】そこで、本実施形態の受光素子の構造は、
空乏層ＤＬと絶縁膜９とが接している部分５９を、絶縁
膜９を介して電極１５で覆うことにより、電極形成時の
エッチングダメージが空乏層ＤＬに及ばないため、暗電
流を低減することができる。
空乏層ＤＬと絶縁膜９とが接している部分５９を、絶縁
膜９を介して電極１５で覆うことにより、電極形成時の
エッチングダメージが空乏層ＤＬに及ばないため、暗電
流を低減することができる。
【０１９７】また、フォトリソグラフィーにおけるアラ
イメントずれを加味して、必ず空乏層ＤＬと絶縁膜１５
とが接している部分５９上に電極１５が形成されるよう
にする。これによって、空乏層ＤＬ付近に発生する結晶
欠陥の量がプロセスばらつきによって変動することを抑
える。従って、プロセスばらつきによる暗電流のばらつ
きが低減する。
イメントずれを加味して、必ず空乏層ＤＬと絶縁膜１５
とが接している部分５９上に電極１５が形成されるよう
にする。これによって、空乏層ＤＬ付近に発生する結晶
欠陥の量がプロセスばらつきによって変動することを抑
える。従って、プロセスばらつきによる暗電流のばらつ
きが低減する。
【０１９８】本実施形態においては、電極１５には例え
ば、Ａｌ，Ａｌ合金，Ｔｉ，Ｔｉ合金，Ｗ，Ｗ合金，Ｃ
ｏ，Ｃｏ合金，Ｔａ，Ｔａ合金，Ｍｏ，Ｍｏ合金，Ｃ
ｕ，Ｃｕ合金，ＷＮ，ＴｉＮ，ＴａＮ，Ｃｒ，Ｃｒ合金
等の金属、合金及び化合物が用いられる。又はそれらは
複数の種類の積層体であってもよい。又は、例えばドー
プドポリシリコン等のようにシリコンを主体とする導電
材料として用いることができる。
ば、Ａｌ，Ａｌ合金，Ｔｉ，Ｔｉ合金，Ｗ，Ｗ合金，Ｃ
ｏ，Ｃｏ合金，Ｔａ，Ｔａ合金，Ｍｏ，Ｍｏ合金，Ｃ
ｕ，Ｃｕ合金，ＷＮ，ＴｉＮ，ＴａＮ，Ｃｒ，Ｃｒ合金
等の金属、合金及び化合物が用いられる。又はそれらは
複数の種類の積層体であってもよい。又は、例えばドー
プドポリシリコン等のようにシリコンを主体とする導電
材料として用いることができる。
【０１９９】（実施形態９）図２４（Ａ）は、受光素子
の上面を、また、図２４（Ｂ）は、図２４（Ａ）のＫ−
Ｋ′における断面を示している。
の上面を、また、図２４（Ｂ）は、図２４（Ａ）のＫ−
Ｋ′における断面を示している。
【０２００】図２４において、６６はｎ型半導体基板、
６７はｎ型半導体基板６６にイオン注入して形成した埋
込ｎ+ 型領域、６１はｎ+ 型領域６７上に形成した第１
半導体領域であるｎ- 型エピタキシャル層、６８はｎ-
型エピタキシャル層６１にイオン注入法により形成し埋
込ｎ+ 型領域に接するｎ+ 型領域である。
６７はｎ型半導体基板６６にイオン注入して形成した埋
込ｎ+ 型領域、６１はｎ+ 型領域６７上に形成した第１
半導体領域であるｎ- 型エピタキシャル層、６８はｎ-
型エピタキシャル層６１にイオン注入法により形成し埋
込ｎ+ 型領域に接するｎ+ 型領域である。
【０２０１】また、６２は第２半導体領域であり且つ電
極領域であって、具体的にはｐ型の高濃度不純物領域か
らなる。６３はｎ型領域であり、半導体基板の主表面
（エピタキシャル層の表面）での空乏層ＤＬの広がりを
抑えるために設けられている。Ａｌを主成分とした金属
等により形成された電極１５は、基板の主表面上に形成
された絶縁膜９のコンタクトホールＣＨを介して、電極
領域６２と電気的に接続されている。さらに、１７は遮
光層、ＯＰは開口部、５は素子分離用のＬＯＣＯＳ絶縁
膜、９は遮光層１７と電極１５とを絶縁する層間絶縁膜
である。
極領域であって、具体的にはｐ型の高濃度不純物領域か
らなる。６３はｎ型領域であり、半導体基板の主表面
（エピタキシャル層の表面）での空乏層ＤＬの広がりを
抑えるために設けられている。Ａｌを主成分とした金属
等により形成された電極１５は、基板の主表面上に形成
された絶縁膜９のコンタクトホールＣＨを介して、電極
領域６２と電気的に接続されている。さらに、１７は遮
光層、ＯＰは開口部、５は素子分離用のＬＯＣＯＳ絶縁
膜、９は遮光層１７と電極１５とを絶縁する層間絶縁膜
である。
【０２０２】なお、本実施形態では、ｎ型基板６６と、
ｎ+ 型領域６７と、ｎ- 型エピタキシャル層６１と、ｎ
+ 型領域６８と、ｎ型領域６３と、電極領域６２とによ
って、形成される半導体部分を基板と称する。
ｎ+ 型領域６７と、ｎ- 型エピタキシャル層６１と、ｎ
+ 型領域６８と、ｎ型領域６３と、電極領域６２とによ
って、形成される半導体部分を基板と称する。
【０２０３】図２４において、ｎ- 型エピタキシャル層
６１をその下部と周囲にあるｎ+ 型領域６７と６８とで
囲むような構造にしたことにより、ポテンシャルバリア
を形成した。この結果、光によって発生したキャリアの
うち正孔は、最終的に最もポテンシャルの低いｐ型の電
極領域６２に集められる。
６１をその下部と周囲にあるｎ+ 型領域６７と６８とで
囲むような構造にしたことにより、ポテンシャルバリア
を形成した。この結果、光によって発生したキャリアの
うち正孔は、最終的に最もポテンシャルの低いｐ型の電
極領域６２に集められる。
【０２０４】空乏層ＤＬは、電極領域６２の周囲に形成
される。ここで、電極領域６２の不純物濃度を約３×１
０19ｃｍ-3、ｎ型領域６３の不純物濃度を約２×１０17
ｃｍ -3とし、これらに３Ｖの逆バイアス電圧を印加した
場合には、空乏層ＤＬの層幅は約０．１４μｍとなる。
空乏層ＤＬの大部分が電極領域６２とｎ- 型領域６１と
のｐｎ接合面よりｎ- 型領域６１側に広がった。基板表
面では、ｎ型領域６３によって、空乏層ＤＬの広がりが
抑えられている。
される。ここで、電極領域６２の不純物濃度を約３×１
０19ｃｍ-3、ｎ型領域６３の不純物濃度を約２×１０17
ｃｍ -3とし、これらに３Ｖの逆バイアス電圧を印加した
場合には、空乏層ＤＬの層幅は約０．１４μｍとなる。
空乏層ＤＬの大部分が電極領域６２とｎ- 型領域６１と
のｐｎ接合面よりｎ- 型領域６１側に広がった。基板表
面では、ｎ型領域６３によって、空乏層ＤＬの広がりが
抑えられている。
【０２０５】電極１５は、空乏層ＤＬが層間絶縁膜９に
接している部分の上部を覆うように、電極領域６２より
も、例えば０．４μｍ大きく配置した。これによって、
電極６２を形成した時のエッチングダメージやレジスト
のアッシングによるダメージによって発生した結晶欠陥
は、空乏層ＤＬには及ばず、暗電流が低減される。
接している部分の上部を覆うように、電極領域６２より
も、例えば０．４μｍ大きく配置した。これによって、
電極６２を形成した時のエッチングダメージやレジスト
のアッシングによるダメージによって発生した結晶欠陥
は、空乏層ＤＬには及ばず、暗電流が低減される。
【０２０６】電極１５が空乏層ＤＬと絶縁膜９とが接し
ている部分５９を覆うように形成した場合と、そうでな
い場合で、暗電流を比較した結果、空乏層ＤＬが絶縁膜
９に接している部分の上部を完全に覆うように形成する
と、暗電流は２／３に低減する。すなわち、電極１５の
大きさ及び形成位置によって、暗電流を低減することが
できる。
ている部分５９を覆うように形成した場合と、そうでな
い場合で、暗電流を比較した結果、空乏層ＤＬが絶縁膜
９に接している部分の上部を完全に覆うように形成する
と、暗電流は２／３に低減する。すなわち、電極１５の
大きさ及び形成位置によって、暗電流を低減することが
できる。
【０２０７】なお、説明を簡略化するために、基板６６
及び領域６７，６８、エピタキシャル層６１、領域６３
をｎ型とし、領域６２をｐ型として説明したが、本実施
形態は、この導電型に限定されるものではなく、おのお
のが上記と反対の導電型でもよい。
及び領域６７，６８、エピタキシャル層６１、領域６３
をｎ型とし、領域６２をｐ型として説明したが、本実施
形態は、この導電型に限定されるものではなく、おのお
のが上記と反対の導電型でもよい。
【０２０８】また、本実施形態においては、ｎ- 型エピ
タキシャル層６１をｎ+ 型領域６７，６８とによって囲
むような構造として、ポテンシャルバリアを形成し、光
キャリアの隣接画素への混入を防止している。光キャリ
アが隣接画素に混入しないため、クロストークの発生を
ほぼ完全に抑制することによって、高品質な解像パター
ンを得ることができる。
タキシャル層６１をｎ+ 型領域６７，６８とによって囲
むような構造として、ポテンシャルバリアを形成し、光
キャリアの隣接画素への混入を防止している。光キャリ
アが隣接画素に混入しないため、クロストークの発生を
ほぼ完全に抑制することによって、高品質な解像パター
ンを得ることができる。
【０２０９】（実施形態１０）図２５（Ａ）は、受光素
子の上面を示し、また、図２５（Ｂ）は、図２５（Ａ）
の線分Ｌ−Ｌ′における断面を示している。
子の上面を示し、また、図２５（Ｂ）は、図２５（Ａ）
の線分Ｌ−Ｌ′における断面を示している。
【０２１０】図２５において、７６はｎ型基板である。
７７はｎ型基板７６にイオン注入して形成した埋込ｎ+
型領域、７１はｎ+ 型領域７７上に形成した第１半導体
領域であるｎ- 型エピタキシャル層、７８はｎ- 型エピ
タキシャル層にイオン注入して形成したｎ+ 型領域であ
り、エピタキシャル層７１の周囲を囲んでいる。
７７はｎ型基板７６にイオン注入して形成した埋込ｎ+
型領域、７１はｎ+ 型領域７７上に形成した第１半導体
領域であるｎ- 型エピタキシャル層、７８はｎ- 型エピ
タキシャル層にイオン注入して形成したｎ+ 型領域であ
り、エピタキシャル層７１の周囲を囲んでいる。
【０２１１】また、７２は第２半導体領域である。７４
は電極領域であり、具体的にはｐ型の高濃度不純物領域
からなる。７３はｎ型領域であり、基板の主表面での空
乏層ＤＬの広がりを抑えるために設けられている。１５
は電極であり、Ａｌを主成分とした金属等で形成する。
電極１５は、基板の主表面上に形成された絶縁膜９のコ
ンタクトホールＣＨを介して、電極領域７４に電気的に
接続されている。
は電極領域であり、具体的にはｐ型の高濃度不純物領域
からなる。７３はｎ型領域であり、基板の主表面での空
乏層ＤＬの広がりを抑えるために設けられている。１５
は電極であり、Ａｌを主成分とした金属等で形成する。
電極１５は、基板の主表面上に形成された絶縁膜９のコ
ンタクトホールＣＨを介して、電極領域７４に電気的に
接続されている。
【０２１２】電極領域７４を微細化した際、不純物濃度
の高い電極領域に空乏層ＤＬが広がるとその空乏層中の
欠陥により、暗電流が増大してしまう。ｐ- 型の半導体
領域７２はそれを抑制するために設けられている。ま
た、ＯＰは開口部、５は素子分離絶縁膜、上方の層間絶
縁膜９は遮光層１７と電極１５とを絶縁する絶縁膜であ
る。
の高い電極領域に空乏層ＤＬが広がるとその空乏層中の
欠陥により、暗電流が増大してしまう。ｐ- 型の半導体
領域７２はそれを抑制するために設けられている。ま
た、ＯＰは開口部、５は素子分離絶縁膜、上方の層間絶
縁膜９は遮光層１７と電極１５とを絶縁する絶縁膜であ
る。
【０２１３】なお、本実施形態では、ｎ型基板７６と、
ｎ+ 型領域７７と、ｎ- 型エピタキシャル層７１と、ｎ
+ 型領域７８と、ｎ型領域７３と、電極領域７４とによ
って、形成されるものを基板と称する。
ｎ+ 型領域７７と、ｎ- 型エピタキシャル層７１と、ｎ
+ 型領域７８と、ｎ型領域７３と、電極領域７４とによ
って、形成されるものを基板と称する。
【０２１４】図２５において、ｎ- 型エピタキシャル層
７１を、ｎ+ 型領域７７と７８とで囲むような構造にし
たことにより、ポテンシャルバリアを形成しているの
で、光によって発生したキャリアのうち正孔は、最終的
に最もポテンシャルの低いｐ型の電極領域７４に集めら
れた。
７１を、ｎ+ 型領域７７と７８とで囲むような構造にし
たことにより、ポテンシャルバリアを形成しているの
で、光によって発生したキャリアのうち正孔は、最終的
に最もポテンシャルの低いｐ型の電極領域７４に集めら
れた。
【０２１５】空乏層ＤＬは、ｐ型領域７２の周囲に形成
される。ここで、ｐ型領域７２の不純物濃度を約３×１
０18ｃｍ-3、ｎ型領域７３の不純物濃度を約２×１０17
ｃｍ -3とし、これらに３Ｖの逆バイアス電圧を印加した
場合には、空乏層ＤＬの層幅は約０．１５μｍとなっ
た。空乏層ＤＬの大部分がｐ型領域７２とｎ型領域７１
とのｐｎ接合面よりｎ型領域７１側に広がった。
される。ここで、ｐ型領域７２の不純物濃度を約３×１
０18ｃｍ-3、ｎ型領域７３の不純物濃度を約２×１０17
ｃｍ -3とし、これらに３Ｖの逆バイアス電圧を印加した
場合には、空乏層ＤＬの層幅は約０．１５μｍとなっ
た。空乏層ＤＬの大部分がｐ型領域７２とｎ型領域７１
とのｐｎ接合面よりｎ型領域７１側に広がった。
【０２１６】電極１５は、空乏層ＤＬと絶縁膜９とが接
している部分６９を覆うようにｐ型領域７２よりも、例
えば０．４μｍ大きく配置した。これによって、電極１
５を形成した時のエッチングダメージやレジストのアッ
シングによるダメージによって発生した基板表面の結晶
欠陥は、空乏層ＤＬ内には及ばないので、暗電流を低減
できる。
している部分６９を覆うようにｐ型領域７２よりも、例
えば０．４μｍ大きく配置した。これによって、電極１
５を形成した時のエッチングダメージやレジストのアッ
シングによるダメージによって発生した基板表面の結晶
欠陥は、空乏層ＤＬ内には及ばないので、暗電流を低減
できる。
【０２１７】なお、説明を簡略化するために、基板７６
及び領域７７，７８、エピタキシャル層７１、領域７３
をｎ型とし、領域７２，７４をｐ型として説明したが、
本実施例はこの導電型に限定されるものではなく、おの
おのが上記と反対の導電型でもよい。
及び領域７７，７８、エピタキシャル層７１、領域７３
をｎ型とし、領域７２，７４をｐ型として説明したが、
本実施例はこの導電型に限定されるものではなく、おの
おのが上記と反対の導電型でもよい。
【０２１８】（実施形態１１）図２６（Ａ）は、本発明
による実施形態１１の受光素子の上面を、図２６（Ｂ）
は、図２６（Ａ）の線分Ｍ−Ｍ′における断面図であ
る。
による実施形態１１の受光素子の上面を、図２６（Ｂ）
は、図２６（Ａ）の線分Ｍ−Ｍ′における断面図であ
る。
【０２１９】図２６において、８６はｐ型基板、８１は
第１半導体領域であるｎ型領域、８２は第２半導体領域
であるｐ型領域、８３は第３半導体領域であるｎ+ 型領
域である。
第１半導体領域であるｎ型領域、８２は第２半導体領域
であるｐ型領域、８３は第３半導体領域であるｎ+ 型領
域である。
【０２２０】また、８４は電極領域であるｐ型の高濃度
不純物領域、すなわちｐ+ 型領域からなり、基板の主表
面でｎ+ 型領域８３とオフセット領域ＯＦを間に介して
配置した。また、１５は電極であり、Ａｌを主成分とし
た金属等で形成される。電極１５は、ｐ型基板８６の主
表面上に形成された絶縁膜９のコンタクトホールＣＨを
介して、ｐ+ 型領域８４と電気的に接続されている。Ｄ
Ｌは空乏層である。
不純物領域、すなわちｐ+ 型領域からなり、基板の主表
面でｎ+ 型領域８３とオフセット領域ＯＦを間に介して
配置した。また、１５は電極であり、Ａｌを主成分とし
た金属等で形成される。電極１５は、ｐ型基板８６の主
表面上に形成された絶縁膜９のコンタクトホールＣＨを
介して、ｐ+ 型領域８４と電気的に接続されている。Ｄ
Ｌは空乏層である。
【０２２１】ｐ型領域８２を、ｎ型領域８１とｎ+ 型領
域８３とで挟む構造とした。これによって、空乏層ＤＬ
は、ｐ型領域８２の下面側のｐ接合と上面側ｐｎ接合と
に形成され、ポテンシャルの低い溝のような状態を半導
体領域８２中に形成する。
域８３とで挟む構造とした。これによって、空乏層ＤＬ
は、ｐ型領域８２の下面側のｐ接合と上面側ｐｎ接合と
に形成され、ポテンシャルの低い溝のような状態を半導
体領域８２中に形成する。
【０２２２】この結果、光によって発生した電荷のうち
正孔がｐ型領域８２に集められ、最終的に最もポテンシ
ャルの低いｐ+ 型領域８４に集められる。また、主とし
てｎ型領域８１の不純物濃度と、ｐ型領域８２、ｎ+ 型
領域８３の不純物濃度及び接合深さと、それらのｐｎ接
合のバイアス電圧とを適宜設定することにより、ｎ型領
域８１のほぼ全体を空乏化することもできる。その結
果、ｐ型領域８２は、受光素子の容量にほとんど寄与し
なくなり、受光素子の容量の低減を図ることができた。
正孔がｐ型領域８２に集められ、最終的に最もポテンシ
ャルの低いｐ+ 型領域８４に集められる。また、主とし
てｎ型領域８１の不純物濃度と、ｐ型領域８２、ｎ+ 型
領域８３の不純物濃度及び接合深さと、それらのｐｎ接
合のバイアス電圧とを適宜設定することにより、ｎ型領
域８１のほぼ全体を空乏化することもできる。その結
果、ｐ型領域８２は、受光素子の容量にほとんど寄与し
なくなり、受光素子の容量の低減を図ることができた。
【０２２３】オフセット領域ＯＦを形成しないで、電極
領域８４とｎ+ 型領域８３とを接触させた場合に、電極
領域８４とｎ+ 型領域８３との間に逆バイアスが印加さ
れるとブレークダウンを引き起こし、大量のリーク電流
がｐ+ 型領域８４に流れ込むので好ましくない。
領域８４とｎ+ 型領域８３とを接触させた場合に、電極
領域８４とｎ+ 型領域８３との間に逆バイアスが印加さ
れるとブレークダウンを引き起こし、大量のリーク電流
がｐ+ 型領域８４に流れ込むので好ましくない。
【０２２４】また、オフセット領域ＯＦを小さくしすぎ
ると、フォトリソグラフィーにおけるアライメントずれ
等により、ｐ+ 型領域８４とｎ+ 型領域８３とが接触す
る確率が高くなる。これは、受光素子の歩留まりを低下
させるため、本実施形態においては、ｐ+ 型領域８４と
左右のｎ+ 型領域８３との間にそれぞれ１μｍのオフセ
ット領域ＯＦが設けられている。
ると、フォトリソグラフィーにおけるアライメントずれ
等により、ｐ+ 型領域８４とｎ+ 型領域８３とが接触す
る確率が高くなる。これは、受光素子の歩留まりを低下
させるため、本実施形態においては、ｐ+ 型領域８４と
左右のｎ+ 型領域８３との間にそれぞれ１μｍのオフセ
ット領域ＯＦが設けられている。
【０２２５】電極１５は、空乏層ＤＬと絶縁膜９とが接
している部分８９を覆うように形成した。そのため、電
極１５形成時のエッチングダメージやレジストのアッシ
ングによるダメージによって発生した基板表面の結晶欠
陥は、空乏層ＤＬ内には及ばず、暗電流が低減される。
している部分８９を覆うように形成した。そのため、電
極１５形成時のエッチングダメージやレジストのアッシ
ングによるダメージによって発生した基板表面の結晶欠
陥は、空乏層ＤＬ内には及ばず、暗電流が低減される。
【０２２６】なお、本実施形態は、この導電型に限定さ
れるものではなく、おのおのの導電型が上述したものと
反対の導電型でもよい。
れるものではなく、おのおのの導電型が上述したものと
反対の導電型でもよい。
【０２２７】また、本実施形態において、ｎ型領域８１
は、ｐ型基板８６中に形成して、光キャリアの隣接画素
への混入を防止している。従って、クロストークの発生
がほぼ完全に抑制され、高品質な解像パターンが得られ
る。
は、ｐ型基板８６中に形成して、光キャリアの隣接画素
への混入を防止している。従って、クロストークの発生
がほぼ完全に抑制され、高品質な解像パターンが得られ
る。
【０２２８】ある画素に、蓄積飽和値以上の光キャリア
が発生しても、あふれた光キャリアはｎ型領域８１の周
囲にあるｐ型領域８６に吸収されるため、他の画素へ影
響を与えることなく、にじみの少ない、高品質な画像を
得ることができる。
が発生しても、あふれた光キャリアはｎ型領域８１の周
囲にあるｐ型領域８６に吸収されるため、他の画素へ影
響を与えることなく、にじみの少ない、高品質な画像を
得ることができる。
【０２２９】図２７（Ａ）〜２７（Ｃ）、図２８（Ａ）
〜２８（Ｃ）を参照して、本実施形態による受光素子の
製造方法について述べる。
〜２８（Ｃ）を参照して、本実施形態による受光素子の
製造方法について述べる。
【０２３０】ｐ型半導体基板８６を用意し、イオン注入
等により、ｎ型半導体からなるｎ型領域８１を形成する
（図２７（Ａ））。
等により、ｎ型半導体からなるｎ型領域８１を形成する
（図２７（Ａ））。
【０２３１】選択酸化法によりフィールド絶縁膜５を形
成し、その後、ｐ型半導体領域８２を形成する（図２７
（Ｂ））。
成し、その後、ｐ型半導体領域８２を形成する（図２７
（Ｂ））。
【０２３２】ｎ+型の半導体領域８３を形成した後、ｐ+
型の電極領域８４を形成する。ここで、必要に応じて半
導体領域８３と電極領域８４との間のオフセット領域に
低濃度のドーパントイオンを注入してもよい（図２７
（Ｃ））。
型の電極領域８４を形成する。ここで、必要に応じて半
導体領域８３と電極領域８４との間のオフセット領域に
低濃度のドーパントイオンを注入してもよい（図２７
（Ｃ））。
【０２３３】次に、ＰＳＧ（PhosphoSilicate Glass:リ
ンをドープした酸化膜），ＢＳＧ（BoroSilicate Glas
s），ＢＰＳＧ（BoroPhosphoSilicata Glass）等からな
る絶縁膜９を形成し、電極領域８４の上に開孔ＣＨを形
成する（図２８（Ａ））。
ンをドープした酸化膜），ＢＳＧ（BoroSilicate Glas
s），ＢＰＳＧ（BoroPhosphoSilicata Glass）等からな
る絶縁膜９を形成し、電極領域８４の上に開孔ＣＨを形
成する（図２８（Ａ））。
【０２３４】次に、スパッタリング等によりＡｌ−Ｃｕ
等の導電性材料の層１５を形成する（図２８（Ｂ））。
この時、導電性材料の層１５の下方にＴｉＮ等のバリア
メタルを形成してもよい。
等の導電性材料の層１５を形成する（図２８（Ｂ））。
この時、導電性材料の層１５の下方にＴｉＮ等のバリア
メタルを形成してもよい。
【０２３５】そして、導電性材料の層１５を、ＢＣ
ｌ3 ，Ｃｌ2 等を用いたドライエッチングにより、オフ
セット部を覆うように導電性材料の層１５を残して、パ
ターニングする。こうしてアノード電極１５が得られ
る。
ｌ3 ，Ｃｌ2 等を用いたドライエッチングにより、オフ
セット部を覆うように導電性材料の層１５を残して、パ
ターニングする。こうしてアノード電極１５が得られ
る。
【０２３６】以上説明した実施形態８〜１１の受光素子
においても、図４、図７、図２１図２２に示した読み出
し及びリセット回路を用いることができる。
においても、図４、図７、図２１図２２に示した読み出
し及びリセット回路を用いることができる。
【０２３７】また、本発明は特開平９−２０５５８８号
公報に提案している光電変換装置に好ましく適用できる
が、例えば、他の光電変換装置や固体撮像装置も適用で
き、上述した本発明の受光素子を用いることにより、製
造工程上における高歩留まりの固体撮像装置を製造でき
るので、必然的に高品質の装置を提供できる。
公報に提案している光電変換装置に好ましく適用できる
が、例えば、他の光電変換装置や固体撮像装置も適用で
き、上述した本発明の受光素子を用いることにより、製
造工程上における高歩留まりの固体撮像装置を製造でき
るので、必然的に高品質の装置を提供できる。
【０２３８】
【発明の効果】本実施形態の光電変換装置を用いて、密
着型イメージセンサを構成し、例えば、ＦＡＸやイメー
ジスキャナ等の画像入力システムの画像読み取り装置と
して用いることにより、低暗電流が実現されるため高品
質な画像読み取りが実現でき、かつ高歩留まりであるた
め、低コストな画像読み取り装置を提供することが可能
となった。
着型イメージセンサを構成し、例えば、ＦＡＸやイメー
ジスキャナ等の画像入力システムの画像読み取り装置と
して用いることにより、低暗電流が実現されるため高品
質な画像読み取りが実現でき、かつ高歩留まりであるた
め、低コストな画像読み取り装置を提供することが可能
となった。
【０２３９】以上示したように、暗電流が低減可能な受
光素子を得ることができ、さらに製造プロセスがばらつ
いても、暗電流のばらつきの少ない高性能な光電変換装
置を実現することができるため、高品質な画像が得ら
れ、かつ低コストな画像読み取り装置や画像入力システ
ムを提供することができる。
光素子を得ることができ、さらに製造プロセスがばらつ
いても、暗電流のばらつきの少ない高性能な光電変換装
置を実現することができるため、高品質な画像が得ら
れ、かつ低コストな画像読み取り装置や画像入力システ
ムを提供することができる。
【図１】（Ａ）は本発明の実施形態による受光素子の上
面図、（Ｂ）は本発明の実施形態による受光素子の断面
図、（Ｃ）は本発明の実施形態による受光素子の横方向
のポテンシャルプロファイルを示す模式図、（Ｄ）は本
発明の実施形態による受光素子の縦方向のポテンシャル
プロファイルを示す模式図である。
面図、（Ｂ）は本発明の実施形態による受光素子の断面
図、（Ｃ）は本発明の実施形態による受光素子の横方向
のポテンシャルプロファイルを示す模式図、（Ｄ）は本
発明の実施形態による受光素子の縦方向のポテンシャル
プロファイルを示す模式図である。
【図２】本発明の実施形態による受光素子における不純
物濃度分布を示す図である。
物濃度分布を示す図である。
【図３】受光素子における印加電圧と容量の関係を示す
図である。
図である。
【図４】本発明に用いられる読み出し及びリセット回路
の回路図である。
の回路図である。
【図５】（Ａ）は本発明の実施形態による受光素子の上
面図、（Ｂ）は本発明の実施形態による受光素子の断面
図である。
面図、（Ｂ）は本発明の実施形態による受光素子の断面
図である。
【図６】（Ａ）〜（Ｃ）は本発明の実施形態による受光
素子の製造方法の一例を示す模式的断面図である。
素子の製造方法の一例を示す模式的断面図である。
【図７】本発明に用いられる読み出し及びリセット回路
の回路図である。
の回路図である。
【図８】（Ａ）は本発明の実施形態による受光素子の上
面図、（Ｂ）は本発明の実施形態による受光素子の断面
図である。
面図、（Ｂ）は本発明の実施形態による受光素子の断面
図である。
【図９】本発明の実施形態による受光素子の横方向のポ
テンシャルプロファイルを示す模式図である。
テンシャルプロファイルを示す模式図である。
【図１０】（Ａ）〜（Ｃ）は本発明の実施形態による受
光素子の製造方法の一例を示す模式的断面図である。
光素子の製造方法の一例を示す模式的断面図である。
【図１１】（Ａ）は本発明の実施形態による受光素子の
上面図、（Ｂ）は本発明の実施形態による受光素子の断
面図である。
上面図、（Ｂ）は本発明の実施形態による受光素子の断
面図である。
【図１２】本発明の実施形態による受光素子の上面図で
ある。
ある。
【図１３】本発明の実施形態による受光素子の断面図で
ある。
ある。
【図１４】本発明の実施形態による受光素子の断面図で
ある。
ある。
【図１５】本発明の実施形態による受光素子の上面図で
ある。
ある。
【図１６】本発明の実施形態による受光素子の断面図で
ある。
ある。
【図１７】本発明の実施形態による受光素子の断面図で
ある。
ある。
【図１８】本発明の実施形態による受光素子の上面図で
ある。
ある。
【図１９】本発明の実施形態による受光素子の断面図で
ある。
ある。
【図２０】（Ａ）〜（Ｄ）は本発明の実施形態による受
光素子の製造方法の一例を示す模式的断面図である。
光素子の製造方法の一例を示す模式的断面図である。
【図２１】本発明に用いられる読み出し及びリセット回
路の回路図である。
路の回路図である。
【図２２】本発明に用いられる読み出し及びリセット回
路の回路図である。
路の回路図である。
【図２３】（Ａ）は本発明の実施形態による受光素子の
上面図、（Ｂ）は本発明の実施形態による受光素子の断
面図である。
上面図、（Ｂ）は本発明の実施形態による受光素子の断
面図である。
【図２４】（Ａ）は本発明の実施形態による受光素子の
上面図、（Ｂ）は本発明の実施形態による受光素子の断
面図である。
上面図、（Ｂ）は本発明の実施形態による受光素子の断
面図である。
【図２５】（Ａ）は本発明の実施形態による受光素子の
上面図、（Ｂ）は本発明の実施形態による受光素子の断
面図である。
上面図、（Ｂ）は本発明の実施形態による受光素子の断
面図である。
【図２６】（Ａ）は本発明の実施形態による受光素子の
上面図、（Ｂ）は本発明の実施形態による受光素子の断
面図である。
上面図、（Ｂ）は本発明の実施形態による受光素子の断
面図である。
【図２７】（Ａ）〜（Ｃ）は本実施形態による受光素子
の製造方法の一例を示す図である。
の製造方法の一例を示す図である。
【図２８】（Ａ）〜（Ｃ）は本実施形態による受光素子
の製造方法の一例を示す図である。
の製造方法の一例を示す図である。
【図２９】（Ａ），（Ｂ）は従来の受光素子の断面図で
ある。
ある。
【図３０】従来の受光素子の上面図である。
【図３１】従来の受光素子の断面図である。
【図３２】従来の受光素子の断面図である。
【図３３】従来の受光素子の断面図である。
１，１１，３１ 第１半導体領域 ２，１２，３２ 第２半導体領域 ３，１３，３３ 第３半導体領域 ４，１４，３４ ポテンシャルの低い領域（電極領域） ５ 素子分離領域 １５ 配線 １６ 電源線 １７ 遮光層 １０１ 電極領域 １０２ ホトダイオード領域（受光領域） １０３ エッヂ １０４ エッヂ ６０５ 保持容量 ６０９ ノイズ信号保持容量 ６１０ 光信号保持容量 ６１４ バッファアンプ ６１５ 差動増幅アンプ ６９０ ノイズ信号共通出力線 ６９１ 光信号共通出力線 Ｍ１ リセット用ＭＯＳトランジスタ Ｍ２ 増幅用ＭＯＳトランジスタ Ｍ３ 選択用ＭＯＳトランジスタ
───────────────────────────────────────────────────── フロントページの続き (31)優先権主張番号 特願平11−49190 (32)優先日 平成11年２月25日(1999．2．25) (33)優先権主張国 日本（ＪＰ） (31)優先権主張番号 特願平11−49209 (32)優先日 平成11年２月25日(1999．2．25) (33)優先権主張国 日本（ＪＰ） (72)発明者 澤田 幸司 東京都大田区下丸子３丁目30番２号 キヤ ノン株式会社内
Claims (38)
- 【請求項１】 第１導電型の第１半導体領域と、 該第１半導体領域の上に配された、第２導電型の第２半
導体領域と、 該第２半導体領域と絶縁膜との間に配された前記第１導
電型の第３半導体領域と、 上部に該第３半導体領域が存在しない該第２半導体領域
内に配され、導電体からなるアノード又はカソード電極
に接続された前記第２導電型の電極領域と、を有するこ
とを特徴とする受光素子。 - 【請求項２】 請求項１に記載の受光素子において、 前記電極領域は浮遊状態とされて光生成電荷を蓄積し、 前記第１半導体領域には該第１半導体領域と前記第２半
導体領域との間に逆バイアスを印加するためのバイアス
電圧が印加されることを特徴とする受光素子。 - 【請求項３】 請求項１に記載の受光素子において、 前記第３の半導体領域の下にある前記第２半導体領域
は、完全空乏化していることを特徴とする受光素子。 - 【請求項４】 請求項１に記載の受光素子において、 前記電極領域は前記アノード又はカソード電極によって
遮光されていることを特徴とする受光素子。 - 【請求項５】 請求項１に記載の受光素子において、 前記電極領域に向けて光生成電荷を移動させ得る電位勾
配が、該電極領域と前記該第２半導体領域との間に形成
されていることを特徴とする受光素子。 - 【請求項６】 請求項１に記載の受光素子において、前
記第２半導体領域に向けて光生成電荷を移動させ得る電
位勾配が、前記第３半導体領域と該第２半導体領域との
間及び前記第１半導体領域と該第２半導体領域との間に
形成されていることを特徴とする受光素子。 - 【請求項７】 請求項１に記載の受光素子において、 前記アノード又はカソード電極は、読み出し回路のトラ
ンジスタのゲートに接続されていることを特徴とする受
光素子。 - 【請求項８】 請求項１に記載の受光素子において、 前記第１導電型はｎ型、前記第２導電型はｐ型であるこ
とを特徴とする受光素子。 - 【請求項９】 請求項１に記載の受光素子において、 前記第１導電型はｎ型、前記第２導電型はｐ型であるこ
とを特徴とする受光素子。 - 【請求項１０】 請求項１に記載の受光素子において、 前記第２半導体領域の内部には、該第２半導体領域より
も不純物濃度が高く且つ前記電極領域よりも不純物濃度
が低い第２導電型の内部領域が形成されていることを特
徴とする受光素子。 - 【請求項１１】 請求項１０に記載の受光素子におい
て、 前記内部領域は互いに前記不純物濃度が異なる複数の領
域からなることを特徴とする受光素子。 - 【請求項１２】 請求項１０に記載の受光素子におい
て、 前記内部領域は、前記電極領域の周囲を囲むように形成
されていることを特徴とする受光素子。 - 【請求項１３】 請求項１０に記載の受光素子におい
て、 前記内部領域は、遮光膜に形成された開口部内において
偏在して形成されていることを特徴とする受光素子。 - 【請求項１４】 請求項１０に記載の受光素子におい
て、 前記内部領域は、前記電極領域から離れるに従って、そ
の幅が狭くなる領域を含むことを特徴とする受光素子。 - 【請求項１５】 請求項１４に記載の受光素子におい
て、 前記幅が狭くなる領域は、当該領域のコーナー部がすべ
て鈍角となっていることを特徴とする受光素子。 - 【請求項１６】 請求項１０に記載の受光素子におい
て、 前記内部領域は、遮光膜に形成された開口部内に偏在し
ている前記電極領域から、該開口部の中心を越えて伸び
ていることを特徴とする受光素子。 - 【請求項１７】 請求項１０に記載の受光素子におい
て、 前記内部領域は、前記第２半導体領域より浅い位置に形
成されていることを特徴とする受光素子。 - 【請求項１８】 請求項１に記載の受光素子において、 前記第２半導体領域は、素子分離用の絶縁膜と離れて形
成されていることを特徴とする受光素子。 - 【請求項１９】 請求項１に記載の受光素子において、 前記第３半導体領域は、前記電極領域と離れて形成され
ていることを特徴とする受光素子。 - 【請求項２０】 請求項１に記載の受光素子において、 前記第３半導体領域は、前記電極領域の周囲を囲うよう
に形成されていることを特徴とする受光素子。 - 【請求項２１】 請求項１に記載の受光素子において、 前記第２半導体領域は、当該第２半導体領域のコーナー
部がすべて鈍角となっていることを特徴とする受光素
子。 - 【請求項２２】 請求項１に記載の受光素子において、 前記電極領域は、遮光膜に形成された開口部内の一方の
端部に偏在しており、前記第１半導体領域に電圧を印加
する為のコンタクトが他方の端部に設けられていること
を特徴とする受光素子。 - 【請求項２３】 請求項２０に記載の受光素子におい
て、 前記第２半導体領域には、前記開口部内の一方の端部か
ら他方の端部に向かう方向にポテンシャル勾配が形成さ
れることを特徴とする受光素子。 - 【請求項２４】 請求項２０に記載の受光素子におい
て、 前記第２半導体領域は当該第２半導体領域のコーナー部
がすべて鈍角になっており、前記第２半導体領域内に形
成された内部領域もそのコーナー部がすべて鈍角となっ
ていることを特徴とする受光素子。 - 【請求項２５】 請求項１に記載の受光素子において、 前記第３半導体領域と前記電極領域との間には、低不純
物濃度のドープ領域が形成されていることを特徴とする
受光素子。 - 【請求項２６】 請求項２３に記載の受光素子におい
て、 前記ドープ領域の上方には前記アノード又はカソード電
極が設けられていることを特徴とする受光素子。 - 【請求項２７】 請求項１に記載の受光素子において、 前記第３半導体領域と前記電極領域との間の領域の上方
には前記アノード又はカソード電極が延在して設けられ
ていることを特徴とする受光素子。 - 【請求項２８】 請求項１に記載の受光素子において、 前記電極領域近傍に形成される空乏層と前記絶縁膜との
界面の上方には前記アノード又はカソード電極が延在し
て設けられていることを特徴とする受光素子。 - 【請求項２９】 請求項１に記載の受光素子において、 前記第２半導体領域の上面は、前記アノード又はカソー
ド電極と前記第３半導体領域により覆われていることを
特徴とする受光素子。 - 【請求項３０】 請求項１に記載の受光素子において、 前記アノード又はカソード電極は、読み出し回路のトラ
ンジスタのゲートと、リセット回路のトランジスタのソ
ースまたはドレインとに、接続されていることを特徴と
する受光素子。 - 【請求項３１】 請求項１に記載の受光素子において、 前記第１半導体領域は、半導体基板と、該半導体基板上
に形成されたエピタキシャル層と、前記半導体基板内に
形成されたウエルのいずれかからなることを特徴とする
受光素子。 - 【請求項３２】 以下を有する受光素子：第１導電型の
第１半導体領域と、 該第１半導体領域の上に配された、第２導電型の第２半
導体領域と、 前記第１及び第２の半導体領域を含む半導体基体の表面
と該半導体基板の表面に隣接する層間絶縁膜との間に配
された、第１導電型の第３半導体領域と、 該第２半導体領域に接続された、導電体からなるアノー
ド又はカソード電極と、を有し、 前記アノード又はカソード電極は、前記第２半導体領域
と前記第３半導体領域との間に形成される空乏層が前記
層間絶縁膜に接する部分の上方を覆う延在部分を含んで
いることを特徴とする受光素子。 - 【請求項３３】 請求項３１に記載の受光素子におい
て、 前記第１半導体領域はエピタキシャル層であり、その上
面側内部に前記第２半導体領域が形成されており、該第
２半導体領域の上面の面積より前記アノード又はカソー
ド電極の上面の面積が大きいことを特徴とする受光素
子。 - 【請求項３４】 請求項３１に記載の受光素子におい
て、 前記第２半導体領域は、互いに不純物濃度の異なる部分
を有しており、該第２半導体領域の上面の面積より前記
アノード又はカソード電極の上面の面積が大きいことを
特徴とする受光素子。 - 【請求項３５】 請求項３１に記載の受光素子におい
て、 前記第２半導体領域は不純物濃度の高い高濃度領域と、
前記不純物濃度の低い低濃度領域とを有しており、該低
濃度領域の上面に前記第３半導体領域が形成されている
ことを特徴とする受光素子。 - 【請求項３６】 請求項３１に記載の受光素子におい
て、 前記アノード又は前記カソード電極の前記延在部分は、
前記第３半導体領域の少なくとも上方を覆っていること
を特徴とする受光素子。 - 【請求項３７】 請求項１又は３１に記載の受光素子の
複数個と、前記複数個の受光素子からの光電荷をそれぞ
れ読み出し且つリセットする読み出し及びリセット回路
と、前記読み出し及びリセット回路の出力をバッファす
るバッファ回路と、前記バッファ回路出力の直流成分を
カットする結合コンデンサと、を有することを特徴とす
る光電変換装置。 - 【請求項３８】 請求項１又は３１に記載の受光素子の
複数個と、前記複数個の受光素子からの光電荷をそれぞ
れ読み出しおよびリセットする読み出し及びリセット回
路と、当該光電荷をそれぞれ選択する選択スイッチと、
前記読み出し及びリセット回路の出力を一時的に記憶す
るメモリー部と、前記メモリー部から時系列的に読み出
す読み出し走査部と、を有することを特徴とする光電変
換装置。
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