WO2007026409A1 - フォトダイオード、固体撮像装置、およびその製造方法 - Google Patents

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Masaya Katayama
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    • H01L27/1462—Coatings
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Definitions

  • the present invention generally relates to a semiconductor device, and more particularly, to a photodiode, a solid-state image sensor, and a manufacturing method thereof that constitute a CMOS image sensor.
  • CMOS imaging devices are widely used in camera-equipped mobile phones and digital still cameras.
  • a CMOS image sensor is simpler than a CCD image sensor, and has a favorable feature that can be configured inexpensively.
  • FIG. 1 shows the configuration of such a CMOS image sensor 100.
  • a CMOS imaging device 100 has a light receiving region 101A in which a large number of light receiving devices 10 are arranged in a matrix, and is arranged for each light receiving device 10 in the light receiving region 101A.
  • the selection circuit 101B and the signal readout circuit 101C cooperate.
  • the row selection circuit 101B selects the reset control line RST and the selection control line SEL, while the signal readout circuit 101C supplies the reset voltage to the reset voltage line VR and is output to the signal readout line SIG. Read the signal voltage from the pixel.
  • FIG. 2 shows a configuration of the light receiving element 10 for one pixel used in the CMOS image sensor 100 of FIG.
  • a power supply terminal 10A connected to the reset voltage line VR and supplied with a predetermined reset voltage has a photodiode 10D force, a reset controlled by a reset signal on the reset control line RST.
  • the photoelectrons formed by light irradiation in the photodiode 10D form a source follower circuit driven by a power supply voltage from the power supply terminal 10A.
  • the voltage is converted by the transistor 10F and output.
  • the output is output on the signal line SIG by a selection transistor 10S connected in series to the read transistor and controlled by a selection control signal on the selection control line SEL.
  • Patent Document 1 Japanese Patent Laid-Open No. 2000-312024
  • Patent Document 2 Japanese Patent Application Laid-Open No. 2004-312039
  • FIG. 3A is a plan view showing a configuration of a photodiode 100D used in a related CMOS image sensor according to the related art of the present invention
  • FIG. 3B is a cross-section along the line ⁇ — ⁇ of the photodiode. The figure is shown.
  • the photodiode 100D in Figs. 3 and 3 is used as the photodiode 10D in the CMOS pixel element 10 in Fig. 2.
  • the photodiode 100D is formed on a p-type silicon substrate 111.
  • an element isolation insulating film 112 by the LOCOS method and the underlying layer are formed on the P-type silicon substrate 111.
  • the p-type channel stopper region 112A forms an element region that defines the photodiode 10D.
  • a ⁇ -type diffusion region 11 1 ⁇ is formed as a light receiving region.
  • a depletion layer is formed in the light receiving region 111A by a reverse bias, and the photoelectrons formed in the light receiving region 111A reach the signal electrode, whereby an optical signal is transmitted. It is formed.
  • the generation of dark current due to thermionic emission is suppressed to a minimum, and the formed photoelectrons are trapped in the middle and disappear, or the thermoelectrons are lost.
  • the light receiving region 111A is required to be very low and have a defect concentration so as not to be emitted and mixed into photoelectrons.
  • a p-type guard ring 112B is formed between the light receiving region 111A and the LOCOS oxide film 112, and the ⁇ -type light receiving region 111A serves as the element isolation insulating film. Direct contact with the surface of 112 is avoided. Further, a p-type shield layer 111D is also formed on the surface portion of the silicon substrate 111, that is, on the surface portion of the light receiving region 111A, whereby the light receiving region becomes a surface of the silicon substrate 111 including a defect. Exposure to the surface is avoided.
  • an n + -type diffusion region 111C is formed as a contact layer with the signal electrode so as to be surrounded by the p-type shield layer 111D on a part of the surface portion of the light receiving region 111A. Since the n + type diffusion region 111C generally contains a high concentration of defects, the ⁇ type diffusion region 111B is formed in the ⁇ type light receiving region 111A so as to cover the contact layer 111C. Thus, direct contact between the light receiving region 111 A and the n + -type contact layer 111 is avoided!
  • a thermal oxide film 113 is formed on the surface of the silicon substrate 111, and a CVD oxide film 114 is further formed thereon, and an interlayer insulating film 115 is formed on the CVD oxide film 114.
  • a via plug 116 is formed in the interlayer insulating film 115 so as to be in contact with the contact layer 111C. The via plug 116 is contacted with the via plug 116 on the interlayer insulating film 115.
  • the signal electrode 117 is formed.
  • FIG. 4 shows an enlarged view of the vicinity of the n-type diffusion region 111B of FIG. 3 (B).
  • a depletion region extending from the junction interface PN1 between the p-type silicon substrate 111 and the n_-type light receiving region 111A extends substantially over the entire light receiving region 111A.
  • the end A of the depletion region in the n-side region reaches the n-type diffusion region 111B.
  • the depletion region extending from the junction interface PN2 between the n_type light receiving region 111A and the p-type shield layer 111D merges with the depletion region extending from the junction interface PN1, and the end C is connected to the shield layer 111D. In the middle, it is formed to be located in the vicinity of the interface PN2 with the light receiving region 111A.
  • the contact layer 111C needs to realize a good ohmic junction with the via plug 116, and for this reason, the contact layer 111C is highly doped.
  • defects D such as dislocations are generated in the contact layer 111C.
  • the depletion region extends, and its end A has a defect D as shown in FIG. If it exceeds, carriers such as photoelectrons generated in the depletion region will be trapped, resulting in leakage current.
  • a large electric field is formed between the high-concentration contact layer 111C and the p-type shield layer 111D, and there is a problem that a leak current is likely to occur in this portion. Such a leakage current forms a dark current and reduces the sensitivity of the photodiode.
  • FIG. 5 shows a configuration of a conventional photodiode 100 E described in Patent Document 1 and Patent Document 2.
  • the same reference numerals are assigned to the portions corresponding to the portions described above, and the description thereof is omitted. Also, in FIG. 5, only the parts necessary for explanation are shown, and the other parts are not shown.
  • the n-type diffusion region 111B is formed so as to wrap around the n + -type contact layer 111C, and as a result, a depletion region extending as much as a junction interface PN1 (not shown) is stretched. Is substantially blocked by the n-type diffusion region 111B and does not reach the contact layer 111C including the defect. Further, the depletion region formed at the interface between the shield layer 111D and the n-type diffusion region 111B has a high impurity concentration in the layers 111B and 111D, so that it is confined in the vicinity of the interface and reaches the contact layer 111C. Absent.
  • n + type contact layer 111C and the p type shield layer 111D have an impurity concentration lower than that of the n + type contact layer 111C and the n type diffusion region 111B is interposed, the contact layer 111C and the shield layer 111D Generation of leakage current between the two is suppressed.
  • the configuration of FIG. 5 has an excellent effect in reducing dark current, but the n-type diffusion region 11 IB extends to the lower part of the p-type shield layer 111D. For this reason, there is a problem that the range of the depletion region extending from the junction interface PN1 is limited, and the efficiency of photoelectric conversion is lowered. In such a structure, no matter how much the patterning accuracy is improved and the contact layer 111C is miniaturized, the size of the diffusion region 111B is not reduced, and the efficiency of the photoelectric conversion is not improved. However, as long as the diffusion region 111B is formed so as to be in contact with the lower surface of the shield layer 111D, miniaturization of the diffusion region 111B has a limit.
  • Patent Document 1 Japanese Patent Laid-Open No. 2000-312024
  • Patent Document 2 Japanese Patent Application Laid-Open No. 2004-312039
  • the present invention provides a photodiode formed on a silicon substrate, a light receiving region including a diffusion region of a first conductivity type formed on the surface of the silicon substrate and forming a pn junction.
  • An intermediate region formed of a diffusion region of the first conductivity type formed on the surface of the silicon substrate so as to be included in the light receiving region;
  • the contact region made of the diffusion region of the first conductivity type formed so as to be included in the intermediate region, and the second conductivity formed on the outer side of the intermediate region on the surface of the silicon substrate.
  • the shield layer includes a shield layer formed of a diffusion region of a mold and an electrode that contacts the contact region, and the shield layer provides a photodiode facing a side end of the diffusion region constituting the intermediate region.
  • the shield layer is formed on the outer side of the intermediate region on the surface of the silicon substrate so that the shield layer faces a side end of the intermediate region.
  • the intermediate region can be miniaturized in accordance with the miniaturization of the contact region, and the volume of the light receiving region can be increased. This improves the photoelectric conversion efficiency of the photodiode.
  • the contact region is formed in a self-alignment with the contact hole in the insulating film formed on the silicon substrate, so that the electrode formed in the contact hole and the contact region are aligned.
  • the contact area can be arbitrarily miniaturized.
  • the depletion region can penetrate into the contact region even if the pn junction force depletion region extends. The generation of leakage current is effectively suppressed.
  • FIG. 1 is a diagram showing an overall configuration of a solid-state imaging device.
  • FIG. 2 is a diagram showing a circuit configuration for one pixel in the solid-state imaging device of FIG.
  • FIG. 3A is a diagram showing a plan view of a photodiode according to a related technique of the present invention.
  • FIG. 3B is a diagram showing a cross-sectional view of a photodiode according to the related art of the present invention.
  • FIG. 4 is an enlarged view of the cross-sectional view of FIG. 3B.
  • FIG. 5 is a cross-sectional view of a conventional photodiode.
  • FIG. 6A is a plan view showing a configuration of one pixel of the solid-state imaging device according to the first embodiment of the present invention.
  • FIG. 6B is a plan view showing an n-channel MOS transistor constituting a CMOS element that cooperates with the solid-state imaging element according to the first embodiment of the present invention.
  • FIG. 6C is a plan view showing a p-channel MOS transistor constituting a CMOS device cooperating with the solid-state imaging device according to the first embodiment of the present invention.
  • FIG. 7A is a cross-sectional view showing a configuration of a photodiode used in the solid-state imaging device of FIG. 6A.
  • FIG. 7B is a cross-sectional view showing a configuration of an n-channel MOS transistor used in the solid-state imaging device of FIG. 6A.
  • FIG. 7C is a cross-sectional view showing a configuration of the n-channel MOS transistor of FIG. 6B.
  • 7D is a cross-sectional view showing the configuration of the p-channel MOS transistor of FIG. 6C.
  • FIG. 8A] (No. 1) showing a method for manufacturing a solid-state imaging device according to the second embodiment of the present invention.
  • FIG. 8B (No. 2) showing the method for manufacturing the solid-state imaging device according to the second embodiment of the present invention.
  • FIG. 8C is a diagram (part 3) illustrating the method for manufacturing the solid-state imaging device according to the second embodiment of the present invention.
  • FIG. 8D is a diagram (part 4) illustrating the method for manufacturing the solid-state imaging device according to the second embodiment of the present invention.
  • FIG. 8E] (No. 5) illustrating the method for manufacturing the solid-state imaging element according to the second embodiment of the present invention.
  • FIG. 8F is a diagram (No. 6) illustrating the method for manufacturing the solid-state imaging element according to the second embodiment of the present invention.
  • FIG. 8G is a view (No. 7) showing the method for manufacturing the solid-state imaging element according to the second embodiment of the present invention.
  • FIG. 8H is a view (No. 8) showing the method for manufacturing the solid-state imaging device according to the second embodiment of the present invention.
  • FIG. 81 is a view (No. 9) showing the method for manufacturing the solid-state imaging element according to the second embodiment of the present invention.
  • FIG. 8J] (No. 10) showing the method for manufacturing the solid-state imaging element according to the second embodiment of the present invention.
  • FIG. 8K is a view (No. 11) showing the method for manufacturing the solid-state imaging element according to the second embodiment of the present invention.
  • FIG. 8L is a view (No. 12) showing the method for manufacturing the solid-state imaging element according to the second embodiment of the present invention.
  • FIG. 8D is a view (No. 13) showing the method for manufacturing the solid-state imaging element according to the second embodiment of the present invention.
  • FIG. 8D is a view (No. 14) showing the method for manufacturing the solid-state imaging element according to the second embodiment of the present invention.
  • FIG. 80 is a view (No. 15) showing the method for manufacturing the solid-state imaging element according to the second embodiment of the present invention.
  • FIG. 8D is a view (No. 16) showing the method for manufacturing the solid-state imaging element according to the second embodiment of the present invention.
  • FIG. 8Q is a view (No. 17) showing the method for manufacturing the solid-state imaging element according to the second embodiment of the present invention.
  • FIG. 8R is a view (No. 18) showing the method for manufacturing the solid-state imaging element according to the second embodiment of the present invention.
  • FIG. 8S is a view (No. 19) showing the method for manufacturing the solid-state imaging element according to the second embodiment of the present invention.
  • FIG. 8D is a view (No. 20) showing the method for manufacturing the solid-state imaging element according to the second embodiment of the present invention.
  • FIG. 8U is a view (No. 21) showing the method for manufacturing the solid-state imaging element according to the second embodiment of the present invention.
  • FIG. 8V is a view (No. 22) showing the method for manufacturing the solid-state imaging element according to the second embodiment of the present invention.
  • FIGS. 6A to 6C are plan views showing the configuration of the solid-state imaging device 20 according to the first embodiment of the present invention
  • FIGS. 7A to 7D are lines A— ⁇ - ⁇ ′, C—C in FIGS. Cross section along 'and D—D'.
  • FIG. 6B is a plan view showing the entire configuration of the solid-state image sensor 20, and FIGS. 6B and 6C are CMOSs that cooperate with the solid-state image sensor 20 not shown in the plan view of FIG. 6B.
  • ⁇ -channel MOS transistor and ⁇ A plan view of each channel MOS transistor is shown.
  • solid-state imaging device 20 corresponds to the equivalent circuit diagram of the light receiving device shown in FIG. 2, and includes photodiode 10D and reset transistor 10B power supply terminal 10A. Are connected in series to the wiring pattern. Further, a reading transistor 10F supplied with an optical signal from the photodiode 10D and a selection transistor 10S activated by a selection signal SEL are connected in series to the power supply terminal 10A.
  • the photodiode 10D is formed in an element region 30 defined by a device isolation insulating film 22 formed by a LOCOS method on a p-type silicon substrate 21, and the element region 30 includes n_ A light receiving region 21A of the mold is formed.
  • the p-type silicon substrate 21 has a ⁇ -type light receiving region corresponding to the element region 30 defined by the element isolation insulating film 22. 21A is formed, and a ⁇ -type shield layer 21D is formed on the surface of the element region 30.
  • a ⁇ -type channel stopper 22 ⁇ ⁇ is formed under the element isolation insulating film 22 so as to surround the light receiving region 21 A from the side under the element isolation insulating film 22.
  • a ⁇ type guard ring 22 ⁇ is formed along the inner periphery of the element isolation insulating film 22 so as to prevent direct contact between the light receiving region and the element isolation oxide film 22.
  • a ⁇ junction is formed with the vertical silicon substrate 21, and a ⁇ junction is formed with the ⁇ type shield layer 21D.
  • a fine ⁇ + type contact region 21C in contact with the surface of the silicon substrate 21 is formed by canceling the conductivity type of the ⁇ type shield layer 21D.
  • an ⁇ -type intermediate region 21 ⁇ is formed so as to wrap around the region 21 C by canceling the conductivity type of the ⁇ + -type shield layer 21D. That is, the intermediate region 21B has a higher ⁇ -type impurity element concentration and electron density than the light-receiving region 21A, and the contact region 21C has a higher ⁇ -type impurity element concentration and electron density than the intermediate region 21B.
  • the intermediate region 21B is formed in contact with the surface of the silicon substrate 21, and the connection thereof.
  • the shield layer 21D is formed outside the intermediate region 21B so as to be in contact with the side end of the intermediate region.
  • a direct contact between the p-type shield layer 21D and the contact region 21C is prevented, and as a result, the depletion region where the pn junction interface force between the silicon substrate 21 and the light receiving region 21A extends is Further extension is prevented by the intermediate region 21B, and the contact region 21C is not reached.
  • the generation of leakage current due to defects in the contact region 21C is suppressed, and dark current is suppressed.
  • the intermediate region 21B having an intermediate concentration is interposed between the p-type shield layer 21D and the n + -type contact layer 21C, the generation of a leakage current due to a steep pn junction is also suppressed.
  • the intermediate region 21B force is formed in contact with the p-type shield layer 21D surrounding the intermediate region 21B, so that the intermediate region 21C is made fine with the contact region 21C being miniaturized, for example.
  • the effective volume of the light receiving region 21A can be freely increased, and the photoelectric conversion efficiency of the photodiode can be improved.
  • Insulating films 23A and 23B such as a thermal oxide film are sequentially formed on the surface of the silicon substrate 21, and interlayer insulation is provided on the insulating film 23B via a CVD oxide film 24. A film 25 is formed.
  • a contact hole 25A exposing the contact region 21C in the silicon substrate 21 is formed in the interlayer insulating film 25, and a conductive plug 26 such as W is provided in the contact hole 25A. It is formed so as to make ohmic contact with the contact region 21C. Further, a wiring pattern 27 is formed on the interlayer insulating film 25.
  • a p-type well 41A is formed on the silicon substrate 21 in the element region 40 defined by the element isolation oxide film 22, and the silicon substrate 2
  • a gate electrode 43 corresponding to the channel region is formed on 1 via a gate insulating film 42 in which the insulating films 23A and 23B are stacked.
  • the gate electrode 43 carries a sidewall insulating film
  • the p-type well 41A further includes an n-type source region 4 including an n_-type LDD region outside the gate electrode 43.
  • 1S and an n-type drain region 41D including an n_-type LDD region are formed, and a silicide layer 41sc is formed on the surfaces of the source region 41S and the drain region 41D.
  • the interlayer insulating film 25 is formed on the silicon substrate 21 so as to cover the gate electrode 43, and a conductive plug 45A made of W is formed in the interlayer insulating film.
  • a wiring pattern 47 is formed on the interlayer insulating film 25 so as to contact the conductive plug 45A on the interlayer insulating film 25. .
  • a p-type well 61 A is formed on the silicon substrate 21 in the element region 60 defined by the element isolation oxide film 22, and the silicon substrate A gate electrode 63 corresponding to the channel region is formed on 21 through a gate insulating film 62 made of the insulating film 23B.
  • the gate electrode 63 carries a sidewall insulating film, and the p-type well 61A further includes an n-type source region 6 including an n_-type LDD region outside the gate electrode 63. 1S and an n-type drain region 61D including an n_-type LDD region are formed, and a silicide layer 61 sc is formed on the surface of the source region 61S and the drain region 61D.
  • the interlayer insulating film 25 is formed on the silicon substrate 21 so as to cover the gate electrode 63, and the conductive plugs 65A and 65B made of W are formed in the interlayer insulating film 25.
  • the source 61S and the drain region 61D are formed so as to be in contact with each other through the silicide layer 61sc, and on the interlayer insulating film 25, the conductive plugs 65A and 65B are contacted with the wiring patterns 67A and 67B. Each is formed.
  • an n-type well 81 A is formed on the silicon substrate 21 in the element region 80 defined by the element isolation oxide film 22, and the silicon substrate 2 A gate electrode 83 corresponding to the channel region is formed on 1 via a gate insulating film 82 made of the insulating film 23B.
  • the gate electrode 83 carries a sidewall insulating film, and in the n-type well 81A, a p-type source region 8 including a p-type LDD region outside each gate electrode 83. 1S and a p-type drain region 81D including a p-type LDD region are formed, and a silicide layer 81 sc is formed on the surface of the source region 81 S and the drain region 81 D.
  • the interlayer insulating film 25 is formed on the silicon substrate 21 so as to cover the gate electrode 83, and the conductive plug 85A, 85B force made of W is formed in the interlayer insulating film 25.
  • the source 81S and the drain region 81D are formed so as to be in contact with each other through the silicide layer 81sc.
  • the conductive plugs 85A and 85B are in contact with the wiring patterns 87A and 87B. Each is formed.
  • FIGS. 6A to 6C Next, a manufacturing process of the solid-state imaging device shown in FIGS. 6A to 6C will be described for each of the device regions 30, 40, 60, and 80 as a second embodiment of the present invention with reference to FIGS. 8A to 8U. .
  • a device isolation oxide film 22 having a thickness of 300 nm is formed on the p-type silicon substrate 21 by the LOCOS method, and device regions 30, 40, 60, and 80 are defined.
  • the p-type silicon substrate 21 for example, a silicon epitaxial layer having a specific resistance of 10 to 100 ⁇ « ⁇ and a thickness of 5 to 12 / ⁇ ⁇ can be used.
  • a resisto ⁇ turn R1 that exposes only the element region 60 is formed on the structure of FIG. 8B.
  • the resisto ⁇ turn R1 As a mask, Under a caro fast voltage of 25 to 600 keV, 1 X 10 13 to 5 X 10 13 cm—with a dose of 2 , then 60 to: 1 X 10 12 to 1 X 10 13 cm under an acceleration voltage of LOOk eV— 2 dose, further Caro speed voltage under 15 ⁇ 40KeV, ion-implanted with 1 X 10 12 ⁇ 1 X 10 13 cm- 2 dose, to form a p-type Ueru 61 a in the device region 60.
  • the resist pattern R1 is removed, and then a resist pattern R2 exposing the element region 40 is formed on the structure of FIG. 8B.
  • B + ions are first applied under an acceleration voltage of 250 to 600 keV.
  • X 10 13 to 5 X 10 13 cm—with a dose of 2 and then 60 to: under a LOOkeV calo speed voltage, with a dose of 1 X 10 12 to 1 X 10 13 cm— 2 and an additional 15 to 40 keV Ions are implanted at a dose of 1 ⁇ 10 12 to 1 ⁇ 10 13 cm 2 under a high speed voltage to form a p-type well 41 A in the device region 40.
  • the channel stopper 22A force is formed under the element isolation oxide film 22 simultaneously with the well 41A. Further, in the step of FIG. 8C, the wel 61 A can be formed simultaneously with the wel 41 A.
  • the resist pattern R2 is removed, and then a resist pattern R3 exposing the element region 80 is formed on the structure of FIG. 8B.
  • P + ions are first applied under an acceleration voltage of 400 to 1000 keV, at a dose of 1 X 10 13 to 5 X 10 13 cm- 2 , and then under a calo speed voltage of 120 to 300 keV. in 1 X 10 12 ⁇ 1 X 10 13 cm- 2 of dose, further 30: Caro speed voltage under LOOkeV, ion implantation at 1 X 10 12 ⁇ 1 X 1 0 13 cm- 2 dose, the An n-type well 81 A is formed in the element region 80.
  • the resist pattern R3 is removed, the entire surface of the silicon substrate is subjected to thermal oxidation treatment, and the element regions 30, 40, 60, and 80 have a thickness on the surface of the silicon substrate 21.
  • a thermal oxide film 23A of 5 nm is formed.
  • a resist pattern R4 exposing the element regions 60 and 80 is formed on the structure of FIG. 8E, and the thermal oxide film 23A is formed using the resist pattern R4 as a mask. Remove from element regions 60 and 80.
  • the resist pattern R4 is removed, the entire surface of the silicon substrate is subjected to thermal oxidation again, and the thickness of the surface of the silicon substrate 21 in the element regions 60 and 80 is, for example, 5 nm thermal oxide films 23B are formed as gate insulating films 62 and 82, respectively.
  • the thermal oxide film 23B grows on the thermal oxide film 23A in the element regions 30 and 40, and the gate insulating film 42 is formed in the element region 40.
  • a polysilicon film is deposited on the structure of FIG. 8G to a film thickness of, for example, 150 to 200 nm, and further patterned, so that the gate insulating film is formed in the element region 40.
  • the gate electrode 43 is formed on the gate electrode 42
  • the gate electrode 63 is formed on the gate insulating film 62 in the device region 60
  • the gate insulation is further formed on the device region 80.
  • a gate electrode 83 is formed on the edge film 82.
  • a resist pattern R5 that exposes the element region 40 is formed on the structure of FIG. 8H, and P + ions are applied under a high-speed voltage of 20 keV or less under the resist pattern R5 as a mask. Ions are implanted at a dose of 10 13 to 1 ⁇ 10 ”cm 2 to form n-type LDD regions 41 s and 41 d on both sides of the gate electrode 43 in the element region 40.
  • the resist pattern R5 is removed. Further, although not shown, the resist pattern exposing the element region 60 is used as a mask, and P + ions are applied under an acceleration voltage of 20 keV or less. Ions are implanted at a dose of 13 to 1 ⁇ 10 ”cm 2 to form n-type LDD regions 61s and 61d on both sides of the gate electrode 63 in the device region 60. Thereafter, the resist pattern is removed. Then, using a resist pattern that newly exposes the device region 80 as a mask, a BF + ion is applied at an acceleration voltage of 15 keV or less and a dose of 5 X 10 13 to 7 X 10 "cm- 2
  • the p-type LDD regions 81 s and 81 d are formed on both sides of the gate electrode 83 in the device region 80. Note that the step of forming the LDD regions 61s and 61d can be performed simultaneously with the step of FIG. Further, depending on the desired transistor characteristics, the step of forming the LDD regions 61s, 61d or 81s, 8 Id may be omitted. Similarly, the process of forming the LDD regions 41s and 41d can be omitted.
  • B + ions are implanted at a dose of 1 ⁇ 10 12 to 5 ⁇ 10 13 cm ⁇ 2 under an acceleration voltage of 20 keV or less, and the surface of the light receiving region 21A A p-type shield layer 21 D is formed on the substrate.
  • the resist pattern R6 is removed, and further, a resist pattern R7 that exposes an inner peripheral portion of the element isolation insulating film 22 in the element region 30 is formed.
  • B + ions are implanted at a dose of 1 ⁇ 10 12 to 5 ⁇ 10 13 cm— 2 under an acceleration voltage of 50 to 100 keV, and p-type so as to surround the light receiving region 21A. Guard ring 22B is formed.
  • the resist pattern R7 is removed, and a resist pattern R8 exposing a portion corresponding to the intermediate region 21B in the element region 30 is formed.
  • n-type intermediate region 21B is formed with a higher impurity concentration than the light receiving region 21A.
  • the resist pattern R8 is removed, a CVD oxide film 24 is formed on the silicon substrate 21, and the device regions 30, 40, 60, 80 are formed to a thickness of, for example, lOOnm. It is deposited uniformly so as to cover the element isolation insulating film.
  • a resist pattern R9 exposing the device regions 40, 60, 80 is formed on the CVD oxide film 24, and the CVD oxide film 24 is formed on the device regions 40, 60, 80.
  • sidewall insulating films are formed on the gate electrodes 43, 62, 83.
  • the resist pattern R9 is removed, and a resist pattern R10 that exposes the element regions 40 and 60 is formed. Further, using the resist pattern R10 as a mask, As + ions are implanted at a dose of 1 ⁇ 10 15 to 5 ⁇ 10 15 cm— 2 under an acceleration voltage of 50 keV or less.
  • As + ions are implanted at a dose of 1 ⁇ 10 15 to 5 ⁇ 10 15 cm— 2 under an acceleration voltage of 50 keV or less.
  • n-type source and drain regions 41S and 41D are formed on both sides of the side wall insulating film of the gate electrode 43.
  • the gate electrode 63 in the p-type well 61A N-type source and drain regions 61S and 61D are formed on both sides of the sidewall insulating film.
  • the resist pattern R10 is removed, and a resist pattern R11 that exposes the element region 80 is formed. Further, using the resist pattern R11 as a mask, B + ions are implanted at a dose of 1 ⁇ 10 15 to 5 ⁇ 10 15 cm— 2 under an acceleration voltage of lOkeV or less. As a result, the sidewall insulating film of the gate electrode 83 is formed. On both sides, p-type source and drain regions 81S and 81D are formed.
  • the resist pattern R11 is gradually removed, and a Co film is uniformly deposited on the element regions 30, 40, 60, 80 by sputtering to a thickness of about lOnm.
  • the silicide layer 41sc is formed on the surfaces of the source and drain regions 41S and 41D, and the silicide layer is formed on the surfaces of the source and drain regions 61S and 61D.
  • a silicide layer 81sc is formed on the surface of 81D.
  • a similar silicide layer is also formed on the gate electrodes 43, 63, 83.
  • silicide formation does not occur.
  • the interlayer insulating film 25 is formed on the structure of FIG. 8Q by a plasma CVD method to a thickness of, for example, 1500 nm. Further, the formed interlayer insulating film 25 is flattened by the CMP method, and the film thickness is set to about lOOOnm.
  • a resist pattern R12 having an opening corresponding to the contact layer 21C in the element region 30 is formed on the interlayer insulating film 25, and the resist pattern R12 is used as a mask.
  • the interlayer insulating film 25 and the underlying oxide films 24, 23B, and 23A are sequentially etched to form a contact hole 25A that exposes the surface of the silicon substrate 21 on which the intermediate region 21B is formed.
  • the resist pattern R12 is removed, and P + ions are applied at an acceleration voltage of 15 keV or less using the interlayer insulating film 25 as a mask, and 5 ⁇ 10 ′′ to 5 ⁇ 10 15 cm ⁇ 2 . Ions are implanted at a dose.
  • the n + -type contact layer 21C is formed in the n-type intermediate region 21B by performing a heat treatment at a temperature of 800 ° C for 30 seconds in a nitrogen atmosphere, for example.
  • the impurity element implanted in the previous step diffuses in the silicon substrate 21, and as a result, the light receiving region 21A is formed in the silicon substrate 21.
  • the intermediate region 21B has a surface force of the silicon substrate 21 in the depth range of 0.2 to 0.7 microns so that it is distributed in a depth range of 1.0 to 1.5 / zm from the surface of the substrate 21.
  • the contact layer 21C is formed in such a manner that the surface force of the silicon substrate 21 is also distributed in a depth range of 0.05 to 0.2 / zm.
  • the intermediate region 21B is deeper than the contact layer 21C, and the light receiving region 21A is formed deeper than the intermediate region 21B.
  • the p-type channel stopper region 22A force is distributed in the depth range of 1.2 to 1.7 m from the surface of the silicon substrate 21. Force Distributed in a depth range of 0.05 to 0.3 m from the surface of the silicon substrate 21 Formed.
  • the intermediate region 21B is formed deeper than the shield layer 21D.
  • the p-type guard ring 22B is formed at a deeper position than the element isolation insulating film 22.
  • a resist pattern R13 is formed on the structure of FIG. 8T, and the device region 60 has a resist opening corresponding to the source region 41S in the device region 40! /
  • the element region 80 has resist openings corresponding to the source and drain regions 81S and 81D.
  • a contact hole 45a exposing the source region 41S in the element region 40 is formed in the interlayer insulating film 25.
  • contact holes 65a and 65b exposing the source and drain regions 61S and 61D are provided.
  • the contact holes 65a and 65b are exposed. Over scan and drain regions 81S, thereby forming contact holes 85a, 85b for exposing the 81D
  • the contact hoes 25A, 45a, 65a, 65b, 85a, 85b are filled with a conductive material such as W to form conductive plugs 26, 45A, 65A, 65B, 85A, 85B. .
  • the contact layer 21C is formed in a self-aligned manner with the contact hole 25A in which the conductor plug 26 is formed, and therefore, between the contact layer 21C and the conductor plug 26.
  • the contact layer 21C can be arbitrarily miniaturized corresponding to the miniaturization of the contact hole 25A without causing an alignment error.
  • the intermediate region 21B can be miniaturized within a range in which the alignment accuracy with respect to the contact layer 21C can be ensured, and the ratio of the intermediate region 21B that does not contribute to photoelectric conversion to the light receiving region 21A is determined. Can be minimized.
  • the contact layer 21C containing a large amount of defects is formed in the light receiving region 21A because the side end and bottom thereof are continuously covered by the intermediate region 21B.
  • the depletion region thus formed does not reach the defects in the contact layer 21C, and the generation of a leakage current that becomes a negative current is suppressed.
  • the intermediate region 21 B is interposed between the heavily doped contact layer 21 C and the shield layer 21 D, a high level is provided between the contact layer 21 C and the shield layer 21 D. Leakage current is also suppressed between the contact layer 21C and the shield layer 21D without generating an electric field.
  • the solid-state imaging device has excellent sensitivity and photoelectric conversion efficiency.
  • the shield layer is formed on the outer side of the intermediate region on the surface of the silicon substrate so that the shield layer faces a side end of the intermediate region.
  • the intermediate region can be miniaturized in accordance with the miniaturization of the contact region, and the volume of the light receiving region can be increased. This improves the photoelectric conversion efficiency of the photodiode.
  • the contact region is formed in a self-alignment with the contact hole in the insulating film formed on the silicon substrate, so that the electrode formed in the contact hole and the contact region are aligned.
  • the contact area can be arbitrarily miniaturized.
  • the depletion region can penetrate into the contact region even if the pn junction force depletion region extends. The generation of leakage current is effectively suppressed.

Abstract

　フォトダイオードはシリコン基板上に形成され、前記シリコン基板表面に形成されｐｎ接合を形成する第１の導電型の拡散領域よりなる受光領域と、前記シリコン基板表面に、前記受光領域に含まれるように形成された前記第１の導電型の拡散領域よりなる中間領域と、前記シリコン基板表面に、前記中間領域に含まれるように形成された、前記第１の導電型の拡散領域よりなるコンタクト領域と、前記シリコン基板表面の、前記中間領域よりも外側の部分に形成された第２の導電型の拡散領域よりなるシールド層と、前記コンタクト領域にコンタクトする電極とよりなり、　前記シールド層は、前記中間領域を構成する拡散領域の側端部に対向する。

Description

明 細 書
フォトダイオード、固体撮像装置、およびその製造方法
技術分野
[0001] 本発明は一般に半導体装置に係り、特に CMOS撮像素子を構成するフォトダイォ ード、固体撮像素子およびその製造方法に関する。
背景技術
[0002] 今日、 CMOS撮像素子はカメラ付携帯電話機やデジタルスチルカメラなどにぉ ヽ て広く使われている。 CMOS撮像素子は CCD撮像素子に比べて構成が簡単で、安 価に構成できる好ま ヽ特徴を有する。
[0003] 図 1は、このような CMOS撮像素子 100の構成を示す。
[0004] 図 1を参照するに、 CMOS撮像素子 100は多数の受光素子 10が行列状に配列さ れた受光領域 101Aを有し、前記受光領域 101A中の各々の受光素子 10に対して 行選択回路 101Bと信号読出し回路 101Cとが協働する。ここで前記行選択回路 10 1Bは、リセット制御線 RSTおよび選択制御線 SELを選択し、一方前記信号読出し回 路 101Cはリセット電圧線 VRにリセット電圧を供給するとともに、信号読出し線 SIGに 出力されるピクセルからの信号電圧を読み出す。
[0005] 図 2は、図 1の CMOS撮像素子 100中において使われる一画素分の受光素子 10 の構成を示す。
[0006] 図 2を参照するに、前記リセット電圧線 VRに接続され所定のリセット電圧が供給され る電源端子 10Aには、フォトダイオード 10D力 前記リセット制御線 RST上のリセット 信号により制御されるリセットトランジスタ 10Bを介して、逆バイアス方向に接続されて おり、前記フォトダイオード 10Dにおいて光照射により形成された光電子は、前記電 源端子 10Aからの電源電圧により駆動されるソースフォロワ回路を形成する読出しト ランジスタ 10Fによって電圧変換されて出力される。その出力は、前記読出しトランジ スタに直列に接続され前記選択制御線 SEL上の選択制御信号により制御される選 択トランジスタ 10Sにより、前記信号線 SIG上に出力される。
特許文献 1：特開 2000 - 312024号公報 特許文献 2：特開 2004 - 312039号公報
発明の開示
発明が解決しょうとする課題
[0007] 図 3Aは、本発明の関連技術による、カゝかる CMOS撮像素子で使われるフォトダイ オード 100Dの構成を示す平面図、図 3Bは、前記フォトダイオードのライン Χ—ΧΊこ 沿った断面図を示す。図 3Α, 3Βのフォトダイオード 100Dは、図 2の CMOS画素素 子 10においてフォトダイオード 10Dとして使われる。
[0008] 図 3A, 3Bを参照するに、前記フォトダイオード 100Dは p型シリコン基板 111上に 形成されており、前記 P型シリコン基板 111上には LOCOS法による素子分離絶縁膜 112およびその下の p型チャネルストッパ領域 112Aによりフォトダイオード 10Dを画 成する素子領域が形成されている。また前記素子領域中には、 ι 型の拡散領域 11 1 Αが受光領域として形成されて 、る。
[0009] 前記フォトダイオード 100Dの動作時には、前記受光領域 111A中に逆バイアスに より空乏層が形成され、前記受光領域 111 Aで形成された光電子が信号電極へと到 達することで、光信号が形成される。その際、フォトダイオードの感度を向上させるた めには、熱電子放出による暗電流の発生が最小限に抑制されるように、また形成され た光電子が途中で捕獲されて消滅したり熱電子が放出され光電子に混入しないよう に、前記受光領域 111Aは非常に低 、欠陥濃度を有することが要求される。
[0010] このため図 3A, 3Bの構成では、前記受光領域 111 Aと LOCOS酸化膜 112の間 に p型のガードリング 112Bが形成され、前記 ι 型受光領域 111 Aが、前記素子分離 絶縁膜 112の表面に直接コンタクトするのを回避している。さらに前記シリコン基板 1 11の表面部分、すなわち前記受光領域 111 Aの表面部分にも p型のシールド層 111 Dが形成されており、これにより、前記受光領域が、欠陥を含むシリコン基板 111の表 面に露出するのが回避される。
[0011] さらに前記受光領域 111Aの表面部分の一部には、前記 p型シールド層 111Dに 囲まれるように、 n+型拡散領域 111Cが信号電極とのコンタクト層として形成されて ヽ るが、力かる n+型拡散領域 111Cは一般に欠陥を高濃度で含むため、前記 ι 型受 光領域 111A中には、前記コンタクト層 111Cを覆うように η型拡散領域 111Bが形成 され、前記受光領域 111 Aと n+型コンタクト層 111との直接的な接触が回避されて!ヽ る。
[0012] さらに前記シリコン基板 111の表面には、熱酸化膜 113が形成され、その上にさら に CVD酸ィ匕膜 114が形成され、前記 CVD酸ィ匕膜 114上には層間絶縁膜 115が形 成されて!/、るが、前記層間絶縁膜 115中にはビアプラグ 116が前記コンタクト層 111 Cにコンタクトするように形成され、前記層間絶縁膜 115上には、前記ビアプラグ 116 にコンタクトして信号電極 117が形成されて 、る。
[0013] 図 4は、図 3 (B)の n型拡散領域 111B近傍を拡大して示す。
[0014] 図 4を参照するに、前記 p型シリコン基板 111と n_型受光領域 111Aの接合界面 P N1から延在する空乏領域は、実質的に前記受光領域 111Aの全体に広がっており 、 n側領域中における空乏領域の端部 Aは、前記 n型拡散領域 111Bにまで到達す る。また前記 n_型受光領域 111Aと p型シールド層 111Dとの接合界面 PN2から延 在する空乏領域は、前記接合界面 PN1から延在する空乏領域と合体し、端部 Cが、 前記シールド層 111D中、前記受光領域 111 Aとの界面 PN2の近傍に位置するよう に形成される。
[0015] さて、前記コンタクト層 111Cは、ビアプラグ 116との間で良好なォーミック接合を実 現する必要があり、このため前記コンタクト層 111Cは、高濃度にドープされる。一方 、このように高濃度にドープされるとコンタクト層 111Cには転位などの欠陥 Dが発生 しゃすぐこのため、前記空乏領域が延伸し、その端部 Aが図 4に示すように欠陥 Dを 超えると、前記空乏領域で発生した光電子などのキャリアが捕獲され、リーク電流を 生じてしまう。また前記高濃度コンタクト層 111Cと p型シールド層 111Dとの間には大 きな電界が形成され、この部分においてもリーク電流が発生しやすい問題が生じる。 このようなリーク電流は暗電流を形成し、フォトダイオードの感度を低下させる。
[0016] さらに図 4の関連技術では、前記ビアプラグ 116の径に対してコンタクト層 111Cを 大きく形成し、アラインメント誤差に対する余裕を確保しているが、空乏領域が形成さ れな 、コンタクト層 111C、ある 、は空乏領域の侵入がわずかな n型領域 111Bは受 光には関与しないので、フォトダイオード 10Dの光電変換効率を向上させるためには 、これらの部分の寸法 Wを可能な限り減少させる必要がある。 [0017] これに対し、図 5は、特許文献 1と特許文献 2に記載の従来のフォトダイオード 100 Eの構成を示す。ただし図 5中、先に説明した部分に対応する部分には同一の参照 符号を付し、説明を省略する。また図 5中、説明に必要な部分のみを図示し、それ以 外の部分の図示は省略する。
[0018] 図 5を参照するに、フォトダイオード 100Eでは前記 n型拡散領域 111Bを、前記 n+ 型コンタクト層 111Cを包むように形成し、その結果、図示していない接合界面 PN1 力もの空乏領域の延伸は、前記 n型拡散領域 111Bで実質的に阻止され、欠陥を含 むコンタクト層 111Cに到達することはない。また、前記シールド層 111Dと n型拡散 領域 111Bとの界面に形成される空乏領域は、前記層 111Bおよび 111Dの不純物 濃度が高 、ため前記界面近傍に閉じ込められ、コンタクト層 111Cに到達することは ない。また前記 n+型コンタクト層 111Cと p型シールド層 111Dの間には、前記 n+型コ ンタクト層 111Cよりは不純物濃度の低 、n型拡散領域 111Bが介在するため、コンタ タト層 111Cとシールド層 111Dの間でのリーク電流の発生が抑制される。
[0019] このように、図 5の構成は暗電流を低減するうえでは優れた効果を奏するが、前記 n 型拡散領域 11 IBが、前記 p型シールド層 111Dの下部まで延在しており、このため、 前記接合界面 PN1から延在する空乏領域の範囲が限定され、光電変換の効率が低 下する問題を有している。またこのような構造では、いくらパターユング精度を向上さ せてコンタクト層 111Cを微細化しても、前記拡散領域 111Bの大きさが減少しな ヽ限 り、前記光電変換の効率は向上しない。しかし、前記拡散領域 111Bが前記シールド 層 111Dの下面に接するように形成されて!、る限り、前記拡散領域 111Bの微細化は 限界がある。
特許文献 1：特開 2000 - 312024号公報
特許文献 2：特開 2004 - 312039号公報
課題を解決するための手段
[0020] 本発明は一の側面において、シリコン基板上に形成されたフォトダイオードであつ て、前記シリコン基板表面に形成され pn接合を形成する第 1の導電型の拡散領域よ りなる受光領域と、前記シリコン基板表面に、前記受光領域に含まれるように形成さ れた前記第 1の導電型の拡散領域よりなる中間領域と、前記シリコン基板表面に、前 記中間領域に含まれるように形成された、前記第 1の導電型の拡散領域よりなるコン タクト領域と、前記シリコン基板表面の、前記中間領域よりも外側の部分に形成され た第 2の導電型の拡散領域よりなるシールド層と、前記コンタクト領域にコンタクトする 電極とよりなり、前記シールド層は、前記中間領域を構成する拡散領域の側端部に 対向するフォトダイオードを提供する。
発明の効果
[0021] 本発明によれば、前記シールド層を、前記シリコン基板表面の前記中間領域よりも 外側の部分に、前記シールド層が前記中間領域の側端部に対向するように形成する ことにより、前記中間領域を前記コンタクト領域の微細化に合わせて微細化すること ができ、受光領域の体積を増大させることができる。これにより、フォトダイオードの光 電変換効率が向上する。その際、本発明では前記コンタクト領域が、前記シリコン基 板上に形成された絶縁膜中のコンタクトホールに自己整合して形成されるため、前記 コンタクトホールに形成される電極とコンタクト領域を整合させつつ、前記コンタクト領 域を任意に微細化することができる。また本発明によれば、欠陥を高濃度で含むコン タクト領域が前記中間領域により包まれているため、前記 pn接合力 空乏領域が延 伸してきても、空乏領域がコンタクト領域に侵入することがなぐリーク電流の発生が 効果的に抑制される。
図面の簡単な説明
[0022] [図 1]固体撮像装置の全体構成を示す図である。
[図 2]図 1の固体撮像装置中における 1画素分の回路構成を示す図である。
[図 3A]本発明の関連技術によるフォトダイオードの平面図を示す図である。
[図 3B]本発明の関連技術によるフォトダイオードの断面図を示す図である。
[図 4]図 3Bの断面図を拡大して示す図である。
[図 5]従来のフォトダイオードの断面を示す図である。
[図 6A]本発明の第 1実施例による固体撮像素子の 1画素分の構成を示す平面図で ある。
[図 6B]本発明の第 1実施例による固体撮像素子に協働する CMOS素子を構成する nチャネル MOSトランジスタを示す平面図である。 圆 6C]本発明の第 1実施例による固体撮像素子に協働する CMOS素子を構成する pチャネル MOSトランジスタを示す平面図である。
[図 7A]図 6Aの固体撮像素子で使われるフォトダイオードの構成を示す断面図である
[図 7B]図 6Aの固体撮像素子で使われる nチャネル MOSトランジスタの構成を示す 断面図である。
[図 7C]図 6Bの nチャネル MOSトランジスタの構成を示す断面図である。
[図 7D]図 6Cの pチャネル MOSトランジスタの構成を示す断面図である。
圆 8A]本発明の第 2の実施形態による固体撮像素子の製造方法を示す図（その 1) である。
圆 8B]本発明の第 2の実施形態による固体撮像素子の製造方法を示す図（その 2) である。
圆 8C]本発明の第 2の実施形態による固体撮像素子の製造方法を示す図（その 3) である。
圆 8D]本発明の第 2の実施形態による固体撮像素子の製造方法を示す図（その 4) である。
圆 8E]本発明の第 2の実施形態による固体撮像素子の製造方法を示す図（その 5) である。
圆 8F]本発明の第 2の実施形態による固体撮像素子の製造方法を示す図（その 6) である。
圆 8G]本発明の第 2の実施形態による固体撮像素子の製造方法を示す図（その 7) である。
圆 8H]本発明の第 2の実施形態による固体撮像素子の製造方法を示す図（その 8) である。
圆 81]本発明の第 2の実施形態による固体撮像素子の製造方法を示す図（その 9)で ある。
圆 8J]本発明の第 2の実施形態による固体撮像素子の製造方法を示す図（その 10) である。 [図 8K]本発明の第 2の実施形態による固体撮像素子の製造方法を示す図（その 11) である。
[図 8L]本発明の第 2の実施形態による固体撮像素子の製造方法を示す図（その 12) である。
[図 8Μ]本発明の第 2の実施形態による固体撮像素子の製造方法を示す図（その 13) である。
[図 8Ν]本発明の第 2の実施形態による固体撮像素子の製造方法を示す図（その 14) である。
[図 80]本発明の第 2の実施形態による固体撮像素子の製造方法を示す図（その 15) である。
[図 8Ρ]本発明の第 2の実施形態による固体撮像素子の製造方法を示す図（その 16) である。
[図 8Q]本発明の第 2の実施形態による固体撮像素子の製造方法を示す図（その 17) である。
[図 8R]本発明の第 2の実施形態による固体撮像素子の製造方法を示す図（その 18) である。
[図 8S]本発明の第 2の実施形態による固体撮像素子の製造方法を示す図（その 19) である。
[図 8Τ]本発明の第 2の実施形態による固体撮像素子の製造方法を示す図（その 20) である。
[図 8U]本発明の第 2の実施形態による固体撮像素子の製造方法を示す図（その 21) である。
[図 8V]本発明の第 2の実施形態による固体撮像素子の製造方法を示す図（その 22) である。
符号の説明
10 受光素子
10A 電源端子
10B リセットトランジスタ 10D フォトダイオード
10F 読出しトランジスタ
10S 選択トランジスタ
20 固体撮像素子
30, 40, 60, 80 素子領域
21 A 受光領域
21B 中間領域
21C コンタクト層
21D シールド層
22 素子分離絶縁膜
22A チャネルストッノ
22B ガードリング
23A, 23B 熱酸化膜
24 CVD酸ィ匕膜
25 層間絶縁膜
26 導電性プラグ
27, 47, 67A, 67B, 87A, 87B 配線パターン
41A, 61A, 81A ゥエル
41D, 61D, 81D ソース領域
41S, 61S, 81S ドレイン領域
42, 62, 82 ゲート絶縁膜
45A, 65A, 65B, 85A, 85B 導電性プラグ
発明を実施するための最良の形態
図 6A〜6Cは、本発明の第 1の実施形態による固体撮像素子 20の構成を示す平 面図、図 7A〜7Dは、図 6A〜6C中、ライン A— Β-Β', C— C'および D— D' に沿った断面図を示す。このうち図 6Αは、前記固体撮像素子 20の全体構成を示す 平面図を示し、図 6Β, 6Cは、図 6Αの平面図には示されていない、前記固体撮像素 子 20に協働する CMOS論理素子を構成する ηチャネル MOSトランジスタおよび ρチ ャネル MOSトランジスタの平面図を、それぞれ示す。
[0025] 図 6Aおよび図 7Aを参照するに、固体撮像素子 20は、先に図 2で示した受光素子 の等価回路図に対応しており、フォトダイオード 10Dとリセットトランジスタ 10B力 電 源端子 10Aを構成する配線パターンに直列に接続されている。さらに前記電源端子 10Aには前記フォトダイオード 10Dからの光信号を供給される読出しトランジスタ 10 Fと、選択信号 SELにより活性化される選択トランジスタ 10Sとが直列に接続されてい る。
[0026] 前記フォトダイオード 10Dは、 p型シリコン基板 21上に LOCOS法で形成された素 子分離絶縁膜 22により画成された素子領域 30に形成され、前記素子領域 30中に は、 n_型の受光領域 21Aが形成されている。
[0027] より具体的には、図 7Aの断面図に示すように前記 p型シリコン基板 21中には前記 素子分離絶縁膜 22で画成された素子領域 30に対応して ι 型の受光領域 21Aが形 成されており、前記素子領域 30の表面には ρ型のシールド層 21Dが形成されている
[0028] さらに前記素子分離絶縁膜 22の下には ρ型のチャネルストツバ 22Αが、前記受光 領域 21Aを、前記素子分離絶縁膜 22の下で側方から囲むように形成されて、さら〖こ 前記素子分離絶縁膜 22の内周に沿って ρ型ガードリング 22Βが、前記受光領域と素 子分離酸ィ匕膜 22の直接の接触を妨げるように形成されている。前記受光領域 21A はその下端において Ρ型シリコン基板 21との間に ρη接合を形成し、また前記 ρ型シー ルド層 21Dとの間で ρη接合を形成する。
[0029] さらに前記受光領域 21Aには、前記シリコン基板 21の表面に接して微細な η+型コ ンタクト領域 21Cが、前記 ρ型シールド層 21Dの導電型を打ち消して形成され、さら に前記コンタクト領域 21 Cを包むように η型の中間領域 21 Βが、同様に前記 ρ +型シ 一ルド層 21Dの導電型を打ち消して形成されている。すなわち、前記中間領域 21B は前記受光領域 21Aよりも η型不純物元素の濃度および電子密度が高ぐ前記コン タクト領域 21Cは前記中間領域 21Bよりも η型不純物元素の濃度および電子密度が 高い。
[0030] ここで前記中間領域 21Bは前記シリコン基板 21の表面に接して形成され、その結 果、前記シールド層 21Dは前記中間領域 21Bの外側に、前記中間領域の側端部に 接するように形成される。力かる構成により、本実施例では前記 p型シールド層 21Dと コンタクト領域 21Cの直接の接触が妨げられ、その結果、前記シリコン基板 21と受光 領域 21 Aの pn接合界面力も延伸する空乏領域は前記中間領域 21 Bによりさらなる 延伸が阻止され、前記コンタクト領域 21Cに達することはない。これにより、前記コン タクト領域 21Cにおける欠陥に起因するリーク電流の発生が抑制され、暗電流が抑 制される。また前記 p型シールド層 21Dと n+型コンタクト層 21Cの間に中間的な濃度 の中間領域 21Bが介在するため、急峻な pn接合に起因するリーク電流の発生も抑 制される。
[0031] さらに図 6Aおよび 7Aの構成では、前記中間領域 21B力 これを囲む p型シールド 層 21Dに側端部を接して形成されているため、例えば前記コンタクト領域 21Cの微 細化とともに前記中間領域 21Bを微細化することで、前記受光領域 21Aの実効的な 体積を自在に増大させることができ、フォトダイオードの光電変換効率を向上させるこ とがでさる。
[0032] 前記シリコン基板 21の表面には、さらに熱酸ィ匕膜などの絶縁膜 23A, 23Bが順次 形成されており、前記絶縁膜 23B上には CVD酸ィ匕膜 24を介して層間絶縁膜 25が 形成されている。
[0033] さらに前記層間絶縁膜 25中には、前記シリコン基板 21中の前記コンタクト領域 21 Cを露出するコンタクトホール 25Aが形成され、前記コンタクトホール 25Aには Wなど の導電性プラグ 26が、前記コンタクト領域 21Cとォーミック接触するように形成される 。さらに前記層間絶縁膜 25上には、配線パターン 27が形成されている。
[0034] 次に図 6Aおよび図 7Bを参照しながら、選択トランジスタ 10Sとして使われる nチヤ ネル MOSトランジスタの構成を説明する。なお同様な構成はリセットトランジスタ 10B および読出しトランジスタ 10Fに対しても適用される。
[0035] 図 6Aおよび図 7Bを参照するに、前記シリコン基板 21上には前記素子分離酸ィ匕膜 22により画成された素子領域 40中に p型ゥエル 41Aが形成され、前記シリコン基板 2 1上には、チャネル領域に対応してゲート電極 43が、前記絶縁膜 23A, 23Bを積層 したゲート絶縁膜 42を介して形成されて 、る。 [0036] 前記ゲート電極 43は側壁絶縁膜を担持しており、さらに前記 p型ゥエル 41A中には 、前記ゲート電極 43のそれぞれの外側に、 n_型 LDD領域を含む n型のソース領域 4 1Sと n_型 LDD領域を含む n型のドレイン領域 41Dとが形成されており、前記ソース 領域 41Sおよびドレイン領域 41Dの表面にはシリサイド層 41scが形成されている。
[0037] さらに前記シリコン基板 21上には前記ゲート電極 43を覆うように前記層間絶縁膜 2 5が形成されており、前記層間絶縁膜中には Wよりなる導電性プラグ 45Aが、前記ソ ース領域 41Sおよびドレイン領域 41Dにシリサイド層 41scを介してコンタクトするよう に形成され、前記層間絶縁膜 25上には、前記導電性プラグ 45Aにコンタクトして、配 線パターン 47が形成されて 、る。
[0038] 次に、図 6Bおよび図 7Cを参照しながら、図 2の受光素子に協働し CMOS論理回 路を構成する前記 nチャネル MOSトランジスタの構成を説明する。
[0039] 図 6Bおよび図 7Cを参照するに、前記シリコン基板 21上には前記素子分離酸ィ匕膜 22により画成された素子領域 60中に p型ゥエル 61 Aが形成され、前記シリコン基板 2 1上には、チャネル領域に対応してゲート電極 63が、前記絶縁膜 23Bよりなるゲート 絶縁膜 62を介して形成されて 、る。
[0040] 前記ゲート電極 63は側壁絶縁膜を担持しており、さらに前記 p型ゥエル 61A中には 、前記ゲート電極 63のそれぞれの外側に、 n_型 LDD領域を含む n型のソース領域 6 1Sと n_型 LDD領域を含む n型のドレイン領域 61Dとが形成されており、前記ソース 領域 61 Sおよびドレイン領域 61 Dの表面にはシリサイド層 61 scが形成されて!、る。
[0041] さらに前記シリコン基板 21上には前記ゲート電極 63を覆うように前記層間絶縁膜 2 5が形成されており、前記層間絶縁膜 25中には Wよりなる導電性プラグ 65A、 65B 力 前記ソース 61Sおよびドレイン領域 61Dに、それぞれシリサイド層 61 scを介して コンタクトするように形成され、前記層間絶縁膜 25上には、前記導電性プラグ 65A、 65Bにコンタクトして、配線パターン 67A, 67B力 それぞれ形成されている。
[0042] 次に、図 6Cおよび図 7Dを参照しながら、図 2の受光素子に協働し CMOS論理回 路を構成する前記 Pチャネル MOSトランジスタの構成を説明する。
[0043] 図 6Cおよび図 7Dを参照するに、前記シリコン基板 21上には前記素子分離酸化膜 22により画成された素子領域 80中に n型ゥエル 81 Aが形成され、前記シリコン基板 2 1上には、チャネル領域に対応してゲート電極 83が、前記絶縁膜 23Bよりなるゲート 絶縁膜 82を介して形成されて 、る。
[0044] 前記ゲート電極 83は側壁絶縁膜を担持しており、さらに前記 n型ゥエル 81A中には 、前記ゲート電極 83のそれぞれの外側に、 p—型 LDD領域を含む p型のソース領域 8 1Sと p—型 LDD領域を含む p型のドレイン領域 81Dとが形成されており、前記ソース 領域 81 Sおよびドレイン領域 81 Dの表面にはシリサイド層 81 scが形成されて!、る。
[0045] さらに前記シリコン基板 21上には前記ゲート電極 83を覆うように前記層間絶縁膜 2 5が形成されており、前記層間絶縁膜 25中には Wよりなる導電性プラグ 85A、 85B 力 前記ソース 81Sおよびドレイン領域 81Dに、それぞれシリサイド層 81 scを介して コンタクトするように形成され、前記層間絶縁膜 25上には、前記導電性プラグ 85A、 85Bにコンタクトして、配線パターン 87A, 87B力 それぞれ形成されている。
[第 2の実施形態]
次に、図 6A〜6Cの固体撮像素子の製造工程を、前記素子領域 30, 40, 60, 80 の各々について、本発明の第 2の実施形態として、図 8A〜8Uを参照しながら説明 する。
[0046] 図 8Aの工程で p型シリコン基板 21上に LOCOS法により厚さが 300nmの素子分 離酸化膜 22が形成され、素子領域 30, 40, 60, 80が画成される。前記 p型シリコン 基板 21としては、例えば 10〜100 Ω «ηの比抵抗を有し 5〜12 /ζ πιの厚さのシリコン ェピタキシャル層を形成したものを使うことができる。
[0047] 次に図 8Βの工程において図 8Αの構造上に前記素子領域 60のみを露出するレジ ストノ《ターン R1を形成し、前記レジストノ《ターン R1をマスクに、 Β+ィ才ンを最初に 25 0〜600keVのカロ速電圧下、 1 X 1013〜5 X 1013cm— 2のドーズ量で、次に 60〜： LOOk eVの加速電圧下、 1 X 1012〜1 X 1013cm— 2のドーズ量で、さらに 15〜40keVのカロ速 電圧下、 1 X 1012〜1 X 1013cm— 2のドーズ量でイオン注入し、前記素子領域 60に p型 ゥエル 61 Aを形成する。
[0048] 次に図 8Cの工程において前記レジストパターン R1は除去され、ついで前記図 8B の構造上に前記素子領域 40を露出するレジストパターン R2が形成される。さらに前 記レジストパターン R2をマスクに B+イオンを最初に 250〜600keVの加速電圧下、 1 X 1013〜5 X 1013cm— 2のドーズ量で、次に 60〜： LOOkeVのカロ速電圧下、 1 X 1012〜 1 X 1013cm— 2のドーズ量で、さらに 15〜40keVのカロ速電圧下、 1 X 1012〜1 X 1013c m 2のドーズ量でイオン注入し、前記素子領域 40に p型ゥエル 41 Aを形成する。
[0049] また図 8Cの工程では前記ゥエル 41Aと同時に、前記チャネルストッパ 22A力 前 記素子分離酸化膜 22の下に形成される。また図 8Cの工程において、前記ゥエル 61 Aを前記ゥエル 41 Aと同時に形成することも可能である。
[0050] 次に図 8Dの工程において前記レジストパターン R2は除去され、ついで前記図 8B の構造上に前記素子領域 80を露出するレジストパターン R3が形成される。さらに前 記レジストパターン R3をマスクに P+イオンを最初に 400〜1000keVの加速電圧下、 1 X 1013〜5 X 1013cm— 2のドーズ量で、次に 120〜300keVのカロ速電圧下、 1 X 1012 〜1 X 1013cm— 2のドーズ量で、さらに 30〜： LOOkeVのカロ速電圧下、 1 X 1012〜1 X 1 013cm— 2のドーズ量でイオン注入し、前記素子領域 80に n型ゥエル 81 Aを形成する。
[0051] 次に図 8Eの工程において前記レジストパターン R3は除去され、前記シリコン基板 全面に熱酸化処理を行い、前記素子領域 30, 40, 60, 80において前記シリコン基 板 21の表面に厚さが例えば 5nmの熱酸ィ匕膜 23 Aを形成する。
[0052] 次に図 8Fの工程において図 8Eの構造上に、前記素子領域 60および 80を露出す るレジストパターン R4を形成し、前記レジストパターン R4をマスクに、前記熱酸化膜 2 3Aを前記素子領域 60および 80より除去する。
[0053] 次に図 8Gの工程において前記レジストパターン R4は除去され、前記シリコン基板 全面に再び熱酸化処理を行い、前記素子領域 60, 80において、前記シリコン基板 2 1の表面に厚さが例えば 5nmの熱酸ィ匕膜 23Bを、それぞれゲート絶縁膜 62および 8 2として形成する。またこの熱酸化処理工程では、前記素子領域 30および 40におい て、前記熱酸化膜 23A上に前記熱酸化膜 23Bが成長し、前記素子領域 40ではゲ ート絶縁膜 42が形成される。
[0054] 次に図 8Hの工程において図 8Gの構造上にポリシリコン膜を例えば 150〜200nm の膜厚に堆積し、さらにこれをパターユングすることにより、前記素子領域 40におい て前記ゲート絶縁膜 42上にゲート電極 43を、また前記素子領域 60にお 、て前記ゲ ート絶縁膜 62上にゲート電極 63を、さらに前記素子領域 80において前記ゲート絶 縁膜 82上にゲート電極 83を形成する。
[0055] 次に図 81の工程において図 8Hの構造上に前記素子領域 40を露出するレジストパ ターン R5を形成し、前記レジストパターン R5をマスクに P+イオンを 20keV以下のカロ 速電圧下、 1 X 1013〜1 X 10"cm 2のドーズ量でイオン注入し、前記素子領域 40中 、前記ゲート電極 43の両側に n型 LDD領域 41s, 41dを形成する。
[0056] 次に図 8Jの工程において前記レジストパターン R5を除去し、さらに図示しないが前 記素子領域 60を露出するレジストパターンをマスクに、 P+イオンを 20keV以下の加 速電圧下、 1 X 1013〜1 X 10"cm 2のドーズ量でイオン注入し、前記素子領域 60中 、前記ゲート電極 63の両側に n型 LDD領域 61s, 61dを形成する。さらにこの後、前 記レジストパターンを除去し、新たに前記素子領域 80を露出するレジストパターンを マスクに、 BF +イオンを 15keV以下の加速電圧下、 5 X 1013〜7 X 10"cm— 2のドー
2
ズ量でイオン注入し、前記素子領域 80中、前記ゲート電極 83の両側に p型 LDD領 域 81s, 81dを形成する。なお、前記 LDD領域 61s、 61dを形成する工程は、前記図 81の工程と同時に行うことも可能である。また、所望のトランジスタ特性によっては、前 記 LDD領域 61s, 61dあるいは 81s, 8 Idの形成工程は省略してもよい。また同様に 、 LDD領域 41s, 41dの形成工程も省略することが可能である。
[0057] 次に図 8Kの工程において前記図 8Jの構造上に前記素子領域 30、すなわちフォト ダイオード 10Dの形成領域を露出するレジストパターン R6を形成し、前記レジストパ ターン R6をマスクに P+イオンを 300〜500keVの加速電圧下、 5 X 10u〜l X 1013c m 2のドーズ量でイオン注入し、前記 n_型の受光領域 21 Aを形成する。さらに図 8K の工程では、前記レジストパターン R6をマスクに B+イオンを 20keV以下の加速電圧 下、 1 X 1012〜5 X 1013cm— 2のドーズ量でイオン注入し、前記受光領域 21Aの表面 に p型のシールド層 21 Dを形成する。
[0058] さらに図 8Lの工程において前記レジストパターン R6を除去し、さらに前記素子領 域 30のうち、前記素子分離絶縁膜 22の内周部を露出するレジストパターン R7を形 成する。さらに、前記レジストパターン R7をマスクに B+イオンを 50〜100keVの加速 電圧下、 1 X 1012〜5 X 1013cm— 2のドーズ量でイオン注入し、前記受光領域 21Aを 囲むように p型ガードリング 22Bを形成する。 [0059] 次に図 8Mの工程において前記レジストパターン R7を除去し、前記素子領域 30中 、前記中間領域 21Bに対応した部分を露出するレジストパターン R8を形成する。さら に前記レジストパターン R8をマスクに、 P+イオンを 30〜： LOOkeVの加速電圧下、 5 X 1012〜1 X 1015cm 2のドーズ量でイオン注入し、前記 n_型受光領域 21 A中に n型の 中間領域 21Bを、前記受光領域 21Aよりも高い不純物濃度で形成する。
[0060] さらに図 8Nの工程において前記レジストパターン R8を除去し、前記シリコン基板 2 1上に CVD酸化膜 24を、例えば lOOnmの厚さに、前記素子領域 30, 40, 60, 80 を、前記素子分離絶縁膜も含めて覆うように一様に堆積する。さらに図 8Nの工程で は、前記 CVD酸ィ匕膜 24上に前記素子領域 40, 60, 80を露出するレジストパターン R9を形成し、前記 CVD酸ィ匕膜 24を前記素子領域 40, 60, 80においてエッチバッ クすること〖こより、前記ゲート電極 43, 62, 83に側壁絶縁膜を形成する。
[0061] 次に図 80の工程において前記レジストパターン R9を除去し、さらに前記素子領域 40, 60を露出するレジストパターン R10を形成する。さらに前記レジストパターン R1 0をマスクに As+イオンを 50keV以下の加速電圧下、 1 X 1015〜5 X 1015cm— 2のドー ズ量でイオン注入し、その結果、前記素子領域 40においては前記 p型ゥエル 41A中 、前記ゲート電極 43の側壁絶縁膜の両側に n型ソースおよびドレイン領域 41S, 41 Dが形成され、また素子流域 60においては前記 p型ゥエル 61A中、前記ゲート電極 6 3の側壁絶縁膜の両側に n型ソースおよびドレイン領域 61S, 61Dが形成される。
[0062] 次に図 8Pの工程において前記レジストパターン R10を除去し、さらに前記素子領 域 80を露出するレジストパターン R11を形成する。さらに前記レジストパターン R11 をマスクに B+イオンを lOkeV以下の加速電圧下、 1 X 1015〜5 X 1015cm— 2のドーズ 量でイオン注入し、その結果、前記ゲート電極 83の側壁絶縁膜の両側に p型ソース およびドレイン領域 81S, 81Dが形成される。
[0063] 次に図 8Qの工程において漸次レジストパターン R11を除去し、さらに前記素子領 域 30, 40, 60, 80上にスパッタにより Co膜を約 lOnmの膜厚で一様に堆積し、さら に例えば窒素雰囲気中、 500°Cで 30秒間の熱処理を行うことにより、前記ソースおよ びドレイン領域 41S, 41Dの表面にシリサイド層 41scを、前記ソースおよびドレイン 領域 61S, 61Dの表面にシリサイド層 61scを、前記ソースおよびドレイン領域 81S, 81Dの表面にシリサイド層 81scを、形成する。また同様なシリサイド層は、ゲート電極 43, 63, 83上にも形成される。一方、前記素子領域 30ではシリコン基板表面がシリ コン酸ィ匕膜 23A, 23Bおよび 24により覆われているため、シリサイド形成は生じない
[0064] さらに図 8Rの工程において前記図 8Qの構造上に前記層間絶縁膜 25が、プラズ マ CVD法により、例えば 1500nmの厚さに形成される。さらに形成された層間絶縁 膜 25を CMP法により平坦ィ匕し、膜厚を約 lOOOnmに設定する。
[0065] 次に図 8Sの工程において、前記層間絶縁膜 25上に、前記素子領域 30中のコンタ タト層 21Cに対応した開口部を有するレジストパターン R12を形成し、前記レジストパ ターン R12をマスクに前記層間絶縁膜 25およびその下の酸ィ匕膜 24, 23Bおよび 23 Aを順次エッチングし、前記中間領域 21Bが形成されたシリコン基板 21の表面を露 出するコンタクトホール 25Aを形成する。
[0066] 次に図 8Tの工程において前記レジストパターン R12を除去し、前記層間絶縁膜 2 5をマスクに P+イオンを 15keV以下の加速電圧下、 5 X 10"〜5 X 1015cm— 2のドーズ 量でイオン注入する。
[0067] さらに例えば窒素雰囲気中、 800°Cの温度で 30秒間熱処理を行うことにより、前記 n型中間領域 21B中に前記 n+型コンタクト層 21Cが形成される。
[0068] またこの熱処理工程を含む、ここまでの熱処理工程にぉ 、て、先の工程で注入され た不純物元素は前記シリコン基板 21中を拡散し、その結果、前記受光領域 21Aは、 前記シリコン基板 21の表面から 1. 0〜1. 5 /z mの深さ範囲に分布するように、前記 中間領域 21Bは、前記シリコン基板 21の表面力も 0. 2〜0. 7ミクロンの深さ範囲に 分布するように、また前記コンタクト層 21Cは、前記シリコン基板 21の表面力も 0. 05 〜0. 2 /z mの深さ範囲に分布するように、形成される。ここで前記中間領域 21Bは前 記コンタクト層 21 Cよりも深ぐまた前記受光領域 21 Aは前記中間領域 21 Bよりも深く 形成される。
[0069] さらに、ここまでの熱処理工程により、前記 p型チャネルストッパ領域 22A力 前記 シリコン基板 21の表面から 1. 2〜1. 7 mの深さ範囲に分布するように、前記シール ド層 21D力 前記シリコン基板 21の表面から 0. 05〜0. 3 mの深さ範囲に分布す るように、形成される。ここで前記中間領域 21Bは、前記シールド層 21Dよりも深く形 成される。さらに前記 p型ガードリング 22Bは、前記素子分離絶縁膜 22よりも深い位 置に形成される。
[0070] さらに図 8Uの工程において図 8Tの構造上にレジストパターン R13を、前記素子領 域 40においては前記ソース領域 41Sに対応したレジスト開口部を有するように、前記 素子領域 60にお!/、ては前記ソースおよびドレイン領域 61 S , 61 Dに対応したレジス ト開口部を有するように、また前記素子領域 80においては前記ソースおよびドレイン 領域 81S, 81Dに対応したレジスト開口部を有するように形成し、さらに前記レジスト ノ ターン R13をマスクに前記層間絶縁膜 25をエッチングすることにより、前記層間絶 縁膜 25中に、前記素子領域 40においては前記ソース領域 41Sを露出するコンタクト ホール 45aを、前記素子領域 60においては前記ソースおよびドレイン領域 61S, 61 Dを露出するコンタクトホール 65a, 65bを、また前記素子領域 80においては前記ソ ースおよびドレイン領域 81S, 81Dを露出するコンタクトホール 85a, 85bを形成する
[0071] さらに図 8Vの工程において前記コンタクトホー 25A, 45a, 65a, 65b, 85a, 85b を Wなどの導電材料で充填し、導電性プラグ 26, 45A, 65A, 65B, 85A, 85Bを 形成する。
[0072] このように本発明では、前記コンタクト層 21Cを、前記導体プラグ 26が形成されるコ ンタクトホール 25Aに自己整合して形成しているため、コンタクト層 21Cと導体プラグ 26との間にアラインメント誤差が生じることはなぐ前記コンタクト層 21Cを、コンタクト ホール 25Aの微細化に対応して任意に微細化することができる。その際、本発明で は、前記中間領域 21Bを、前記コンタクト層 21Cに対するアラインメント精度が確保で きる範囲で微細化することができ、光電変換に寄与しない中間領域 21Bの受光領域 21 Aに対する割合を最小化することができる。
[0073] またその場合でも、本発明によれば、欠陥を多量に含むコンタクト層 21Cは中間領 域 21Bにより側端部および底部が連続して覆われているため、前記受光領域 21A中 に形成される空乏領域が前記コンタクト層 21C中の欠陥に到達することはなく、喑電 流となるリーク電流の発生が抑制される。 [0074] また本発明によれば、前記高濃度ドープされたコンタクト層 21Cとシールド層 21Dと の間に中間領域 21 Bが介在するため、コンタクト層 21 Cとシールド層 21 Dとの間に高 電界が発生することはなぐコンタクト層 21Cとシールド層 21Dとの間におけるリーク 電流の発生も抑制される。
[0075] これにより、本発明による固体撮像素子は優れた感度および光電変換効率を有す る。
[0076] 以上の説明は、前記受光領域 21Aが n型の導電型を有する場合について行った 力 前記前記受光領域 21Aが p型の導電型を有する場合には、上記の導電型を反 転させるだけで、上記の説明はそのまま当てはまる。
[0077] 以上、本発明を好ましい実施例について説明したが、本発明は特許請求の範囲に 記載した要旨内にお 、て様々な変形 ·変更が可能である。
産業上の利用可能性
[0078] 本発明によれば、前記シールド層を、前記シリコン基板表面の前記中間領域よりも 外側の部分に、前記シールド層が前記中間領域の側端部に対向するように形成する ことにより、前記中間領域を前記コンタクト領域の微細化に合わせて微細化すること ができ、受光領域の体積を増大させることができる。これにより、フォトダイオードの光 電変換効率が向上する。その際、本発明では前記コンタクト領域が、前記シリコン基 板上に形成された絶縁膜中のコンタクトホールに自己整合して形成されるため、前記 コンタクトホールに形成される電極とコンタクト領域を整合させつつ、前記コンタクト領 域を任意に微細化することができる。また本発明によれば、欠陥を高濃度で含むコン タクト領域が前記中間領域により包まれているため、前記 pn接合力 空乏領域が延 伸してきても、空乏領域がコンタクト領域に侵入することがなぐリーク電流の発生が 効果的に抑制される。

Claims

請求の範囲
[1] シリコン基板上に形成されたフォトダイオードであって、
前記シリコン基板表面に形成され pn接合を形成する第 1の導電型の拡散領域より なる受光領域と、
前記シリコン基板表面に、前記受光領域に含まれるように形成された前記第 1の導 電型の拡散領域よりなる中間領域と、
前記シリコン基板表面に、前記中間領域に含まれるように形成された、前記第 1の 導電型の拡散領域よりなるコンタクト領域と、
前記シリコン基板表面の、前記中間領域よりも外側の部分に形成された第 2の導電 型の拡散領域よりなるシールド層と、前記コンタクト領域にコンタクトする電極とよりな り、
前記シールド層は、前記中間領域を構成する拡散領域の側端部に対向するフォト ダイオード。
[2] 前記シールド層は、前記側端部に接合する請求項 1記載のフォトダイオード。
[3] 前記中間領域は前記受光領域よりも高い不純物濃度を有し、前記コンタクト領域は 前記中間領域よりも高い不純物濃度を有する請求項 1記載のフォトダイオード。
[4] 前記受光領域は、その下面に前記 pn接合を形成し、さらに前記シールド層との間 にも前記 pn接合を形成する請求項 1記載のフォトダイオード。
[5] さらに前記シリコン基板上に形成された絶縁膜を備え、前記絶縁膜中には前記コン タクト領域に整合したコンタクトホールが形成され、前記電極は、前記コンタクトホー ルを介して前記コンタクト領域とコンタクトする導電性プラグよりなる請求項 1記載のフ オトダイオード。
[6] シリコン基板上に形成された固体撮像装置であって、
前記フォトダイオードは、
前記シリコン基板表面に形成され pn接合を形成する第 1の導電型の拡散領域より なる受光領域と、
前記シリコン基板表面に、前記受光領域に含まれるように形成された前記第 1の導 電型の拡散領域よりなる中間領域と、 前記シリコン基板表面に、前記中間領域に含まれるように形成された、前記第 1の 導電型の拡散領域よりなるコンタクト領域と、
前記シリコン基板表面の、前記中間領域よりも外側の部分に形成された第 2の導電 型の拡散領域よりなるシールド層と、前記コンタクト領域にコンタクトする電極とよりな り、
前記シールド層は、前記中間領域を構成する拡散領域の側端部に対向し、 前記シリコン基板上には、 CMOS回路が集積化されている固体撮像装置。
[7] シリコン基板上へのフォトダイオードの製造方法であって、
前記シリコン基板中に画成された第 1の素子領域に、第 1の導電型の拡散領域を、 受光領域として形成する工程と、
前記シリコン基板の表面に、前記受光領域に対応して、第 2の導電型の拡散領域 を、シールド層として形成する工程と、
前記シリコン基板の表面に、前記受光領域に対応して、前記第 1の導電型の拡散 領域を、前記シールド層の一部に重畳して、中間領域として形成する工程と、 前記シリコン基板上に層間絶縁膜を形成する工程と、
前記層間絶縁膜中に、前記中間領域の一部に対応してビアホールを形成するェ 程と、
前記シリコン基板中に、前記層間絶縁膜をマスクに、前記ビアホールを介して、前 記第 1の導電型の不純物元素を導入し、前記中間領域中、前記シリコン基板の表面 に第 1導電型の拡散領域よりなるコンタクト層を形成する工程と、
前記ビアホールを導電性材料により充填し、前記コンタクト層に接して電極を形成 する工程と、を含むフォトダイオードの製造方法。
[8] シリコン基板上への固体撮像素子の製造方法であって、
前記シリコン基板中に画成された第 1の素子領域に、第 1の導電型の拡散領域を、 受光領域として形成する工程と、
前記シリコン基板の表面に、前記受光領域に対応して、第 2の導電型の拡散領域 を、シールド層として形成する工程と、
前記シリコン基板の表面に、前記受光領域に対応して、前記第 1の導電型の拡散 領域を、前記シールド層の一部に重畳して、中間領域として形成する工程と、 前記シリコン基板上の第 2の素子領域に、半導体素子を形成する工程と、 前記シリコン基板上に層間絶縁膜を、前記層間絶縁膜が前記半導体素子を覆うよ うに形成する工程と、
前記層間絶縁膜中に、前記中間領域の一部に対応してビアホールを形成するェ 程と、
前記シリコン基板中に、前記層間絶縁膜をマスクに、前記ビアホールを介して、前 記第 1の導電型の不純物元素を導入し、前記中間領域中、前記シリコン基板の表面 に第 1導電型の拡散領域よりなるコンタクト層を形成する工程と、
前記ビアホールを導電性材料により充填し、前記コンタクト層に接して電極を形成 する工程と、を含み、
前記層間絶縁膜を形成する工程は、前記層間絶縁膜が前記半導体素子を覆うよう に実行される請求項 7記載の固体撮像素子の製造方法。
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