JP5096483B2 - 撮像素子トランスファゲートデバイスにおけるシリサイドストラップ - Google Patents

Description

本発明は、半導体光学画像センサに関し、特に、低減されたラグ、より高い容量、及びより低い暗電流を示す新規のＣＭＯＳ（相補型金属酸化膜半導体）画像センサ・セル構造に関する。

ＣＭＯＳ画像センサは、デジタルカメラ、携帯電話機、広範囲なデジタルデバイス、例えばＰＤＡ（パーソナル・デジタル・アシスタント）、パーソナル・コンピュータ、医療機器などのような撮像を必要とする用途に対して、コンベンショナルなＣＣＤセンサに取って代わり始めている。ＣＭＯＳ画像センサは、半導体デバイス、例えばフォトダイオードなどのための現行のＣＭＯＳ製造プロセスを適用することにより、低いコストで製作されるので有利である。さらに、ＣＭＯＳ画像センサは、単一電源によって操作することができるので、そのための消費電力を、ＣＣＤセンサよりも低く抑えることができ、そしてさらに、ＣＭＯＳ論理回路及び同様の論理処理デバイスはセンサ・チップ内に容易に集積され、従ってＣＭＯＳ画像センサを小型化することができる。

現在のＣＭＯＳ画像センサは、ＣＭＯＳアクティブピクセルセンサ（Active Pixel Sen sor (APS)）セル・アレイを含んでおり、これらのセルは、光エネルギーを捕集し、そしてこれを読み取り可能な電気信号に変換するために使用される。各ＡＰＳセルは、光生成電荷を下側部分に蓄積するための基板のドープされた領域の上に位置する感光性素子、例えばフォトダイオード、フォトゲート、又は光伝導体を含む。各ピクセルセルには読み取り回路が接続されており、この回路はしばしば、読み取り時に感光性素子からの電荷を受容するための拡散領域を含む。典型的には、このことは、浮動拡散領域に電気的に接続されたゲートを有するトランジスタデバイスによって達成される。撮像素子は、感光性素子からチャネルを横切って浮動拡散領域へ電荷を移動するための、トランスファゲートを有するトランジスタと、電荷移動前に浮動拡散領域を所定の電荷レベルにリセットするためのトランジスタとを含んでいてもよい。

図１に示されているように、典型的なＣＭＯＳ ＡＰＳセル１０は、ドープｐ型ピニング層１８と、下側の軽度ドープｎ型領域１７とを有するピンド・フォトダイオード２０を含む。典型的には、ピンド・ダイオード２０は、ダイオード・ピニング層１８よりもｐ型濃度が低いｐ型基板１５又はｐ型エピタキシャル層又はｐウェル表面層の最上部に形成されている。図から明らかなように、表面ドープｐ型ピニング層１８は基板１５（又はｐ型エピタキシャル層又はｐウェル表面層）と電気的に接触している。フォトダイオード２０はこうして、ｎ型ドープ領域１７がピニング電圧（Ｖｐ）で完全消耗するように、同じ電位を有する２つのｐ型領域１８及び１５を備えている。すなわち、表面ピニング層１８は、基板と電気的な接触状態になる。ピンド・フォトダイオードは、フォトダイオードが完全消耗した時にフォトダイオード中の電位が一定の値Ｖｐにピン固定されるので「ピンド（pinned）」と呼ばれる。このピンド・フォトダイオードの形態は、暗電流（暗環境においてピクセルによって出力される電流）を減少させることにより、デバイス性能を改善する。しかし、ピンド・フォトダイオードの形態は、フォトダイオードから浮動ノードへの電荷の不完全な移動による画像ラグを招くおそれがある。

図１にさらに示されているように、フォトダイオード２０のｎ型ドープ領域１７及びｐ領域１８は、絶縁領域、すなわちシャロートレンチ分離（ＳＴＩ）領域４０と、薄型スペーサ構造２３ａ，ｂによって取り囲まれた電荷移動トランジスタ・ゲート２５との間に、所定の間隔を置いて設けられている。シャロートレンチ分離（ＳＴＩ）領域４０は、セルを隣接ピクセルセルから分離するために、ピクセル画像セルの近くに配置されている。動作中、ピクセルから来た光は、ダイオードを通ってフォトダイオード上に集束され、ここで、電子がｎ型領域１７に集まる。トランスファゲート２５が操作されると、すなわち、例えば薄型誘電体層６０上のｎ型ドープ・ポリシリコン層７０を含むトランスファゲート７０に電圧を印加することによりオンにされると、光生成電荷２４は、電荷を蓄積するドープｎ型領域１７から、トランスファデバイス・チャネル１６を介して、浮動拡散領域３０、例えば浮動「ノード」ドープｎ＋型に移動される。

図２はさらに、ｐ型材料部分７０ａと、ｎ型部分７０ｂとを有するゲート２５’が内蔵された別の従来技術ＣＭＯＳ ＡＰＳセル１０’を示している。ゲートのｎ型部分７０ｂは、より低いＶｔを有しており、ゲートのｐ型部分７０ａはより高いＶｔを有している。同時にゲート内に存在する両方を有することにより、トランスファゲートは、フォトダイオードから浮動拡散領域へ電子を引き付ける、組み込まれた場を有する。加えて、ＣＭＯＳ ＡＰＳセル１０’の構成において、アレイ内で浮動ノード拡散領域上に形成されたシリサイド（silicide)コンタクト領域（図示せず）の存在が、輝点欠陥漏れの問題を引き起こすことが示されている。すなわち、これらの拡散領域上に形成されたシリサイドコンタクトの追加の存在によって、偶発的なピクセルが、そのピクセルを使用不能にするのに十分な高さのレベルで電流を漏らすシリサイド「スパイク」を被ることが判っている。その結果として、シリサイドは、輝点収率のために、ＣＭＯＳ撮像素子のアレイから除去されている。

図３Ａはシリサイドが光を遮断するため、シリサイド層をフォトダイオード表面から遮断された状態で有するＣＭＯＳ撮像素子１２を示しているが、トランスファゲートポリシリコン及び浮動拡散領域上に形成されたシリサイド層８０はそのまま残っている。図３Ｂは、図３ＡのＣＭＯＳ撮像素子１２を、漏れ挙動をさらに低くするために、シリサイド層８０をゲートポリ及び浮動拡散領域から除去した状態で示している。

図３Ｃは、図２のＣＭＯＳ撮像素子１０’を、シリサイド表面層をフォトダイオード２０、ゲートポリ領域７０ａ，７０ｂ及び浮動拡散ノード３０から除去した状態で示す頂面図である。

しかし、残念ながら、ｎ領域及びｐ領域を有するトランスファゲートを備えた撮像素子からシリサイドを除去すると、ゲート内部の内蔵型ダイオードを有するように形成された各ＣＭＯＳ ＡＰＳセル・ゲート・ポリシリコンは、ゲート全体がコンタクト形成されるのを妨げる。すなわち、ポリシリコンゲートのｎ型又はｐ型にだけ接続するコンタクトは、ゲートポリ層の他方の極性に十分に接続されることはない。このことは、ゲートのコンタクト形成されていない部分に時間依存性の電圧をもたらす。すなわち、ゲートのｎ型部分に対するコンタクトが形成されると、ｐ型部分が浮動し、同様に、ゲートのｐ型部分に対するコンタクトが形成されると、ｎ型部分が浮動する。コンタクトが境界エッジ上に直接形成されると、コンタクト・オーバーレイは、コンタクトが統計的に見て一方の側だけに接触することしか許さない。

従って、低減された（低）ラグ及び暗電流を示す新規のＡＰＳセル構造、並びに輝点スパイク漏れ現象を排除する新規のＡＰＳセル構造を含む、ＣＭＯＳ画像センサ・セル構造を提供することが強く望まれる。

本発明は概ね、改善された半導体撮像素子に関し、そして具体的には、標準的なＣＭＯＳ法を用いて製造することができる撮像素子に関する。

本発明は、ＣＭＯＳ画像センサであって、センサが、光検出領域（例えばフォトダイオード）；浮動拡散領域；光検出領域と浮動拡散領域との間に配置されたトランスファゲート、該トランスファゲートはダイオードを形成するためにｎ型ドープ領域とｐ型ドープ領域とを含む；トランスファゲートのｎ型ドープ領域とｐ型ドープ領域と電気的にカップリングする相互接続層（例えばシリサイド構造）を含んで成るＣＭＯＳ画像センサに関する。

本発明の１つの態様の場合、相互接続層はシリサイドを含む、ポリシリコントランスファゲートのｐ型領域の少なくとも一部と、ｎ型領域の少なくとも一部と物理的に接触状態にあるように形成されている。シリサイド層は、ポリゲート幅全体にわたって又はその一部だけに形成されていてよく、またシリサイドは、拡散領域（すなわちフォトダイオード及び浮動拡散領域）上には形成されない。

好ましくは、２つの仕事関数（ｎ型及びｐ型ゲートポリ）を有するトランスファゲートデバイスとシリサイドストラップとを含む本発明のＣＭＯＳ撮像素子は協働して、暗電流に対しては、フォトダイオードに高いバリアを示すのに対して、低いラグ・パフォーマンスに対しては浮動拡散領域に低いバリアが提供される。シリサイドストラップは、ダイオード挙動が、ゲートの一方又は他方の側が不確定電圧に浮動するのを許すのを防止する。

このように、本発明の１つの観点によれば、アクティブピクセルセンサ（ＡＰＳ）セル構造、及び製造方法が提供される。アクティブピクセルセンサ（ＡＰＳ）セル構造は、第１導電性タイプ材料から成る基板；
該基板上に形成されたゲート誘電体層と、該ゲート誘電体層上に形成されたデュアル仕事関数ゲート導体層とを含むトランスファゲートデバイス、
該デュアル仕事関数ゲート導体層は、第１導電性タイプ材料から成る第１ドープ領域及び第２導電性タイプ材料から成る第２ドープ領域を含む；
入射する光に応答して電荷キャリヤを捕集するための、前記トランスファゲートデバイスの前記第１ドープ領域に隣接する基板表面に又は該基板表面の下側に形成されたフォトセンシングデバイス；
前記トランスファゲートデバイスの前記第２ドープ領域に隣接する前記基板表面に形成された、第２導電性タイプ材料から成る拡散領域、
該トランスファゲートデバイスは、前記フォトセンシングデバイスと前記拡散領域との間の電荷移動を可能にするチャネル領域を形成している；及び
前記トランスファゲートデバイスの第１導電性タイプ材料から成る前記第１ドープ領域と、前記トランスファゲートデバイスの第２導電性タイプ材料から成る前記第２ドープ領域とを電気的にカップリングするための、前記デュアル仕事関数ゲート導体層の最上部に形成されたシリサイド構造
を含んで成る。

１つの態様の場合、フォトセンシングデバイスは、基板表面の下側に形成された第２導電性タイプ材料から成る捕集ウェル；及び基板表面に捕集ウェルの最上部に形成された第１導電性タイプ材料から成るピニング層を含むフォトダイオードを含む。

１つの態様の場合、基板、第１導電性タイプ材料から成るピニング層、及びトランスファゲートデバイスのデュアル仕事関数ゲート導体層の第１ドープ領域が、ｐ型ドーパント材料、例えばホウ素又はインジウムを含む。第２導電性タイプ材料から成る捕集ウェル、第２導電性タイプ材料から成る拡散領域、及びトランスファゲートのデュアル仕事関数ゲート導体層の第２ドープ領域が、ｎ型ドーパント材料、例えばリン、ヒ素、又はアンチモンを含む。

さらに、シリサイド構造は、Ｔｉ、Ｔａ、Ｗ、Ｃｏ、Ｎｉ、Ｐｔ、Ｐｄ、又はこれらの合金のシリサイドを含む。

１つの態様の場合、トランスファゲートデバイスの第１導電性タイプ材料から成る第１ドープ領域と、第２導電性タイプ材料から成る第２ドープ領域とを電気的にカップリングするための、デュアル仕事関数ゲート導体層の上に形成された前記シリサイド構造は、面積寸法で、デュアル仕事関数ゲート導体層の面積寸法よりも小さい。

或いは、トランスファゲートデバイスの第１導電性タイプ材料から成る第１ドープ領域と、第２導電性タイプ材料から成る第２ドープ領域とを電気的にカップリングするための、デュアル仕事関数ゲート導体層の上に形成されたシリサイド構造は、長さ寸法で、デュアル仕事関数ゲート導体層の長さ寸法よりも小さい。

トランスファゲートデバイスが、トランスファゲートデバイスの下側の捕集ウェルと浮動拡散領域との間で電荷移動が可能にされる導電チャネル領域を画定する状況において、さらに別の態様では、シリサイド構造は、導電チャネル領域を画定する領域の外側で、トランスファゲートデバイスの第１導電性タイプ材料から成る第１ドープ領域と、第２導電性タイプ材料から成る第２ドープ領域とを電気的にカップリングするために、デュアル仕事関数ゲート導体層の最上部に形成されている。

有利には、本発明の教示内容は、両極性のデバイス、すなわちｎ型フォトダイオード及びｐ型ピニング層及びｎＦＥＴ、並びにｐ型フォトダイオード、及びｐＦＥＴを有するｎ型ピニング層に適用することができる。

本発明の目的、特徴、及び利点は、添付の図面と組み合わせて下記詳細な説明を参照すれば当業者に明らかである。

図１は、従来技術による画像センサのためのＣＭＯＳアクティブピクセルセンサ（ＡＰＳ）セル１０を示す図である。 図２は、内蔵型ダイオード、例えばｐｎ接合を備えたゲートポリシリコン層を有する、従来技術によるＣＭＯＳアクティブピクセルセンサ（ＡＰＳ）セル１０’を示す断面図である。 図３Ａは、従来技術によるＣＭＯＳアクティブピクセルセンサ（ＡＰＳ）セル１２を、シリサイドコンタクト領域をフォトダイオードから除去した状態で示す断面図である。 図３Ｂは、従来技術によるＣＭＯＳアクティブピクセルセンサ（ＡＰＳ）セル１２を、シリサイド表面層コンタクト領域をゲートポリ層及び浮動拡散層から除去した状態で示す断面図である。 図３Ｃは、図２のＣＭＯＳ撮像素子１０’を、シリサイド表面層を、フォトダイオード２０、ゲートポリ領域７０ａ，７０ｂ、及び浮動拡散ノード３０から除去した状態で示す頂面図である。 図４は、シリサイドコンタクト領域をフォトダイオード及び浮動ノード拡散領域から除去し、そしてゲート・バリアａｃ特性を改善するためにゲートポリシリコン上に部分導電性ストラップを形成する、本発明の第１の態様によるＣＭＯＳ ＡＰＳセル１００を示す断面図である。 図５Ａは、図４に示された本発明の態様に従って形成されたＣＭＯＳ ＡＰＳセル１００を示す頂面図である。 図５Ｂは、図４に示された本発明の態様の第１変更形に従って形成されたＣＭＯＳ ＡＰＳセル１００’を示す頂面図である。 図５Ｃは、図４に示された本発明の態様の第２変更形に従って形成されたＣＭＯＳ ＡＰＳセル１００''を示す頂面図である。 図５Ｄは、図４に示された本発明の態様の第３変更形に従って形成されたＣＭＯＳ ＡＰＳセル１００'''を示す頂面図である。 図６は、本発明に従って形成されたＣＭＯＳアクティブピクセルセンサ（ＡＰＳ）セルを有する画像センサを実現するカメラデバイスを示す側面図である。

本発明を詳細に説明する前に、念のために述べておきたいのは、本発明は、好ましくは、ＣＭＯＳアクティブピクセルセンサに使用されるが、しかしこれには限定されないことである。アクティブピクセルセンサ（ＡＰＳ）は、スイッチとして機能するトランジスタ以外の、ピクセル内部のアクティブ電気素子を意味する。例えば浮動拡散領域又は増幅器は、アクティブ素子である。ＣＭＯＳは、相補型金属酸化膜シリコン・タイプの電気素子、例えばトランジスタを意味する。これらのトランジスタは、ピクセルと連携するが、しかし典型的にはピクセル内にはなく、またトランジスタのソース／ドレインが１つのドーパント・タイプを有し、且つその相手となるトランジスタが対向ドーパント・タイプを有すると形成される。ＣＭＯＳデバイスはいくつかの利点を有しており、そのうちの１つは消費電力が少ないことである。

図４は、フォトセンシングデバイス、例えばフォトダイオード２００、及びシリコン含有トランスファゲート、例えばポリシリコントランスファゲート１２５を含む、本発明の第１態様によるラインＣＭＯＳ撮像素子ＡＰＳ１００の後端部を示す断面図である。ポリシリコントランスファゲート１２５は、ダイオードを形成する、アノード（ｐ型ドープ）領域と、隣接するカソード領域（ｎ型ドープ）領域とを含んでいる。１つの非限定的な例において、ポリシリコントランスファゲート１２５はショットキーダイオードを含む。さらに、図４に示されているように、本明細書中で以下により詳細に説明するようなゲート・バリアａｃ特性を改善するために、ｐ型部分１７５ａとｎ型部分１７５ｂとを有するポリゲートの表面上に、導電性構造、例えば部分シリサイド「ストラップ」１９０が形成されている。

図４に示されているように、部分シリサイドストラップ層１９０は、ポリシリコンゲート１２５のｐ型ドープ部分１７５ａとｎ型ドープ部分１７５ｂとを電気的に接続する。さらに、図４に示されているように、部分シリサイド「ストラップ」１９０は、ゲートの境界から所定の距離を置いて形成されたエッジを有している。すなわち、シリサイドストラップ１９０は、ポリゲート層の各エッジ１７１，１７２から所定の距離、例えば距離ｄ₁及びｄ₂だけ内方に設けられている。形成される部分シリサイドストラップの、内方へ引き込まれた距離ｄ₁及びｄ₂は、等しい必要はない。すなわち、シリサイドストラップ１９０がｐ型部分１７５ａからｎ型部分１７５ｂへ電気的に短絡する限り、ストラップは、ポリ幅の一部だけに被さるように形成される。こうして、図５Ａの頂面図に示すように、シリサイドストラップ１９０は、ポリ幅の一部の最上部に形成されている。好ましい態様では、シリサイドストラップ１９０は、拡散領域１３０から離れた状態で形成されることは明らかである。

図示はしていないが、図４に示されたＣＭＯＳ撮像素子ＡＰＳ１００構造の製造方法の一例をここで説明する。言うまでもなく、ダイオード構造、当業者に知られているような隣接するｐ型及びｎ型のゲートポリシリコン領域を有するトランスファゲートを形成するために、他の技術を用いることもできる。デバイス１００は基板１５上に形成され、基板１５は、例えばＳｉ、ＳｉＧｅ、ＳｉＣ、ＳｉＧｅＣ、ＧａＡｓ、ＩｎＰ、ＩｎＡｓ及びその他の半導体を含むバルク半導体であってよく、或いは、層状半導体、例えばシリコン・オン・インシュレータ（ＳＯＩ）、ＳｉＣ・オン・インシュレータ（ＳｉＣＯＩ）、又はシリコンゲルマニウム・オン・インシュレータ（ＳＧＯＩ）であってもよい。説明のため、基板１５は、例えばホウ素又はインジウム（ＩＩＩ−Ｖ半導体の場合にはベリリウム又はマグネシウム）のようなｐ型ドーパント材料で、例えば１×１０¹⁴〜１×１０¹⁶ｃｍ^-3まで軽度ドープされた第１導電性タイプのＳｉ含有半導体基板である。次いで、基板１５上に、標準的な堆積／成長技術によって誘電体材料層６０を形成し、これは最終的なトランスファゲート誘電体を形成することになる。誘電体層は、例えば厚さ４０Å〜１００Åに形成されてよく、好適なゲート誘電体材料、例えば酸化物（例えばＳｉＯ₂）、窒化物（例えば窒化ケイ素）、酸窒化物（例えば酸窒化Ｓｉ）、Ｎ₂Ｏ、ＮＯ、ＺｒＯ₂、又はその他の同様の材料を含んでよい。１つの態様において、ゲート誘電体６０は、酸化物、例えばＳｉＯ₂、ＨｆＯ₂、ＺｒＯ₂、Ａｌ₂Ｏ₃、ＴｉＯ₂、Ｌａ₂Ｏ₃、ＳｒＴｉＯ₃、ＬａＡｌＯ₃、及びこれらの混合物から成る。誘電体層６０は、コンベンショナルな熱酸化を用いて、又は好適な堆積法、例えば化学蒸着、プラズマ支援化学蒸着、原子層堆積（ＡＬＤ）、蒸発、反応性スパッタリング、化学溶液堆積、及びその他の同様の堆積法によって、Ｓｉ含有半導体基板１５の表面上に形成される。ゲート誘電体１６は、上記方法の任意の組み合わせを利用して形成されてもよい。図示はしないが、誘電体層は、誘電体材料のスタックを含んでもよいことは明らかである。

次いで、コンベンショナルな堆積法、例えばＣＶＤ、プラズマ支援ＣＶＤ、スパッタリング、めっき、蒸発、及びその他の同様の堆積法（例えば低圧ＣＶＤ）を用いて、誘電体層６０上に、シリコン含有層、例えば多結晶シリコンを形成する。ポリシリコン層は、約１ｋÅ〜２ｋÅの厚さに形成されてよいが、しかしこの範囲から外れていてもよい。或いは、シリコン含有層は、ポリシリコン層のスタックを含んでもよい。次いで、フォトリソグラフィ法、例えばマスク、例えばフォトレジスト層をポリシリコン層上に適用し、そして例えば、形成されるべきトランスファゲートの有効チャネル長を決定する長さにわたって、ゲート領域を画定するようにパターン化されたマスクを適用し、次いでレジストを現像し、そしてエッチング法を実施することにより、トランスファゲート１２５を形成する。基本的には、エッチング窓がレジストマスク内に設けられており、そのサイズ及び形状が、形成されるべきゲート領域の横方向のサイズ及び形状をほぼ画定する。次いで、ポリシリコン層及び誘電体層６０又は誘電体層スタックの適正なエッチングを保証するように最適化された１種又は２種以上のエッチング法、例えば反応性イオン・エッチング（ＲＩＥ）法を実施することにより、トランスファゲート構造をもたらす。

ゲート誘電体層上に固有のポリシリコン層を含むトランスファゲート構造を形成した後、トランスファゲート構造の一部を覆う後続のマスク堆積法、及びイオン注入法を実施することにより、第２導電性タイプから成るドーパント材料、例えばｎ型ドーパント材料（例えばリン、ヒ素又はアンチモン）をポリシリコン層内に注入することにより、ｎ型ドープ・ゲート・ポリシリコン部分１７５ｂを形成する。ｎ型ドーパント材料は、１×１０¹⁷ｃｍ^-3〜１×１０²⁰ｃｍ^-3の添加濃度を達成するように注入されてよい。同様に、残りの部分、すなわちトランスファゲート構造の他方の側を覆う後続のマスク堆積法を用いて、イオン注入法を実施することにより、第１導電性タイプから成るドーパント材料、例えばｐ型ドーパント材料（例えばホウ素又はガリウム又はインジウム）をポリシリコン層内に注入することにより、図４に示されたｐ型ドープ・ゲート・ポリシリコン部分１７５ａを形成する。ｐ型ドーパント材料は、ゲートポリ中、１×１０¹⁷ｃｍ^-3〜１×１０²⁰ｃｍ^-3の添加濃度を達成するように注入されてよい。或いは、ポリシリコンのドープは、プロセス中に既に存在する注入物を使用して、これらの注入物マスクを適正に使用することによって達成することもでき、同時に、これらの注入はチップ内の他の場所で実施される（一例としてソース・ドレイン注入物及びマスクが挙げられるが、他のものの可能である）。

なお、上記方法の変更形において、現場でドーピングされたｎ型、ｐ型、又はｎ型及びｐ型両方のポリシリコン材料を、現場ドーピング堆積法又は堆積（例えばＣＶＤ、プラズマ支援など）に従って、ゲート誘電体層６０の最上部に堆積することができる。現場ドープ堆積法は、例えば、ゲート誘電体が後続の高温アニーリングに耐えられないときに採用することができるのに対して、イオン注入及びアニールは、ゲート誘電体がこのような高温アニーリングに耐えられる材料であるときに採用することができる。

追加の任意選択の工程において、当業者によく知られているコンベンショナルな堆積法によって、トランスファゲートのいずれかの側にゲート側壁スペース（図示せず）を形成することでき、ゲート側壁スペースは、任意のコンベンショナルな酸化物又は窒化物（例えばＳｉ₃Ｎ₄）又は酸化物／窒化物を含んでよく、これらは次いで、ＲＩＥ又は別の同様のエッチング法によってエッチングされる。スペーサの厚さは種々様々であってよいが、しかし典型的にはこれらの厚さは約５ｎｍ〜約１５０ｎｍである。

トランスファゲート側壁スペーサを任意選択的に形成した後、フォトダイオード・ピニング領域１８０を提供するために、次の工程を実施する。この工程は、フォトレジスト層（図示せず）パターンを形成し、そしてゲートエッジとほぼ一致する、又はできる限り精密な整合許容誤差が与えられるマスク・エッジを形成するための当業者に知られた技術に従ってイオン注入マスクを作成することにより、ゲートのエッジと、形成された絶縁領域、例えばＳＴＩ領域（図示せず）との間の区域に開口を設ける。この開口に、フォトダイオードの電荷蓄積領域が形成されるようになっている。この開口は、図４に示されたｐ型ドーパント・ピニング領域１８０を形成するのに十分な濃度で、ｐ型ドーパント材料、例えばホウ素から成るイオンを注入するのを可能にする。このピニング領域１８０は、スペーサ（図示せず）のエッジまで形成されてよい。活性ｐ型ドーパント材料は、次いで１×１０¹⁷〜１×１０¹⁹ｃｍ^-3の添加濃度でイオン注入される。或いは言うまでもなく、ｐ型ピニング・フォトダイオード表面層１８０は、他の良く知られている技術によって形成することもできる。例えばｐ型表面層１８０は、ガス源プラズマ・ドープ法によって、フォトダイオードが形成されるべき領域全体にわたって堆積された現場ドープ層又はドープ酸化物層からｐ型ドーパントを拡散することにより形成されてよい。

フォトダイオード素子２００の基板表面のｐ型ドープ領域１８０の下側に、ｎ型ドーパントをイオン注入するために、更なる工程を実施する。潜在的には、ピニング領域を形成するためにｐ型材料を注入したときと同じイオン注入マスクを使用することもでき、第２導電性タイプから成るドーパント材料、例えばｎ型ドーパント材料（例えばリン、ヒ素又はアンチモン）を注入するために、イオン注入法を実施することにより、イオン注入されたｐ型ピニング層１８０の下側に電荷捕集層を形成する。図４に示されたフォトダイオード１９０のｎ型ドープ領域１７０を形成するために、ｎ型ドーパント材料は、より高いエネルギーレベルで注入される。活性ｎ型ドーパント材料は、１×１０¹⁶〜１×１０¹⁸ｃｍ^-3の添加濃度でイオン注入されてよい。図４に示されているように、光生成電子を捕集するための感光性電荷貯蔵領域１７０は、ｎ型領域１７０のプロフィールを調整するために複数の注入物によって形成されてよい。

フォトダイオード２００の形成に加えて、トランスファゲートの他方の側にｎ型浮動拡散領域１３０を形成する追加の工程が行われる。この工程は、フォトレジスト層を形成し、そしてゲートエッジとほぼ一致する、又はできる限り精密な整合許容誤差が与えられるマスク・エッジを形成するための当業者に知られた技術に従ってイオン注入マスクをパターン化してエッチングすることにより、図４に示されているような、又はゲート側壁スペーサ（図示せず）のエッジまでのｎ＋型ドープ浮動拡散領域を形成するのに十分な濃度で、ｎ型ドーパント材料、例えばリン、ヒ素又はアンチモンの注入を可能にする開口を提供することを含む。活性ｎ＋型ドーパント材料は、次いで１×１０¹⁸〜１×１０²⁰の添加濃度で、浮動拡散領域にイオン注入される。このイオン注入工程の結果として、ｎ型ドーパント材料は加えて、ドープトランスファゲートポリシリコン層１７５ｂ部分にも注入されてもよい。

図５Ａ〜５Ｄに示すように、ポリシリコンゲート１２５を消費することにより、本発明による金属シリサイドストラップ１９０を形成するために、サリサイド法を実施する。

サリサイド法の第１工程は、よく知られた堆積技術を用いて、ｐ型ドープ・ポリシリコン・ゲート層１７５ａ及びｎ型ドープ・ポリシリコン・ゲート層１７５ｂ上に、ブランケット絶縁キャップを先ず形成することを含む。例えば、ポリシリコンゲート層１７５ａ，ｂ上に、堆積法、物理蒸着又は化学蒸着を利用して、誘電体キャップ層を形成する。誘電キャップ層は、酸化物、窒化物、酸窒化物又はこれらの任意の組み合わせであってよい。１つの態様の場合、窒化物、例えばＳｉ₃Ｎ₄が、誘電体キャップ層として採用される。誘電体キャップ層の厚さ、すなわち高さは約２０ｎｍ〜約１８０ｎｍであってよい。

次いで、典型的なリソグラフィ工程、すなわち、キャップ（例えば窒化物）誘電体層上にパターン化レジストマスクを形成する工程を用いて、形成されるべきシリサイドストラップの輪郭となる領域をエッチングする。リソグラフィ工程は、誘電体キャップ層の上面にフォトレジストを適用し、このフォトレジストを、所望のパターンの輻射線に当て、そしてコンベンショナルなレジスト現像剤を利用して露光されたフォトレジストを現像することを含む。フォトレジスト内のパターンは、１つ又は２つ以上の乾式エッチング工程を利用して、誘電体キャップ層に転写され、下に位置するポリシリコンゲート層を露出したままにし、そして特に、露出された下に位置するポリシリコン層内の両ドープ領域１７５ａ，ｂの隣接部分を露出させるように、誘電体キャップ層に窓を開ける。本発明によれば、所望されるパターンは、図５Ａ〜５Ｄに示すように、形成されるべきシリサイドストラップの面積及び寸法である。こうして、例えば図５Ａに示された本発明の頂面図に示すように、上に位置するキャップ誘電体（窒化物）層（図示せず）に適用されるフォトグラフィ・マスク、現像及びエッチング法は結果として、ゲートの長さに沿って各ゲートエッジ１７１，１７２のそれぞれから距離ｄ₁及びｄ₂だけ内方に設けられた下に位置するポリシリコン層の露出領域１９５が生じる。この露出領域には、シリサイドコンタクトが形成されることになる。いくつかの態様の場合、パターン化フォトレジストは、パターンが誘電体キャップ層が誘電体キャップ層内に転写された後、除去されてよい。

パターン化ゲートを形成する際に本発明において用いることができる好適な乾式乾燥エッチング法の一例としては、反応性イオン・エッチング、イオンビーム・エッチング、プラズマ・エッチング又はレーザーアブレーションが挙げられる。

次いで、エッチングによりパターン化された窒化物層内に金属シリサイド（図示せず）を堆積する工程が実施されるので、露出された下に位置するポリシリコン層には、金属シリサイドが充填されるようになる。シリサイドストラップを形成する上で使用される金属は、金属シリサイドを形成するようにシリコンと反応することができる任意の金属を含む。このような金属の一例としては、Ｔｉ、Ｔａ、Ｗ、Ｃｏ、Ｍｏ、Ｎｉ、Ｐｔ、Ｐｄ又はこれらの金属が挙げられる。金属は、例えばスパッタリング、化学蒸着、シリサイド蒸発の物理蒸着（ＰＶＤ）、化学溶液堆積、及びめっきなどを含む任意のコンベンショナルな堆積法を用いて堆積されてよい。

シリサイドストラップ１９０の寸法を定義する露出ポリシリコン領域上に金属シリサイドを堆積した後、構造内にシリサイド相、好ましくは金属シリサイドの最低抵抗率相を示すシリサイドを形成するために、熱アニール法が採用される。アニールは、図４に示された金属シリサイド層１９０を形成するために金属シリサイドが下に位置するポリシリコンと反応するようにする、当業者によく知られた環境及び温度を利用して実施される。１つの態様の場合、金属シリサイドはＣｏ、特に当業者に良く知られた２工程アニール法を用いるＣｏＳｉ₂形態を含んでよい。本発明の別の態様の場合、金属シリサイドはＮｉ又はＰｔであり、ＮｉＳｉ及びＰｔＳｉは単一アニール工程を用いて形成される。次いで、構造から非反応性金属シリサイドを除去するために、選択的な湿式エッチング工程を採用することができる。

１つの態様において、ウエハーを次いで、ポリシリコン層部分１７５ａ，ｂと反応するための窒素環境中でほぼ３０秒にわたって約５００℃〜約８００℃でアニールすることにより、導電性シリサイドストラップ１９０を形成する。

上述の本発明による金属シリサイドゲート処理が完了した後、トランジスタ間、及びトランジスタと外部コンタクトとの相互接続構造を形成するためのコンベンショナルな処置を採用することができる。

図５Ｂは、図５Ａに示した本発明の態様の第１変更形に従って形成されたＣＭＯＳ ＡＰＳセル１００’を示す頂面図である。ここでは、本明細書中に記載された方法を用いてシリサイドストラップ１９１が形成され、このシリサイドストラップ１９１は、境界ゲートのエッジから距離ｄ₁及びｄ₂だけ内方に形成されたエッジを有しているが、しかしポリシリコンのほぼ全幅にわたって延びるように形成されている。このように、例えば、図５Ａに関して本明細書中に説明したサリサイド法を参照すると、図５Ｂに示すように、上に位置するキャップ誘電体（窒化物）層（図示せず）に適用されるフォトグラフィ・マスク、現像及びエッチング法は結果として、例えば、ゲートの長さに沿って各ゲートエッジ１７１，１７２のそれぞれから距離ｄ₁及びｄ₂だけ内方に設けられるが、しかしポリ層の両エッジまでほぼ全幅にわたって距離ｄｗだけ延びる下に位置するポリシリコン層の露出領域１９６が形成されることになる。

図５Ｃは、図５Ａに示した本発明の態様の第２変更形に従って形成されたＣＭＯＳ ＡＰＳセル１００''を示す頂面図である。ここでは、本明細書中に記載された方法を用いてシリサイドストラップ１９２が形成され、このシリサイドストラップ１９２は、境界ゲートのエッジから距離ｄ₁及びｄ₂だけ内方に形成されたエッジを有しているが、しかしポリゲートの短い距離にわたって延びるように形成されている。このように、例えば、図５Ａに関して本明細書中に説明したサリサイド法を参照すると、図５Ｃに示すように、上に位置するキャップ誘電体（窒化物）層（図示せず）に適用されるフォトグラフィ・マスク、現像及びエッチング法は結果として、例えば、ゲートの長さに沿って各ゲートエッジ１７１，１７２のそれぞれから距離ｄ₁及びｄ₂だけ内方に設けられるが、しかしポリゲートの短い距離だけにわたって延びる下に位置するポリシリコン層の露出領域１９７が形成されることになる。

本発明の更なる態様によれば、ＣＭＯＳ撮像素子ＡＰＳトランスファゲートのためのシリサイドストラップは、導電チャネル上に直接には位置していないポリシリコンゲート部分上に形成することができる（すなわちｎ領域とｎ領域とが、或る場所のストラップによって短絡される限り）。図５Ｄは、図５Ａに示した本発明の態様の第３変更形に従って形成されたＣＭＯＳ ＡＰＳセル１００'''を示す頂面図である。ここでは、本明細書中に記載された方法を用いてシリサイドストラップ１９３が形成され、このシリサイドストラップ１９３は、境界ゲートのエッジから所定の距離だけ内方に形成されたエッジを有しており、しかもポリゲートの短い距離にわたって延びるように形成されている。しかしながら、このストラップ１９３は、トランスファデバイスのためのチャネル領域を画定するそのゲート部分１７５ａ，ｂから、ずらされている。すなわち、シリサイドストラップ１９３は、導電チャネル上に直接には位置していないポリシリコンゲート部分上に形成することができる。このように、例えば、図５Ａに関して本明細書中に説明したサリサイド法を参照すると、図５Ｄに示すように、上に位置するキャップ誘電体（窒化物）層（図示せず）に適用されるフォトグラフィ・マスク、現像及びエッチング法は結果として、ゲートの長さに沿って各ゲートエッジ１７１，１７２のそれぞれから所定の距離だけ内方に設けられ、しかも、例えばデバイスのチャネル領域に直接には被さらない領域内で、ポリゲートの短い距離だけにわたって延びる下に位置するポリシリコン層の露出領域１９８が形成されることになる。

言うまでもなく、上記シリサイドコンタクト構造以外に、トランスファゲートポリのアノード部分１７５ａとカソード部分１７５ｂとを電気的に短絡するためのいずれの導電性構造をも実現することもできる。しかし、光検出領域と浮動拡散領域とがシリサイド非含有であることは必須である。

図５Ａ〜５Ｄに示し、これらの図面に関して説明した構造の利点は、暗電流漏れを低減するために、フォトダイオードに高いバリアが存在すること、及び、より低いラグのために、浮動拡散領域に低いバリアが存在することである。シリサイドストラップは、ダイオード挙動が、ゲートの一方又は他方の側が中間電圧まで浮動するのを許すのを防止する。

図６を参照すると、図５Ａ〜５Ｄに示された本発明のそれぞれの態様に従って形成されたＣＭＯＳアクティブピクセルセンサ（ＡＰＳ）セル１００〜１００'''を有する画像センサ３０２を実現するカメラデバイス３００の側面図が示されている。

本発明の好ましい態様と考えられるものを図示して説明してきたが、もちろん、本発明の思想を逸脱することなしに、形態又は詳細の種々の改変及び変更を容易に加え得ることは明らかである。例えば、本明細書中に記載された好ましい態様は、ｎ型フォトダイオード及びｐ型ピニング層及びｎＦＥＴに向けられているが、本発明の原理をｐ型フォトダイオード、及びｐＦＥＴを有するｎ型ピニング層に適用することができる。従って、本発明は、記述・例示された形態そのままのものに限定されるものではなく、添付の特許請求の範囲の中に含まれる全ての改変形に及ぶものと解釈されるべきである。

Claims (3)

1. 第１導電性タイプ材料から成る基板；
   該基板上に形成されたゲート誘電体層と、該ゲート誘電体層上に形成されたデュアル仕事関数ゲート導体層とを含むトランスファゲートデバイス、
   該デュアル仕事関数ゲート導体層は、第１導電性タイプ材料から成る第１ドープ領域及び第２導電性タイプ材料から成る第２ドープ領域を含む；
   入射する光に応答して電荷キャリヤを捕集するための、前記トランスファゲートデバイスの前記第１ドープ領域に隣接する基板表面に又は該基板表面の下側に形成されたフォトセンシングデバイス；
   前記トランスファゲートデバイスの前記第２ドープ領域に隣接する前記基板表面に形成された、第２導電性タイプ材料から成る拡散領域、
   該トランスファゲートデバイスは、前記フォトセンシングデバイスと前記拡散領域との間の電荷移動を可能にするチャネル領域を形成している；及び
   前記トランスファゲートデバイスの第１導電性タイプ材料から成る前記第１ドープ領域と、前記トランスファゲートデバイスの第２導電性タイプ材料から成る前記第２ドープ領域とを電気的にカップリングするための、前記デュアル仕事関数ゲート導体層の最上部に形成されたシリサイド構造
   を含んで成るアクティブピクセルセンサ（ＡＰＳ）セル構造であって、
   前記シリサイド構造が、面積寸法で、前記デュアル仕事関数ゲート導体層の面積寸法よりも小さいアクティブピクセルセンサ（ＡＰＳ）セル構造。
2. 前記ＡＰＳセル構造が、アクティブピクセルセンサ（ＡＰＳ）セル構造をそれぞれ含んでいる各ピクセルを有するＣＭＯＳ画像センサのピクセルアレイに含まれ、そして当該ＣＭＯＳ画像センサが、画像捕獲装置に含まれる、請求項１に記載のＡＰＳセル構造。
3. 第１導電性タイプ材料から成る基板を用意すること；
   該基板上に形成されたゲート誘電体層及び該ゲート誘電体層上に形成されたデュアル仕事関数ゲート導体層を含むトランスファゲートデバイスを形成すること、
   該デュアル仕事関数ゲート導体層は、第１導電性タイプ材料から成る第１ドープ領域及び第２導電性タイプ材料から成る第２ドープ領域を含む；
   前記トランスファゲートデバイスの前記第１ドープ領域に隣接する基板表面に又は該基板表面の下側に形成された、入射する光に応答して電荷キャリヤを捕集するための、フォトセンシングデバイスを形成すること；
   前記トランスファゲートデバイスの前記第２ドープ領域に隣接する前記基板表面ところに、第２導電性タイプ材料から成る拡散領域を形成すること、
   前記トランスファゲートデバイスは、前記フォトセンシングデバイスと前記拡散領域との間の電荷移動を可能にするチャネル領域を形成する；そして
   前記トランスファゲートデバイスの第１導電性タイプ材料から成る前記第１ドープ領域と、前記トランスファゲートデバイスの第２導電性タイプ材料から成る前記第２ドープ領域とを電気的にカップリングするための、前記デュアル仕事関数ゲート導体層の最上部にシリサイド構造を形成すること
   を含んで成るアクティブピクセルセンサ（ＡＰＳ）セル構造を形成する方法であって、
   前記シリサイド構造が、面積寸法で、前記デュアル仕事関数ゲート導体層の面積寸法よりも小さいアクティブピクセルセンサ（ＡＰＳ）セル構造を形成する方法。

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