JP4546201B2 - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法 Download PDF

Info

Publication number
JP4546201B2
JP4546201B2 JP2004282180A JP2004282180A JP4546201B2 JP 4546201 B2 JP4546201 B2 JP 4546201B2 JP 2004282180 A JP2004282180 A JP 2004282180A JP 2004282180 A JP2004282180 A JP 2004282180A JP 4546201 B2 JP4546201 B2 JP 4546201B2
Authority
JP
Japan
Prior art keywords
film
gate electrode
insulating film
forming
gate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2004282180A
Other languages
English (en)
Other versions
JP2005303256A (ja
Inventor
文雄 大塚
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Electronics Corp
Original Assignee
Renesas Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Electronics Corp filed Critical Renesas Electronics Corp
Priority to JP2004282180A priority Critical patent/JP4546201B2/ja
Priority to US11/003,484 priority patent/US20050205940A1/en
Publication of JP2005303256A publication Critical patent/JP2005303256A/ja
Application granted granted Critical
Publication of JP4546201B2 publication Critical patent/JP4546201B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0165—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices
    • H10D84/0172—Manufacturing their gate conductors
    • H10D84/0177—Manufacturing their gate conductors the gate conductors having different materials or different implants
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0165—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices
    • H10D84/0181—Manufacturing their gate insulating layers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0165—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices
    • H10D84/0184—Manufacturing their gate sidewall spacers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/02—Manufacture or treatment characterised by using material-based technologies
    • H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
    • H10D84/038—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/01—Manufacture or treatment
    • H10D64/017—Manufacture or treatment using dummy gates in processes wherein at least parts of the final gates are self-aligned to the dummy gates, i.e. replacement gate processes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/01—Manufacture or treatment
    • H10D64/021—Manufacture or treatment using multiple gate spacer layers, e.g. bilayered sidewall spacers

Landscapes

  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Electrodes Of Semiconductors (AREA)

Description

この発明は、半導体装置及び半導体装置の製造方法に関する。更に、具体的には、仕事関数の異なる材料で形成された複数のゲート電極を含むデュアルメタルゲート構造を有する半導体装置及びその製造方法に関するものである。
近年、半導体装置の微細化、高集積化に伴い、ゲート絶縁膜においても、その薄膜化が進められている。しかし、ゲート絶縁膜の薄膜化が進むと、ゲート電極の空乏化が無視できない問題となる。従って、この対策として、ゲート電極に金属を用いたメタルゲート電極のＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）が注目されている。
一方、半導体装置の多機能化、高集積化に伴い、１の半導体に、ｎ型ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor：以下、ｎＭＩＳとする）とｐ型ＭＩＳＦＥＴ（以下、ｐＭＩＳとする）の両方が搭載されたＣＭＩＳ（Complementary MIS）が用いられている。このＣＭＩＳにおいては、微細化に伴う、閾値電圧の低下（ロールオフ）が著しくなっている。このため、ｎＭＩＳのゲート電極をｎ型とし、ｐＭＩＳのゲート電極をｐ型とする、デュアルゲート構造が用いられるようになっている（例えば、特許文献１参照）。
例えば、ゲート電極材料としてＰｏｌｙ−Ｓｉを用いる場合には、ｎＭＩＳのゲート電極に、ｎ型の不純物を、ｐＭＩＳのゲート電極にｐ型の不純物を、イオン注入することで、容易にデュアルゲート構造を形成することができる。
また、ゲート電極として、メタルゲートを用いる場合には、ｎＭＩＳと、ｐＭＩＳとで異なった金属材料を用いたゲート電極を、個別に形成する必要がある。例えば、ゲート電極として用いる材料としては、ｎＭＩＳのゲート電極においては、４．６eV以下、望ましくは、４．３eV以下の仕事関数を有するものがよく、ｐＭＩＳにおいては、４．６eV以上、望ましくは、４．９eV以上の仕事関数を有するものが適切である。
特開２００３−２５８１２１号
しかし、ｎＭＩＳとｐＭＩＳとで、異なる金属を用いたデュアルメタルゲートを形成する場合、例えば、ｎＭＩＳのゲート電極用の材料を用いて、ｎＭＩＳ、ｐＭＩＳ用の両領域にゲート電極を形成した後、ｐＭＩＳ領域からこのゲート電極を除去する工程が必要となる。このように、不要なゲート電極を除去する際、下地となるゲート絶縁膜にダメージが入る。従って、界面準位によりトランジスタの移動度が低下し、トランジスタの性能を低下させることが考えられる。
従って、この発明は、上述の問題を解決し、ゲート絶縁膜のダメージを抑えたデュアルメタルゲートを有する半導体装置及びその製造方法を提供するものである。
この発明の半導体装置の製造方法は、半導体基板上に、順に積層された第１ダミーゲート絶縁膜、第1ダミーゲート電極および第１マスクを形成すると共に、前記半導体基板上に、順に積層された、第２ダミーゲート絶縁膜、第２ダミーゲート電極および第２マスクを形成する工程と、
前記第１ダミーゲート電極の側面を覆うＳｉＮ膜からなる第１スペーサと、前記第２ダミーゲート電極の側面を覆うＳｉＮ膜からなる第２スペーサとを形成する工程と、
前記第１スペーサおよび前記第２スペーサの形成後、前記半導体基板に第１イオン注入を行い、前記第１ダミーゲート絶縁膜下を挟む第１ソース若しくは第１ドレイン領域を形成する工程と、
前記第１スペーサおよび前記第２スペーサの形成後、前記半導体基板に前記第１イオン注入とは導電型が異なるイオンの第２イオン注入を行い、前記第２ダミーゲート絶縁膜下を挟む第２ソース若しくは第２ドレイン領域を形成する工程と、
前記第１イオン注入および前記第２イオン注入の後、前記半導体基板を覆う絶縁膜を形成する工程と、
前記絶縁膜を研磨して、前記第１マスクおよび前記第２マスクを露出させる工程と、
前記第1マスク及び前記第２マスクの露出後、前記第１ダミーゲート電極および前記第１ダミーゲート絶縁膜を除去し、底部に前記半導体基板が露出し、側面に前記第１スペーサが露出する第１ゲート溝を形成すると共に、前記第２ダミーゲート電極および前記第２ダミーゲート絶縁膜を除去し、底部に前記半導体基板が露出し、側面に前記第２スペーサが露出する第２ゲート溝を形成する工程と、
前記第１ゲート溝および前記第２ゲート溝の形成後、前記第１ゲート溝の底部の前記半導体基板上に第１シリコン酸化膜を形成すると共に、前記第２ゲート溝の底部の前記半導体基板上に第２シリコン酸化膜を形成する工程と、
前記第１シリコン酸化膜および前記第２シリコン酸化膜の形成後、前記第１ゲート溝の側面および前記第１シリコン酸化膜を覆うように第１ハフニウム絶縁膜を形成すると共に、前記第２ゲート溝の側面および前記第２シリコン酸化膜を覆うように第２ハフニウム縁膜を形成する工程と、
前記第１ハフニウム絶縁膜および前記第２ハフニウム絶縁膜の形成後、前記第１ゲート溝内に第１ゲート電極を形成する工程と、
前記第１ハフニウム絶縁膜および前記第２ハフニウム絶縁膜の形成後、前記第２ゲート溝内に、前記第1ゲート電極とは仕事関数が異なる第２ゲート電極を形成する工程と、
を備える。
あるいは、この発明の半導体装置の製造方法は、前記半導体基板上に、順に積層された第１ダミーゲート絶縁膜、第１ダミーゲート電極および第１マスクを形成すると共に、前記半導体基板上に、順に積層された第２ダミーゲート絶縁膜、第２ダミーゲート電極および第２マスクを形成する工程と、
前記第１ダミーゲート電極の側面を覆うＳｉＮ膜からなる第１スペーサと、前記第２ダミーゲート電極の側面を覆うＳｉＮ膜からなる第２スペーサと、を形成する工程と、
前記第１スペーサおよび前記第２スペーサの形成後、前記半導体基板に第１イオン注入を行い、前記第１ダミーゲート絶縁膜下を挟む第１ソース若しくは第１ドレイン領域を形成する工程と、
前記第１スペーサおよび前記第２スペーサの形成後、前記半導体基板に前記第１イオン注入とは導電型が異なるイオンの第２イオン注入を行い、前記第２ダミーゲート絶縁膜下を挟む第２ソース若しくは第２ドレイン領域を形成する工程と、
前記第１イオン注入および前記第２イオン注入の後、前記半導体基板を覆う絶縁膜を形成する工程と、
前記絶縁膜を研磨して、前記第１マスクおよび前記第２マスクを露出させる工程と、
前記第1マスクおよび前記第２マスクの露出後、前記第１ダミーゲート電極および前記第１ダミーゲート絶縁膜を除去し、底部に前記半導体基板が露出し、側面に前記第１スペーサが露出する第１ゲート溝を形成すると共に、前記第２ダミーゲート電極および前記第２ダミーゲート絶縁膜を除去し、底部に前記半導体基板が露出し、側面に前記第２スペーサが露出する第２ゲート溝を形成する工程と、
前記第１ゲート溝および前記第２ゲート溝の形成後、前記第１ゲート溝の底部の前記半導体基板上に第１シリコン酸化膜を形成すると共に、前記第２ゲート溝の底部の前記半導体基板上に第２シリコン酸化膜を形成する工程と、
前記第１シリコン酸化膜および前記第２シリコン酸化膜の形成後、前記第１ゲート溝の側面および前記第１シリコン酸化膜を覆うように第１ハフニウム絶縁膜を形成すると共に、前記第２ゲート溝の側面および前記第２シリコン酸化膜を覆うように第２ハフニウム絶縁膜を形成する工程と、
前記第１ハフニウム絶縁膜および前記第２ハフニウム絶縁膜の形成後、前記第１ハフニウム絶縁膜上に第１エッチングストッパ膜を形成すると共に、前記第２ハフニウム絶縁膜上に第２エッチングストッパ膜を形成する工程と、
前記第１エッチングストッパ膜および前記第２エッチングストッパ膜の形成後、前記第１エッチングストッパ膜上に第１ゲート電極を形成すると共に、前記第２エッチングストッパ膜上に第３ダミーゲート電極を形成する工程と、
前記第３ダミーゲート電極の形成後、前記第２エッチングストッパ膜をエッチングストッパにして、前記第３ダミーゲート電極を除去する工程と、
前記第３ダミーゲート電極の除去後、前記第２ハフニウム絶縁膜上に、前記第１ゲート電極とは仕事関数が異なる第２ゲート電極を形成する工程と、
を備える。
この発明においては、第１の仕事関数を有する第１のゲート電極と、高誘電率膜との間に、第１の絶縁膜が形成されている。また、第２の仕事関数を有する第２のゲート電極の直下には、高誘電率膜が形成されているか、あるいは、第１の絶縁膜より薄い第２の絶縁膜が形成されている。即ち、ここで、第２のゲート電極直下のゲート絶縁膜は、高誘電率膜か、あるいは、第１のゲート電極除去後に、新たに形成した、第２の絶縁膜となっている。従って、第１のゲート電極の不要部分を除去する際にダメージを受けたゲート絶縁膜を一度除去することができるため、ゲート絶縁膜のダメージを抑えて、信頼性の高いデュアルゲート構造を実現することができる。
以下、図面を参照してこの発明の実施の形態について説明する。なお、各図において、同一または相当する部分には同一符号を付してその説明を簡略化ないし省略する。
また、以下の実施の形態において各要素の個数、数量、量、範囲等の数に言及する場合、特に明示した場合や原理的に明らかにその数に特定される場合を除いて、その言及した数に限定されるものではない。また、実施の形態において説明する構造や、方法におけるステップ等は、特に明示した場合や明らかに原理的にそれに特定される場合を除いて、この発明に必ずしも必須のものではない。
実施の形態１．
図１は、この発明の実施の形態１における半導体装置を説明するための断面模式図である。
図１に示すように、実施の形態１における半導体装置１００は、ｎＭＩＳとｐＭＩＳとを有するＣＭＩＳであり、デュアルメタルゲート構造を有する。以下、具体的に半導体装置１００の構造について説明する。尚、以下この明細書において、簡略化のため、ｎＭＩＳを形成する領域をｎＭＩＳ領域と称し、ｐＭＩＳを形成する領域をｐＭＩＳ領域と称するものとする。
図１に示す断面において、基板１０２には、ＳＴＩ（Shallow Trench Isolation）１０４が形成され、ｎＭＩＳ領域とｐＭＩＳ領域とに区分されている。ｎＭＩＳ領域、ｐＭＩＳ領域のそれぞれには、ｎ型、ｐ型のエクステンション１０６ａ、１０６ｂが形成されている。エクステンション１０６ａ、１０６ｂは、比較的低濃度で接合の浅い不純物拡散層である。また、各エクステンション１０６ａ、１０６ｂの下側を囲むように、ポケット１０８が形成されている。また、各エクステンション１０６ａ、１０６ｂの両側には、それぞれ、ｎ型、ｐ型のソース/ドレイン１１０ａ、１１０ｂが形成されている。ソース/ドレイン１１０ａ、１１０ｂは、比較的高濃度で接合の深い不純物拡散層である。
ｎＭＩＳ領域において、基板１０２のエクステンション１０６ａに挟まれたチャネル部分上には、ゲート絶縁膜１１２ａが形成されている。ゲート絶縁膜１１２ａは、基板１０２直上のＳｉＯ２膜１１４ａ、その上に形成されたＨｆＳｉＯ膜１１６ａ、更に、その上に、ＳｉＮ膜１１８ａが積層されて構成されている。ＳｉＯ２膜１１４ａの膜厚は、約０．８nmであり、ＨｆＳｉＯ膜１１６ａの膜厚は、約２nmであり、ＳｉＮ膜１１８ａの膜厚は、約０．５nmである。
ｐＭＩＳ領域において、基板１０２のエクステンション１０６ｂに挟まれたチャネル部分上には、ゲート絶縁膜１１２ｂが形成されている。ゲート絶縁膜１１２ｂは、基板２直上のＳｉＯ２膜１１４ｂ、その上に形成されたＨｆＳｉＯ膜１１６ｂが積層されて構成されている。ＳｉＯ２膜１１４ｂの膜厚は、約０．８nmであり、ＨｆＳｉＯ膜１１６ｂの膜厚は、約２nmである。ｐＭＩＳ領域のゲート絶縁膜１１２ｂは、ＨｆＳｉＯ膜１６ｂが最上層であり、ＨｆＳｉＯ膜１１６ｂ上部にＳｉＮ膜が形成されていない点で、ｎＭＩＳ領域のゲート絶縁膜１２ａとは異なっている。
ｎＭＩＳ領域において、ゲート絶縁膜１１２ａ上には、ゲート電極１２０ａが形成されている。ゲート電極１２０ａは、Ｐｏｌｙ−Ｓｉゲートであり、Ａｓ及びＨｆが拡散されている。ゲート電極１２０ａのその仕事関数は、約４．１eVである。一方、ｐＭＩＳ領域において、ゲート絶縁膜１１２ｂ上には、ゲート電極１２２ｂが形成されている。ゲート電極１２２ｂは、Ｗからなるメタルゲート電極であり、その仕事関数は、４．７〜４．９eV程度である。
ｎＭＩＳ領域のゲート電極１２０ａ、及び、ｎチャネル、ｐチャネルの各領域におけるソース/ドレイン１１０ａ、１１０ｂ表面には、自己整合的に形成された、ＮｉＳｉ膜１２４、１２６が形成されている。
また、ｎＭＩＳ、ｐＭＩＳ各領域において、ゲート絶縁膜１１２ａ、１１２ｂ、ゲート電極１２０ａ、１２２ｂの側面には、スペーサ１２８が形成されている。スペーサ１２８は、ゲート電極１２０ａ、１２２ｂ側面に接するＳｉＯ２膜１３０と、ＳｉＯ２膜１３０に接するＳｉＮ膜１３２とで構成されている。
スペーサ１２８の両側には、スペーサ１３４が形成されている。スペーサ１３４は、スペーサ１２８に接する部分に形成された、ＳｉＯ２膜１３６と、その外側に形成された、ＳｉＮ膜１３８と、更に、その側面に形成されたＳｉＯ２膜１４０とで構成されている。
ゲート電極１２０ａ、１２２ｂ、及び、スペーサ１２８、スペーサ１３４を埋め込むようにして、ＳｉＮ膜１４２及びＳｉＯ２膜１４４が形成されている。また、このＳｉＮ膜１４２、ＳｉＯ２膜１４４を貫通して、ソース/ドレイン１１０ａ、１１０ｂに接続するコンタクトプラグ１４６が形成されている。また、ＳｉＯ２膜１４４上には、更に層間絶縁膜１４８が形成され、層間絶縁膜１４８には、コンタクトプラグ１４６と接続するＣｕ配線１５０が形成されている。
図２は、この発明の実施の形態１における半導体装置の製造方法について説明するためのフロー図である。また、図３〜図１１は、半導体装置１００の各製造工程における状態を説明するための断面模式図である。
以下、図１〜図１１を参照して、この発明の実施の形態１における半導体装置の製造方法について、具体的に説明する。
まず、図３に示すように、基板１０２に、ＳＴ１Ｉ０４を形成した後、ＳＴＩ１０４により分離されたｎＭＩＳ領域、ｐＭＩＳ領域のそれぞれに、Ｂ（ボロン）イオン、Ｐ（リン）を注入し、ｐＷＥＬＬ１５２ａ、ｎＷＥＬＬ１５２ｂを形成する（ステップＳ１０２）。
次に、熱酸化により、ＳｉＯ２膜１１４を形成する（ステップＳ１０４）。ＳｉＯ２膜１１４の膜厚は、約０．８nmとする。その後、ＳｉＯ２膜１１４上に、ＨｆＳｉＯ膜１１６を形成する（ステップＳ１０６）。ＨｆＳｉＯ膜１１６は、ＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition；有機金属気相成長）により、膜厚約２nmに形成する。その後、ＨｆＳｉＯ膜１１６上に、ＳｉＮ膜１１８を形成する（ステップＳ１０８）。ＳｉＮ膜１１８は、ＣＶＤ（Chemical Vapor Deposition）法により、膜厚０．５nm程度に形成する。
次に、ＳｉＮ膜１１８上に、Ｐｏｌｙ−Ｓｉ膜１２０を形成する（ステップＳ１１０）。Ｐｏｌｙ−Ｓｉ膜１２０は、ＣＶＤ法により、膜厚１２０nm程度に形成する。
次に、図４に示すように、Ｐｏｌｙ−Ｓｉ膜１２０上に、エッチング用のハードマスク１５６を形成する（ステップＳ１１２）。ここでは、まず、膜厚約３０nmのＳｉＯ２膜を形成する。その後、リソグラフィ技術を用いて、ＳｉＯ２膜上の、ゲート電極１２０ａ、１２２ｂを形成する部分に、レジストマスクを形成し、これをマスクとして、ＳｉＯ２膜のエッチングを行うことにより、ＳｉＯ２膜からなるハードマスク１５６が形成される。
次に、Ｐｏｌｙ−Ｓｉ膜１２０をパターニングし、ゲート電極１２０ａ、１２０ｂを形成する（ステップＳ１１４）。ここでは、ハードマスク１５６をマスクとして、Ｐｏｌｙ−Ｓｉ膜１２０をエッチングすることにより、所望のゲート電極のパターンに加工する。
次に、図５に示すように、ｐＭＩＳ領域側の、ゲート電極（Ｐｏｌｙ−Ｓｉ膜）１２０ｂ及びハードマスク１５６を除去する（ステップＳ１１６）。ゲート電極１２０ｂ除去の際には、ｎＭＩＳ領域側を覆うようにレジストマスクを形成したのち、エッチングにより、ｐＭＩＳ領域側のゲート電極１２０ｂのみを除去する。
ｐＭＩＳ領域側のゲート電極除去の際に、ＳｉＮ膜１１８が損傷を受ける。従って、図５に示すように、ゲート電極１２０ｂ除去後、ｎＭＩＳ領域側のゲート電極１２０ａ直下のＳｉＮ膜１１８ａのみを残して、他の部分のＳｉＮ膜１１８をウェットエッチングにより除去する（ステップＳ１１８）。このとき、ＳｉＮ膜１１８は、ウェットエッチングにより、選択的に、下層のＨｆＳｉＯ膜１１６に損傷を与えずに除去することができる。
次に、Ｗ膜を形成する（ステップＳ１２０）。Ｗ膜は、ＣＶＤ法により、基板全面に形成する。その後、Ｗ膜上に、ハードマスク１５８を形成する（ステップＳ１２２）。ハードマスク１５８は、上述と同様に、ＳｉＯ２膜を形成した後、リソグラフィ技術により、ゲート電極１２２ｂを形成する位置に、レジストマスクを形成し、これをマスクとしてＳｉＯ２膜をエッチングすることにより、所望のパターンに形成する。
次に、図６に示すように、ハードマスク１５８をマスクとして、Ｗ膜をエッチングすることにより、ゲート電極１２２ｂを形成する（ステップＳ１２４）。
次に、図７に示すように、ウェットエッチングにより、ハードマスク１５６、１５８を除去し（ステップＳ１２６）、続けて、ゲート電極１２０ａ、１２２ｂの覆われている部分以外の部分のＨｆＳｉＯ膜１１６、ＳｉＯ２膜１１４を除去する（ステップＳ１２８）。
次に、ＳｉＯ２膜１３０を形成する（ステップＳ１３０）。ＳｉＯ２膜１３０は、ＣＶＤ法により、全面に約２nmに形成する。その後、全面に、ＳｉＮ膜１３２を形成した後、エッチバックを行うことにより、図８に示すように、ゲート電極１２０ａ、１２２ｂ、及び、ゲート絶縁膜１１２ａ、１１２ｂ側面に、スペーサ１２８を形成する（ステップＳ１３４）。
次に、図９に示すように、各エクステンション１０６ａ、１０６ｂ及びポケット１０８を形成する（ステップＳ１３６）。ここでは、まず、ｐＭＩＳ領域をレジストで覆い、ｎＭＩＳ領域のゲート電極１２０ａ及びスペーサ１２８をマスクとして、Ａｓイオンを注入し、その後、Ｂイオンを注入する。これにより、ｎＭＩＳ領域側に、エクステンション１０６ａとポケット１０８とが形成される。同様に、ｎＭＩＳ領域側を覆うマスクを形成し、ｐＭＩＳ領域のゲート電極１２２ｂ及びスペーサ１２８をマスクとして、Ｂイオンを注入してエクステンション１０６ｂを形成し、Ａｓイオンを注入して、ポケット１０８を形成する。
次に、図１０に示すように、ｎＭＩＳ領域、ｐＭＩＳ領域のゲート電極１２０ａ、１２２ｂの側面に形成されたスペーサ１２８の側面に接するようにスペーサ１３４を形成する（ステップＳ１３８）。ここでは、まず、ゲート電極１２０ａ、１２２ｂ、及び、スペーサ１２８を含む基板全面に、ＳｉＯ２膜１３６、ＳｉＮ膜１３８、ＳｉＯ２膜１４０を順に堆積する。その後、ＳｉＯ２膜１４０及びＳｉＮ膜１３８のエッチバックを順に行い、更に、ＳｉＯ２膜１３６のウエットエッチングを行う。これにより、ゲート電極１２０ａ、１２２ｂ側面のスペーサ１２８側部にのみ、スペーサ１３４が形成される。
その後、図１１に示すように、ｎＭＩＳ領域、ｐＭＩＳ領域のそれぞれに、ソース/ドレイン１１０ａ、１１０ｂを形成する（ステップＳ１４０）。ここでは、まず、ｐＭＩＳ領域を覆うレジストを形成してマスクした後、ｎＭＩＳ領域のゲート電極１２０ａ、スペーサ１２８、スペーサ１３４をマスクとして、Ａｓ注入する。その後、同様に、ｎＭＩＳ領域を覆うレジストを形成してマスクし、ｐＭＩＳ領域のゲート電極１２２ｂ、スペーサ１２８、スペーサ１３４をマスクとして、Ｂを注入する。また、ここで、不純物活性化のための熱処理を行う。これにより、比較的接合が深く、不純物注入濃度の高い高濃度不純物拡散層であるソース/ドレイン１１０ａ、１１０ｂが形成される。
次に、ソース/ドレイン１１０ａ、１１０ｂの表面と、ゲート電極１２０ａの表面とに、ＮｉＳｉ層１２４、１２６を形成する（ステップＳ１４２）。ここでは、基板全面にＮｉ層を形成して熱処理を施すことにより、ＳｉとＮｉとを反応させ、自己整合的に、ＮｉＳｉ層１２４、１２６を形成する。その後、反応せずに残ったＮｉ層を除去する。
次に、ＳｉＮ膜１４２、ＳｉＯ２膜１４４を形成する（ステップＳ１４４〜Ｓ１４６）。ここで、ＳｉＮ膜１４２は、コンタクトホール開口の際のエッチングストッパとしての役割を果たす。その後、ＳｉＯ２膜１４４及びＳｉＮ膜１４２を貫通して、ＮｉＳｉ層１２６に接続するコンタクトプラグ１４６を形成する（ステップＳ１４８）。ここでは、まず、ＳｉＯ２膜１４４及びＳｉＮ膜１４２を貫通し、その底部においてＮｉＳｉ層１２６表面を露出するようにコンタクトホールを形成する。そして、このホール内に、Ｗを埋め込み、表面をＣＭＰにより平坦化することにより、ＳｉＯ２膜１４４及びＳｉＮ膜１４２を貫通するコンタクトプラグ１４６が形成される。
その後、必要に応じて、ＳｉＯ２膜１４４上に、層間絶縁膜１４８を形成する（ステップＳ１５０）。また、層間絶縁膜１４８の必要な箇所に、Ｃｕ配線１５０を形成する（ステップＳ１５２）。これにより、図１に示すような半導体装置１００が形成される。また、必要に応じて、層間絶縁膜１４８上に、層間絶縁膜及び配線等を形成し、多層配線構造を有する半導体装置を形成する。
以上説明したように、実施の形態１においては、予め、ゲート絶縁膜として、ＨｆＳｉＯ膜１１６上に、ＳｉＮ膜１１８を形成する。そして、ｐＭＩＳ領域側に形成された、Ｐｏｌｙ−Ｓｉからなるゲート電極１２０ｂを除去する際（ステップＳ１１６）、ＳｉＮ膜１１８をエッチングストッパ膜として機能させる。その後、不要な部分のＳｉＮ膜１１８を除去する（ステップＳ１１８）。これにより、ゲート電極１２０ｂ除去の際に、ダメージを受けたＳｉＮ膜１１８を除去して、損傷を受けていないＨｆＳｉＯ膜１１６ｂをゲート絶縁膜として、この上に、ｐＭＩＳ領域のゲート電極１２２ｂを形成することができる。これにより、ｎＭＩＳ領域、ｐＭＩＳ領域ともに、膜質の良好なゲート絶縁膜１１２ａ、１１２ｂを有するトランジスタを、容易に形成することができる。
また、実施の形態１においては、ｎＭＩＳ領域のゲート電極１２０ａとして、Ｐｏｌｙ−Ｓｉを用いている。ここで、Ｐｏｌｙ−Ｓｉゲートには、活性化の段階で、下層に形成したＨｆＳｉＯ膜１１６ａから、Ｈｆが拡散して、Ｓｉと反応し、Ｈｆシリサイドが形成される。これにより、ゲート電極１２０ａの仕事関数は、ｎ型となる。また、ｐＭＩＳ領域のゲート電極１２２ｂには、ｐ型の仕事関数を有する、Ｗを用いている。これにより、デュアルメタルゲート構造を有するＣＭＩＳを実現することができる。
なお、実施の形態１においては、ｐＭＩＳ領域のゲート絶縁膜１１２ｂを、ＨｆＳｉＯ膜１１６ｂとその下層のＳｉＯ２膜１１４ｂとの２層の積層構造とした。しかし、この発明において、ｐＭＩＳ領域のゲート絶縁膜は、これに限るものではない。ゲート絶縁膜は、例えば、ダメージを受けたＳｉＮ膜１１８を完全に除去せずに、薄く残して、ＳｉＯ２膜１１４ｂ、ＨｆＳｉＯ膜１１６ｂ、ＳｉＮ膜の３層構造としてもよい。このようにしても、ダメージを受けた部分のＳｉＮ膜１１８を除去することができるため、ゲート絶縁膜の膜質を良好なものとすることができる。
また、実施の形態１においては、ゲート絶縁膜１１２ａ、１１２ｂの材料として、ＳｉＯ２膜１１４、ＨｆＳｉＯ膜１１６、ＳｉＮ膜１１８を用いる場合について説明した。しかし、この発明において、ゲート絶縁膜の材料は、これに限るものではない。例えば、ＳｉＯ２膜１１４の上に形成される高誘電率膜は、ＨｆＳｉＯ膜に限るものではなく、ＨｆＯ、ＨｆＡｌＯ等、他の高誘電率膜を用いたものであってもよい。但し、ここでは、Ｈｆ系の高誘電率膜を用いるものが好ましいものと考えられる。これは、Ｈｆ系の高誘電率膜を用いることにより、Ｈｆが、ゲート電極１２０ａであるＰｏｌｙ−Ｓｉ内に拡散してＳｉと反応し、Ｈｆシリサイドを形成するため、ｎＭＩＳ領域のゲート電極を、ｎ型の仕事関数に調整することができるからである。また、上層のＳｉＮ膜１１８ａに代えて、例えば、ＳｉＯＮ膜など、他の膜を用いたものであってもよい。
また、実施の形態１においては、ｎＭＩＳ、ｐＭＩＳのゲート電極１２０ａ、１２２ｂとして、それぞれ、Ｐｏｌｙ−Ｓｉ、Ｗを用いる場合について説明した。しかし、この発明において、ゲート電極の材料は、これに限るものではなく、適切な仕事関数を有するものであれば、他の材料を用いてゲート電極を形成したものであってもよい。具体的に例えば、ｎＭＩＳのゲート電極としては、Ｔａを、ｐＭＩＳのゲート電極としては、ＴｉＮ、あるいは、ＴｉＮとＷとの積層膜を、用いることが考えられる。
また、この発明において、スペーサ１２８、１３４、また上層の層間絶縁膜や配線の構造等、他の部分の構造あるいは、各膜の製造方法は、実施の形態１において説明したものに限るものではない。これらは、必要に応じて適宜選択し得るものである。
実施の形態２．
図１２は、この発明の実施の形態２における半導体装置２００を説明するための断面模式図である。
図１２に示すように、実施の形態２における半導体装置２００は、実施の形態１において説明した半導体装置１００と類似するものである。但し、実施の形態２における半導体装置２００は、ダマシンゲート構造を有するものであり、実施の形態１における半導体装置１００の製造方法をダマシンゲート構造に適用して製造したものである。
図１２に示す断面において、半導体装置１００と同様に、基板２０２には、ＳＴＩ２０４が形成され、ｎＭＩＳ領域とｐＭＩＳ領域とに区分されている。ｎＭＩＳ領域、ｐＭＩＳ領域のそれぞれには、ｎ型、ｐ型のエクステンション２０６ａ、２０６ｂが形成され、その下側を囲むように、ポケット２０８が形成されている。また、各エクステンション２０６ａ、２０６ｂの両側には、それぞれ、ｎ型、ｐ型のソース/ドレイン２１０ａ、２１０ｂが形成されている。また、ソース/ドレイン２１０ａ、２１０ｂ表面には、ＮｉＳｉ層２１２が形成されている。
また、基板２０２の上には、ＳｉＮ膜２２０、ＳｉＯ２膜２２２が形成されている。ｎＭＩＳ領域、ｐＭＩＳ領域のそれぞれに、ゲート電極を形成するためのゲート溝２２４ａ、２２４ｂが、ＳｉＮ膜２２０、ＳｉＯ２膜２２２を貫通して開口されている。
ｎＭＩＳ領域のゲート溝２２４ａ内部には、ゲート絶縁膜２２６ａが形成されている。ゲート絶縁膜２２６ａは、ゲート溝２２４ａ内壁に形成された薄いＳｉＯ２膜２２８ａと、ＨｆＳｉＯ膜２３０ａと、ＳｉＮ膜２３２ａとからなる積層膜である。一方、ｐＭＩＳ領域のゲート溝２２４ｂには、ゲート絶縁膜２２６ｂが形成されている。ゲート絶縁膜２２６ｂは、ゲート溝２２４ｂ内壁に形成された薄いＳｉＯ２膜２２８ｂと、ＨｆＳｉＯ膜２３０ｂとの積層膜である。ここで、ＳｉＯ２膜２２８ａ、２２８ｂは、約０．８nm、ＨｆＳｉＯ膜２３０ａ、２３０ｂは、約２nm、ＳｉＮ膜２３２ａは、約０．５nmである。
また、ｎＭＩＳ領域において、ゲート溝２２４ａ内部のＳｉＮ膜２３２ａ上には、ゲート電極２３４ａが形成されている。一方、ｐＭＩＳ領域において、ゲート溝２２４ｂ内部のＨｆＳｉＯ膜２３０ｂ上には、ゲート電極２３６ｂが形成されている。ゲート電極２３４ａは、Ｐｏｌｙ−Ｓｉに、Ａｓイオン及びＨｆが拡散したものであり、その仕事関数は、約４．１eVである。ゲート電極２３６ｂは、Ｗからなり、その仕事関数は、４．７〜４．９eV程度である。
各ゲート溝２２４ａ、２２４ｂの両側には、それぞれ、スペーサ２３８が形成されている。スペーサ２３８は、それぞれ、ＳｉＮ膜２４０、ＳｉＯ２膜２４２、ＳｉＮ膜２４４、ＳｉＯ２膜２４６により構成されている。
また、ＳｉＯ２膜２２２上には、ＳｉＯ２膜２４８が形成され、ＳｉＯ２膜２４８とＳｉＯ２膜２２２とＳｉＮ膜２２０とを貫通して、ソース/ドレイン２１０ａ、２１０ｂ表面のＮｉＳｉ層２１２に至るコンタクトプラグ２５０が形成されている。また、ＳｉＯ２膜２４８上には、実施の形態１と同様に、層間絶縁膜２５２が形成され、必要な箇所に、Ｃｕ配線２５４が形成されている。
図１３は、この発明の実施の形態２における半導体装置２００の製造方法について説明するためのフロー図である。また、図１４〜図２１は、実施の形態２における半導体装置２００の各製造過程における状態を説明するための断面模式図である。
以下、図１２〜図２１を用いて、実施の形態２における半導体装置２００の製造方法について具体的に説明する。
まず、実施の形態１と同様に、基板２０２に、ＳＴＩ２０４、ｐＷＥＬＬ２５６ａ、ｎＷＥＬＬ２５６ｂを形成し（ステップＳ２０２）、各領域のチャネル上に、ダミーゲート絶縁膜２６０を形成する（ステップＳ２０４）。その後、ダミーゲート電極２６２を形成する材料膜として、Ｐｏｌｙ−Ｓｉ膜を形成する（ステップＳ２０６）。その後、図１４に示すように、ダミーゲート電極２６２を形成する（ステップＳ２０８）。ここでは、まず、Ｐｏｌｙ−Ｓｉ膜上にハードマスク２６４として、例えば、ＳｉＯ２膜を形成する。次に、リソグラフィ技術により、ゲート電極を形成する位置に、レジストマスクを形成し、これをマスクとして、ＳｉＯ２膜をエッチングし、ハードマスク２６４を形成する。このハードマスク２６４をマスクとして、Ｐｏｌｙ−Ｓｉ膜のエッチングを行い、ダミーゲート電極２６２を形成する。
次に、図１５に示すように、ダミーゲート電極２６２の側面に、ＳｉＯ２膜２６６とＳｉＮ膜２４０からなるスペーサを形成する（ステップＳ２１０）。ここでは、ＳｉＯ２膜２６６を、約２nm、ＳｉＮ膜２４０を約１０nm、それぞれ堆積し、エッチバックにより、ダミーゲート電極２６２側面にのみスペーサを残す。
次に、図１６に示すように、エクステンション２０６ａ、２０６ｂ及びポケット２０８を形成する（ステップＳ２１２）。ここでは、まず、ｐＭＩＳ領域をレジストで覆い、ｎＭＩＳ領域のダミーゲート電極２６２及びＳｉＯ２膜２６６、ＳｉＮ膜２４０をマスクとして、イオンを注入し、ｎＭＩＳ領域にエクステンション２０６ａ及びポケット２０８を形成する。次に、ｎＭＩＳ領域をレジストで覆い、ｐＭＩＳ領域のダミーゲート電極２６２、ＳｉＯ２膜２６６、ＳｉＮ膜２４０をマスクとして、イオン注入し、ｐＭＩＳ領域に、エクステンション２０６ｂ及びポケット２０８を形成する。
次に、ダミーゲート電極２６２側面のＳｉＮ膜２４０側面にスペーサを形成する（ステップＳ２１４）。ここでは、実施の形態１と同様に、ＳｉＯ２膜２４２、ＳｉＮ膜２４４、ＳｉＯ２膜２４６を、基板２０２上のダミーゲート電極２６２及びその側面のＳｉＮ膜２４０を埋め込むようにして、順次、形成した後、エッチバックにより、ダミーゲート電極２６２両側のＳｉＮ膜２４０側面にのみこれらの絶縁膜を残す。これにより、スペーサ２３８が形成される。
次に、ソース/ドレイン２１０ａ、２１０ｂを形成する（ステップＳ２１６）。ここでは、ｐＭＩＳ領域を覆うレジストを形成した後、ダミーゲート電極２６２と、その側面のスペーサ２３８をマスクとして、イオン注入を行い、ｎＭＩＳ領域に、ソース／ドレイン２１０ａを形成する。その後、同様に、ｎＭＩＳ領域を多くレジストを形成した後、ダミーゲート電極２６２とその側面のスペーサ２３８とをマスクとして、イオン注入を行い、ｐＭＩＳ領域に、ソース/ドレイン２１０ｂを形成する。
次に、ソース/ドレイン２１０ａ、２１０ｂ上にＮｉＳｉ層２１２を形成し（ステップＳ２１８）、その後、層間絶縁膜として、ＳｉＮ膜２２０及びＳｉＯ２膜２２２を積層する（ステップＳ２２０〜Ｓ２２２）。その後、ＣＭＰにより、ＳｉＯ２膜２２２を、ハードマスク２６４が露出するまで研磨する。
次に、図１７に示すように、ハードマスク２６４と、ダミーゲート電極２６２、ダミーゲート絶縁膜２６０を除去する（ステップＳ２２４〜Ｓ２２８）。これにより、ＳｉＮ膜２２０、ＳｉＯ２膜２２２に、ゲート溝２２４ａ、２２４ｂが形成される。
次に、図１８に示すように、ゲート溝２２４ａ、２２４ｂ底部に、熱酸化により、０．８nm程度の薄いＳｉＯ２膜２２８ａ、２２８ｂを形成した後（ステップＳ２３０）、ＨｆＳｉＯ膜２３０を、ゲート溝２２４ａ、２２４ｂ内壁を含む全面に形成する（ステップＳ２３２）。ここで、ＨｆＳｉＯ膜２３０は、ＭＯＣＶＤ法により、膜厚約２nmに形成する。更に、ＳｉＮ膜２３２を形成する（ステップＳ２３４）。ＳｉＮ膜２３２は、ＣＶＤ法により、膜厚約０．５nmに形成する。
その後、ゲート溝２２４ａ、２２４ｂ内に、Ｐｏｌｙ−Ｓｉ膜２３４を形成する（ステップＳ２３６）。その後、Ｐｏｌｙ―Ｓｉ膜２３４は、ＨｆＳｉＯ膜２３０表面が露出するまでＣＭＰにより研磨される（ステップＳ２３８）。これにより、図１９に示すように、ｎＭＩＳ領域のゲート溝２２４ａ内には、ゲート電極２３４ａが形成される。
次に、図２０に示すように、ｐＭＩＳ領域のＰｏｌｙ−Ｓｉ膜２３４ｂを除去する（ステップＳ２４０）。ここでは、Ｐｏｌｙ−Ｓｉ膜２３４ｂは、エッチングにより除去されるが、このとき、ゲート溝２２４ｂ内壁の、ＳｉＮ膜２３２ｂは、エッチングストッパ膜として機能する。その後、このエッチングの際にダメージを受けたＳｉＮ膜２３２ｂを、ウェットエッチングにより除去する（ステップＳ２４２）。ここでは、Ｐｏｌｙ−Ｓｉ膜２３４ａの埋め込まれたゲート溝２２４ａ内のＳｉＮ膜２３２以外のＳｉＮ膜２３２ｂが全て除去される。
次に、図２１に示すように、Ｗ２３６をゲート溝２２４ｂ内部に埋め込む（ステップＳ２４４）。更に、ＳｉＯ２膜２２２の表面が露出するまでＣＭＰを行うことにより（ステップＳ２４６）、ｐＭＩＳ領域にゲート絶縁膜２２６ｂ及びゲート電極２３６ｂが形成される。
その後、ＳｉＯ２膜２４８を形成し（ステップＳ２４８）、実施の形態１と同様に、コンタクトプラグ２５０を形成し（ステップＳ２５０）、層間絶縁膜２５２の形成（ステップＳ２５２）、Ｃｕ配線２５４の形成（ステップＳ２５４）等を行うことにより、図１２に示す実施の形態２における半導体装置が製造される。
以上説明したように、実施の形態２によれば、ダマシン構造のゲートを形成する際、エッチングによりダメージを受けた絶縁膜（ＳｉＮ膜７０ｂ）を除去した後、ゲート溝２２４ｂに、ゲート電極２３６ｂを形成する。従って、ｎＭＩＳ、ｐＭＩＳともに、膜質の良好なゲート絶縁膜を有するトランジスタとすることができ、良好なデバイス特性を有する半導体装置を得ることができる。
その他は、実施の形態１と同様であるから説明を省略する。
実施の形態３．
図２２は、この発明の実施の形態３における半導体装置３００を説明するための断面模式図である。
半導体装置３００は、実施の形態２における半導体装置２００と類似するものであり、ダマシンゲート構造を有するものである。
図２２に示す断面において、半導体装置２００と同様に、基板３０２には、ＳＴＩ３０４が形成され、ｎＭＩＳ領域とｐＭＩＳ領域とに区分されている。ｎＭＩＳ領域、ｐＭＩＳ領域のそれぞれには、ｎ型、ｐ型のエクステンション３０６ａ、３０６ｂが形成され、その下側を囲むように、ポケット３０８が形成されている。また、各エクステンション３０６ａ、３０６ｂの両側には、それぞれ、ｎ型、ｐ型のソース/ドレイン３１０ａ、３１０ｂが形成されている。また、ソース/ドレイン３１０ａ、３１０ｂ表面には、ＮｉＳｉ層３１２が形成されている。
また、基板３０２の上には、ＳｉＮ膜３２０、ＳｉＯ２膜３２２が形成されている。ｎＭＩＳ領域、ｐＭＩＳ領域のそれぞれに、ゲート電極を形成するためのゲート溝３２４ａ、３２４ｂが、ＳｉＮ膜３２０、ＳｉＯ２膜３２２を貫通して形成されている。
ｎＭＩＳ領域のゲート溝３２４ａ内部には、ゲート絶縁膜３２６ａが形成されている。ゲート絶縁膜３２６ａは、ゲート溝３２４ａ内壁に形成された薄いＳｉＯ２膜３２８ａと、ＨｆＳｉＯ膜３３０ａと、ＳｉＮ膜３３２ａとからなる積層膜である。一方、ｐＭＩＳ領域のゲート溝３２４ｂには、ゲート絶縁膜３２６ｂが形成されている。ゲート絶縁膜３２６ｂは、ゲート溝３２４ｂ内壁に形成された薄いＳｉＯ２膜３２８ｂと、ＨｆＳｉＯ膜３３０ｂとの積層膜である。ここで、ＳｉＯ２膜３２８ａ、３２８ｂは、約０．８nm、ＨｆＳｉＯ膜３３０ａ、３３０ｂは、約２nm、ＳｉＮ膜３３２ａは、約０．５nmである。
また、ｎＭＩＳ領域において、ゲート溝３２４ａ内部のＳｉＮ膜３３２ａ上には、Ｐｏｌｙ−Ｓｉ膜３３４ａとＴｉＮ/Ｗ３３６ａが積層され、ゲート電極が形成されている。なお、Ｐｏｌｙ−Ｓｉ膜２２４ａ中には、Ｐ（リン）が注入されている。一方、ｐＭＩＳ領域において、ゲート溝３２４ｂ内部のＨｆＳｉＯ膜２３０ｂ上に、ＴｉＮを介してＷが埋め込まれ、ＴｉＮ/Ｗ３３６ｂからなるゲート電極が形成されている。
各ゲート溝３２４ａ、３２６ｂの両側には、それぞれ、ＳｉＯ２膜３３８、ＳｉＮ膜３４０が形成されて、更にその側面に、スペーサ３４２が形成されている。スペーサ３４２は、それぞれ、ＳｉＯ２膜、ＳｉＮ膜、ＳｉＯ２膜により構成されている。
また、ＳｉＯ２膜３２２上には、ＳｉＯ２膜３４８が形成され、ＳｉＯ２膜３４８とＳｉＯ２膜３２２とＳｉＮ膜３２０とを貫通して、ソース/ドレイン３１０ａ、３１０ｂ表面のＮｉＳｉ層３１２に至るコンタクトプラグ３５０が形成されている。また、ＳｉＯ２膜３４８上には、実施の形態１と同様に、層間絶縁膜３５２が形成され、必要な箇所に、Ｃｕ配線３５４が形成されている。
図２３は、この発明の実施の形態３における半導体装置３００の製造方法について説明するためのフロー図である。また、図２４〜図３１は、実施の形態３における半導体装置３００の各製造過程における状態を説明するための断面模式図である。
以下、図２３〜図３１を用いて、実施の形態３における半導体装置３００の製造方法について具体的に説明する。
まず、実施の形態２のステップＳ２０２と同様に、基板３０２に、ＳＴＩ３０４、ｐＷＥＬＬ３５６ａ、ｎＷＥＬＬ３５６ｂを形成し（ステップＳ３０２）、実施の形態３においては、この基板３０２上に、ゲート絶縁膜３２６ａ、３２６ｂの材料膜となる、ＳｉＯ２膜３２８、ＨｆＳｉＯ膜３３０、ＳｉＮ膜３３２を順に形成する（ステップＳ３０４〜Ｓ３０８）。更に、Ｐｏｌｙ−Ｓｉ膜３３４を、８０nmに形成し（ステップＳ３１０）、Ｎ型の不純物であるＰ（リン）を注入する。
次に、図２４、２５に示すように、ゲート電極のパターニングを行う（ステップＳ３１２）。ゲート電極のパターニングは、Ｐｏｌｙ−Ｓｉ膜３３４上にハードマスク３６０として、例えば、ＳｉＯ２膜を５０nmの膜厚に形成する。次に、リソグラフィ技術により、ゲート電極を形成する位置に、レジストマスクを形成し、これをマスクとして、ＳｉＯ２膜をエッチングすることにより、ハードマスク３６０を形成する。このハードマスク３６０をマスクとして、Ｐｏｌｙ−Ｓｉ膜３３４のエッチングを行い、図２４に示すように、Ｐｏｌｙ−Ｓｉ膜２３４ａ、３３４ｂを形成する。
更に、続けて、ハードマスク３６０をマスクとして、図２５に示すように、ＳｉＮ膜３３２、ＨｆＳｉＯ膜３３０、ＳｉＯ２膜３２８のエッチングも行う。
次に、図２６に示すように、Ｐｏｌｙ−Ｓｉ膜３３４ａ、３３４ｂ及びハードマスク３６０の側面に、ＳｉＯ２膜３３８とＳｉＮ膜３４０とからなるスペーサを形成する（ステップＳ３１４）。具体的には、ＳｉＯ２膜３３８を、約２nm、ＳｉＮ膜３４０を約１０nm、それぞれ堆積し、エッチバックを行う。
次に、実施の形態２のステップＳ２１２と同様に、エクステンション３０６ａ、３０６ｂ及びポケット２０８を形成する（ステップＳ３１６）。この不純物注入においては、Ｐｏｌｙ−Ｓｉ膜３３４ａ、３３４ｂとその側面のＳｉＯ２膜３３８及びＳｉＮ膜３４０がマスクとなる。
次に、ステップＳ２１４と同様に、Ｐｏｌｙ−Ｓｉ膜３３４ａ、３３４ｂ及びハードマスク３６０側面のＳｉＮ膜３４０側面に、スペーサ３４２を形成する（ステップＳ３１８）。ここでは、スペーサ３４２は、実施の形態１、２と同様に、ＳｉＯ２膜、ＳｉＮ膜、ＳｉＯ２膜により構成されるものとする。
次に、ステップＳ２１６と同様に、ソース/ドレイン３１０ａ、３１０ｂを形成する（ステップＳ３２０）。ソース/ドレイン３１０ａ、３１０ｂの不純物注入においては、Ｐｏｌｙ−Ｓｉ膜３３４ａ又は３３４ｂ、及び、その側面のスペーサ３４２等がマスクとなる。
次に、図２８に示すように、ソース/ドレイン３１０ａ、３１０ｂ上にＮｉＳｉ層３１２を形成する（ステップＳ３２２）。更に、その後、図２９に示すように、層間絶縁膜として、ＳｉＮ膜３２０及びＳｉＯ２膜３２２を積層し（ステップＳ３２４〜Ｓ３２６）、ＣＭＰにより、ＳｉＯ２膜３２２を、ハードマスク３６０が露出するまで研磨する（ステップＳ３２８）。
次に、図３０に示すように、ハードマスク２６０を選択的に除去する（ステップＳ３３０）。その後、ｐＭＩＳ領域のＰｏｌｙ−Ｓｉ膜３３４ｂを除去する（ステップＳ３３２）。Ｐｏｌｙ−Ｓｉ膜３３４ｂの除去においては、ｎＭＩＳ領域を覆うレジストマスクを形成した後、エッチングを行う。
次に、Ｐｏｌｙ−Ｓｉ膜３３４ｂの除去によりダメージを受けたＳｉＮ膜３３２ｂを除去する（ステップＳ３３４）。これにより、ｐＭＩＳ領域にゲート溝３２４ｂが形成される。
その後、図３１に示すように、ゲート溝３３４ｂと、ｎＭＩＳ領域のＰｏｌｙ−Ｓｉ膜３３４ａ上のハードマスク３６０が除去されてできた溝内に、ＴｉＮ/Ｗ３３６を埋め込む（ステップＳ３３６）。具体的には、まず、ＴｉＮ膜をバリア膜として薄く形成した後、開口部分にＷを埋め込む。その後、ＣＭＰにより研磨され、ＳｉＯ２膜３２２表面を露呈させる（ステップＳ３３８）。
その後、実施の形態２の、ステップＳ２４８〜２５４と同様に、コンタクトプラグ３５０等の形成を行い、図２２に示す半導体装置３００が形成される（ステップＳ３４０〜Ｓ２４６）。
以上説明したように、実施の形態３によれば、ダマシン構造のゲートを形成する際、実際のゲート絶縁膜を先に形成したあとで、ＮｉＳｉ層を形成する。そしてその後、ｎＭＩＳ領域のダミーゲートであるＰｏｌｙ−Ｓｉ膜３３４ｂのみを除去し、この開口に、ゲート電極として、ＴｉＮ/Ｗ３３６ｂを埋め込む。このように、ゲート絶縁膜であるＨｆＳｉＯ膜形成後に、ＮｉＳｉ層３１２を形成するため、ＨｆＳｉＯ形成時の高温処理により、ＮｉＳｉ層３１２が高抵抗化するのをおさえることができる。また、ｎＭＩＳ領域のＰｏｌｙ−Ｓｉ膜３３４ｂ除去の際にダメージを受けるＳｉＮ膜３３２ｂは、除去されるため、膜質の良好なゲート絶縁膜を有するトランジスタとすることができ、良好なデバイス特性を有する半導体装置を得ることができる。
その他は、実施の形態１、２と同様であるから説明を省略する。
なお、例えば、実施の形態１、２、３におけるｎＭＩＳ、ｐＭＩＳは、それぞれ、この発明の、「第１のトランジスタ」、「第２のトランジスタ」に該当する。また、例えば、実施の形態１、２における、ゲート電極１２０ａ、２３４ａ、実施の形態３におけるＰｏｌｙ−Ｓｉ膜３３４ａ及びＴｉＮ/Ｗ３３６ａは、この発明の「第１のゲート電極」に該当し、ゲート電極１２２ｂ、２３６ｂ、あるいは、ＴｉＮ/Ｗ３３６ｂは、「第２のゲート電極」に該当する。また、例えば、実施の形態１、２、３におけるゲート絶縁膜１１２ａ、２２６ａ、３２６ａは、この発明の「第１のゲート絶縁膜」に該当し、ゲート絶縁膜１１２ｂ、２２６ｂ、３２６ｂは、「第２のゲート絶縁膜」に該当する。また、実施の形態１、２、３におけるＨｆＳｉＯ膜１１６ａ、１１６ｂ、２３０ａ、２３０ｂ、３３０ａ、３３０ｂ、は、この発明の「高誘電率膜」に該当し、ＳｉＮ膜１１８ａ、２３２ａ、３３２ａは、「第１の絶縁膜」に該当する。
また、例えば、実施の形態１において、ステップＳ１０６、Ｓ１０８を実行することにより、それぞれ、この発明の、「高誘電率膜形成工程」、「第１絶縁膜形成工程」が実行される。また、例えば、実施の形態１において、ステップＳ１１０〜Ｓ１１６を実行することにより、この発明の「第１ゲート電極形成工程」が実行される。また、例えば、ステップＳ１１６、Ｓ１１８を実行することにより、それぞれ、「第１ゲート電極除去工程」、「第１絶縁膜除去工程」が実行される。また、例えば、ステップＳ１２０〜Ｓ１２４を実行することにより、「第２ゲート電極形成工程」が実行される。
また、例えば、実施の形態２において、ステップＳ２０４〜Ｓ２０８を実行することにより、この発明の「ダミーゲート形成工程」が実行される。また、例えば、ステップＳ２１２、Ｓ２１６を実行することにより、「不純物拡散層形成工程」が実行される。また、ステップＳ２２０〜Ｓ２２２を実行することにより、「層間絶縁膜形成工程」が実行され、ステップＳ２２４〜Ｓ２２８を実行することにより、「開口形成工程」が実行される。また、例えば、ステップＳ２３０を実行することにより、「高誘電率膜形成工程」、「第１絶縁膜形成工程」が実行される。また、例えば、ステップＳ２３２を実行することにより、「第１材料埋め込み工程」が実行され、ステップＳ２３６、Ｓ２３８を実行することにより、それぞれ、「第１材料除去工程」、「第１絶縁膜除去工程」が実行される。また、ステップＳ２４０を実行することにより、「第２材料埋め込み工程」が実行される。
また、例えば、実施の形態３において、ステップＳ３０６〜Ｓ３０８を実行することにより、この発明の「ゲート絶縁膜形成工程」が実行され、ステップＳ３１０〜Ｓ３１２を実行することにより、「第１のゲート電極形成工程」が実行され、ステップＳ３１６、Ｓ３２０を実行することにより「不純物拡散層形成工程」が実行され、ステップＳ３２２を実行することにより、「シリサイド層形成工程」が実行され、ステップＳ３２４〜Ｓ３２６を実行することにより、「層間絶縁膜形成工程」が実行され、ステップＳ３３２を実行することにより「開口形成工程」が実行され、ステップＳ３３４を実行することにより、「第１絶縁膜除去工程」が実行され、ステップＳ３３６を実行することにより「第２ゲート電極形成工程」が実行される。
この発明の実施の形態１における半導体装置を説明するための断面模式図である。 この発明の実施の形態１における半導体装置の製造方法を説明するためのフロー図である。 この発明の実施の形態１における半導体装置の製造過程における状態を説明するための断面模式図である。 この発明の実施の形態１における半導体装置の製造過程における状態を説明するための断面模式図である。 この発明の実施の形態１における半導体装置の製造過程における状態を説明するための断面模式図である。 この発明の実施の形態１における半導体装置の製造過程における状態を説明するための断面模式図である。 この発明の実施の形態１における半導体装置の製造過程における状態を説明するための断面模式図である。 この発明の実施の形態１における半導体装置の製造過程における状態を説明するための断面模式図である。 この発明の実施の形態１における半導体装置の製造過程における状態を説明するための断面模式図である。 この発明の実施の形態１における半導体装置の製造過程における状態を説明するための断面模式図である。 この発明の実施の形態１における半導体装置の製造過程における状態を説明するための断面模式図である。 この発明の実施の形態２における半導体装置を説明するための断面模式図である。 この発明の実施の形態２における半導体装置の製造方法を説明するためのフロー図である。 この発明の実施の形態２における半導体装置の製造過程における状態を説明するための断面模式図である。 この発明の実施の形態２における半導体装置の製造過程における状態を説明するための断面模式図である。 この発明の実施の形態２における半導体装置の製造過程における状態を説明するための断面模式図である。 この発明の実施の形態２における半導体装置の製造過程における状態を説明するための断面模式図である。 この発明の実施の形態２における半導体装置の製造過程における状態を説明するための断面模式図である。 この発明の実施の形態２における半導体装置の製造過程における状態を説明するための断面模式図である。 この発明の実施の形態２における半導体装置の製造過程における状態を説明するための断面模式図である。 この発明の実施の形態２における半導体装置の製造過程における状態を説明するための断面模式図である。 この発明の実施の形態３における半導体装置について説明するための断面模式図である。 この発明の実施の形態３における半導体装置の製造方法を説明するためのフロー図である。 この発明の実施の形態３における半導体装置の製造過程における状態を説明するための断面模式図である。 この発明の実施の形態３における半導体装置の製造過程における状態を説明するための断面模式図である。 この発明の実施の形態３における半導体装置の製造過程における状態を説明するための断面模式図である。 この発明の実施の形態３における半導体装置の製造過程における状態を説明するための断面模式図である。 この発明の実施の形態３における半導体装置の製造過程における状態を説明するための断面模式図である。 この発明の実施の形態３における半導体装置の製造過程における状態を説明するための断面模式図である。 この発明の実施の形態３における半導体装置の製造過程における状態を説明するための断面模式図である。 この発明の実施の形態３における半導体装置の製造過程における状態を説明するための断面模式図である。
符号の説明
１００、２００、３００ 半導体装置
１０２、２０２、３０２ 基板
１０４、２０４、３０４ ＳＴＩ
１０６ａ、１０６ｂ、２０６ａ、２０６ｂ、３０６ａ、３０６ｂ エクステンション
１０８、２０８、３０８ ポケット
１１０ａ、１１０ｂ、２１０ａ、２１０ｂ、３１０ａ、３１０ｂ ソース/ドレイン
１１２ａ、１１２ｂ ゲート絶縁膜
１１４、１１４ａ、１１４ｂ ＳｉＯ２膜
１１６、１１６ａ、１１６ｂ ＨｆＳｉＯ膜
１１８、１１８ａ、１１８ｂ ＳｉＮ膜
１２０ Ｐｏｌｙ−Ｓｉ膜
１２０ａ、１２０ｂ ゲート電極
１２２ｂ ゲート電極
１２４ ＮｉＳｉ層
１２６ ＮｉＳｉ層
１２８ スペーサ
１３０ ＳｉＯ２膜
１３２ ＳｉＮ膜
１３４ スペーサ
１３６ ＳｉＯ２膜
１３８ ＳｉＮ膜
１４０ ＳｉＯ２膜
１４２ ＳｉＮ膜
１４４、２４８、３４８ ＳｉＯ２膜
１４６、２５０、３５０ コンタクトプラグ
１４８、２５２、３５２ 層間絶縁膜
１５０、２５４、３５４ Ｃｕ配線
１５２ａ、２５６ａ、３５６ａ ｐＷＥＬＬ
１５２ｂ、２５６ｂ、３５６ｂ ｎＷＥＬＬ
１５６ ハードマスク
１５８ ハードマスク
２１２、３１２ ＮｉＳｉ層
２２０、３２０、 ＳｉＮ膜
２２２、３２２ ＳｉＯ２膜
２２４ａ、２２４ｂ、３２４ａ、３２４ｂ ゲート溝
２２６ａ、２２６ｂ、３２６ａ、３２６ｂ ゲート絶縁膜
２２８ａ、２２８ｂ、３２８ａ、３２８ｂ ＳｉＯ２膜
２３０、２３０ａ、２３０ｂ、３３０ａ、３３０ｂ ＨｆＳｉＯ膜
２３２ａ、２３２ｂ、３３２ａ、３３２ｂ ＳｉＮ膜
２３４ａ、３３４ａ ゲート電極
２３６ｂ、３３６ｂ ゲート電極
２３８、３３８、３４２ スペーサ
２４０ ＳｉＮ膜
２４２ ＳｉＯ２膜
２４４ ＳｉＮ膜
２４６ ＳｉＯ２膜
２６４、３６０ ハードマスク

Claims (5)

  1. 半導体基板上に、順に積層された第１ダミーゲート絶縁膜、第１ダミーゲート電極および第１マスクを形成すると共に、前記半導体基板上に、順に積層された第２ダミーゲート絶縁膜、第２ダミーゲート電極および第２マスクを形成する工程と、
    前記第１ダミーゲート電極の側面を覆うＳｉＮ膜からなる第１スペーサと、前記第２ダミーゲート電極の側面を覆うＳｉＮ膜からなる第２スペーサと、を形成する工程と、
    前記第１スペーサおよび前記第２スペーサの形成後、前記半導体基板に第１イオン注入を行い、前記第１ダミーゲート絶縁膜下を挟む第１ソース若しくは第１ドレイン領域を形成する工程と、
    前記第１スペーサおよび前記第２スペーサの形成後、前記半導体基板に前記第１イオン注入とは導電型が異なるイオンの第２イオン注入を行い、前記第２ダミーゲート絶縁膜下を挟む第２ソース若しくは第２ドレイン領域を形成する工程と、
    前記第１イオン注入および前記第２イオン注入の後、前記半導体基板を覆う絶縁膜を形成する工程と、
    前記絶縁膜を研磨して、前記第１マスクおよび前記第２マスクを露出させる工程と、
    前記第1マスクおよび前記第２マスクの露出後、前記第１ダミーゲート電極および前記第１ダミーゲート絶縁膜を除去し、底部に前記半導体基板が露出し、側面に前記第１スペーサが露出する第１ゲート溝を形成すると共に、前記第２ダミーゲート電極および前記第２ダミーゲート絶縁膜を除去し、底部に前記半導体基板が露出し、側面に前記第２スペーサが露出する第２ゲート溝を形成する工程と、
    前記第１ゲート溝および前記第２ゲート溝の形成後、前記第１ゲート溝の底部の前記半導体基板上に第１シリコン酸化膜を形成すると共に、前記第２ゲート溝の底部の前記半導体基板上に第２シリコン酸化膜を形成する工程と、
    前記第１シリコン酸化膜および前記第２シリコン酸化膜の形成後、前記第１ゲート溝の側面および前記第１シリコン酸化膜を覆うように第１ハフニウム絶縁膜を形成すると共に、前記第２ゲート溝の側面および前記第２シリコン酸化膜を覆うように第２ハフニウム絶縁膜を形成する工程と、
    前記第１ハフニウム絶縁膜および前記第２ハフニウム絶縁膜の形成後、前記第１ハフニウム絶縁膜上に第１エッチングストッパ膜を形成すると共に、前記第２ハフニウム絶縁膜上に第２エッチングストッパ膜を形成する工程と、
    前記第１エッチングストッパ膜および前記第２エッチングストッパ膜の形成後、前記第１エッチングストッパ膜上に第１ゲート電極を形成すると共に、前記第２エッチングストッパ膜上に第３ダミーゲート電極を形成する工程と、
    前記第３ダミーゲート電極の形成後、前記第２エッチングストッパ膜をエッチングストッパにして、前記第３ダミーゲート電極を除去する工程と、
    前記第３ダミーゲート電極の除去後、前記第２ハフニウム絶縁膜上に、前記第１ゲート電極とは仕事関数が異なる第２ゲート電極を形成する工程と、
    を備えることを特徴とする半導体装置の製造方法。
  2. 前記第１ゲート電極と前記第２ゲート電極は異なる材料からなることを特徴とする請求項１又は請求項１に記載の半導体装置の製造方法。
  3. 前記第１ハフニウム絶縁膜および前記第２ハフニウム絶縁膜は、少なくとも酸素とハフニウムを含有することを特徴とする請求項１又は２に記載の半導体装置の製造方法。
  4. 前記第１ハフニウム絶縁膜は、前記第１シリコン酸化膜よりも厚く、前記第２ハフニウム絶縁膜は、前記第２シリコン酸化膜よりも厚いことを特徴とする請求項１乃至請求項３のいずれかに記載の半導体装置の製造方法。
  5. 前記第１ハフニウム絶縁膜および前記第２ハフニウム絶縁膜は、ＭＯＣＶＤ法で形成され、前記第１シリコン酸化膜および前記第２シリコン酸化膜は、熱酸化により形成されることを特徴とする請求項１乃至４のいずれかに記載の半導体装置の製造方法。
JP2004282180A 2004-03-17 2004-09-28 半導体装置の製造方法 Expired - Fee Related JP4546201B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2004282180A JP4546201B2 (ja) 2004-03-17 2004-09-28 半導体装置の製造方法
US11/003,484 US20050205940A1 (en) 2004-03-17 2004-12-06 Semiconductor device and method for manufacturing the same

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2004076978 2004-03-17
JP2004282180A JP4546201B2 (ja) 2004-03-17 2004-09-28 半導体装置の製造方法

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2010020027A Division JP2010135823A (ja) 2004-03-17 2010-02-01 半導体装置の製造方法

Publications (2)

Publication Number Publication Date
JP2005303256A JP2005303256A (ja) 2005-10-27
JP4546201B2 true JP4546201B2 (ja) 2010-09-15

Family

ID=34985337

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2004282180A Expired - Fee Related JP4546201B2 (ja) 2004-03-17 2004-09-28 半導体装置の製造方法

Country Status (2)

Country Link
US (1) US20050205940A1 (ja)
JP (1) JP4546201B2 (ja)

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4501965B2 (ja) * 2006-10-16 2010-07-14 ソニー株式会社 半導体装置の製造方法
US7675097B2 (en) * 2006-12-01 2010-03-09 International Business Machines Corporation Silicide strapping in imager transfer gate device
JP2008198935A (ja) 2007-02-15 2008-08-28 Sony Corp 絶縁ゲート電界効果トランジスタの製造方法。
JP5282419B2 (ja) * 2007-04-18 2013-09-04 ソニー株式会社 半導体装置及びその製造方法
US8350335B2 (en) 2007-04-18 2013-01-08 Sony Corporation Semiconductor device including off-set spacers formed as a portion of the sidewall
JP5070969B2 (ja) 2007-07-20 2012-11-14 ソニー株式会社 半導体装置の製造方法
JP5288789B2 (ja) * 2007-12-28 2013-09-11 株式会社東芝 半導体装置及びその製造方法
US7723192B2 (en) * 2008-03-14 2010-05-25 Advanced Micro Devices, Inc. Integrated circuit long and short channel metal gate devices and method of manufacture
JP4744576B2 (ja) * 2008-09-10 2011-08-10 パナソニック株式会社 半導体装置の製造方法
US9190326B2 (en) * 2011-06-14 2015-11-17 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device having a post feature and method of manufacturing the same
KR101850409B1 (ko) 2012-03-15 2018-06-01 삼성전자주식회사 듀얼 게이트 절연막을 갖는 반도체 장치의 제조 방법
KR102214096B1 (ko) 2015-08-06 2021-02-09 삼성전자주식회사 반도체 장치 제조 방법
CN106558547B (zh) * 2015-09-24 2019-12-24 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制造方法
US20190103474A1 (en) * 2017-10-03 2019-04-04 Globalfoundries Singapore Pte. Ltd. Sidewall engineering for enhanced device performance in advanced devices
KR20220085117A (ko) 2020-12-14 2022-06-22 삼성전자주식회사 반도체 소자

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6117736A (en) * 1997-01-30 2000-09-12 Lsi Logic Corporation Method of fabricating insulated-gate field-effect transistors having different gate capacitances
US6048769A (en) * 1997-02-28 2000-04-11 Intel Corporation CMOS integrated circuit having PMOS and NMOS devices with different gate dielectric layers
US6291282B1 (en) * 1999-02-26 2001-09-18 Texas Instruments Incorporated Method of forming dual metal gate structures or CMOS devices
JP4237332B2 (ja) * 1999-04-30 2009-03-11 株式会社東芝 半導体装置の製造方法
US6171910B1 (en) * 1999-07-21 2001-01-09 Motorola Inc. Method for forming a semiconductor device
JP2001308318A (ja) * 2000-04-19 2001-11-02 Mitsubishi Electric Corp 半導体装置の製造方法及び半導体装置
JP3833903B2 (ja) * 2000-07-11 2006-10-18 株式会社東芝 半導体装置の製造方法
EP1300887B1 (en) * 2001-04-02 2007-05-23 Matsushita Electric Industrial Co., Ltd. Method of manufacturing a semiconductor device
US6867101B1 (en) * 2001-04-04 2005-03-15 Advanced Micro Devices, Inc. Method of fabricating a semiconductor device having a nitride/high-k/nitride gate dielectric stack by atomic layer deposition (ALD) and a device thereby formed
US6653698B2 (en) * 2001-12-20 2003-11-25 International Business Machines Corporation Integration of dual workfunction metal gate CMOS devices
JP3974507B2 (ja) * 2001-12-27 2007-09-12 株式会社東芝 半導体装置の製造方法
JP2003243531A (ja) * 2002-02-13 2003-08-29 Mitsubishi Electric Corp 半導体装置およびその製造方法
JP2003273348A (ja) * 2002-03-08 2003-09-26 Promos Technologies Inc 半導体装置における拡散障壁層の形成方法、半導体装置
JP2003309188A (ja) * 2002-04-15 2003-10-31 Nec Corp 半導体装置およびその製造方法
US7030024B2 (en) * 2002-08-23 2006-04-18 Taiwan Semiconductor Manufacturing Co., Ltd. Dual-gate structure and method of fabricating integrated circuits having dual-gate structures
JP3773475B2 (ja) * 2002-09-06 2006-05-10 株式会社日立製作所 半導体装置
JP4524995B2 (ja) * 2003-03-25 2010-08-18 ルネサスエレクトロニクス株式会社 半導体装置
US7160767B2 (en) * 2003-12-18 2007-01-09 Intel Corporation Method for making a semiconductor device that includes a metal gate electrode
US7183184B2 (en) * 2003-12-29 2007-02-27 Intel Corporation Method for making a semiconductor device that includes a metal gate electrode

Also Published As

Publication number Publication date
JP2005303256A (ja) 2005-10-27
US20050205940A1 (en) 2005-09-22

Similar Documents

Publication Publication Date Title
US9330978B2 (en) Semiconductor device
JP4546201B2 (ja) 半導体装置の製造方法
CN101546772B (zh) 包括电容器元件的半导体器件及其制造方法
JP2000252370A (ja) 相補型集積回路とその製造方法
JP2002026139A (ja) 半導体装置及び半導体装置の製造方法
JP2009021502A (ja) 半導体装置およびその製造方法
US6958520B2 (en) Semiconductor apparatus which comprises at least two kinds of semiconductor devices operable by voltages of different values
JP5627165B2 (ja) 半導体装置及び半導体装置の製造方法
JP3538108B2 (ja) 半導体装置及びその製造方法
US8004050B2 (en) Semiconductor device comprising gate electrode having arsenic and phosphorous
US7808049B2 (en) Semiconductor device
JP2013191808A (ja) 半導体装置及び半導体装置の製造方法
JP2010098157A (ja) 半導体装置の製造方法
JP2008066715A (ja) 半導体装置及びその製造方法
KR20050002076A (ko) 반도체소자 제조 방법
JP2005259945A (ja) 半導体装置の製造方法及び半導体装置
JP2010135823A (ja) 半導体装置の製造方法
JP2006086467A (ja) 半導体装置及びその製造方法
JP4887662B2 (ja) 半導体装置およびその製造方法
JP5280121B2 (ja) 半導体装置およびその製造方法
US20070040199A1 (en) Semiconductor device and method for manufacturing the same
JP2007123850A (ja) 半導体装置およびその製造方法
JP5096055B2 (ja) Ｃｍｏｓ型半導体集積回路の製造方法
JP4746600B2 (ja) 縦型ｍｏｓｆｅｔの製造方法
JP2007141889A (ja) 半導体装置およびその製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20070524

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20091126

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20091201

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20100201

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20100323

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20100517

A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A712

Effective date: 20100521

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20100629

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20100701

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130709

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

LAPS Cancellation because of no payment of annual fees