JP4501965B2 - 半導体装置の製造方法 - Google Patents

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Description

本発明は、Ｎチャネル型絶縁ゲート電界効果トランジスタ及びＰチャネル型絶縁ゲート電界効果トランジスタを含む半導体装置、及び、その製造方法に関する。
ＭＯＳＦＥＴ等の絶縁ゲート電界効果トランジスタ（ＭＩＳＦＥＴ：Metal Insulator Semiconductor FET）においては、酸化シリコンから成るゲート絶縁膜と、多結晶シリコン膜から成るゲート電極との組合せが広く用いられている。例えば、ＣＭＯＳ半導体装置においては、これを構成するＮチャネル型ＭＯＳＦＥＴ（以下、単に、ＮＭＯＳと呼ぶ）とＰチャネル型ＭＯＳＦＥＴ（以下、単に、ＰＭＯＳと呼ぶ）に対して、十分に低く、しかも、対称な閾値電圧が要求される。ゲート長が０．１μｍ以下のＭＯＳＦＥＴにおいても、ゲート電極を多結晶シリコンから構成し、ゲート電極中の不純物やその濃度を調整することにより、ＮＭＯＳとＰＭＯＳの各々に、最適な仕事関数の値を有するゲート電極を形成することができる。
現在、所謂スケーリング則に基づきトランジスタの微細化を図ることにより、半導体装置の高集積化や動作速度の向上が図られている。絶縁ゲート電界効果トランジスタの微細化に際しては、所謂短チャネル効果の影響を抑制することが必要となる。ゲート電極を半導体材料から構成する限り、短チャネル効果の要因の１つであるゲート電極の空乏化を効果的に抑制することはできない。そのため、ゲート電極を、金属や金属窒化物等の導電材料から構成することが提案されている。ゲート電極を導電材料から形成する手法として、多結晶シリコン膜の代わりに例えば金属膜を成膜し、この金属膜を従来と同様にパターニングしてゲート電極の形成を行う方法の他、ゲート電極形成用開口部内に電極を埋め込む所謂ダマシン・プロセスによりゲート電極を形成する方法も提案されている（例えば、Atsushi Yagishita et al.,“High Performance Metal Gate MOSFETs Fabricated by CMP for 0.lμm Regime”, International Electron Devices Meeting 1998 Technical Digest pp.785-788(1998) （非特許文献１）を参照）。ダマシン・プロセスによりゲート電極を形成する方法においては、ダミーゲートを除去することにより形成したゲート電極形成用開口部内に、酸化シリコンよりも比誘電率が高い絶縁材料（例えば、酸化ハフニウム等）から成るゲート絶縁膜を形成し、次いで、ゲート電極を形成する。このダマシン・プロセスにあっては、ゲート電極を形成する以前に、各種の熱処理（例えば、ソース／ドレイン領域における不純物の活性化のためのアニール処理）が完了しているので、移動度の劣化等が生じ難く、絶縁ゲート電界効果トランジスタの特性の向上を図ることができる。
種類の異なる絶縁ゲート電界効果トランジスタ、例えば、ＮＭＯＳとＰＭＯＳにおいては、通常、ゲート電極における最適な仕事関数の値が相違する。ＣＭＯＳ半導体装置を構成するＮＭＯＳのゲート電極とＰＭＯＳのゲート電極とを同じ導電材料（例えば、同種の金属）から形成する構成においては、対称な閾値電圧特性等を確保することが困難である。換言すれば、ＮＭＯＳとＰＭＯＳの各ゲート電極のそれぞれが最適な仕事関数の値を有する構成とすることが困難である。そのため、ＮＭＯＳとＰＭＯＳの各ゲート電極を、それぞれ異なる導電材料から構成することも提案されている。また、ゲート電極における仕事関数の値の最適化と、ゲート電極の低抵抗化とを両立させるために、ダマシン・プロセスに基づきゲート電極を形成する際に、先ず、ゲート電極形成用開口部内に（より具体的には、ゲート電極形成用開口部内において、底面領域、側面領域、及び、底面領域と側面領域とによって囲まれた中央領域の内、底面領域及び側面領域に）、好適な仕事関数の値を有する導電材料から成る層（便宜上、仕事関数制御層と呼ぶ）を形成し、次いで、中央領域に、より抵抗率（比抵抗）の低い他の導電材料層（便宜上、中心層と呼ぶ）を形成して、ゲート電極を構成することも提案されている。
絶縁ゲート電界効果トランジスタの微細化に伴い、ゲート電極やソース／ドレイン領域を覆う層間絶縁層に設けられ、そして、ゲート電極の頂面やソース／ドレイン領域に接続されるコンタクトプラグを形成する際の、位置合わせ裕度が減少している。従って、これらのコンタクトプラグを一連のプロセスにより同時に形成することが好ましい。コンタクトプラグは、層間絶縁層に、底部にゲート電極の頂面が露出したコンタクトプラグ形成用開口部と、底部にソース／ドレイン領域が露出したコンタクトプラグ形成用開口部とを形成した後、これらの開口部内にタングステン等を埋め込むことにより形成される。コンタクトプラグ形成用開口部は、周知のリソグラフィ技術及びエッチング技術により形成される。
ゲート電極の頂面とソース／ドレイン領域との高さの差により、ゲート電極やソース／ドレイン領域を覆う層間絶縁層の厚さは、層間絶縁層の平坦化処理後にあっては、ゲート電極上は相対的に薄く、ソース／ドレイン領域上は相対的に厚い。従って、コンタクトプラグ形成用開口部を一連のエッチングプロセスにより層間絶縁層に形成する際、コンタクトプラグ形成用開口部の底部に露出したゲート電極の頂面は、コンタクトプラグ形成用開口部の底部に露出したソース／ドレイン領域よりも、相対的に長時間、エッチング処理に晒される。そのため、層間絶縁層のエッチング条件とゲート電極を構成する材料とは、エッチングに対する選択比が充分高い組合せであることが要求される。また、ゲート電極を構成する材料は、エッチング後に行われる一連の薬液処理においても、充分な耐性を有することが必要とされる。
Atsushi Yagishita et al.,"High Performance Metal Gate MOSFETs Fabricated by CMP for 0.lμm Regime", International Electron Devices Meeting 1998 Technical Digest pp.785-788(1998)
しかしながら、種類の異なる絶縁ゲート電界効果トランジスタを含む半導体装置、例えばＮＭＯＳとＰＭＯＳとから構成されたＣＭＯＳ半導体装置や、ＢｉＣＭＯＳ半導体装置において、ＮＭＯＳとＰＭＯＳの各ゲート電極をそれぞれ異なる導電材料から形成する場合、各ゲート電極が共に好適な仕事関数の値を有し、各ゲート電極を構成する材料が共にエッチングに対して充分な選択比を持ち、更には、エッチング後に行われる薬液処理においても充分な耐性を有するものであることの全てを満足することは困難である。このことは、半導体装置の製造プロセスの最適化を図る上での阻害要因ともなる。また、ダマシン・プロセスによりゲート電極を形成する際、ゲート電極形成用開口部内に仕事関数制御層を形成し、次いで、より抵抗率の低い中心層を形成することでゲート電極を設けた場合、ゲート電極の頂面には各導電材料（具体的には、仕事関数制御層を構成する導電材料、及び、中心層を構成する導電材料）のそれぞれから成る領域が露出し、例えば、各導電材料のエッチングに対する選択比の差により、エッチング処理に晒されたゲート電極の頂面の平坦性が悪化する等の問題が生ずる。
また、ゲート長（ゲート電極が延びる方向に直交する仮想平面でゲート電極を切断したときのゲート電極の幅）が短くなるに従い、ゲート電極の断面を考えたとき、仕事関数制御層の占める面積割合が相対的に高くなる。上述したとおり、一般に、仕事関数制御層を構成する導電材料の比抵抗は、中心層を構成する導電材料の比抵抗よりも高い。従って、仕事関数制御層の占める面積割合が相対的に高くなると、ゲート電極の電気抵抗値が高くなる。ゲート電極の高さ（Ｔ）を７０ｎｍ、ＨｆＯ2から成るゲート絶縁膜の厚さを５ｎｍ、仕事関数制御層を構成する導電材料をＨｆＳｉX（体積抵抗率：３００μΩ・ｃｍ）、中心層を構成する導電材料をタングステン（Ｗ）としたとき（図１８の（Ａ）参照）、ゲート長（ＧＬ）とゲート電極のシート抵抗値との関係を計算した結果を図１８の（Ｂ）に示す。尚、図１８の（Ｂ）における各曲線におけるパラメータは、以下のとおりである。
曲線 仕事関数制御層厚さ 中心層の電気抵抗値
Ａ ５ｎｍ １５μΩ
Ｂ １０ｎｍ １５μΩ
Ｃ ２０ｎｍ １５μΩ
Ｄ ５ｎｍ ３０μΩ
Ｅ １０ｎｍ ３０μΩ
Ｆ ２０ｎｍ ３０μΩ
Ｇ ５ｎｍ １００μΩ
Ｈ １０ｎｍ １００μΩ
Ｉ ２０ｎｍ １００μΩ
それ故、ゲート長が短くなり、仕事関数制御層の占める面積割合が相対的に高くなる結果、ゲート電極の電気抵抗が増加するといった現象の発生を抑制する手段が強く求められている。
従って、本発明の第１の目的は、種類の異なる絶縁ゲート電界効果トランジスタを備え、ゲート電極を好適な仕事関数の値を有する導電材料から構成することができ、ゲート電極の構成材料と層間絶縁層のエッチング条件との関係を考慮する必要の無い構成、構造を有する半導体装置、及び、その製造方法を提供することにある。また、本発明の第２の目的は、種類の異なる絶縁ゲート電界効果トランジスタを備え、ゲート電極を好適な仕事関数の値を有する導電材料から構成することができ、ゲート長が短くなっても電気抵抗の増加が生じ難い構造、構成を有する半導体装置、及び、その製造方法を提供することにある。
上記の第１の目的を達成するための本発明の第１の態様に係る半導体装置は、Ｎチャネル型絶縁ゲート電界効果トランジスタ及びＰチャネル型絶縁ゲート電界効果トランジスタを含む半導体装置であって、
（ａ）第１の絶縁層、及び、第１の絶縁層上に形成された第２の絶縁層、並びに、
（ｂ）第２の絶縁層を貫通し、Ｎチャネル型絶縁ゲート電界効果トランジスタ及びＰチャネル型絶縁ゲート電界効果トランジスタの各ゲート電極に接続されたゲート電極用コンタクトプラグ、並びに、第１の絶縁層と第２の絶縁層とを貫通し、各ソース／ドレイン領域に接続されたソース／ドレイン領域用コンタクトプラグ、
を更に備えており、
（１）Ｎチャネル型絶縁ゲート電界効果トランジスタ及びＰチャネル型絶縁ゲート電界効果トランジスタの各ゲート電極は、第１の絶縁層に設けられたゲート電極形成用開口部に埋め込まれており、
（２）Ｎチャネル型絶縁ゲート電界効果トランジスタのゲート電極における底面部、側面部、及び、底面部と側面部とによって囲まれた中央部の内、少なくとも底面部及び側面部は、第１の導電材料から構成されており、
（３）Ｐチャネル型絶縁ゲート電界効果トランジスタのゲート電極における底面部、側面部、及び、底面部と側面部とによって囲まれた中央部の内、少なくとも底面部及び側面部は、第１の導電材料とは異なる第２の導電材料から構成されており、
（４）Ｎチャネル型絶縁ゲート電界効果トランジスタ及びＰチャネル型絶縁ゲート電界効果トランジスタの各ゲート電極の頂面上には、導電性を有する保護層が形成されており、
（５）Ｎチャネル型絶縁ゲート電界効果トランジスタのゲート電極用コンタクトプラグは、保護層を介して、Ｎチャネル型絶縁ゲート電界効果トランジスタのゲート電極の頂面に接続されており、Ｐチャネル型絶縁ゲート電界効果トランジスタのゲート電極用コンタクトプラグは、保護層を介して、Ｐチャネル型絶縁ゲート電界効果トランジスタのゲート電極の頂面に接続されていることを特徴とする。
また、上記の第１の目的を達成するための本発明の第１の態様に係る半導体装置の製造方法は、Ｎチャネル型絶縁ゲート電界効果トランジスタ及びＰチャネル型絶縁ゲート電界効果トランジスタを含む半導体装置の製造方法であって、
（Ａ）Ｎチャネル型絶縁ゲート電界効果トランジスタ及びＰチャネル型絶縁ゲート電界効果トランジスタのチャネル形成領域及びソース／ドレイン領域、第１の絶縁層、該第１の絶縁層に設けられたＮチャネル型絶縁ゲート電界効果トランジスタ及びＰチャネル型絶縁ゲート電界効果トランジスタのゲート電極形成用開口部、並びに、少なくともゲート電極形成用開口部の底部に設けられたゲート絶縁膜を備えた基体を準備し、
（Ｂ）Ｎチャネル型絶縁ゲート電界効果トランジスタのゲート電極形成用開口部内において、底面領域、側面領域、及び、底面領域と側面領域とによって囲まれた中央領域の内、少なくとも底面領域及び側面領域に第１の導電材料から構成された第１の導電材料層を形成し、以て、少なくとも底面部及び側面部が第１の導電材料から構成されたゲート電極を形成し、
Ｐチャネル型絶縁ゲート電界効果トランジスタのゲート電極形成用開口部内において、底面領域、側面領域、及び、底面領域と側面領域とによって囲まれた中央領域の内、少なくとも底面領域及び側面領域に第１の導電材料とは異なる第２の導電材料から構成された第２の導電材料層を形成し、以て、少なくとも底面部及び側面部が第２の導電材料から構成されたゲート電極を形成し、
（Ｃ）Ｎチャネル型絶縁ゲート電界効果トランジスタ及びＰチャネル型絶縁ゲート電界効果トランジスタの各ゲート電極の頂面上に、導電性を有する保護層を形成した後、
（Ｄ）全面を覆う第２の絶縁層を形成し、次いで、
（Ｅ）第２の絶縁層を貫通してＮチャネル型絶縁ゲート電界効果トランジスタのゲート電極の頂面に保護層を介して接続されたゲート電極用コンタクトプラグ、第２の絶縁層を貫通してＰチャネル型絶縁ゲート電界効果トランジスタのゲート電極の頂面に保護層を介して接続されたゲート電極用コンタクトプラグ、第１の絶縁層及び第２の絶縁層を貫通してＮチャネル型絶縁ゲート電界効果トランジスタのソース／ドレイン領域に接続されたソース／ドレイン領域用コンタクトプラグ、並びに、第１の絶縁層及び第２の絶縁層を貫通してＰチャネル型絶縁ゲート電界効果トランジスタのソース／ドレイン領域に接続されたソース／ドレイン領域用コンタクトプラグを形成する、
ことを特徴とする。
本発明の第１の態様に係る半導体装置の製造方法にあっては、保護層を、例えば、電子ビーム蒸着法や熱フィラメント蒸着法といった蒸着法、スパッタリング法、イオンプレーティング法、レーザアブレーション法といった各種の物理的気相成長法（ＰＶＤ法）；各種の化学的気相成長（ＣＶＤ）法；電解めっき法、無電解めっき法等により形成することができるが、中でも、保護層を選択ＣＶＤ法に基づき選択的に形成することが好ましい。これらの方法に依っては、保護層を、パターニングすることなくゲート電極の頂面上に選択的に形成することが可能であり、半導体装置の製造のプロセスをより簡便なものとすることができる。
本発明の第１の態様に係る半導体装置、あるいは、上記の好ましい形態を含む本発明の第１の態様に係る半導体装置の製造方法により製造される半導体装置（以下、これらを総称して、単に、『本発明の第１の態様に係る半導体装置等』と呼ぶ場合がある）にあっては、Ｎチャネル型絶縁ゲート電界効果トランジスタのゲート電極（以下、単に、ＮＭＩＳＦＥＴゲート電極と呼ぶ場合がある）において、底面部と側面部（以下、底面部と側面部とを纏めて、『シェル部』と呼ぶ場合がある）とによって囲まれた中央部（ゲート電極の残部であり、以下、シェル部に対応しての『コア部』と呼ぶ場合がある）は、仕事関数の制御のための第１の導電材料から構成されていてもよいし、第１の導電材料とは異なる導電材料から構成されていてもよい。Ｐチャネル型絶縁ゲート電界効果トランジスタのゲート電極（以下、単に、ＰＭＩＳＦＥＴゲート電極と呼ぶ場合がある）のシェル部によって囲まれたコア部についても同様に、仕事関数の制御のための第２の導電材料から構成されていてもよいし、第２の導電材料とは異なる導電材料から構成されていてもよい。例えば、ＮＭＩＳＦＥＴゲート電極全体が、仕事関数の制御のための（即ち、仕事関数の制御という機能を有する）第１の導電材料から構成されている形態であってもよいし、ＮＭＩＳＦＥＴゲート電極のシェル部が第１の導電材料から形成されており、コア部が第１の導電材料よりも抵抗率の低い導電材料から構成されている形態であってもよい。前者の形態によれば、ＮＭＩＳＦＥＴゲート電極の形成工程をより単純なものとすることができるし、後者の形態によれば、ＮＭＩＳＦＥＴゲート電極の電気抵抗をより低いものとすることができる。また、ゲート電極のコア部とシェル部との間に、更に別の導電材料層が形成されている形態であってもよい。換言すれば、ゲート電極は３層以上の導電材料層が積層して形成されている形態である。ＰＭＩＳＦＥＴゲート電極についても同様とすることができる。仕事関数の制御のための（即ち、仕事関数の制御という機能を有する）第１の導電材料として、Ｎチャネル型絶縁ゲート電界効果トランジスタのチャネル形成領域との関係で好ましい仕事関数の値を有する導電材料を適宜選択すればよい。同様に、仕事関数の制御のための（即ち、仕事関数の制御という機能を有する）第２の導電材料として、Ｐチャネル型絶縁ゲート電界効果トランジスタのチャネル形成領域との関係で好ましい仕事関数の値を有する導電材料を適宜選択すればよい。
尚、「チャネル形成領域」とは、チャネルが形成され得る領域を意味し、現実にチャネルが形成されている領域のみを示すものではない。例えば、ゲート電極に対向して位置する半導体層や半導体基板の部分は、「チャネル形成領域」に該当する。また、「ゲート電極」には、「チャネル形成領域」と対向する電極の部分の他、この電極の部分から延在する引き出し電極の部分も含まれる。本発明の第１の態様に係る半導体装置等、あるいは又、後述する本発明の第２の態様に係る半導体装置等として、例えばＮＭＯＳとＰＭＯＳとから構成されたＣＭＯＳ半導体装置を挙げることができるし、ＮＭＯＳとＰＭＯＳに加えてバイポーラトランジスタを含むＢｉＣＭＯＳ半導体装置を挙げることもできる。
上記の好ましい形態を含む本発明の第１の態様に係る半導体装置の製造方法にあっては、Ｎチャネル型絶縁ゲート電界効果トランジスタ及びＰチャネル型絶縁ゲート電界効果トランジスタの各ゲート電極の頂面上に、導電性を有する保護層を形成し、次いで、全面を覆う第２の絶縁層を形成する。尚、第１の絶縁層と第２の絶縁層との積層構造を、層間絶縁層と呼ぶ場合がある。本発明の第１の態様に係る半導体装置の製造方法によれば、コンタクトプラグ形成用開口部を一連のエッチングプロセスにより第２の絶縁層及び第１の絶縁層に形成する際、ゲート電極用コンタクトプラグが形成されるコンタクトプラグ形成用開口部の底部には、ゲート電極の頂面上に形成された保護層が露出する。従って、ＮＭＩＳＦＥＴゲート電極とＰＭＩＳＦＥＴゲート電極とが異なる導電材料から構成されていても、これらの導電材料におけるエッチングに対する選択比の相違等は問題とならない。また、ＮＭＩＳＦＥＴゲート電極が異なる複数の導電材料から構成されている場合、あるいは、ＰＭＩＳＦＥＴゲート電極が異なる複数の導電材料から構成されている場合も、同様である。それ故、本発明の第１の態様に係る半導体装置の製造方法によれば、エッチングプロセスを、層間絶縁層と保護層との関係に基づいて最適化することができる。このように、本発明の第１の態様に係る半導体装置の製造方法によれば、ゲート電極を構成する導電材料の選択の自由度が増すことにより半導体装置の特性の向上を図ることができ、且つ、製造プロセスの最適化をも図ることができる。
保護層は、Ｎチャネル型絶縁ゲート電界効果トランジスタ及びＰチャネル型絶縁ゲート電界効果トランジスタの各ゲート電極の頂面の全てを覆うように形成されていてもよいし、ゲート電極用コンタクトプラグが形成されるコンタクトプラグ形成用開口部の底部及びその近傍に位置するゲート電極の部分の頂面を覆うように形成されていてもよい。
上記の第２の目的を達成するための本発明の第２の態様に係る半導体装置は、Ｎチャネル型絶縁ゲート電界効果トランジスタ及びＰチャネル型絶縁ゲート電界効果トランジスタを含み、絶縁層を備えた半導体装置であって、
（１）Ｎチャネル型絶縁ゲート電界効果トランジスタ及びＰチャネル型絶縁ゲート電界効果トランジスタの各ゲート電極は、絶縁層に設けられたゲート電極形成用開口部に埋め込まれており、
（２）Ｎチャネル型絶縁ゲート電界効果トランジスタのゲート電極は、第１の導電材料から構成されており、
（３）Ｐチャネル型絶縁ゲート電界効果トランジスタのゲート電極は、第１の導電材料とは異なる第２の導電材料から構成されており、
（４）Ｎチャネル型絶縁ゲート電界効果トランジスタ及びＰチャネル型絶縁ゲート電界効果トランジスタの各ゲート電極の頂面を覆うように、配線層が形成されていることを特徴とする。
上記の第２の目的を達成するための本発明の第２の態様に係る半導体装置の製造方法は、Ｎチャネル型絶縁ゲート電界効果トランジスタ及びＰチャネル型絶縁ゲート電界効果トランジスタを含む半導体装置の製造方法であって、
（Ａ）Ｎチャネル型絶縁ゲート電界効果トランジスタ及びＰチャネル型絶縁ゲート電界効果トランジスタのチャネル形成領域及びソース／ドレイン領域、絶縁層、該絶縁層に設けられたＮチャネル型絶縁ゲート電界効果トランジスタ及びＰチャネル型絶縁ゲート電界効果トランジスタのゲート電極形成用開口部、並びに、少なくともゲート電極形成用開口部の底部に設けられたゲート絶縁膜を備えた基体を準備し、
（Ｂ）Ｎチャネル型絶縁ゲート電界効果トランジスタのゲート電極形成用開口部内において、第１の導電材料から構成されたゲート電極を形成し、
Ｐチャネル型絶縁ゲート電界効果トランジスタのゲート電極形成用開口部内において、第２の導電材料から構成されたゲート電極を形成し、次いで、
（Ｃ）Ｎチャネル型絶縁ゲート電界効果トランジスタ及びＰチャネル型絶縁ゲート電界効果トランジスタの各ゲート電極の頂面を覆うように、配線層を形成する、
ことを特徴とする。
本発明の第２の態様に係る半導体装置の製造方法において、前記工程（Ｃ）は、全面に上層絶縁層を形成した後、Ｎチャネル型絶縁ゲート電界効果トランジスタ及びＰチャネル型絶縁ゲート電界効果トランジスタの各ゲート電極の頂面の上方の上層絶縁層の部分を選択的に除去することで、配線層用溝部を上層絶縁層に設けた後、配線層用溝部を導電材料層で埋め込み、次いで、上層絶縁層上の導電材料層を除去する工程から成る構成とすることができる。即ち、配線層を、所謂ダマシン・プロセスに基づき形成することもできる。
あるいは又、本発明の第２の態様に係る半導体装置の製造方法において、前記工程（Ｃ）は、シリコン層を形成した後、該シリコン層をパターニングし、次いで、全面に金属層を形成した後、熱処理を施すことで、金属層を構成する金属とシリコン層を構成するシリコンとを反応させて金属シリサイド層から成る配線層を形成し、その後、絶縁層上の金属層を除去する工程から成る構成とすることができる。
本発明の第２の態様に係る半導体装置、あるいは、上記の好ましい構成を含む本発明の第２の態様に係る半導体装置の製造方法により製造される半導体装置（以下、これらを総称して、単に、『本発明の第２の態様に係る半導体装置等』と呼ぶ場合がある）にあっては、Ｎチャネル型絶縁ゲート電界効果トランジスタのゲート電極の頂面を覆うように形成された配線層と、Ｐチャネル型絶縁ゲート電界効果トランジスタのゲート電極の頂面を覆うように形成された配線層とは、共通である構成とすることができる。即ち、Ｎチャネル型絶縁ゲート電界効果トランジスタのゲート電極の頂面を覆うように形成された配線層の延在部が、Ｐチャネル型絶縁ゲート電界効果トランジスタのゲート電極の頂面を覆うように形成された配線層に相当する構造とすることができる。
上記の各種好ましい構成を含む本発明の第２の態様に係る半導体装置等にあっては、Ｎチャネル型絶縁ゲート電界効果トランジスタのゲート電極と、Ｐチャネル型絶縁ゲート電界効果トランジスタのゲート電極との間には、絶縁層が存在する構成とすることができるが、即ち、Ｎチャネル型絶縁ゲート電界効果トランジスタのゲート電極と、Ｐチャネル型絶縁ゲート電界効果トランジスタのゲート電極とは分離されている構造とすることができるが、これに限定するものではなく、Ｎチャネル型絶縁ゲート電界効果トランジスタのゲート電極の延長に、Ｐチャネル型絶縁ゲート電界効果トランジスタのゲート電極が存在する構成とすることもできる。
更には、以上に説明した好ましい構成を含む本発明の第２の態様に係る半導体装置等にあっては、配線層は１層の導電材料層から構成されている構成とすることもできるし、あるいは又、配線層は下層導電材料層及び上層導電材料層の積層構造を有し、下層導電材料層はシリコン層から成り、上層導電材料層はシリサイド層から成る構成とすることもできる。
本発明の第２の態様に係る半導体装置あるいはその製造方法にあっては、配線層が、Ｎチャネル型絶縁ゲート電界効果トランジスタ及びＰチャネル型絶縁ゲート電界効果トランジスタの各ゲート電極の頂面を覆うように形成されているが、より具体的には、配線層は、これらのゲート電極の頂面上に形成され、更には、これらのゲート電極の近傍に位置する絶縁層の部分の頂面にまで延在して形成されている。
上記の好ましい形態を含む本発明の第１の態様に係る半導体装置等において、ゲート電極を構成する材料として、ハフニウム（Ｈｆ）、タンタル（Ｔａ）、チタン（Ｔｉ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、ルテニウム（Ｒｕ）、ニッケル（Ｎｉ）、白金（Ｐｔ）等の金属（これらの金属から成る合金をも含む）；これらの金属の窒化物等の化合物；金属シリサイド等の金属と半導体材料との化合物等を挙げることができる。上述したように、少なくともシェル部を構成する、仕事関数の制御のための（即ち、仕事関数の制御という機能を有する）材料として、チャネル形成領域との関係において良好な仕事関数の値を有する材料（例えば、金属や合金、金属窒化物等の金属化合物から成る導電材料）を適宜選択すればよい。例えば、チャネル形成領域がＮ型である場合には、ハフニウム（Ｈｆ）、タンタル（Ｔａ）等を、チャネル形成領域がＰ型である場合には、モリブデン（Ｍｏ）、ルテニウム（Ｒｕ）、ニッケル（Ｎｉ）、白金（Ｐｔ）等を選択することができるが、これに限定するものではない。ゲート電極は、例えば、各種のＰＶＤ法；ＡＬＤ（Atomic Layer Deposition）法や有機金属化学的気相成長法（ＭＯＣＶＤ法）を含む各種のＣＶＤ法；電解めっき法、無電解めっき法を単独で行うか、あるいは、適宜組み合わせて行うことにより、ゲート電極形成用開口部を導電材料で埋め込み、次いで、化学的・機械的研磨法（ＣＭＰ法）等により平坦化処理を行う周知のダマシン・プロセスにより形成することができる。
本発明の第１の態様に係る半導体装置等において、保護層を構成する材料として、導電性を有する材料を広く用いることができ、例えば、タングステン（Ｗ）、タンタル（Ｔａ）、白金（Ｐｔ）、チタン（Ｔｉ）等の金属（これらの金属から成る合金をも含む）；これらの金属の窒化物等の化合物；金属シリサイド等の金属と半導体材料との化合物等を挙げることができる。保護層を構成する材料は、層間絶縁層のエッチングプロセスにおいて、層間絶縁層を構成する材料とのエッチングの選択比が充分大きいものを選択することが好ましい。保護層は、単層構造であってもよいし、積層構造であってもよい。例えば、保護層は、異なる複数の材料が積層されて形成されていてもよい。また、保護層は、ゲート電極を構成する材料と同一の材料により形成されていてもよいし、ゲート電極を構成する材料とは異なる材料により形成されていてもよい。
上記の好ましい形態を含む本発明の第２の態様に係る半導体装置等において、Ｎチャネル型絶縁ゲート電界効果トランジスタにあっては、ゲート電極を構成し、仕事関数の制御のための（即ち、仕事関数の制御という機能を有する）材料として、ハフニウム（Ｈｆ）、ハフニウムシリサイド（ＨｆＳｉX）、タンタル（Ｔａ）、ＴａＣといった金属や合金、金属窒化物等の金属化合物から成る導電材料を挙げることができる。また、Ｐチャネル型絶縁ゲート電界効果トランジスタにあっては、ゲート電極を構成し、仕事関数の制御のための（即ち、仕事関数の制御という機能を有する）材料として、モリブデン（Ｍｏ）、ルテニウム（Ｒｕ）、ニッケル（Ｎｉ）、白金（Ｐｔ）、ＴｉＮ、タングステン（Ｗ）といった金属や合金、金属窒化物等の金属化合物から成る導電材料を挙げることができる。ゲート電極は、仕事関数の制御という機能をも有する。また、場合によっては、本発明の第１の態様に係る半導体装置等における保護層としての機能をも有する。ゲート電極は、例えば、各種のＰＶＤ法；ＡＬＤ法やＭＯＣＶＤ法を含む各種のＣＶＤ法；電解めっき法、無電解めっき法を単独で行うか、あるいは、適宜組み合わせて行うことにより、ゲート電極形成用開口部を導電材料で埋め込み、次いで、化学的・機械的研磨法（ＣＭＰ法）やドライエッチング法、エッチバック法等により平坦化処理を行う周知のダマシン・プロセスにより形成することができる。
また、本発明の第２の態様に係る半導体装置等において、配線層を１層の導電材料層から構成する場合、係る導電材料層は、例えば、タングステン（Ｗ）、ＴｉＮ、アルミニウム（Ａｌ）、銅（Ｃｕ）から構成すればよい。尚、配線層を例えばタングステン（Ｗ）から構成する場合、その下に、Ｔｉ層やＴｉＮ層から成る密着層を形成してもよい。一方、配線層を下層導電材料層及び上層導電材料層の積層構造から構成する場合、下層導電材料層をシリコン層（例えば、多結晶シリコン層やアモルファスシリコン層）から構成し、上層導電材料層を、ニッケルシリサイド層、ニッケル・白金シリサイド層、コバルトシリサイド層、チタンシリサイド層から構成とすることができ、この場合、金属層は、ニッケル、ニッケル・白金、コバルト、チタンから成る。
本発明の第１の態様に係る半導体装置あるいはその製造方法、本発明の第２の態様に係る半導体装置あるいはその製造方法（以下、これらを総称して、単に、本発明と呼ぶ場合がある）にあっては、第１の絶縁層あるいは絶縁層にゲート電極形成用開口部を形成した後に、ゲート絶縁膜を形成する構成とすることができる。あるいは又、ゲート絶縁膜形成後に第１の絶縁層あるいは絶縁層を形成し、次いで、ゲート電極形成用開口部を形成する構成とすることもできるが、この場合には、底部にゲート絶縁膜を残してゲート電極形成用開口部を形成する必要がある。ゲート絶縁膜を構成する材料として、従来から一般的に用いられているＳｉＯ2系材料、ＳｉＯＦ系材料あるいはＳｉＮ系材料の他、比誘電率ｋ（＝ε／ε0）が概ね４．０以上の所謂高比誘電率材料を挙げることができる。高比誘電率材料としては、ＨｆＯ2、ＺｒＯ2、Ａｌ2Ｏ3、Ｙ2Ｏ3、Ｌａ2Ｏを例示することができる。ゲート絶縁膜は、１種類の材料から形成されていてもよいし、複数種類の材料から形成されていてもよい。また、ゲート絶縁膜は、単一膜（複数の材料から成る複合膜を含む）であってもよいし、積層膜であってもよい。Ｎチャネル型絶縁ゲート電界効果トランジスタとＰチャネル型絶縁ゲート電界効果トランジスタのゲート絶縁膜は、同一材料から成る構成とすることもできるし、それぞれ異なる材料から成る構成とすることもできる。ゲート絶縁膜は広く周知の方法により形成することができる。特に、上述した高比誘電率材料から成るゲート絶縁膜を形成する方法として、ＡＬＤ法、ＭＯＣＶＤ法等を例示することができる。
本発明の第２の態様に係る半導体装置あるいはその製造方法にあっても、配線層を形成した後、全面に第２の絶縁層を形成することが望ましい。本発明の第２の態様に係る半導体装置あるいはその製造方法における絶縁層を、第１の絶縁層と呼ぶ場合があるし、絶縁層（第１の絶縁層）と第２の絶縁層の積層構造を、層間絶縁層と呼ぶ場合がある。
本発明において、第１の絶縁層、第２の絶縁層、絶縁層、あるいは、上層絶縁層を構成する材料として、ＳｉＯ2、ＳｉＮ、ＳｉＯＮ、ＳｉＯＦ、ＳｉＣ、誘電率ｋ（＝ε／ε0）が例えば３．５以下の有機ＳＯＧ、ポリイミド系樹脂、フッ素系樹脂といった低誘電率絶縁材料（例えば、フルオロカーボン、アモルファス・テトラフルオロエチレン、ポリアリールエーテル、フッ化アリールエーテル、フッ化ポリイミド、パリレン、ベンゾシクロブテン、アモルファス・カーボン、シクロパーフルオロカーボンポリマー、フッ化フラーレン）を挙げることができ、あるいは又、第１の絶縁層、第２の絶縁層、絶縁層、あるいは、上層絶縁層をこれらの材料の積層体から構成することもできる。また、層間絶縁層に設けられるコンタクトプラグを構成する材料として、不純物がドーピングされた多結晶シリコンやタングステン（Ｗ）等の高融点金属材料を挙げることができる。また、銅（Ｃｕ）を用いることもできる。コンタクトプラグは、層間絶縁層にコンタクトプラグ形成用開口部をＲＩＥ法等により形成した後、周知の方法によりコンタクトプラグ形成用開口部内を上述した材料で埋め込むことにより形成することができる。例えば、ブランケットＣＶＤ法によりコンタクトプラグ形成用開口部内にタングステンを埋め込み、次いで、層間絶縁層上の余剰のタングステン層を除去することによりコンタクトプラグを形成することができる。尚、密着層としてのＴｉ層及びＴｉＮ層をコンタクトプラグ形成用開口部内に形成した後、ブランケットＣＶＤ法によりコンタクトプラグ形成用開口部内にタングステンを埋め込む形態であってもよい。
本発明で用いられるソース／ドレイン領域やチャネル形成領域等を備えた基体として、半導体基板の他、表面に半導体層が形成された支持体（例えば、ガラス基板、石英基板、表面に絶縁層が形成されたシリコン基板、プラスチック基板、プラスチックフィルム等）を例示することができる。絶縁ゲート電界効果トランジスタは、例えば、半導体基板や半導体層のウェル領域等に形成される。絶縁ゲート電界効果トランジスタと絶縁ゲート電界効果トランジスタとの間には、例えばトレンチ構造の所謂素子分離領域が形成されていてもよい。素子分離領域は、ＬＯＣＯＳ構造を有していてもよいし、トレンチ構造とＬＯＣＯＳ構造の組合せとしてもよい。更には、ＳＩＭＯＸ法や基板貼合せ法によって得られたＳＯＩ構造を有する基体を用いてもよい。この場合には、素子分離領域の形成は不要である。
本発明の第１の態様に係る半導体装置あるいはその製造方法にあっては、コンタクトプラグ形成用開口部を一連のエッチングプロセスにより層間絶縁層に形成する際、ゲート電極用コンタクトプラグを形成すべきコンタクトプラグ形成用開口部の底部には、ゲート電極の頂面上に形成された保護層が露出する。従って、ＮＭＩＳＦＥＴゲート電極の頂面とＰＭＩＳＦＥＴゲート電極の頂面とが異なる導電材料から構成されている場合、ＮＭＩＳＦＥＴゲート電極の頂面が異なる複数の導電材料から構成されている場合、あるいは、ＰＭＩＳＦＥＴゲート電極の頂面が異なる複数の導電材料から構成されている場合のいずれにおいても、これらの導電材料におけるエッチングに対する選択比の相違等は問題とならない。それ故、本発明の第１の態様に係る半導体装置あるいはその製造方法によれば、ゲート電極を構成する導電材料の選択の自由度が増すことにより半導体装置の特性の向上を図ることができ、且つ、製造プロセスの最適化をも図ることができる。
本発明の第２の態様に係る半導体装置あるいはその製造方法にあっては、Ｎチャネル型絶縁ゲート電界効果トランジスタ及びＰチャネル型絶縁ゲート電界効果トランジスタの各ゲート電極の頂面を覆うように配線層が形成されている。従って、各ゲート電極を好適な仕事関数の値を有する導電材料から構成することができ、しかも、配線層が設けられているので、ゲート長が短くなっても、全体としては、電気抵抗の増加が生じ難い。更には、配線層の上方にコンタクトプラグを設ける場合、コンタクトプラグ形成用開口部を一連のエッチングプロセスにより層間絶縁層に形成する際に、ゲート電極用コンタクトプラグを形成すべきコンタクトプラグ形成用開口部の底部には配線層が露出する。従って、ＮＭＩＳＦＥＴゲート電極の頂面とＰＭＩＳＦＥＴゲート電極の頂面とが異なる導電材料から構成されているが、これらの導電材料におけるエッチングに対する選択比の相違等は問題とならない。それ故、本発明の第２の態様に係る半導体装置あるいはその製造方法によれば、ゲート電極を構成する導電材料の選択の自由度が増すことにより半導体装置の特性の向上を図ることができ、且つ、製造プロセスの最適化をも図ることができる。
以下、図面を参照して、実施例に基づき本発明を説明する。
実施例１は、本発明の第１の態様に係る半導体装置、及び、その製造方法に関する。実施例１の半導体装置を構成する絶縁ゲート電界効果トランジスタはＭＯＳＦＥＴである。そして、実施例１の半導体装置は、ＮＭＯＳとＰＭＯＳとを含む半導体装置である。後述する他の実施例においても同様である。
図１の（Ａ）に、実施例１の半導体装置を構成するＮＭＯＳ１００ＡとＰＭＯＳ１００Ｂの射影像を模式的に示す。図１の（Ａ）において、破線は各種のコンタクトプラグを、一点鎖線はゲート電極を、二点鎖線はソース／ドレイン領域及びチャネル形成領域を示す。また、図１の（Ｂ）に、図１の（Ａ）における矢印Ａで示される三点鎖線に沿った一部断面図を示す。
実施例１の半導体装置は、Ｎチャネル型絶縁ゲート電界効果トランジスタであるＮＭＯＳ１００Ａ及びＰチャネル型絶縁ゲート電界効果トランジスタであるＰＭＯＳ１００Ｂを含む半導体装置である。そして、この半導体装置は、第１の絶縁層２８Ａ、及び、第１の絶縁層２８Ａ上に形成された第２の絶縁層２８Ｂを備えている。尚、第１の絶縁層２８Ａと第２の絶縁層２８Ｂの積層構造を、層間絶縁層２８と呼ぶ。また、この半導体装置は、更に、第２の絶縁層２８Ｂを貫通し、ＮＭＯＳ１００Ａ及びＰＭＯＳ１００Ｂの各ゲート電極３２Ａ，３２Ｂに接続されたゲート電極用コンタクトプラグ４４Ａ，４４Ｂ、並びに、第１の絶縁層２８Ａと第２の絶縁層２８Ｂとを貫通し、各ソース／ドレイン領域２４に接続されたソース／ドレイン領域用コンタクトプラグ４５Ａ，４５Ｂを更に備えている。そして、ＮＭＯＳ１００Ａ及びＰＭＯＳ１００Ｂの各ゲート電極３２Ａ，３２Ｂは、第１の絶縁層２８Ａに設けられたゲート電極形成用開口部２９Ａ，２９Ｂ（図３の（Ａ）〜（Ｃ参照）に埋め込まれている。
ＮＭＯＳ１００Ａのゲート電極３２Ａにおける底面部、側面部（以下、底面部と側面部とを纏めて、『シェル部』と呼ぶ場合がある）、及び、シェル部によって囲まれた中央部（ゲート電極の残部であり、以下、シェル部に対応しての『コア部』と呼ぶ場合がある）の内、少なくともシェル部は、仕事関数の制御のための第１の導電材料から構成されている。より具体的には、ゲート電極３２Ａは、ゲート電極形成用開口部２９Ａ（図３の（Ａ）参照）内に積層された、第１の導電材料（例えば、ＨｆＳｉX）から成る第１の導電材料層３３Ａ、及び、その上に積層された第３の導電材料層３４Ａから成る。第１の導電材料層３３Ａは、ゲート電極３２Ａのシェル部を構成し、第３の導電材料層３４Ａは、ゲート電極３２Ａのコア部を構成する。第３の導電材料層３４Ａ及び後述する第３の導電材料層３４Ｂは、例えば、タングステン（Ｗ）から成る。ゲート電極３２Ａとチャネル形成領域２７Ａとの間には、ゲート絶縁膜３１Ａが形成されている。ゲート絶縁膜３１Ａ、及び、後述するゲート絶縁膜３１Ｂは、例えば、ＨｆＯ2から成る。
ＰＭＯＳ１００Ｂのゲート電極３２Ｂにおけるシェル部、及び、シェル部によって囲まれたコア部の内、少なくともシェル部は、第１の導電材料とは異なる第２の導電材料から構成されている。ここで、第２の導電材料及び上述した第１の導電材料は、仕事関数の制御のために設けられている。より具体的には、ゲート電極３２Ｂは、ゲート電極形成用開口部２９Ｂ（図３の（Ａ）参照）内に積層された、第１の導電材料とは異なる第２の導電材料（例えば、ルテニウム，Ｒｕ）から成る第２の導電材料層３３Ｂ、及び、その上に積層された第３の導電材料層３４Ｂから成る。第２の導電材料層３３Ｂは、ゲート電極３２Ｂのシェル部を構成し、第３の導電材料層３４Ｂは、ゲート電極３２Ｂのコア部を構成する。ゲート電極３２Ｂとチャネル形成領域２７Ｂの間には、ゲート絶縁膜３１Ｂが形成されている。
ＮＭＯＳ１００Ａ及びＰＭＯＳ１００Ｂの各ゲート電極３２Ａ，３２Ｂの頂面上には、導電性を有する保護層３５Ａ，３５Ｂが形成されている。保護層３５Ａ，３５Ｂは、例えば、タングステン（Ｗ）を用いた選択ＣＶＤ法に基づき形成されている。そして、ＮＭＯＳ１００Ａのゲート電極用コンタクトプラグ４４Ａは、保護層３５Ａを介して、ＮＭＯＳ１００Ａのゲート電極３２Ａの頂面に接続されており、ＰＭＯＳ１００Ｂのゲート電極用コンタクトプラグ４４Ｂは、保護層３５Ｂを介して、ＰＭＯＳ１００Ｂのゲート電極３２Ｂの頂面に接続されている。
以下、図２の（Ａ）〜（Ｃ）、図３の（Ａ）〜（Ｃ）、図４の（Ａ）〜（Ｃ）、図５の（Ａ）及び（Ｂ）、及び、図６の（Ａ）及び（Ｂ）を参照して、実施例１の半導体装置の製造方法を説明する。これらの図は、図１の（Ａ）における矢印Ａで示される三点鎖線に沿った一部断面図と同等の一部断面図若しくは一部端面図である。これらの図においては、図面の簡素化のため、基体を構成する半導体基板１０のハッチングを省略した。後述する他の実施例に関する図面においても同様である。
［工程−１００］
先ず、ＮＭＯＳ１００Ａ及びＰＭＯＳ１００Ｂのチャネル形成領域２７Ａ，２７Ｂ及びソース／ドレイン領域２４、第１の絶縁層２８Ａ、この第１の絶縁層２８Ａに設けられたＮＭＯＳ１００Ａ及びＰＭＯＳ１００Ｂのゲート電極形成用開口部２９Ａ，２９Ｂ、並びに、少なくともゲート電極形成用開口部２９Ａ，２９Ｂの底部に設けられたゲート絶縁膜３１Ａ，３１Ｂを備えた、シリコン（Ｓｉ）から成る半導体基板１０（基体）を準備する。以下、具体的な手順について説明する。
即ち、先ず、半導体基板１０に、例えばトレンチ構造を有する素子分離領域１１を公知の方法に基づき形成する。そして、素子分離領域１１と素子分離領域１１の間に所定の導電型のウェル領域等を形成し、次いで、半導体基板１０の表面を例えばパイロジェニック法により酸化し、絶縁膜２１を形成する。その後、例えば多結晶シリコン層２２をＣＶＤ法にて全面に形成した後、ＳｉＮ層を全面に形成する。次いで、ＳｉＮ層、多結晶シリコン層２２及び絶縁膜２１をパターニングして、所定の部分を残して除去する。これにより、多結晶シリコン層２２から成るダミーゲート電極２２Ａ，２２Ｂと、絶縁膜２１から成るダミーゲート絶縁膜２１Ａ，２１Ｂを形成することができる。尚、ダミーゲート電極２２Ａ，２２Ｂ上には、ＳｉＮ層から成るマスク層２３Ａ，２３Ｂが形成されている。次いで、ダミーゲート電極２２Ａ，２２Ｂをマスクとして（より具体的には、マスク層２３Ａ，２３Ｂ、ダミーゲート電極２２Ａ，２２Ｂ、ダミーゲート絶縁膜２１Ａ，２１Ｂをマスクとして）、半導体基板１０のソース／ドレイン領域２４に対応する領域に浅いイオン注入を行う。これにより、図２の（Ａ）に示す構造を得ることができる。
その後、全面にＣＶＤ法にてＳｉＮ膜を形成し、このＳｉＮ膜をエッチバックすることによって、マスク層２３Ａ，２３Ｂ及びダミーゲート電極２２Ａ，２２Ｂの側部に、ゲートサイドウォール２５を形成する。次いで、ダミーゲート電極２２Ａ，２２Ｂ、及び、ゲートサイドウォール２５をマスクとして、半導体基板１０に深いイオン注入を施した後、活性化アニール処理を行い、次いで、周知の方法により自己整合的に例えばコバルトシリサイドから成る低抵抗層２６を形成する。以上の工程により、エクステンション領域と低抵抗層２６を備えたソース／ドレイン領域２４を形成することができる（図２の（Ｂ）参照）。ソース／ドレイン領域２４のエクステンション領域で挟まれた領域が、チャネル形成領域２７Ａ，２７Ｂとなる。尚、ダミーゲート電極２２Ａ，２２Ｂは多結晶シリコンから形成されているが、その上にマスク層２３Ａ，２３Ｂが形成されているので、ダミーゲート電極２２Ａ，２２Ｂがシリサイド化されることはない。
［工程−１１０］
次いで、例えばＣＶＤ法に基づき、全面にＳｉＯ2から成る第１の絶縁層２８Ａを形成し、その後、ダミーゲート電極２２Ａ，２２Ｂの頂面が露出するように、例えば周知のＣＭＰ法により第１の絶縁層２８Ａを平滑化する（図２の（Ｃ）参照）。尚、第１の絶縁層２８Ａを、ＳｉＮから成るストレスライナー層と、その上に形成されたＳｉＯ2から成る絶縁膜の２層構成とすることもできる。
その後、例えばフッ素等のラジカルを使用するエッチング技術により、選択的にダミーゲート電極２２Ａ，２２Ｂを除去する。その後、例えば希フッ酸等のウエットエッチング技術により、選択的にダミーゲート絶縁膜２１Ａ，２１Ｂを除去する。これにより、ＮＭＯＳ１００Ａ及びＰＭＯＳ１００Ｂのゲート電極形成用開口部２９Ａ，２９Ｂが形成される（図３の（Ａ）参照）。
次いで、ゲート電極形成用開口部２９Ａ，２９Ｂの底部及び側部を含む全面に、例えばＡＬＤ法によりＨｆＯ2から成る絶縁膜３１を形成する（図３の（Ｂ）参照）。尚、ゲート電極形成用開口部２９Ａ、２９Ｂ内に形成された絶縁膜３１の部分が、ゲート絶縁膜を構成する。便宜上、ゲート電極形成用開口部２９Ａ、２９Ｂ内に形成された絶縁膜３１の部分を参照番号３１Ａ，３１Ｂで示した。
以上の［工程−１００］〜［工程−１１０］により、ＮＭＯＳ１００Ａ及びＰＭＯＳ１００Ｂのチャネル形成領域２７Ａ，２７Ｂ及びソース／ドレイン領域２４、第１の絶縁層２８Ａ、第１の絶縁層２８Ａに設けられたＮＭＯＳ１００Ａ及びＰＭＯＳ１００Ｂのゲート電極形成用開口部２９Ａ，２９Ｂ、並びに、少なくともゲート電極形成用開口部２９Ａ，２９Ｂの底部（実施例１にあっては、ゲート電極形成用開口部２９Ａ，２９Ｂの底部及び側部）に設けられたゲート絶縁膜３１Ａ，３１Ｂを備えた、シリコン（Ｓｉ）から成る半導体基板１０（基体）を得ることができる。
［工程−１２０］
次いで、ゲート電極形成用開口部２９Ａ内において、底面領域、側面領域（底面領域及び側面領域を纏めて『シェル領域』と呼ぶ場合がある）、及び、シェル領域によって囲まれた中央領域（ゲート電極形成用開口部の残部であり、係る中央領域を、『コア領域』と呼ぶ場合がある）の内、少なくともシェル領域に第１の導電材料から構成された第１の導電材料層を形成し、以て、少なくともシェル部が第１の導電材料から構成されたゲート電極３２Ａを形成する。また、ゲート電極形成用開口部２９Ｂ内において、シェル領域、及び、シェル領域によって囲まれたコア領域の内、少なくともシェル領域に第１の導電材料とは異なる第２の導電材料から構成された第２の導電材料層を形成し、以て、少なくともシェル部が第２の導電材料から構成されたゲート電極３２Ｂを形成する。以下、具体的な工程について説明する。
即ち、先ず、ＮＭＯＳ１００Ａの形成領域を覆うように第１の導電材料（例えば、ＨｆＳｉX）から成る第１の導電材料層３３Ａを形成する。具体的には、全面に、例えばＰＶＤ法により第１の導電材料層３３Ａを形成する。尚、実施例１では、第１の導電材料層３３Ａがゲート電極形成用開口部２９Ａのシェル領域を覆い、且つ、ゲート電極形成用開口部２９Ａにおけるコア領域が残るように形成する。
次いで、第１の導電材料層３３Ａ上に、ＰＭＯＳ１００Ｂを形成すべき領域が開口したマスク（図示せず）を、周知の材料及び方法に基づき形成する。その後、周知のエッチング法により、ＰＭＯＳ１００Ｂを形成すべき領域の第１の導電材料層３３Ａを除去する。次いで、係るマスクを除去した後、全面に、例えばＰＶＤ法により、第１の導電材料とは異なる第２の導電材料、例えば、ルテニウム（Ｒｕ）から成る第２の導電材料層３３Ｂを形成する。実施例１では、第２の導電材料層３３Ｂがゲート電極形成用開口部２９Ｂのシェル領域を覆い、且つ、ゲート電極形成用開口部２９Ｂにおけるコア領域が残るように形成する。その後、ＰＭＯＳ１００Ｂを形成すべき領域を覆うマスク（図示せず）を形成し、周知のエッチング法により、ＮＭＯＳ１００Ａを形成すべき領域の第１の導電材料層３３Ａを残した状態でその上の第２の導電材料層３３Ｂを除去する。次いで、係るマスクを除去する。以上の工程により、図３の（Ｃ）に示す構造を得ることができる。
［工程−１３０］
次いで、全面に、例えばＣＶＤ法によりタングステン（Ｗ）から成る第３の導電材料層３４を形成する。具体的には、第３の導電材料層３４によって、ゲート電極形成用開口部２９Ａ，２９Ｂにおけるコア領域を埋め込む（図４の（Ａ）参照）。尚、ゲート電極形成用開口部２９Ａ、２９Ｂにおけるコア領域に形成された第３の導電材料層３４の部分を、参照番号３４Ａ，３４Ｂで示した。その後、例えば周知のＣＭＰ法により、第１の絶縁層２８Ａが露出するように、全面の平滑化を行う（図４の（Ｂ）参照）。
以上の［工程−１２０］〜［工程−１３０］により、ゲート電極形成用開口部２９Ａ，２９Ｂに埋め込まれたゲート電極３２Ａ，３２Ｂを得ることができる。
実施例１にあっては、ＮＭＯＳ１００Ａのゲート電極３２Ａにおいて、シェル部によって囲まれたコア部は、第１の導電材料とは異なる導電材料から構成されている。また、ＰＭＯＳ１００Ｂのゲート電極３２Ｂにおいて、シェル部によって囲まれたコア部は、第２の導電材料とは異なる導電材料から構成されている。
具体的には、上述したように、ゲート電極３２Ａは、仕事関数の制御のための第１の導電材料（ＨｆＳｉX）から成る第１の導電材料層３３Ａ、及び、その上に積層されたタングステン（Ｗ）から成る第３の導電材料層３４Ａから構成されている。第１の導電材料層３３Ａは、ゲート電極３２Ａのシェル部を構成し、第３の導電材料層３４Ａは、ゲート電極３２Ａのコア部を構成する。また、ゲート電極３２Ｂは、第１の導電材料とは異なる仕事関数の制御のための第２の導電材料（ルテニウム，Ｒｕ）から成る第２の導電材料層３３Ｂ、及び、その上に積層されたタングステン（Ｗ）から成る第３の導電材料層３４Ｂから構成されている。第２の導電材料層３３Ｂは、ゲート電極３２Ｂのシェル部を構成し、第３の導電材料層３４Ｂは、ゲート電極３２Ｂのコア部を構成する。
［工程−１４０］
次いで、ＮＭＯＳ１００Ａ及びＰＭＯＳ１００Ｂの各ゲート電極３２Ａ，３２Ｂの頂面上に、導電性を有する保護層を形成する。実施例１においては、例えばタングステン（Ｗ）を用いた周知の選択ＣＶＤ法により、ゲート電極３２Ａ，３２Ｂの頂面上に、タングステン（Ｗ）から成る保護層３５Ａ，３５Ｂを形成する（図４の（Ｃ）参照）。尚、無電解めっき法により保護層３５Ａ，３５Ｂを形成する形態であってもよい。
［工程−１５０］
その後、例えばＣＶＤ法に基づき、全面をＳｉＯ2から成る第２の絶縁層２８Ｂを形成することにより、第２の絶縁層２８Ｂと第１の絶縁層２８Ａとから構成された層間絶縁層２８を得ることができる（図５の（Ａ）参照）。
［工程−１６０］
次いで、第２の絶縁層２８Ｂを貫通してＮＭＯＳ１００Ａのゲート電極３２Ａの頂面に保護層３５Ａを介して接続されたゲート電極用コンタクトプラグ４４Ａ、第２の絶縁層２８Ｂを貫通してＰＭＯＳ１００Ｂのゲート電極３２Ｂの頂面に保護層３５Ｂを介して接続されたゲート電極用コンタクトプラグ４４Ｂ、第１の絶縁層２８Ａ及び第２の絶縁層２８Ｂを貫通してＮＭＯＳ１００Ａのソース／ドレイン領域２４に接続されたソース／ドレイン領域用コンタクトプラグ４５Ａ、並びに、第１の絶縁層２８Ａ及び第２の絶縁層２８Ｂを貫通してＰＭＯＳ１００Ｂのソース／ドレイン領域２４に接続されたソース／ドレイン領域用コンタクトプラグ４５Ｂを形成する。以下、具体的な工程について説明する。
即ち、先ず、層間絶縁層２８の上に、所定の位置に開口が設けられたレジスト層（図示せず）をマスクとして形成する。次いで、係るレジスト層を用いたドライエッチング法等の周知のエッチング技術により、層間絶縁層２８にコンタクトプラグ形成用開口部４１，４２を形成する。コンタクトプラグ形成用開口部４１は各ゲート電極３２Ａ，３２Ｂに対応して形成され、コンタクトプラグ形成用開口部４２は各ソース／ドレイン領域２４に対応して形成される（図５の（Ｂ）参照）。図に示すように、コンタクトプラグ形成用開口部４１の底部には、保護層３５Ａ，３５Ｂが露出する。そのため、層間絶縁層２８にコンタクトプラグ形成用開口部を設けるエッチングプロセスにおいては、ゲート電極３２Ａ，３２Ｂを構成する導電材料のエッチング選択比が影響を与えることがない。
［工程−１７０］
その後、例えばＴｉＮ層から成る所謂バリアメタル層（図示せず）を形成した後、タングステン（Ｗ）をブランケットＣＶＤ法に基づき堆積させ、コンタクトプラグ形成用開口部４１，４２を第４の導電材料層４３で埋め込む（図６の（Ａ）参照）。後述するように、コンタクトプラグ形成用開口部４１内の第４の導電材料層４３によってゲート電極用コンタクトプラグ４４Ａ，４４Ｂが、コンタクトプラグ形成用開口部４２内の第４の導電材料層４３によってソース／ドレイン領域用コンタクトプラグ４５Ａ，４５Ｂが形成される。
次いで、例えば周知のＣＭＰ法により、層間絶縁層２８（より具体的には、第２の絶縁層２８Ｂ）が露出するように、全面の平滑化を行う（図６の（Ｂ）参照）。
以上の［工程−１６０］〜［工程−１７０］により、ゲート電極用コンタクトプラグ４４Ａ，４４Ｂ、ソース／ドレイン領域用コンタクトプラグ４５Ａ，４５Ｂを得ることができる。
［工程−１８０］
その後、必要に応じて層間絶縁層２８の上に配線等（図示せず）を形成して、実施例１の半導体装置を得ることができる。
実施例１の半導体装置にあっては、コンタクトプラグ形成用開口部４１の底部には、保護層３５Ａ，３５Ｂが露出する。そのため、ゲート電極３２Ａ，３２Ｂのいずれもエッチングされることがない。また、ゲート電極３２Ａ，３２Ｂは２層の導電材料層が積層して形成されている。即ち、ゲート電極３２Ａのシェル部は、第１の導電材料から成る第１の導電材料層３３Ａから構成されており、ゲート電極３２Ｂのシェル部は、第１の導電材料とは異なる第２の導電材料から成る第２の導電材料層３３Ｂから構成されている。従って、ゲート電極３２Ａ，３２Ｂにおける仕事関数の値をチャネル形成領域２７Ａ，２７Ｂに対して好適なものとすることができる。更には、ゲート電極３２Ａ，３２Ｂのコア部は、抵抗率の低い導電材料から構成されているので、ゲート電極３２Ａ，３２Ｂの電気抵抗をより低くすることができる。
実施例２は、実施例１の変形である。実施例２の半導体装置を構成するＮＭＯＳ２００ＡとＰＭＯＳ２００Ｂの射影像は、図１の（Ａ）と同様である。図７は、実施例２の半導体装置の、図１の（Ａ）における矢印Ａで示される三点鎖線に沿った一部断面図と同等の一部断面図である。尚、ＮＭＯＳ２００ＡとＰＭＯＳ２００Ｂの構成要素は基本的に実施例１と同様であるので、各構成要素には実施例１と同一の参照番号を付した。後述する他の実施例においても同様である。
実施例２にあっては、ＮＭＯＳ２００Ａのゲート電極３２Ａが導電材料層３３Ａ，３３Ｂ，３４Ａの積層構造から構成されている点が、実施例１と相違する。以下、図８の（Ａ）〜（Ｃ）を参照して、実施例２の半導体装置の製造方法を説明する。
［工程−２００］
先ず、実施例１の［工程−１００］〜［工程−１１０］と同様の工程に基づき、ＮＭＯＳ２００Ａ及びＰＭＯＳ２００Ｂのチャネル形成領域２７Ａ，２７Ｂ及びソース／ドレイン領域２４、第１の絶縁層２８Ａ、第１の絶縁層２８Ａに設けられたＮＭＯＳ２００Ａ及びＰＭＯＳ２００Ｂのゲート電極形成用開口部２９Ａ，２９Ｂ、並びに、少なくともゲート電極形成用開口部２９Ａ，２９Ｂの底部に設けられたゲート絶縁膜３１Ａ，３１Ｂを備えた、シリコン（Ｓｉ）から成る半導体基板１０（基体）を得る。
［工程−２１０］
次いで、基本的には実施例１の［工程−１２０］〜［工程−１３０］と同様の工程に基づき、ゲート電極形成用開口部２９Ａ内に、ゲート電極３２Ａを形成する。また、ゲート電極形成用開口部２９Ｂ内に、ゲート電極３２Ｂを形成する。以下、具体的な工程について説明する。
即ち、先ず、実施例１の［工程−１２０］で説明したと同様に、ＮＭＯＳ２００Ａの形成領域を覆うように（具体的には、全面に）、第１の導電材料（例えば、ＨｆＳｉX）から成る第１の導電材料層３３Ａを形成する。
次いで、実施例１の［工程−１２０］で説明したと同様に、第１の導電材料層３３Ａ上に、ＰＭＯＳ２００Ｂを形成すべき領域が開口したマスク（図示せず）を、周知の材料及び方法に基づき形成する。その後、周知のエッチング法により、ＰＭＯＳ２００Ｂを形成すべき領域の第１の導電材料層３３Ａを除去する。次いで、係るマスクを除去した後、全面に、例えばＰＶＤ法により、第１の導電材料とは異なる第２の導電材料、例えば、ルテニウム（Ｒｕ）から成る第２の導電材料層３３Ｂを形成する。実施例１においては、次いで、ＮＭＯＳ１００Ａを形成すべき領域の第１の導電材料層３３Ａを残すようにして、その上の第２の導電材料層３３Ｂを除去した。一方、実施例２においては、この工程を省略した。これにより図８の（Ａ）に示す構造が得られる。
［工程−２２０］
その後、実施例１の［工程−１３０］で説明したと同様に、全面に第３の導電材料層３４を形成し（図８の（Ｂ）参照）、その後、例えば周知のＣＭＰ法により、第１の絶縁層２８Ａが露出するように、全面の平滑化を行う（図８の（Ｃ）参照）。
以上の［工程−２１０］〜［工程−２２０］により、ゲート電極形成用開口部２９Ａ，２９Ｂに埋め込まれたゲート電極３２Ａ，３２Ｂを得ることができる（図８の（Ｂ）及び（Ｃ）参照）。
［工程−２３０］
次いで、実施例１の［工程−１４０］〜［工程−１８０］と同様の工程を実行することにより、図７に示す実施例２の半導体装置を得ることができる。
実施例２の半導体装置にあっては、ゲート電極３２Ａは３層の導電材料層が積層して形成されている。しかし、ゲート電極３２Ａのシェル部は、実施例１と同様に、仕事関数の制御のための第１の導電材料から成る第１の導電材料層３３Ａから構成されている。従って、ゲート電極３２Ａにおける仕事関数の値は実施例１と同様となる。
実施例３も、実施例１の変形である。実施例３の半導体装置を構成するＮＭＯＳ３００ＡとＰＭＯＳ３００Ｂの射影像は、図１の（Ａ）と同様である。図９は、実施例３の半導体装置の、図１の（Ａ）における矢印Ａで示される三点鎖線に沿った一部断面図と同等の一部断面図である。
実施例３にあっては、第３の導電材料層３４の形成を省略している点が、実施例１と主に相違する。以下、図１０の（Ａ）及び（Ｂ）を参照して、実施例３の半導体装置の製造方法を説明する。
［工程−３００］
先ず、実施例１の［工程−１００］−［工程−１１０］と同様の工程に基づき、ＮＭＯＳ３００Ａ及びＰＭＯＳ３００Ｂのチャネル形成領域２７Ａ，２７Ｂ及びソース／ドレイン領域２４、第１の絶縁層２８Ａ、第１の絶縁層２８Ａに設けられたＮＭＯＳ３００Ａ及びＰＭＯＳ３００Ｂのゲート電極形成用開口部２９Ａ，２９Ｂ、並びに、少なくともゲート電極形成用開口部２９Ａ，２９Ｂの底部に設けられたゲート絶縁膜３１Ａ，３１Ｂを備えた、シリコン（Ｓｉ）から成る半導体基板１０（基体）を得る。
［工程−３１０］
次いで、基本的には実施例１の［工程−１２０］〜［工程−１３０］と同様の工程に基づき、ゲート電極形成用開口部２９Ａ内に、ゲート電極３２Ａを形成する。また、ゲート電極形成用開口部２９Ｂ内に、ゲート電極３２Ｂを形成する。以下、具体的な工程について説明する。
即ち、実施例１の［工程−１２０］で説明したと同様に、先ず、ＮＭＯＳ３００Ａの形成領域を覆うように第１の導電材料（例えば、ＨｆＳｉX）から成る第１の導電材料層３３Ａを形成する。実施例１では、ゲート電極形成用開口部２９Ａにおけるコア領域が残るように第１の導電材料層３３Ａを形成した。一方、実施例３では、ゲート電極形成用開口部２９Ａの全体（即ち、シェル領域及びコア領域）を埋め込むように第１の導電材料層３３Ａを形成する点が、実施例１と相違する。後述する第２の導電材料層３３Ｂについても同様である。
次いで、実施例１の［工程−１２０］で説明したと同様に、第１の導電材料層３３Ａ上に、ＰＭＯＳ３００Ｂを形成すべき領域が開口したマスク（図示せず）を形成する。その後、周知のエッチング法により、ＰＭＯＳ３００Ｂを形成すべき領域の第１の導電材料層３３Ａを除去する。次いで、係るマスクを除去した後、全面に、例えばＰＶＤ法により、第２の導電材料層３３Ｂを形成する。その後、ＰＭＯＳ３００Ｂを形成すべき領域を覆うマスク（図示せず）を形成し、周知のエッチング法により、ＮＭＯＳ３００Ａを形成すべき領域の第１の導電材料層３３Ａを残した状態で、その上の第２の導電材料層３３Ｂを除去する。次いで、係るマスクを除去する。以上の工程により、図１０の（Ａ）に示す構造を得ることができる。
［工程−３２０］
その後、実施例１の［工程−１３０］で説明したと同様に、例えば周知のＣＭＰ法により、第１の絶縁層２８Ａが露出するように、全面の平滑化を行う（図１０の（Ｂ）参照）。上述したように、実施例３においては、実施例１の［工程−１３０］で行っていた第３の導電材料層３４の形成を省略して全面の平滑化を行う点が、実施例１と相違する。
以上の工程により、ゲート電極形成用開口部２９Ａ，２９Ｂに埋め込まれたゲート電極３２Ａ，３２Ｂを得ることができる。
［工程−３３０］
次いで、実施例１の［工程−１４０］〜［工程−１８０］と同様の工程を実行することにより、図９に示す実施例３の半導体装置を得ることができる。
実施例３にあっては、ＮＭＯＳ３００Ａのゲート電極３２Ａにおいて、シェル部及びコア部は第１の導電材料層から構成されている。また、ＰＭＯＳ３００Ｂのゲート電極３２Ｂにおいて、シェル部及びコア部は第２の導電材料層から構成されている。
実施例３の半導体装置にあっては、ゲート電極３２Ａは全体が第１の導電材料層３３Ａから構成され、ゲート電極３２Ｂは全体が第２の導電材料層３３Ｂから構成されている。実施例３は、実施例１及び実施例２と比較して、第３の導電材料層３４の形成プロセスを省略することができる利点を有する。
実施例４は、本発明の第２の態様に係る半導体装置及びその製造方法に関する。実施例４の半導体装置を構成するＮＭＯＳ４００ＡとＰＭＯＳ４００Ｂの射影像は、図１の（Ａ）と同様である。図１１は、実施例４の半導体装置の、図１の（Ａ）における矢印Ａで示される三点鎖線に沿った一部断面図と同等の一部断面図である。
実施例４の半導体装置は、実施例１と同様に、Ｎチャネル型絶縁ゲート電界効果トランジスタであるＮＭＯＳ４００Ａ及びＰチャネル型絶縁ゲート電界効果トランジスタであるＰＭＯＳ４００Ｂを含む半導体装置であり、絶縁層４２８Ａを備えている。そして、この半導体装置にあっては、ＮＭＯＳ４００Ａ及びＰＭＯＳ４００Ｂの各ゲート電極４３２Ａ，４３２Ｂは、絶縁層４２８Ａに設けられたゲート電極形成用開口部２９Ａ，２９Ｂに埋め込まれている。また、ＮＭＯＳ４００Ａのゲート電極４３２Ａは、仕事関数の制御のための第１の導電材料（具体的にはＨｆＳｉX）から構成されており、ＰＭＯＳ４００Ｂのゲート電極４３２Ｂは、第１の導電材料とは異なる仕事関数の制御のための第２の導電材料（具体的にはＴｉＮ）から構成されている。更には、ＮＭＯＳ４００Ａ及びＰＭＯＳ４００Ｂの各ゲート電極４３２Ａ，４３２Ｂの頂面を覆うように、配線層４５０Ａ，４５０Ｂが形成されている。尚、実施例４にあっては、配線層４５０Ａ，４５０Ｂは、１層の導電材料層、具体的には、タングステン層から構成されている。ゲート電極４３２Ａとチャネル形成領域２７Ａとの間には、ゲート絶縁膜３１Ａが形成されており、ゲート電極４３２Ｂとチャネル形成領域２７Ｂとの間には、ゲート絶縁膜３１Ｂが形成されている。ゲート絶縁膜３１Ａ，３１Ｂは、例えば、ＨｆＯ2から成る。
以下、図１２の（Ａ）〜（Ｃ）を参照して、実施例４の半導体装置の製造方法を説明する。これらの図は、図１の（Ａ）における矢印Ａで示される三点鎖線に沿った一部断面図と同等の一部断面図若しくは一部端面図である。
［工程−４００］
先ず、ＮＭＯＳ４００Ａ及びＰＭＯＳ４００Ｂのチャネル形成領域２７Ａ，２７Ｂ及びソース／ドレイン領域２４、絶縁層４２８Ａ、この絶縁層４２８Ａに設けられたＮＭＯＳ４００Ａ及びＰＭＯＳ４００Ｂのゲート電極形成用開口部２９Ａ，２９Ｂ、並びに、少なくともゲート電極形成用開口部２９Ａ，２９Ｂの底部に設けられたゲート絶縁膜３１Ａ，３１Ｂを備えた、シリコン（Ｓｉ）から成る半導体基板１０（基体）を準備する。具体的には、実施例１の［工程−１００］−［工程−１１０］と同様の工程を実行する。例えば、３２ｎｍノード・テクノロジー（Ｈｐ４５ｎｍ）では、ゲート電極形成用開口部２９Ａ，２９Ｂの幅を２０〜３０ｎｍ程度とすればよいが、このような値に限定するものではない。
［工程−４１０］
次に、ＮＭＯＳ４００Ａのゲート電極形成用開口部２９Ａ内において、第１の導電材料（具体的には、ＨｆＳｉX）から構成されたゲート電極４３２Ａを形成し、ＰＭＯＳ４００Ｂのゲート電極形成用開口部２９Ｂ内において、第１の導電材料とは異なる第２の導電材料（具体的には、ＴｉＮ）から構成されたゲート電極４３２Ｂを形成する。
具体的には、先ず、ＮＭＯＳ４００Ａの形成領域を覆うように第１の導電材料（ＨｆＳｉX）から成る第１の導電材料層４３３Ａを、例えば、ＡＬＤ法に基づき形成する。実施例４では、ゲート電極形成用開口部２９Ａ内を含む全面に第１の導電材料層４３３Ａを形成する。次いで、実施例１の［工程−１２０］で説明したと同様に、第１の導電材料層４３３Ａ上に、ＰＭＯＳ４００Ｂを形成すべき領域が開口したマスク（図示せず）を形成する。その後、周知のエッチング法により、ＰＭＯＳ４００Ｂを形成すべき領域の第１の導電材料層４３３Ａを除去する。次いで、係るマスクを除去した後、全面に、例えば、ＡＬＤ法に基づき第２の導電材料層４３３Ｂを形成する。その後、ＰＭＯＳ４００Ｂを形成すべき領域を覆うマスク（図示せず）を形成し、周知のエッチング法により、ＮＭＯＳ４００Ａを形成すべき領域の第１の導電材料層４３３Ａを残した状態で、その上の第２の導電材料層４３３Ｂを除去する。次いで、係るマスクを除去する。以上の工程により、図１２の（Ａ）に示す構造を得ることができる。
［工程−４２０］
その後、実施例１の［工程−１３０］と同様の工程に基づき、例えば周知のＣＭＰ法により、絶縁層４２８Ａが露出するように、全面の平滑化を行う（図１２の（Ｂ）参照）。
［工程−４３０］
次に、ＮＭＯＳ４００Ａ及びＰＭＯＳ４００Ｂのゲート電極４３２Ａ，４３２Ｂの頂面を覆うように、配線層４５０Ａ，４５０Ｂを形成する（図１２の（Ｃ）参照）。具体的には、例えば、厚さ５〜２０ｎｍのＴｉＮ層から成る所謂バリアメタル層（図示せず）を全面に形成した後、厚さ３０〜１００ｎｍのタングステン（Ｗ）層をＣＶＤ法に基づき全面に堆積させ、周知のリソグラフィ技術及びエッチング技術に基づきタングステン層及びバリアメタル層をパターニングすることで、配線層４５０Ａ，４５０Ｂを得ることができる。尚、配線層４５０Ａ，４５０Ｂの幅を、ゲート電極４３２Ａ，４３２Ｂの幅よりも広くすることで、ゲート電極４３２Ａ，４３２Ｂの頂面を覆うように配線層４５０Ａ，４５０Ｂを形成することができる。尚、例えば３２ｎｍノード・テクノロジー（Ｈｐ４５ｎｍ）では、ゲート電極形成用開口部２９Ａ，２９Ｂの幅を２０〜３０ｎｍ程度としたとき、配線層４５０Ａ，４５０Ｂの幅を３０〜４０ｎｍ程度とすることが望ましい。
ここで、配線層４５０Ａ，４５０Ｂは、あたかも、実施例１における保護層３５Ａ，３５Ｂと同様の機能をも有する。
［工程−４４０］
その後、実施例１の［工程−１５０］と同様の工程に基づき、例えばＣＶＤ法に基づき、全面をＳｉＯ2から成る第２の絶縁層４２８Ｂを形成することにより、第２の絶縁層４２８Ｂと絶縁層（第１の絶縁層）４２８Ａとから構成された層間絶縁層４２８を得ることができる。次いで、実施例１の［工程−１６０］と同様の工程に基づき、第２の絶縁層４２８Ｂを貫通して配線層４５０Ａに接続されたゲート電極用コンタクトプラグ４４４Ａ、第２の絶縁層４２８Ｂを貫通して配線層４５０Ｂに接続されたゲート電極用コンタクトプラグ４４４Ｂ、第１の絶縁層４２８Ａ及び第２の絶縁層４２８Ｂを貫通してＮＭＯＳ４００Ａのソース／ドレイン領域２４に接続されたソース／ドレイン領域用コンタクトプラグ４４５Ａ、並びに、第１の絶縁層４２８Ａ及び第２の絶縁層４２８Ｂを貫通してＰＭＯＳ４００Ｂのソース／ドレイン領域２４に接続されたソース／ドレイン領域用コンタクトプラグ４４５Ｂを形成する。具体的には、実施例１の［工程−１６０］〜［工程−１７０］と同様の工程を実行すればよい。その後、必要に応じて層間絶縁層４２８の上に配線等（図示せず）を形成して、図１１に示した実施例４の半導体装置を得ることができる。
尚、［工程−４３０］と同様の工程において、代替的に、所謂ダマシン・プロセスに基づき配線層を形成してもよい。具体的には、全面にＳｉＯ2から成る上層絶縁層４６１を形成した後、ＮＭＯＳ４００Ａ及びＰＭＯＳ４００Ｂの各ゲート電極４３２Ａ，４３２Ｂの頂面の上方の上層絶縁層４６１の部分を選択的に除去することで（具体的には、フォトリソグラフィ工程及びエッチング工程を経ることで）、配線層用溝部４６２Ａ，４６２Ｂを上層絶縁層４６１に設ける（図１３の（Ａ）参照）。尚、配線層用溝部４６２Ａ，４６２Ｂの幅を、ゲート電極４３２Ａ，４３２Ｂの頂面の幅よりも広くすることで、ゲート電極４３２Ａ，４３２Ｂの頂面を覆うように配線層を形成することができる。その後、配線層用溝部４６２Ａ，４６２ＢをＣｕから成る導電材料層４６３で埋め込み（図１３の（Ｂ）参照）、次いで、上層絶縁層４６１上の導電材料層４６３を、例えばＣＭＰ法やエッチバック法に基づき除去することで、配線層４５０Ａ，４５０Ｂを形成してもよい。（図１３の（Ｃ）参照）。
実施例５は、実施例４の変形である。実施例４にあっては、配線層４５０Ａ，４５０Ｂを、タングステン層から構成した。一方、実施例５にあっては、配線層は、下層導電材料層及び上層導電材料層の積層構造を有し、下層導電材料層はシリコン層（具体的には、アモルファスシリコン層）から成り、上層導電材料層はシリサイド層（具体的には、コバルトシリサイド層）から成る。この点を除き、実施例５の半導体装置は、実施例４の半導体装置と同様の構成、構造を有するので、実施例５の半導体装置の詳細な説明は省略する。
実施例５にあっては、実施例４の［工程−４３０］と同様の工程において、シリコン層を形成した後、このシリコン層をパターニングし、次いで、全面に金属層を形成した後、熱処理を施すことで、金属層を構成する金属とシリコン層を構成するシリコンとを反応させて金属シリサイド層から成る配線層を形成し、その後、絶縁層上の金属層を除去する。具体的には、厚さ５０〜１５０ｎｍのアモルファスシリコン層を、全面に、減圧ＣＶＤ法に基づき堆積させる。尚、アモルファスシリコン層の代わりに、多結晶シリコン層とすることもできる。次いで、リソグラフィ技術及びエッチング技術に基づき、アモルファスシリコン層を配線層の形状にパターニングする。尚、パターニングされたアモルファスシリコン層の幅を、ゲート電極４３２Ａ，４３２Ｂの幅よりも広くすることで、ゲート電極４３２Ａ，４３２Ｂの頂面を覆うように配線層を形成することができる。

その後、例えば、金属層を構成する厚さ６〜１０ｎｍのニッケル（Ｎｉ）をスパッタリング法に基づき、全面に堆積させる。次いで、３５０〜５００゜Ｃ、３０秒の条件のＲＴＡ処理を行い、パターニングされたアモルファスシリコン層上のニッケル層（金属層に相当する）のみをシリサイド化してＮｉＳｉXを得た後、Ｈ2ＳＯ4／Ｈ2Ｏ2によって層間絶縁層上の未反応のニッケル層を除去する。尚、Ｎｉの代わりに、ＣｏやＮｉＰｔを堆積させることにより、シリサイド層を形成することも可能である。いずれの場合にも、ＲＴＡ処理における温度は適宜設定することができる。
以上、本発明を好ましい実施例に基づき説明したが、本発明は、これらの実施例に限定されるものではない。実施例において説明した半導体装置の構造、構成は例示であり、適宜、変更することができるし、実施例において説明した半導体装置の製造工程等も例示であり、適宜、変更することができる。
実施例においては、ダミーゲート電極２２Ａ，２２Ｂと、ダミーゲート絶縁膜２１Ａ，２１Ｂとを除去することにより、ゲート電極形成用開口部２９Ａ，２９Ｂを形成したが、代替的に、ダミーゲート電極２２Ａ，２２Ｂのみを除去して、ゲート電極形成用開口部２９Ａ，２９Ｂを形成する形態としてもよい。この形態では、ダミーゲート絶縁膜２１Ａ，２１Ｂを、そのままゲート絶縁膜として用いることができるので、ゲート絶縁膜３１Ａ，３１Ｂの形成が基本的には不要となる。但し、ゲート絶縁膜３１Ａ，３１Ｂを更に積層する形態であってもよい。また、ゲートサイドウォール２５を、ゲート電極に近い側から、ＳｉＮから成るゲートサイドウォール、ＳｉＯ2から成るゲートサイドウォールの２層構造としてもよい。
実施例１〜実施例３においては、Ｎチャネル型絶縁ゲート電界効果トランジスタとＰチャネル型絶縁ゲート電界効果トランジスタとが並置された構成、構造を説明したが、半導体装置を構成する絶縁ゲート電界効果トランジスタは係る構成、構造に限定されず、例えば、Ｎチャネル型絶縁ゲート電界効果トランジスタのゲート電極とＰチャネル型絶縁ゲート電界効果トランジスタのゲート電極とを共通とした構成、構造とすることもできる。即ち、所謂デュアルゲート構造を有するＣＭＯＳ半導体装置としてもよい。尚、係る半導体装置を構成するＮＭＯＳ１００ＡとＰＭＯＳ１００Ｂの射影像を図１４に模式的に示すが、破線は各種のコンタクトプラグを、一点鎖線はゲート電極を、二点鎖線はソース／ドレイン領域及びチャネル形成領域を示す。
また、実施例４〜実施例５においても、Ｎチャネル型絶縁ゲート電界効果トランジスタとＰチャネル型絶縁ゲート電界効果トランジスタとが並置された構成、構造を説明したが、半導体装置を構成する絶縁ゲート電界効果トランジスタは係る構成、構造に限定されず、例えば、Ｎチャネル型絶縁ゲート電界効果トランジスタのゲート電極とＰチャネル型絶縁ゲート電界効果トランジスタのゲート電極とを共通とした構成、構造とすることもできる。即ち、所謂デュアルゲート構造を有するＣＭＯＳ半導体装置としてもよい。尚、係る半導体装置を構成するＮＭＯＳ４００ＡとＰＭＯＳ４００Ｂの射影像を図１５に模式的に示すが、破線は各種のコンタクトプラグを、一点鎖線はゲート電極を、二点鎖線はソース／ドレイン領域及びチャネル形成領域を示す。この場合、ＮＭＯＳ４００Ａのゲート電極４３２Ａの頂面を覆うように形成された配線層４５０Ａと、ＰＭＯＳ４００Ｂのゲート電極４３２Ｂの頂面を覆うように形成された配線層４５０Ｂとは、共通である。即ち、ＮＭＯＳ４００Ａのゲート電極４３２Ａの頂面を覆うように形成された配線層４５０Ａの延在部が、ＰＭＯＳ４００Ｂのゲート電極４３２Ｂの頂面を覆うように形成された配線層４５０Ｂに相当する。また、図１６の（Ａ）に、配線層４５０Ａ，４５０Ｂ（実線で示す）、及び、ゲート電極４３２Ａ，４３２Ｂ（点線で示す）の模式的な配置図を示すが、ＮＭＯＳ４００Ａのゲート電極４３２Ａの延長に、ＰＭＯＳ４００Ｂのゲート電極４３２Ｂが存在していてもよい。あるいは又、図１６の（Ｂ）に、配線層４５０Ａ，４５０Ｂ（実線で示す）、及び、ゲート電極４３２Ａ，４３２Ｂ（点線で示す）の模式的な配置図を示すように、ＮＭＯＳ４００Ａのゲート電極４３２Ａと、ＰＭＯＳ４００Ｂのゲート電極４３２Ｂとの間には絶縁層４２８Ａが存在する構成（即ち、ＮＭＯＳ４００Ａのゲート電極４３２ＡとＰＭＯＳ４００Ｂのゲート電極４３２Ｂとが分離されている構造）とすることもできる。
実施例１〜実施例５にあっては、第１の絶縁層２８Ａあるいは絶縁層４２８Ａを、ＳｉＯ2から成る単層構成としたが、代替的に、ＳｉＮから成るストレスライナー層と、ＳｉＯ2から成る絶縁膜の２層構成とすることもできる。
図１７の（Ａ）は、実施例１における［工程−１３０］の前段（図４の（Ａ）参照）に相当する図である。実施例１においては、［工程−１３０］の後段において、周知のＣＭＰ法により、第１の絶縁層２８Ａが露出するように、全面の平滑化を行った。これに対して、図１７の（Ｂ）は、第１の絶縁層２８Ａ上の導電材料層をパターニングして、第１の絶縁層２８Ａ上にゲート電極３２Ａ，３２Ｂを覆う配線部を形成した実施例１の変形例である。この変形例においても、ゲート電極３２Ａ，３２Ｂの上部には同一の材料から成る導電材料層（具体的には、第３の導電材料層３４）が形成されている。従って、ゲート電極を構成する材料のエッチングに対する選択比の相違等は問題とならず、エッチングプロセスを、層間絶縁層と第３の導電材料層３４との関係に基づいて最適化することができる。
本発明では、ゲート電極の構成材料を変えることによりゲート電極における仕事関数の値を好適なものとした。これに対して、ゲート絶縁膜の構成材料を変えることにより、仕事関数の値を調整する方法も提案されている（例えば、特開２００６−２４５９４号公報）。この場合には、Ｎチャネル型絶縁ゲート電界効果トランジスタ及びＰチャネル型絶縁ゲート電界効果トランジスタのゲート電極を同一の種類の導電材料から構成することができる。しかし、ゲート電極を構成する導電材料の種類によっては、例えば、コンタクトプラグの形成過程において、エッチング耐性が不充分である等の問題が発生する場合がある。このような場合には、ゲート電極の頂面に保護層を形成すればよい。
図１の（Ａ）は、実施例１の半導体装置を構成するＮチャネル型絶縁ゲート電界効果トランジスタ及びＰチャネル型絶縁ゲート電界効果トランジスタの射影像を模式的に示す図であり、図１の（Ｂ）は、図１の（Ａ）において矢印Ａで示される三点鎖線に沿った一部断面図である。 図２の（Ａ）〜（Ｃ）は、実施例１の半導体装置の製造方法を説明するための、半導体基板等の模式的な一部端面図である。 図３の（Ａ）〜（Ｃ）は、図２の（Ｃ）に引き続き、実施例１の半導体装置の製造方法を説明するための、半導体基板等の模式的な一部端面図である。 図４の（Ａ）〜（Ｃ）は、図３の（Ｃ）に引き続き、実施例１の半導体装置の製造方法を説明するための、半導体基板等の模式的な一部端面図である。 図５の（Ａ）及び（Ｂ）は、図４の（Ｃ）に引き続き、実施例１の半導体装置の製造方法を説明するための、半導体基板等の模式的な一部端面図である。 図６の（Ａ）及び（Ｂ）は、図５の（Ｂ）に引き続き、実施例１の半導体装置の製造方法を説明するための、半導体基板等の模式的な一部端面図である。 図７は、実施例２の半導体装置の、図１の（Ａ）における矢印Ａで示される三点鎖線に沿った一部断面図と同等の一部断面図である。 図８の（Ａ）〜（Ｃ）は、実施例２の半導体装置の製造方法を説明するための、半導体基板等の模式的な一部端面図である。 図９は、実施例３の半導体装置の、図１の（Ａ）における矢印Ａで示される三点鎖線に沿った一部断面図と同等の一部断面図である。 図１０の（Ａ）及び（Ｂ）は、実施例３の半導体装置の製造方法を説明するための、半導体基板等の模式的な一部端面図である。 図１１は、実施例４の半導体装置の、図１の（Ａ）における矢印Ａで示される三点鎖線に沿った一部断面図と同等の一部断面図である。 図１２の（Ａ）〜（Ｃ）は、実施例４の半導体装置の製造方法を説明するための、半導体基板等の模式的な一部端面図である。 図１３の（Ａ）〜（Ｃ）は、実施例４の半導体装置の製造方法の変形例を説明するための、半導体基板等の模式的な一部端面図である。 図１４は、実施例１の半導体装置の変形例を構成するＮチャネル型絶縁ゲート電界効果トランジスタ及びＰチャネル型絶縁ゲート電界効果トランジスタの射影像を模式的に示す図である。 図１５は、実施例４の半導体装置の変形例を構成するＮチャネル型絶縁ゲート電界効果トランジスタ及びＰチャネル型絶縁ゲート電界効果トランジスタの射影像を模式的に示す図である。 図１６の（Ａ）及び（Ｂ）は、実施例４の半導体装置の変形例を構成するＮチャネル型絶縁ゲート電界効果トランジスタ及びＰチャネル型絶縁ゲート電界効果トランジスタにおける配線層及びゲート電極の配置関係を模式的に示す図である。 図１７の（Ａ）は、実施例１における［工程−１３０］の前段に相当する図であり、図１７の（Ｂ）は、第１の絶縁層上の導電材料層をパターニングして、第１の絶縁層上にゲート電極を覆う配線部を形成した例である。 図１８の（Ａ）は、従来のダマシン・プロセスにより形成された従来のゲート電極の模式的な一部断面図であり、図１８の（Ｂ）は、ゲート長（ＧＬ）とゲート電極のシート抵抗値との関係を計算した結果を示すグラフである。
符号の説明
１０・・・半導体基板、１１・・・素子分離領域、２１・・・絶縁膜、２１Ａ，２１Ｂ・・・ダミーゲート絶縁膜、２２・・・多結晶シリコン層、２２Ａ，２２Ｂ・・・ダミーゲート電極、２３Ａ，２３Ｂ・・・マスク層、２４・・・ソース／ドレイン領域、２５・・・ゲートサイドウォール、２６・・・低抵抗層、２７Ａ，２７Ｂ・・・チャネル形成領域、２８，４２８・・・層間絶縁層、２８Ａ・・・第１の絶縁層、４２８・・・絶縁層（第１の絶縁層）、２８Ｂ，４２８Ｂ・・・第２の絶縁層、２９Ａ，２９Ｂ・・・ゲート電極形成用開口部、３１・・・絶縁膜、３１Ａ，３１Ｂ・・・ゲート絶縁膜、３２Ａ，３２Ｂ，４３２Ａ，４３２Ｂ・・・ゲート電極、３３Ａ，４３３Ａ・・・第１の導電材料層、３３Ｂ，４３３Ｂ・・・第２の導電材料層、３４，３４Ａ，３４Ｂ・・・第３の導電材料層、３５Ａ，３５Ｂ・・・保護層、４１、４２・・・コンタクトプラグ形成用開口部、４３・・・第４の導電材料層、４４Ａ，４４Ｂ，４４４Ａ，４４４Ｂ・・・ゲート電極用コンタクトプラグ、４５Ａ，４５Ｂ，４４５Ａ，４４５Ｂ・・・ソース／ドレイン領域用コンタクトプラグ、４５０Ａ，４５０Ｂ・・・配線層、４６１・・・上層絶縁層、４６２Ａ，４６２Ｂ・・・配線層用溝部、４６３・・・導電材料層、１００Ａ，２００Ａ，３００Ａ・・・ＮＭＯＳ、１００Ｂ，２００Ｂ，３００Ｂ，４００Ａ，４００Ｂ・・・ＰＭＯＳ

Claims (10)

  1. Ｎチャネル型絶縁ゲート電界効果トランジスタ及びＰチャネル型絶縁ゲート電界効果トランジスタを含む半導体装置の製造方法であって、
    （Ａ）Ｎチャネル型絶縁ゲート電界効果トランジスタ及びＰチャネル型絶縁ゲート電界効果トランジスタのチャネル形成領域及びソース／ドレイン領域、第１の絶縁層、該第１の絶縁層に設けられたＮチャネル型絶縁ゲート電界効果トランジスタ及びＰチャネル型絶縁ゲート電界効果トランジスタのゲート電極形成用開口部、並びに、少なくともゲート電極形成用開口部の底部に設けられたゲート絶縁膜を備えた基体を準備し、
    （Ｂ）Ｎチャネル型絶縁ゲート電界効果トランジスタのゲート電極形成用開口部内において、底面領域、側面領域、及び、底面領域と側面領域とによって囲まれた中央領域の内、少なくとも底面領域及び側面領域に第１の導電材料から構成された第１の導電材料層を形成し、以て、少なくとも底面部及び側面部が第１の導電材料から構成されたゲート電極を形成し、
    Ｐチャネル型絶縁ゲート電界効果トランジスタのゲート電極形成用開口部内において、底面領域、側面領域、及び、底面領域と側面領域とによって囲まれた中央領域の内、少なくとも底面領域及び側面領域に第１の導電材料とは異なる第２の導電材料から構成された第２の導電材料層を形成し、以て、少なくとも底面部及び側面部が第２の導電材料から構成されたゲート電極を形成し、
    （Ｃ）Ｎチャネル型絶縁ゲート電界効果トランジスタ及びＰチャネル型絶縁ゲート電界効果トランジスタの各ゲート電極の頂面上に、導電性を有する保護層を形成した後、
    （Ｄ）全面を覆う第２の絶縁層を形成し、次いで、
    （Ｅ）第２の絶縁層を貫通してＮチャネル型絶縁ゲート電界効果トランジスタのゲート電極の頂面に保護層を介して接続されたゲート電極用コンタクトプラグ、第２の絶縁層を貫通してＰチャネル型絶縁ゲート電界効果トランジスタのゲート電極の頂面に保護層を介して接続されたゲート電極用コンタクトプラグ、第１の絶縁層及び第２の絶縁層を貫通してＮチャネル型絶縁ゲート電界効果トランジスタのソース／ドレイン領域に接続されたソース／ドレイン領域用コンタクトプラグ、並びに、第１の絶縁層及び第２の絶縁層を貫通してＰチャネル型絶縁ゲート電界効果トランジスタのソース／ドレイン領域に接続されたソース／ドレイン領域用コンタクトプラグを形成する、
    ことを特徴とする半導体装置の製造方法。
  2. 保護層を選択ＣＶＤ法により形成することを特徴とする請求項１に記載の半導体装置の製造方法。
  3. Ｎチャネル型絶縁ゲート電界効果トランジスタのゲート電極において、底面部と側面部とによって囲まれた中央部は、第１の導電材料から構成されていることを特徴とする請求項１に記載の半導体装置の製造方法。
  4. Ｎチャネル型絶縁ゲート電界効果トランジスタのゲート電極において、底面部と側面部とによって囲まれた中央部は、第１の導電材料とは異なる導電材料から構成されていることを特徴とする請求項１に記載の半導体装置の製造方法。
  5. Ｐチャネル型絶縁ゲート電界効果トランジスタのゲート電極において、底面部と側面部とによって囲まれた中央部は、第２の導電材料から構成されていることを特徴とする請求項１に記載の半導体装置の製造方法。
  6. Ｐチャネル型絶縁ゲート電界効果トランジスタのゲート電極において、底面部と側面部とによって囲まれた中央部は、第２の導電材料とは異なる導電材料から構成されていることを特徴とする請求項１に記載の半導体装置の製造方法。
  7. Ｎチャネル型絶縁ゲート電界効果トランジスタ及びＰチャネル型絶縁ゲート電界効果トランジスタを含む半導体装置の製造方法であって、
    （Ａ）Ｎチャネル型絶縁ゲート電界効果トランジスタ及びＰチャネル型絶縁ゲート電界効果トランジスタのチャネル形成領域及びソース／ドレイン領域、絶縁層、該絶縁層に設けられたＮチャネル型絶縁ゲート電界効果トランジスタ及びＰチャネル型絶縁ゲート電界効果トランジスタのゲート電極形成用開口部、並びに、少なくともゲート電極形成用開口部の底部に設けられたゲート絶縁膜を備えた基体を準備し、
    （Ｂ）Ｎチャネル型絶縁ゲート電界効果トランジスタのゲート電極形成用開口部内において、第１の導電材料から構成されたゲート電極を形成し、
    Ｐチャネル型絶縁ゲート電界効果トランジスタのゲート電極形成用開口部内において、第１の導電材料とは異なる第２の導電材料から構成されたゲート電極を形成し、次いで、
    （Ｃ）Ｎチャネル型絶縁ゲート電界効果トランジスタ及びＰチャネル型絶縁ゲート電界効果トランジスタの各ゲート電極の頂面を覆うように、導電材料層を形成する、
    各工程を含み、
    前記工程（Ｃ）は、全面に上層絶縁層を形成した後、Ｎチャネル型絶縁ゲート電界効果トランジスタ及びＰチャネル型絶縁ゲート電界効果トランジスタの各ゲート電極の頂面の上方の上層絶縁層の部分を選択的に除去することで、導電材料層用溝部を上層絶縁層に設けた後、導電材料層用溝部を導電材料層で埋め込み、次いで、上層絶縁層上の導電材料層を除去する工程から成ることを特徴とする半導体装置の製造方法。
  8. 前記工程（Ｃ）に引き続き、
    （Ｄ）全面を覆う第２の絶縁層を形成し、次いで、
    （Ｅ）第２の絶縁層を貫通してＮチャネル型絶縁ゲート電界効果トランジスタのゲート電極の頂面に導電材料層を介して接続されたゲート電極用コンタクトプラグ、第２の絶縁層を貫通してＰチャネル型絶縁ゲート電界効果トランジスタのゲート電極の頂面に導電材料層を介して接続されたゲート電極用コンタクトプラグ、絶縁層、上層絶縁層及び第２の絶縁層を貫通してＮチャネル型絶縁ゲート電界効果トランジスタのソース／ドレイン領域に接続されたソース／ドレイン領域用コンタクトプラグ、並びに、絶縁層、上層絶縁層及び第２の絶縁層を貫通してＰチャネル型絶縁ゲート電界効果トランジスタのソース／ドレイン領域に接続されたソース／ドレイン領域用コンタクトプラグを形成する、
    工程を更に具備することを特徴とする請求項７に記載の半導体装置の製造方法。
  9. Ｎチャネル型絶縁ゲート電界効果トランジスタ及びＰチャネル型絶縁ゲート電界効果トランジスタを含む半導体装置の製造方法であって、
    （Ａ）Ｎチャネル型絶縁ゲート電界効果トランジスタ及びＰチャネル型絶縁ゲート電界効果トランジスタのチャネル形成領域及びソース／ドレイン領域、絶縁層、該絶縁層に設けられたＮチャネル型絶縁ゲート電界効果トランジスタ及びＰチャネル型絶縁ゲート電界効果トランジスタのゲート電極形成用開口部、並びに、少なくともゲート電極形成用開口部の底部に設けられたゲート絶縁膜を備えた基体を準備し、
    （Ｂ）Ｎチャネル型絶縁ゲート電界効果トランジスタのゲート電極形成用開口部内において、第１の導電材料から構成されたゲート電極を形成し、
    Ｐチャネル型絶縁ゲート電界効果トランジスタのゲート電極形成用開口部内において、第１の導電材料とは異なる第２の導電材料から構成されたゲート電極を形成し、次いで、
    （Ｃ）Ｎチャネル型絶縁ゲート電界効果トランジスタ及びＰチャネル型絶縁ゲート電界効果トランジスタの各ゲート電極の頂面を覆うように、下層導電材料層及び上層導電材料層の積層構造を形成する、
    各工程を含み、
    前記工程（Ｃ）は、シリコン層を形成した後、該シリコン層をパターニングし、次いで、全面に金属層を形成した後、熱処理を施すことで金属層を構成する金属とシリコン層を構成するシリコンとを反応させて、シリコン層から成る下層導電材料層、及び、シリサイド層から成る上層導電材料層を形成し、その後、絶縁層上の金属層を除去する工程から成ることを特徴とする半導体装置の製造方法。
  10. 前記工程（Ｃ）に引き続き、
    （Ｄ）全面を覆う第２の絶縁層を形成し、次いで、
    （Ｅ）第２の絶縁層を貫通してＮチャネル型絶縁ゲート電界効果トランジスタのゲート電極の頂面に下層導電材料層及び上層導電材料層の積層構造を介して接続されたゲート電極用コンタクトプラグ、第２の絶縁層を貫通してＰチャネル型絶縁ゲート電界効果トランジスタのゲート電極の頂面に下層導電材料層及び上層導電材料層の積層構造を介して接続されたゲート電極用コンタクトプラグ、絶縁層及び第２の絶縁層を貫通してＮチャネル型絶縁ゲート電界効果トランジスタのソース／ドレイン領域に接続されたソース／ドレイン領域用コンタクトプラグ、並びに、絶縁層及び第２の絶縁層を貫通してＰチャネル型絶縁ゲート電界効果トランジスタのソース／ドレイン領域に接続されたソース／ドレイン領域用コンタクトプラグを形成する、
    工程を更に具備することを特徴とする請求項９に記載の半導体装置の製造方法。
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