JP2007165772A - 半導体装置および半導体装置の製造方法 - Google Patents
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Abstract
【課題】Ｆｉｎ型トランジスタの金属ゲート電極を高抵抗化させることなく、トランジスタを正常に動作させることができる半導体装置を提供する。
【解決手段】半導体装置の製造方法は、半導体材料から成り、上面が保護膜４０で被覆されたＦｉｎ３０を絶縁層２０上に形成し、Ｆｉｎの側面にゲート絶縁膜５０を形成し、Ｆｉｎを被覆するようにゲート電極材料６０を堆積し、ゲート電極材料を平坦化し、ゲート電極材料を加工することによってゲート電極６２を形成し、ゲート電極を被覆するように層間絶縁膜９０を堆積し、ゲート電極の上面を露出させ、ゲート電極の上面上に金属１１０を堆積し、ゲート電極と金属とを反応させることによってゲート電極をシリサイド化し、金属のうち未反応の金属を除去することによって、保護膜の上面上に溝１１５が形成され、溝に導電体１２０を充填することを具備する。
【選択図】図１１
【解決手段】半導体装置の製造方法は、半導体材料から成り、上面が保護膜４０で被覆されたＦｉｎ３０を絶縁層２０上に形成し、Ｆｉｎの側面にゲート絶縁膜５０を形成し、Ｆｉｎを被覆するようにゲート電極材料６０を堆積し、ゲート電極材料を平坦化し、ゲート電極材料を加工することによってゲート電極６２を形成し、ゲート電極を被覆するように層間絶縁膜９０を堆積し、ゲート電極の上面を露出させ、ゲート電極の上面上に金属１１０を堆積し、ゲート電極と金属とを反応させることによってゲート電極をシリサイド化し、金属のうち未反応の金属を除去することによって、保護膜の上面上に溝１１５が形成され、溝に導電体１２０を充填することを具備する。
【選択図】図１１
Description
本発明は半導体装置および半導体装置の製造方法に関する。
トランジスタの駆動力を向上させるためにＦｉｎ型トランジスタが開発されている。Ｆｉｎ型トランジスタにポリシリコン電極を用いた場合、閾値電圧の調整が難しいため、金属ゲート電極を用いたＦｉｎ型トランジスタが考えられている。金属ゲート電極の形成方法の一つとしてフルシリサイド化（full silicidation）がある。
ポリシリコンからなるゲート電極材料を堆積すると、Ｆｉｎのボディ部分によってゲート電極材料の表面に段差が生じる。ゲート電極材料の表面に段差があると、ゲート電極をパターニングする際に、フォーカス深度に余裕がなくなり、それにより、微細なパターニングができなくなる。従って、ゲート電極材料の上部をＣＭＰで平坦化した後に、ゲート電極をパターニングする。
しかし、ゲート電極材料の上部を平坦化すると、Ｆｉｎの上方にあるゲート電極材料の膜厚は、Ｆｉｎの横方向にあるゲート電極材料の膜厚に比べて薄くなる。この状態のもとで、ゲート電極材料をシリサイド化すると、Ｆｉｎの上方にあるゲート電極材料に比較的多くの金属が供給される。このため、金属を多く含有するシリサイドがＦｉｎの上方に形成され、金属の含有量が少ないシリサイドがＦｉｎの横方向に形成される。これにより、未反応の金属を除去するときに、Ｆｉｎの上方にあるシリサイドがエッチングされる。その結果、金属ゲート電極がＦｉｎの上部で断線（高抵抗化）し、Ｆｉｎトランジスタが正常に動作しなくなってしまうという問題が生じる。
Jakub Kedzierski "Fabrcation of Metal Gated FinFETs Through Complete Gate Silicidation With Ni" IEEE TRANSACTION ON ELECTRONDEVICES, VOL. 51, NO. 12, DECEMBER 2004
Jakub Kedzierski "Fabrcation of Metal Gated FinFETs Through Complete Gate Silicidation With Ni" IEEE TRANSACTION ON ELECTRONDEVICES, VOL. 51, NO. 12, DECEMBER 2004
Ｆｉｎ型トランジスタの金属ゲート電極を高抵抗化させることなく、トランジスタを正常に動作させることができる半導体装置および半導体装置の製造方法を提供する。
本発明に係る実施形態に従った半導体装置の製造方法は、半導体材料から成り、上面が保護膜で被覆されたＦｉｎを絶縁層上に形成し、前記Ｆｉｎの側面にゲート絶縁膜を形成し、前記Ｆｉｎを被覆するようにゲート電極材料を堆積し、前記ゲート電極材料を平坦化し、前記ゲート電極材料を加工することによってゲート電極を形成し、前記ゲート電極を被覆するように層間絶縁膜を堆積し、前記ゲート電極の上面を露出させ、前記ゲート電極の上面上に金属を堆積し、前記ゲート電極と前記金属とを反応させることによって前記ゲート電極をシリサイド化し、前記金属のうち未反応の金属を除去することによって、前記保護膜の上面上に溝が形成され、前記溝に導電体を充填することを具備する。
本発明に係る他の実施形態に従った半導体装置の製造方法は、半導体材料から成り、上面が保護膜で被覆されたＦｉｎを絶縁層上に形成し、前記Ｆｉｎの側面にゲート絶縁膜を形成し、前記Ｆｉｎを被覆するようにゲート電極材料を堆積し、前記ゲート電極材料を平坦化することによって、前記保護膜の上面を露出させ、前記ゲート電極材料および前記保護膜上に、前記ゲート電極材料とは異なるキャップ材を堆積し、前記ゲート電極材料および前記キャップ材を加工することによって、ゲート電極と該ゲート電極の上面を被覆するキャップとを形成し、前記ゲート電極および前記キャップを被覆するように前記層間絶縁膜を堆積し、前記層間絶縁膜を平坦化することによって前記キャップの上面を露出させ、前記キャップを除去することによって、前記ゲート電極および前記保護膜のそれぞれの上面を露出させるとともに、前記ゲート電極および前記保護膜の上面上に溝を形成し、前記ゲート電極の上面上に金属を堆積し、前記ゲート電極と前記金属とを反応させることによって前記ゲート電極をシリサイド化し、前記金属のうち未反応の金属を除去し、前記溝に導電体を充填することを具備する。
本発明に係るさらに他の実施形態に従った半導体装置の製造方法は、半導体材料から成り、上面が保護膜で被覆されたＦｉｎを絶縁層上に形成し、前記Ｆｉｎの側面にゲート絶縁膜を形成し、前記ゲート絶縁膜上にゲート電極材料を形成し、前記Ｆｉｎおよび前記ゲート電極材料を被覆するように、前記ゲート電極材料とは異なる被覆材を堆積し、前記被覆材を平坦化し、前記被覆材および前記ゲート電極材料を加工することによって、ゲート電極と該ゲート電極の上面を被覆する被覆部とを形成し、前記ゲート電極および前記被覆部の側面にゲート側壁部を形成し、前記ゲート電極および前記被覆部を覆うように層間絶縁膜を堆積し、前記層間絶縁膜を平坦化することによって前記被覆材の上面を露出させ、前記被覆材を除去することによって、前記ゲート電極の上面上に溝を形成し、前記ゲート電極の上面および側面上に金属を堆積し、前記ゲート電極と前記金属とを反応させることによって前記ゲート電極をシリサイド化し、前記金属のうち未反応の金属を除去し、前記溝に導電体を充填することを具備する。
本発明に係るさらに他の実施形態に従った半導体装置の製造方法は、半導体材料から成り、上面が保護膜で被覆されたＦｉｎを絶縁層上に形成し、前記Ｆｉｎの側面にゲート絶縁膜を形成し、前記Ｆｉｎを被覆するようにゲート電極の材料を堆積し、前記ゲート電極の材料を被覆するように第１の絶縁膜を堆積し、前記第１の絶縁膜を被覆するように第２の絶縁膜を堆積し、前記第２の絶縁膜を平坦化し、前記第２の絶縁膜をゲート電極のパターンに成形し、前記第２の絶縁膜をマスクとして前記第１の絶縁膜を前記ゲート電極のパターンに成形し、前記第１の絶縁膜をマスクとして前記ゲート電極の材料を前記ゲート電極のパターンに成形し、前記ゲート電極上に金属を堆積し、前記ゲート電極と前記金属とを反応させることによって前記ゲート電極をシリサイド化することを具備する。
本発明に係るさらに他の実施形態に従った半導体装置の製造方法は、半導体材料から成り、上面が保護膜で被覆されたＦｉｎを絶縁層上に形成し、前記Ｆｉｎの側面にゲート絶縁膜を形成し、前記Ｆｉｎを被覆するようにゲート電極の材料を堆積し、前記ゲート電極の材料を被覆するようにマスク用絶縁膜を堆積し、前記マスク用絶縁膜を平坦化し、前記マスク用絶縁膜をゲート電極のパターンに成形し、前記マスク用絶縁膜をマスクとして前記ゲート電極の材料を前記ゲート電極のパターンに成形することによって、前記ゲート電極を形成することを具備する。
本発明に係るさらに他の実施形態に従った半導体装置の製造方法は、半導体層上に第１の絶縁膜、導電体、および第２の絶縁膜を順に堆積し、前記第２の絶縁膜をパターニングし、パターニング後の前記第２の絶縁膜をマスクとして用いて、前記導電体、前記第１の絶縁膜および前記半導体層をエッチングすることによってＦｉn部を形成し、前記Ｆｉｎ部の側面にゲート絶縁膜を形成し、前記Ｆｉn部を被覆するようにゲート電極の材料を堆積し、前記ゲート電極の材料を前記導電体の底面レベル以下までエッチングし、前記導電体の側面に形成された前記ゲート絶縁膜を除去し、前記導電体および前記第２の絶縁膜を被覆するように前記ゲート電極の材料をさらに堆積し、前記ゲート電極の材料を平坦化し、前記ゲート電極の材料をゲート電極のパターンに成形し、前記マスク用絶縁膜をマスクとして前記ゲート電極の材料を前記ゲート電極のパターンに成形することによって、前記ゲート電極を形成することを具備する。
本発明に係る実施形態に従った半導体装置は、絶縁層と、前記絶縁層上に形成され、半導体材料から成るＦｉｎと、前記Ｆｉｎの側面に設けられたゲート絶縁膜と、前記Ｆｉｎの両側面に設けられたゲート電極と、前記Ｆｉｎ上に設けられ、前記Ｆｉｎの一方の側面にある前記ゲート電極と他方の側面にある前記ゲート電極と接続する導電体とを具備する。
本発明による半導体装置および半導体装置の製造方法は、Ｆｉｎ型トランジスタの金属ゲート電極を高抵抗化させることなく、トランジスタを正常に動作させることができる。
以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。
（第１の実施形態）
図１から図７は、本発明に係る第1の実施形態に従った半導体装置の製造方法の流れを示す斜視図である。まず、ＳＯＩ（Silicon On Insulator）基板を用意する。ＳＯＩ層３０の厚さは、例えば、５０ｎｍ〜１００ｎｍ程度である。ＳＯＩ層３０のうちチャネルとなるボディ領域にチャネルドーピングを行なうことによって、チャネルの不純物濃度を約１×１０１７ｃｍ−３とする。
図１から図７は、本発明に係る第1の実施形態に従った半導体装置の製造方法の流れを示す斜視図である。まず、ＳＯＩ（Silicon On Insulator）基板を用意する。ＳＯＩ層３０の厚さは、例えば、５０ｎｍ〜１００ｎｍ程度である。ＳＯＩ層３０のうちチャネルとなるボディ領域にチャネルドーピングを行なうことによって、チャネルの不純物濃度を約１×１０１７ｃｍ−３とする。
次に、ＳＯＩ層３０上にシリコン窒化膜４０を約７０ｎｍ堆積し、このシリコン窒化膜４０をパターニングする。パターニング後のシリコン窒化膜４０をハードマスクとして用いて、ＳＯＩ層をＲＩＥによってエッチングする。これにより、図１に示すように、シリコンから成るＦｉｎ３０がＢＯＸ層２０上に形成される。Ｆｉｎ３０の上面は、シリコン窒化膜４０で被覆されている。なお、シリコン窒化膜４０はシリコン窒化膜に限定しない。シリコン窒化膜４０はゲート電極を形成する前に除去してもよい。この場合、Ｆｉｎ３０の上面もトランジスタのチャネルとして機能する。
次に、ゲート絶縁膜５０がＦｉｎ３０の側面に形成される。ゲート絶縁膜５０は、Ｆｉｎ３０を酸化することによって形成されてもよく、あるいは、Ｆｉｎ３０にハフニウムシリケート等の高誘電体膜を堆積することによって形成されてもよい。続いて、ゲート電極材料としてのポリシリコン膜６０を約３００ｎｍ堆積する。このとき、Ｆｉｎ３０を被覆するようにポリシリコン膜６０が堆積されるため、図２に示すように大きな段差がＦｉｎ３０の段差に従ってポリシリコン膜６０の表面に形成される。このように段差のあるポリシリコン膜６０の表面上にゲート電極パターンをフォレジストで形成することは困難である。
そこで、ポリシリコン膜６０をＣＭＰ（Chemical Mechanical Polishing）で平坦化し、図３に示すように、シリコン窒化膜４０が露出するまでポリシリコン膜６０をエッチバックする。次に、図４に示すように、再度、ゲート電極材料としてのポリシリコン膜６１を堆積する。このとき、ポリシリコン膜６１の膜厚は、例えば、約５０ｎｍである。
次に、ハードマスク用のシリコン窒化膜７０をポリシリコン膜６１上に約１００ｎｍ堆積する。図５に示すように、リソグラフィ技術およびＲＩＥを用いて、シリコン窒化膜７０をゲート電極のパターンに成形する。次に、パターニング後のシリコン窒化膜７０をハードマスクとして用いて、ポリシリコン膜６０および６１をＲＩＥでエッチングする。これにより、図５に示すように、ポリシリコンから成るゲート電極６２がＦｉｎ３０のボディ領域（チャネル領域）の両側面および上面を被覆するように形成される。ポリシリコン膜６０および６１をまとめてゲート電極６２とする。シリコン窒化膜７０は、後の工程でゲート電極６２の保護膜として用いられる。従って、シリコン窒化膜７０を保護膜７０とも呼ぶ。
その後、ゲート側壁膜の材料としてＴＥＯＳ膜を堆積する。このＴＥＯＳ膜をエッチバックすることによって、図６に示すようにゲート側壁膜８０が形成される。ゲート側壁膜８０の膜厚は約４０ｎｍである。このとき、Ｆｉｎ３０の側面にも側壁膜８１が形成されてよい。次に、シリコン窒化膜をＲＩＥでエッチングし、Ｆｉｎ３０上のシリコン窒化膜４０を除去する。このとき、ゲート電極６２上にある保護膜７０もエッチングされるが、保護膜７０は、シリコン窒化膜４０よりも厚いので、ゲート電極６２上に残存する。また、Ｆｉｎ３０のうちボディ領域上のシリサイド窒化膜４０は、ゲート電極６２に被覆されているため残存する。
次に、Ｆｉｎ３０のうちソース・ドレイン領域をシリサイド化する。ソース・ドレイン領域のシリサイド化に用いる金属材料としては、例えば、ｎＭＯＳにはＥｒ、ｐＭＯＳにはＰｔを用いればよい。これにより、ｎＭＯＳのソース・ドレイン領域はＥｒＳｉになり、ｐＭＯＳのソース・ドレイン領域はＰｔＳｉになる。このとき、ゲート電極６２は、シリコン窒化膜７０およびゲート側壁膜８０によって被覆されているため、シリサイド化されない。
次に、例えば、ＴＥＯＳ膜から成る層間絶縁膜９０を約４００ｎｍ堆積する。続いて、この層間絶縁膜９０をＣＭＰで平坦化し、それによって、ゲート電極６２の表面を露出させる。このとき、研磨がゲート電極６２の表面に達する直前にＣＭＰを停止してもよい。この場合には、熱燐酸溶液を用いて保護膜７０を除去する。これにより、ゲート電極６２の上面を露出させる。このときの構造を図７に示す。
以降の製造工程については、図８（Ａ）から図１１（Ｂ）を参照して説明する。
図８（Ａ）、図９（Ａ）、図１０（Ａ）および図１１（Ａ）は、図７のＡ−Ａ線に沿った断面図である。図８（Ｂ）、図９（Ｂ）、図１０（Ｂ）および図１１（Ａ）は、図７のＢ−Ｂ線に沿った断面図である。ＣＭＰ等によりゲート電極６２の上面を露出させると、図８（Ａ）および図８（Ｂ）に示す構造が得られる。
次に、図９（Ａ）および図９（Ｂ）に示すように、例えば、ニッケルから成る金属層１１０をゲート電極６２上に堆積する。次に、図９（Ａ）および図９（Ｂ）に示す構造を熱処理することによって、ポリシリコンから成るゲート電極６２とニッケルから成る金属層１１０とをシリサイド化する。これにより、ゲート電極６２がニッケルシリサイド（ＮｉＳｉ）になる。このとき、ゲート電極６２はフルシリサイド化される。フルシリサイド化とは、ゲート電極６２の全体を実質的にシリサイド化することであり、必ずしもゲート電極６２の全部を完全にシリサイド化する必要はない。例えば、ゲート電極６２のうちＢＯＸ層２０との接触部分にポリシリコンが多少残存してもよい。
ここで、図９（Ｂ）のゲート電極６２に注目されたい。ゲート電極６２のうち、シリコン窒化膜４０上にあるゲート電極６２の膜厚Ｔ１は比較的薄く、Ｆｉｎ３０の側面周辺にあるゲート電極６２の膜厚Ｔ２は比較的厚い。従って、シリコン窒化膜４０上にあるゲート電極６２はニッケル含有量の多いシリサイド（以下、Ｎｉリッチシリサイドという）になり、かつ、Ｆｉｎ３０の側面周辺にあるゲート電極６２はニッケル含有量の少ないシリサイド（以下、Ｓｉリッチシリサイドという）になる。
続いて、金属層１１０のうち未反応の金属を除去する。このとき、Ｎｉリッチシリサイドは、ニッケルの含有量が多いので、金属と同様に除去されてしまう。これにより、図１０（Ａ）および図１０（Ｂ）に示すように、Ｎｉリッチシリサイドとなっているゲート電極６２の上部が削れて、溝１１５がゲート電極６２の上面上に形成される。溝１１５の深さは、約５０ｎｍである。図１０（Ｂ）を参照するとわかるように、ゲート電極６２の上部が削れると、Ｆｉｎ３０を挟んだゲート電極６２がＦｉｎ３０上の溝１１５の部分で切断してしまう。これは、上述の問題点を引き起こす原因となる。
そこで、本実施形態では、図１１（Ａ）および図１１（Ｂ）に示すように、導電体１２０を溝１１５にダマシン法を用いて充填する。より詳細には、導電体１２０を堆積した後に、導電体１２０をＣＭＰで平坦化する。導電体１２０の膜厚は、例えば、約１５０ｎｍである。これにより、溝１１５内に導電体１２０を残存させる。導電体１２０は、例えば、ニッケル、タングステン、プラチナ、コバルト、モリブデン、アルミニウム、タンタル、チタン、エルビウムのいずれかを含む金属、または、ゲルマニウム、シリコンを含む半導体である。代表的には、導電体１２０は、ニッケルまたはポリシリコンである。
その後、従来技術による半導体装置の製造方法を用いることによって、Ｆｉｎ型トランジスタが完成する。例えば、シリコン酸化膜から成る層間絶縁膜を堆積し、層間絶縁膜にコンタクトホールを形成する。さらに金属配線を形成する。
本実施形態では、Ｎｉリッチシリサイドが削られたときに溝１１５がゲート電極６２上に形成される。この溝１１５に導電体１２０を充填することによってシリサイドから成るゲート電極６２の切断（高抵抗化）が防止される。これにより、Ｆｉｎ型トランジスタに金属ゲート電極を用いた効果を充分に発揮することができるので、トランジスタの性能を向上させることができる。
また、本実施形態によれば、ゲート電極のフルシリサイド化とソース・ドレイン領域のシリサイド化とを個別の工程で実行することができる。従って、ソース・ドレイン領域を所望の深さまでシリサイド化することができる。これにより、ソース・ドレイン領域のシリサイド化が深すぎることによって生じるリーク電流等を抑制することができる。
第１の実施形態において金属膜１１０としてニッケルを用いた。しかし、金属膜１１０は、タングステン、プラチナ、コバルト、モリブデン、チタン、エルビウムなどの金属であってもよい。
本実施形態によれば、絶縁層としてのＢＯＸ層２０と、ＢＯＸ層２０上に形成され、半導体材料から成るＦｉｎ３０と、Ｆｉｎ３０の側面に設けられたゲート絶縁膜５０と、Ｆｉｎ３０の両側面に設けられたゲート電極６２と、Ｆｉｎ３０上に設けられ、Ｆｉｎ３０の一方の側面にあるゲート電極６２と他方の側面にあるゲート電極６２とを接続する導電体１２０とを具備した半導体装置を製造することができる。
このように製造された半導体装置は、Ｆｉｎ３０の両側面にあるゲート電極６２が低抵抗の導電体で電気的に接続されている。従って、半導体装置は、ゲート電極を高抵抗化させることなく、正常に動作することができる。
（第２の実施形態）
第２の実施形態による半導体装置の製造方法では、ポリシリコン膜６１に代えて、シリコンゲルマニウム（ＳｉＧｅ）膜２１０が堆積される点で第１の実施形態と異なる。図１から図７に示す製造工程において、第２の実施形態のその他の製造工程は、第１の実施形態のそれと同様であるのでその説明を省略する。
第２の実施形態による半導体装置の製造方法では、ポリシリコン膜６１に代えて、シリコンゲルマニウム（ＳｉＧｅ）膜２１０が堆積される点で第１の実施形態と異なる。図１から図７に示す製造工程において、第２の実施形態のその他の製造工程は、第１の実施形態のそれと同様であるのでその説明を省略する。
ＳｉＧｅ膜２１０はキャップ材として堆積される。ＳｉＧｅ膜２１０の膜厚は約５０ｎｍである。ＳｉＧｅ膜２１０のゲルマニウム濃度は約３０％である。
図１２（Ａ）、図１３（Ａ）、図１４（Ａ）および図１５（Ａ）は、図７のＡ−Ａ線に沿った断面に相当する断面図である。図１２（Ｂ）、図１３（Ｂ）、図１４（Ｂ）および図１５（Ｂ）は、図７のＢ−Ｂ線に沿った断面に相当する断面図である。図１２（Ｂ）に示すように、第２の実施形態では、ＳｉＧｅ膜２１０がポリシリコン膜６０上に形成されている。ＳｉＧｅ膜２１０はキャップとして設けられており、後の工程で除去される。従って、ポリシリコン膜６０がゲート電極となる。以下、ポリシリコン膜６０をゲート電極６０とも呼ぶ。
次に、ＳｉＧｅ膜２１０がウェットエッチングによって選択的に除去される。これによって、溝１１６がゲート電極６０および保護膜４０の上面上に形成される。また、ゲート電極６０の上面が露出される。続いて、図１３（Ａ）および図１３（Ｂ）に示すように、例えば、ニッケルから成る金属層１１０をゲート電極６０上に堆積する。次に、図１３（Ａ）および図１３（Ｂ）に示す構造を熱処理することによって、ポリシリコンから成るゲート電極６０をシリサイド化する。これにより、ゲート電極６０がニッケルシリサイド（ＮｉＳｉ）になる。このとき、ゲート電極６０はフルシリサイド化される。
ここで、図１３（Ｂ）のゲート電極６０に注目されたい。キャップとしてのＳｉＧｅ膜２１０がシリコン窒化膜４０上を被覆していたので、ゲート電極６０はシリコン窒化膜４０上に設けられていない。従って、シリサイドは、シリコン窒化膜４０上に形成されない。金属層１１０は、Ｆｉｎ３０の両側に分離されたゲート電極６０をフルシリサイド化する。
続いて、金属層１１０のうち未反応の金属を除去する。このとき同時に、分離したゲート電極６０上に形成されたＮｉリッチシリサイドが除去される。しかし、シリコン窒化膜４０上にシリサイドが無いので、シリコン窒化膜４０の上面は図１４（Ａ）および図１４（Ｂ）に示すように平坦な状態である。
次に、図１５（Ａ）および図１５（Ｂ）に示すように、導電体１２０を溝１１６にダマシン法を用いて充填する。より詳細には、導電体１２０を堆積した後に、導電体１２０をＣＭＰで平坦化する。導電体１２０の膜厚は、例えば、約１５０ｎｍである。これにより、溝１１６内に導電体１２０を残存させる。
第２の実施形態によれば、所定の膜厚を有するＳｉＧｅ膜２１０が除去されるので、ゲート電極６０および保護膜４０上に所定の深さの溝１１６が形成される。導電体１２０は、溝１１６にダマシン法で埋め込まれるので、保護膜４０上にＳｉＧｅ膜２１０と同じ膜厚に形成される。すなわち、ＳｉＧｅ膜２１０の膜厚を制御することによって、ダマシン法で保護膜４０上に形成される導電体１２０の膜厚を制御することができる。従って、ダマシン法を適用することが容易となり、かつ、保護膜４０上に形成される導電体１２０の膜厚を容易に制御することができる。その結果、ゲート電極の抵抗値の制御が用意となる。さらに、第２の実施形態は、第１の実施形態と同様の効果を有する。
（第３の実施形態）
上記実施形態では、ゲート電極６２の上面に金属層１１０を堆積し、ゲート電極６２の上面のみからゲート電極６２をシリサイド化していた。この場合、ゲート電極６２の上面近傍はＮｉリッチシリサイドとなり、ゲート電極６２の底面近傍はＳｉリッチシリサイドになる。従って、Ｆｉｎ３０の上部とＦｉｎ３０の下部とにおいてゲート電極６２の仕事関数が異なる。これは、Ｆｉｎ３０の上部とＦｉｎ３０の下部とにおいてトランジスタの閾値電圧を相違させる。その結果、トランジスタの閾値電圧のばらつきやＳ−ｆａｃｔｏｒ（サブスレッショルド特性）の劣化が生じることがある。
上記実施形態では、ゲート電極６２の上面に金属層１１０を堆積し、ゲート電極６２の上面のみからゲート電極６２をシリサイド化していた。この場合、ゲート電極６２の上面近傍はＮｉリッチシリサイドとなり、ゲート電極６２の底面近傍はＳｉリッチシリサイドになる。従って、Ｆｉｎ３０の上部とＦｉｎ３０の下部とにおいてゲート電極６２の仕事関数が異なる。これは、Ｆｉｎ３０の上部とＦｉｎ３０の下部とにおいてトランジスタの閾値電圧を相違させる。その結果、トランジスタの閾値電圧のばらつきやＳ−ｆａｃｔｏｒ（サブスレッショルド特性）の劣化が生じることがある。
第３の実施形態による製造方法は、このような閾値電圧のバラツキやＳ−ｆａｃｔｏｒのばらつきを抑制した半導体装置を製造することができる。
図１６から図１８は、本発明に係る第３の実施形態に従った半導体装置の製造方法の流れを示す斜視図である。まず、第１の実施形態と同様にＦｉｎ３０および保護膜４０をＢＯＸ層２０上に形成する（図１参照）。次に、ゲート絶縁膜５０の形成後、ゲート電極材料としてのポリシリコン膜３１０を約５０ｎｍ堆積する。続いて、ポリシリコン膜３１０を異方的にエッチングすることによって、図１６に示すように、Ｆｉｎ３０の側面にポリシリコン膜３１０を残存させる。Ｆｉｎ３０の側面に形成されたポリシリコン３１０が後の工程でゲート電極となる。
次に、図１６に示すように、ＳｉＧｅ膜３２０を約３００ｎｍ堆積する。ＳｉＧｅ３２０のゲルマニウム濃度は、約３０％である。このとき、Ｆｉｎ３０を被覆するようにＳｉＧｅ３２０が堆積されるため、図１６に示すように大きな段差がＦｉｎ３０の段差に従ってＳｉＧｅ３２０の表面に形成される。このように段差のあるＳｉＧｅ３２０の表面上にゲート電極パターンをフォレジストで形成することは困難である。
そこで、ＳｉＧｅ３２０をＣＭＰで平坦化し、図１７に示すように、シリコン窒化膜４０が露出するまでＳｉＧｅ膜３２０をエッチバックする。次に、図１８に示すように、再度、ＳｉＧｅ膜３２１を堆積する。このとき、ＳｉＧｅ膜３２１の膜厚は、例えば、約５０ｎｍである。ＳｉＧｅ膜３２１のゲルマニウム濃度は、約３０％である。
次に、ハードマスク用のシリコン窒化膜３３０をＳｉＧｅ膜３２１上に約１００ｎｍ堆積する。図１９に示すように、リソグラフィ技術およびＲＩＥを用いて、シリコン窒化膜３３０をゲート電極のパターンに成形する。次に、パターニング後のシリコン窒化膜３３０をハードマスクとして用いて、ＳｉＧｅ膜３２０および３２１をＲＩＥでエッチングする。これにより、図１９に示すように、ゲート電極と同じ形状を有するＳｉＧｅ膜３２０および３２１がＦｉｎ３０のボディ領域（チャネル領域）の両側面および上面を被覆するように形成される。
その後、図６および図７に示した工程と同様の工程を経る。図１９に示す構造にゲート側壁膜８０が形成されると、ゲート電極３１０が被覆されるため、その後の第３の実施形態の斜視図は、図６および図７と同様になる。第３の実施形態における図６および図７に相当する図面は省略する。ただし、図７において、ゲート電極６２の代わりに、ＳｉＧｅ膜３２１の表面が露出している。
図２０（Ａ）、図２１（Ａ）、図２２（Ａ）および図２３（Ａ）は、図７のＡ−Ａ線に沿った断面に相当する断面図である。図２０（Ｂ）、図２１（Ｂ）、図２２（Ｂ）および図２３（Ａ）は、図７のＢ−Ｂ線に沿った断面に相当する断面図である。図２０（Ａ）から図２３（Ｂ）を参照して、以降の製造工程について説明する。
ＣＭＰ等によりＳｉＧｅ膜３２１の上面を露出させると、図２０（Ａ）および図２０（Ｂ）に示す構造が得られる。
次に、ＳｉＧｅ膜３２０および３２１がウェットエッチングによって選択的に除去される。これによって、図２１（Ａ）および図２１（Ｂ）に示すように、溝１１７が保護膜４０の上面上に形成されるとともに、ゲート電極３１０の上面および側面が露出する。ここで、ゲート電極３１０の側面が露出することに注目されたい。
続いて、図２２（Ａ）および図２２（Ｂ）に示すように、例えば、ニッケルから成る金属層１１０をゲート電極３１０上に堆積する。次に、図２２（Ａ）および図２２（Ｂ）に示す構造を熱処理することによって、ポリシリコンから成るゲート電極３１０をフルシリサイド化する。これにより、ゲート電極３１０がニッケルシリサイド（ＮｉＳｉ）になる。このとき、ゲート電極３１０は、図２２（Ｂ）の矢印で示すようにゲート電極３１０の側面からシリサイド化される。これにより、ゲート電極３１０内のシリコン濃度およびニッケル濃度は、チャネルの位置に依らず、ほぼ一定となる。即ち、ゲート電極３１０の上部からその下部にわたって、シリコン濃度およびニッケル濃度の比率はほぼ一定となる。
次に、図２３（Ａ）および図２３（Ｂ）に示すように、導電体１２０をＳｉＧｅ膜３２０および３２１が形成されていた位置にダマシン法を用いて充填する。即ち、導電体１２０を溝１１７内に充填し、ゲート電極３１０の側面に堆積する。より詳細には、導電体１２０を堆積した後に、導電体１２０をＣＭＰで平坦化する。導電体１２０の膜厚は、例えば、約２５０ｎｍである。これにより、溝１１７内に導電体１２０を残存させる。
第３の実施形態によれば、ゲート電極３１０は、その側面からシリサイド化される。このため、Ｆｉｎ３０の上部近傍のゲート電極３１０とＦｉｎ３０の下部近傍のゲート電極３１０とがほぼ等しいニッケル濃度を有する。それにより、ゲート電極３１０は、Ｆｉｎ３０の下部と上部でほぼ等しい仕事関数を有する。その結果、トランジスタの閾値電圧が安定するので、閾値電圧のバラツキが低減し、Ｓ−ｆａｃｔｏｒが改善する。
また、第３の実施形態では、第２の実施形態と同様に保護膜４０上に溝１１７が形成される。これにより、第３の実施形態は、第２の実施形態と同様の効果を有する。勿論、第３の実施形態は、第１の実施形態の効果をも有する。
（第４の実施形態）
第４の実施形態では、ゲート電極材料を平坦化することなくゲート電極をパターニングする点で第１の実施形態と異なる。
第４の実施形態では、ゲート電極材料を平坦化することなくゲート電極をパターニングする点で第１の実施形態と異なる。
図２４から図３０（Ｂ）は、本発明に係る第４の実施形態に従った半導体装置の製造方法の流れを示す断面図である。図２５（Ｂ）、図２６（Ｂ）、図２７（Ｂ）、図２８（Ｂ）、図２９（Ｂ）、および、図３０（Ｂ）は、それぞれ図２５（Ａ）、図２６（Ａ）、図２７（Ａ）、図２８（Ａ）、図２９（Ａ）、および、図３０（Ａ）に示す構造を左右いずれかから見た図である。
まず、第１の実施形態と同様に、ＢＯＸ層２０上にＦｉｎ３０および保護膜４０を形成する。次に、Ｆｉｎ３０の側面にゲート絶縁膜５０を形成する。続いて、図２４に示すように、Ｆｉｎ３０および４０を被覆するようにゲート電極材料としてのポリシリコン膜４１０を堆積する。ポリシリコン膜４１０の膜厚は、例えば、１００ｎｍである。ポリシリコン膜４１０は、後の工程でゲート電極となる。ポリシリコン膜４１０に代えてアモルファスシリコン４１０を堆積してもよい。次に、ポリシリコン膜４１０上に第１の絶縁膜としてのシリコン窒化膜４２０を堆積する。シリコン窒化膜４２０の膜厚は、例えば、２０ｎｍである。シリコン窒化膜４２０はハードマスクとして用いられる。次に、シリコン窒化膜４２０上に第２の絶縁膜としてのシリコン酸化膜４３０を堆積する。シリコン酸化膜４３０の膜厚は、例えば、１５０ｎｍである。シリコン酸化膜４３０もハードマスクとして用いられる。続いて、ＣＭＰ等を用いてシリコン酸化膜４３０の表面を平坦化する。これにより、図２４に示す構造が得られる。
次に、リソグラフィ技術およびＲＩＥを用いて、図２５（Ａ）および図２５（Ｂ）に示すようにシリコン酸化膜４３０をゲート電極のパターンに成形する。
フォトレジスト（図示せず）の除去後、シリコン酸化膜４３０をマスクとして用いて、図２６（Ａ）および図２６（Ｂ）に示すように、シリコン窒化膜４２０をＲＩＥ等でエッチングする。
シリコン酸化膜４３０の除去後、シリコン窒化膜４２０をマスクとして用いて、図２７（Ａ）および図２７（Ｂ）に示すように、ポリシリコン膜４１０をＲＩＥ等でエッチングする。さらに、シリコン窒化膜を除去すると、ポリシリコン膜４１０がゲート電極のパターンに加工された状態で残る。ポリシリコン膜４１０は、ゲート電極４１０とも呼ぶ。
次に、ゲート電極４１０をマスクとしてＦｉｎ３０に不純物を注入する。さらに、熱処理することによって、ソース・ドレイン拡散層が形成される。次に、ゲート側壁膜の材料としてＴＥＯＳ膜を堆積し、このＴＥＯＳ膜をＲＩＥでエッチングする。これにより、図２８（Ｂ）に示すように、ゲート電極４１０の側面にゲート側壁膜４４０が形成される。なお、ソース・ドレイン拡散層を形成するための不純物注入および熱処理は、ゲート側壁膜４４０の形成後に実行されてもよい。
必要に応じてゲート電極４１０の表面処理を行った後、図２９（Ａ）および図２９（Ｂ）に示すように、金属膜４５０として、例えば、ニッケル膜をゲート電極４１０上に堆積する。金属膜４５０の膜厚は、例えば、約１００ｎｍである。続いて、図２９（Ａ）および図２９（Ｂ）に示す構造を約４５０℃で熱処理する。これにより、金属膜４５０とゲート電極４１０とが反応し、ゲート電極４１０がニッケルシリサイドになる。
ここで、シリサイド化する前のポリシリコンから成るゲート電極４１０はＣＭＰ等で平坦化されていない。従って、図２９（Ａ）に示すように、ゲート電極４１０はほぼ均一な膜厚ＴＧでＢＯＸ層２０、Ｆｉｎ３０等を被覆している。これにより、図２９（Ａ）の矢印で示すように、ゲート電極４１０はほぼ均一にフルシリサイド化される。即ち、シリサイド化後のゲート電極４１０は、ほぼ均一なニッケル濃度を有する。
次に、硫酸過水を用いて、未反応の金属膜４５０を除去する。これにより、図３０（Ａ）および図３０（Ｂ）に示すように、フルシリサイド化されたゲート電極４１０が完成する。上述のように、ゲート電極４１０は、ほぼ均一なニッケル濃度を有し、Ｎｉリッチシリサイドがない。従って、未反応の金属膜４５０を除去するときに、Ｆｉｎ３０の上方にあるゲート電極４１０を除去しない。その結果、ゲート電極４１０は断線しない。その後の工程は、第１の実施形態における工程と同様であるのでその説明を省略する。
第４の実施形態によれば、シリコン窒化膜４２０およびシリコン酸化膜４３０というハードマスクを用いることによって、ゲート電極４１０を成形している。これにより、ゲート電極４１０をＣＭＰ等で平坦化することなく、ゲート電極４１０を加工することができる。その結果、ゲート電極４１０がほぼ均一にフルシリサイド化されるので、Ｆｉｎ３０の上方にあるゲート電極４１０は削られず、ゲート電極４１０は断線しない。
第４の実施形態によれば、シリコン窒化膜４２０およびシリコン酸化膜４３０という２種類のハードマスクを用いている。もし、シリコン酸化膜４３０のみをハードマスクとして用いた場合、ゲート電極４１０の成形後、シリコン酸化膜４３０を除去するときに、ＢＯＸ層２０がシリコン酸化膜４３０と一緒に除去されてしまう。このような不具合を防止するために、シリコン窒化膜４２０をゲート電極４１０の成形用ハードマスクとして設けている。シリコン窒化膜４２０をパターニングするためには、通常、ハードマスクが必要である。そこで、さらに、シリコン酸化膜４３０をシリコン窒化膜４２０の成形用ハードマスクとして設けている。
もし、ＢＯＸ層２０をエッチングすることなく、ハードマスクを除去することができるのであれば、シリコン窒化膜４２０またはシリコン酸化膜４３０のうち一方のみを用いてもよい。
（第５の実施形態）
第５の実施形態では、シリコン窒化膜４２０およびシリコン酸化膜４３０に代えて、シリコンゲルマニウム膜５１０を用いている点で第４の実施形態と異なる。
第５の実施形態では、シリコン窒化膜４２０およびシリコン酸化膜４３０に代えて、シリコンゲルマニウム膜５１０を用いている点で第４の実施形態と異なる。
図３１および図３２は、本発明に係る第５の実施形態に従った半導体装置の製造方法の流れを示す断面図である。図３１（Ｂ）、および、図３２（Ｂ）は、それぞれ図３１（Ａ）、および、図３２（Ａ）に示す構造を左右いずれかから見た図である。
まず、第１の実施形態と同様に、ＢＯＸ層２０上にＦｉｎ３０および保護膜４０を形成する。次に、Ｆｉｎ３０の側面にゲート絶縁膜５０を形成する。続いて、図３１（Ａ）および図３１（Ｂ）に示すように、Ｆｉｎ３０および４０を被覆するようにゲート電極材料としてのポリシリコン膜４１０を堆積する。ポリシリコン膜４１０に代えてアモルファスシリコン４１０を堆積してもよい。
次に、ポリシリコン膜４１０上にマスク用絶縁膜としてのシリコンゲルマニウム（ＳｉＧｅ）膜５１０を堆積する。ＳｉＧｅ膜５１０の膜厚は、例えば、２００ｎｍである。ＳｉＧｅ膜５１０はハードマスクとして用いられる。次に、ＣＭＰ等を用いてＳｉＧｅ膜５１０の表面を平坦化する。
次に、リソグラフィ技術およびＲＩＥを用いて、ＳｉＧｅ膜５１０をゲート電極のパターンに成形する。フォトレジスト（図示せず）の除去後、ＳｉＧｅ膜５１０をマスクとして用いて、図３２（Ａ）および図３２（Ｂ）に示すように、ポリシリコン膜４１０をＲＩＥ等でエッチングする。このとき、ＳｉＧｅ膜５１０およびポリシリコン膜４１０は同一工程において連続的にゲート電極のパターンに加工されてもよい。さらに、ＳｉＧｅ膜５１０を選択的に除去すると、ポリシリコン膜４１０がゲート電極のパターンに加工された状態で残る。ＳｉＧｅ膜５１０は、シリコン酸化膜に対して選択的に除去され得る。従って、ＳｉＧｅ膜５１０は、ＢＯＸ層２０をエッチングすることなく除去され得る。
その後の工程は、第４の実施形態と同様であるので、その説明を省略する。
第５の実施形態によれば、ゲート電極４１０をＣＭＰ等で平坦化することなく、ＳｉＧｅ膜５１０からなる単層のハードマスクを用いてゲート電極４１０を成形している。第４の実施形態のように２層のハードマスクを加工する形態よりも、単層のハードマスクの方が加工しやすい。よって、第５の実施形態では、比較的簡単な製造工程でゲート電極４１０を形成することができる。さらに、第５の実施形態は、第４の実施形態と同様の効果を有する。
（第６の実施形態）
第６の実施形態では、Ｆｉｎを形成するときに、Ｆｉｎの上方に導電体を予め形成する。これにより、ゲート電極がＦｉｎの上方で切断することを防止する。
第６の実施形態では、Ｆｉｎを形成するときに、Ｆｉｎの上方に導電体を予め形成する。これにより、ゲート電極がＦｉｎの上方で切断することを防止する。
図３３から図４１は、本発明に係る第６の実施形態に従った半導体装置の製造方法の流れを示す断面図である。図３９（Ｂ）、図４０（Ｂ）、および、図４１（Ｂ）は、それぞれ図３９（Ａ）、図４０（Ａ）、および、図４１（Ａ）に示す構造を左右いずれかから見た図である。
まず、第１の絶縁膜としてのシリコン窒化膜６１０をＳＯＩ層上に堆積する。次に、導電体としてのポリシリコン膜６２０をシリコン窒化膜６１０上に堆積する。続いて、第２の絶縁膜としてのシリコン窒化膜６３０をポリシリコン膜６２０上に堆積する。これにより、図３３に示す構造が得られる。シリコン窒化膜６１０は、ポリシリコン膜６２０とＦｉｎ３０との間を絶縁する。ポリシリコン膜６２０は、後の工程でＦｉｎ３０の左右に形成されるゲート電極間を接続する。シリコン窒化膜６３０はハードマスクとして用いられる。
次に、リソグラフィ技術およびＲＩＥを用いて、シリコン窒化膜６３０をＦｉｎのパターンに加工される。次に、パターニング後のシリコン窒化膜６３０をマスクとして用いて、ポリシリコン膜６２０、シリコン窒化膜６１０およびＳＯＩ層３０をＲＩＥでエッチングする。これにより、図３４に示すように、Ｆｉｎ部６４０が形成される。パターニング後のＳＯＩ層３０がＦｉｎのボディとなる。従って、パターニング後のＳＯＩ層３０をＦｉｎ３０とも呼ぶ。
次に、図３５に示すように、ゲート絶縁膜６５０として、例えば、ハフニウムシリケート（ＨｆＳｉＯ）膜を、Ｆｉｎ部６４０を被覆するように堆積する。なお、ゲート絶縁膜６５０は、Ｆｉｎ部６４０を酸化することによって形成されたシリコン酸化膜であってもよい。
次に、Ｆｉｎ部４６０を被覆するように、ポリシリコン膜６６０を堆積する。ＲＩＥまたはＣＤＥ等を用いて、ポリシリコン膜６６０をエッチバックし、ポリシリコン膜６２０の底面レベル以下までエッチングバックする。これにより、図３６に示すように、ポリシリコン膜６２０の側面を被覆するゲート絶縁膜６５０を露出させる。
次に、図３７に示すように、露出したゲート絶縁膜６５０を除去し、ポリシリコン膜６２０の側面を露出させる。ポリシリコン膜６２０の側面を洗浄した後、再度、Ｆｉｎ部６４０を被覆するようにポリシリコン膜６６１を堆積する。あるいは、Ｆｉｎ部６４０を被覆するようにシリコンをエピタキシャル成長させてもよい。このように形成されたポリシリコン膜６６１は、図３８に示すように、ポリシリコン６６０およびポリシリコン膜６２０と一体化する。
次に、ＣＭＰ等を用いてポリシリコン膜６６１の表面を平坦化する。このとき、シリコン窒化膜６３０を露出させるが、ポリシリコン膜６２０はシリコン窒化膜６３０で被覆された状態のままとする。
次に、リソグラフィ技術およびＲＩＥを用いて、シリコン窒化膜マスク６４０およびポリシリコン膜６６１、６６０をゲート電極のパターンに加工する。これにより、図３９（Ａ）および図３９（Ｂ）に示すようにゲート電極６６２が形成される。
次に、図４０に示すように、ゲート電極６６２の側面に側壁膜６７０を形成する。側壁膜６７０は、例えば、ＴＥＯＳ膜から成る。次に、Ｆｉｎ３０に不純物を注入し、さらに、熱処理を施すことによりソース・ドレイン拡散層を形成する。必要に応じてゲート電極６６２の表面処理を行った後、金属膜１１０として、例えば、ニッケルをゲート電極６６２上に堆積する。金属膜１１０の膜厚は、例えば、約１００ｎｍである。これにより、図４０（Ａ）および図４０（Ｂ）に示す構造が得られる。続いて、図４０（Ａ）および図４０（Ｂ）に示す構造を約４５０℃で熱処理する。これにより、金属膜１１０とゲート電極６６２とが反応し、ゲート電極６６２がニッケルシリサイドになる。
次に、硫酸過水を用いて、未反応の金属膜１１０を除去する。これにより、図４１（Ａ）および図４１（Ｂ）に示すように、フルシリサイド化されたゲート電極６６２ａおよび６６２ｂが完成する。なお、層間膜を堆積し、この層間膜をエッチバックすることによってゲート電極６６２の表面を露出させ、その後、ゲート電極６６２をシリサイド化してもよい。
その後の工程は、第１の実施形態と同様であるので、その説明を省略する。
第６の実施形態では、シリサイド化する前にゲート電極６６２が平坦化されている。従って、シリサイド化後のゲート電極６６２のうち、上部のゲート電極６６２ａはＮｉリッチシリサイドとなり、下部のゲート電極６６２ｂはＳｉリッチシリサイドとなる。よって、未反応の金属膜１１０を除去するときに、ゲート電極６６２ａが削られる場合がある。しかし、第６の実施形態では、ポリシリコン膜６２０が導電体としてＦｉｎ部６４０の左右に設けられたゲート電極６６２を接続している。従って、ゲート電極６６２が切断するという問題が生じない。
第６の実施形態によれば、導電体１２０は、ゲート電極６２の上面よりも低い位置に設けられている。さらに、第６の実施形態による半導体装置は、導電体１２０の上に設けられた第２の絶縁膜としてシリコン窒化膜６３０をさらに具備する。シリコン窒化膜６３０が導電体１２０をエッチングから保護するので、Ｆｉｎ３０の両側面にあるゲート電極６２が低抵抗の導電体で電気的に接続されている。従って、半導体装置は、ゲート電極を高抵抗化させることなく、正常に動作することができる。
上記の実施形態において、シリサイドを形成のための熱処理は、１度に限定しない。即ち、この熱処理は、複数回に分けて処理してもよい。ゲート絶縁膜は、シリコン酸化膜、ハフニウムシリケートのほか、シリコン酸化膜よりも高誘電率を有する高誘電体材料、そのような高誘電体材料の酸化膜、そのような高誘電体材料の酸窒化膜等であってもよい。
上記実施形態では、ＳＯＩ基板を用いた。しかし、バルクシリコン基板を用いてもよい。
１０…バルク
２０…絶縁層
３０…Ｆｉｎ
４０…保護膜
５０…ゲート絶縁膜
６０…ゲート電極材料
６２…ゲート電極
７０…ハードマスク
８０…ゲート側壁膜
９０…層間絶縁膜
１１０…金属
１１５…溝
１２０…導電体
２０…絶縁層
３０…Ｆｉｎ
４０…保護膜
５０…ゲート絶縁膜
６０…ゲート電極材料
６２…ゲート電極
７０…ハードマスク
８０…ゲート側壁膜
９０…層間絶縁膜
１１０…金属
１１５…溝
１２０…導電体
Claims (7)
- 半導体材料から成り、上面が保護膜で被覆されたＦｉｎを絶縁層上に形成し、
前記Ｆｉｎの側面にゲート絶縁膜を形成し、
前記Ｆｉｎを被覆するようにゲート電極材料を堆積し、
前記ゲート電極材料を平坦化し、
前記ゲート電極材料を加工することによってゲート電極を形成し、
前記ゲート電極を被覆するように層間絶縁膜を堆積し、
前記ゲート電極の上面を露出させ、
前記ゲート電極の上面上に金属を堆積し、
前記ゲート電極と前記金属とを反応させることによって前記ゲート電極をシリサイド化し、
前記金属のうち未反応の金属を除去することによって、前記保護膜の上面上に溝が形成され、
前記溝に導電体を充填することを具備する半導体装置の製造方法。 - 半導体材料から成り、上面が保護膜で被覆されたＦｉｎを絶縁層上に形成し、
前記Ｆｉｎの側面にゲート絶縁膜を形成し、
前記Ｆｉｎを被覆するようにゲート電極材料を堆積し、
前記ゲート電極材料を平坦化することによって、前記保護膜の上面を露出させ、
前記ゲート電極材料および前記保護膜上に、前記ゲート電極材料とは異なるキャップ材を堆積し、
前記ゲート電極材料および前記キャップ材を加工することによって、ゲート電極と該ゲート電極の上面を被覆するキャップとを形成し、
前記ゲート電極および前記キャップを被覆するように層間絶縁膜を堆積し、
前記層間絶縁膜を平坦化することによって前記キャップの上面を露出させ、
前記キャップを除去することによって、前記ゲート電極および前記保護膜のそれぞれの上面を露出させるとともに、前記ゲート電極および前記保護膜の上面上に溝を形成し、
前記ゲート電極の上面上に金属を堆積し、
前記ゲート電極と前記金属とを反応させることによって前記ゲート電極をシリサイド化し、
前記金属のうち未反応の金属を除去し、
前記溝に導電体を充填することを具備する半導体装置の製造方法。 - 半導体材料から成り、上面が保護膜で被覆されたＦｉｎを絶縁層上に形成し、
前記Ｆｉｎの側面にゲート絶縁膜を形成し、
前記ゲート絶縁膜上にゲート電極材料を形成し、
前記Ｆｉｎおよび前記ゲート電極材料を被覆するように、前記ゲート電極材料とは異なる被覆材を堆積し、
前記被覆材を平坦化し、
前記被覆材および前記ゲート電極材料を加工することによって、ゲート電極と該ゲート電極の上面を被覆する被覆部とを形成し、
前記ゲート電極および前記被覆部の側面にゲート側壁部を形成し、
前記ゲート電極および前記被覆部を覆うように層間絶縁膜を堆積し、
前記層間絶縁膜を平坦化することによって前記被覆材の上面を露出させ、
前記被覆材を除去することによって、前記ゲート電極の上面上および側部に溝を形成し、
前記ゲート電極の上面および側面上に金属を堆積し、
前記ゲート電極と前記金属とを反応させることによって前記ゲート電極をシリサイド化し、
前記金属のうち未反応の金属を除去し、
前記溝に導電体を充填することを具備する半導体装置の製造方法。 - 半導体材料から成り、上面が保護膜で被覆されたＦｉｎを絶縁層上に形成し、
前記Ｆｉｎの側面にゲート絶縁膜を形成し、
前記Ｆｉｎを被覆するようにゲート電極の材料を堆積し、
前記ゲート電極の材料を被覆するように第１の絶縁膜を堆積し、
前記第１の絶縁膜を被覆するように第２の絶縁膜を堆積し、
前記第２の絶縁膜を平坦化し、
前記第２の絶縁膜をゲート電極のパターンに成形し、
前記第２の絶縁膜をマスクとして前記第１の絶縁膜を前記ゲート電極のパターンに成形し、
前記第１の絶縁膜をマスクとして前記ゲート電極の材料を前記ゲート電極のパターンに成形し、
前記ゲート電極上に金属を堆積し、
前記ゲート電極と前記金属とを反応させることによって前記ゲート電極をシリサイド化することを具備する半導体装置の製造方法。 - 半導体材料から成り、上面が保護膜で被覆されたＦｉｎを絶縁層上に形成し、
前記Ｆｉｎの側面にゲート絶縁膜を形成し、
前記Ｆｉｎを被覆するようにゲート電極の材料を堆積し、
前記ゲート電極の材料を被覆するようにマスク用絶縁膜を堆積し、
前記マスク用絶縁膜を平坦化し、
前記マスク用絶縁膜をゲート電極のパターンに成形し、
前記マスク用絶縁膜をマスクとして前記ゲート電極の材料を前記ゲート電極のパターンに成形することによって、前記ゲート電極を形成することを具備する半導体装置の製造方法。 - 半導体層上に第１の絶縁膜、導電体、および第２の絶縁膜を順に堆積し、
前記第２の絶縁膜をパターニングし、
パターニング後の前記第２の絶縁膜をマスクとして用いて、前記導電体、前記第１の絶縁膜および前記半導体層をエッチングすることによってＦｉn部を形成し、
前記Ｆｉｎ部の側面にゲート絶縁膜を形成し、
前記Ｆｉn部を被覆するようにゲート電極の材料を堆積し、
前記ゲート電極の材料を前記導電体の底面レベル以下までエッチングし、
前記導電体の側面に形成された前記ゲート絶縁膜を除去し、
前記導電体および前記第２の絶縁膜を被覆するように前記ゲート電極の材料をさらに堆積し、
前記ゲート電極の材料を平坦化し、
前記ゲート電極の材料をゲート電極のパターンに成形し、
前記マスク用絶縁膜をマスクとして前記ゲート電極の材料を前記ゲート電極のパターンに成形することによって、前記ゲート電極を形成することを具備する半導体装置の製造方法。 - 絶縁層と、
前記絶縁層上に形成され、半導体材料から成るＦｉｎと、
前記Ｆｉｎの側面に設けられたゲート絶縁膜と、
前記Ｆｉｎの両側面に設けられたゲート電極と、
前記Ｆｉｎ上に設けられ、前記Ｆｉｎの一方の側面にある前記ゲート電極と他方の側面にある前記ゲート電極と接続する導電体とを具備した半導体装置。
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