JP2022154154A - 半導体装置 - Google Patents

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雅之 久保形
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Toshiba Corp
Toshiba Electronic Devices and Storage Corp
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Abstract

【課題】半導体素子の反り、及び破壊発生を抑制できる半導体装置を提供する。【解決手段】実施形態の半導体装置は、第１トランジスタと、第２トランジスタと、第３電極と、制御層と、を有する。第１トランジスタは、第１面と、第２面とを有する半導体層の第１領域と、第１電極と、第１ゲート電極と、を有する。第１電極は、第１領域の第２面と電気的に接続される。第１ゲート電極は、第１領域に設けられる。第２トランジスタは、第１領域と隣り合って設けられた半導体層の第２領域と、第２ゲート電極と、第２電極と、を有する。第２ゲート電極は、第２領域に設けられる。第２電極は、第２領域の第２面と電気的に接続される。第３電極は、第１面側に設けられ、第１トランジスタ及び第２トランジスタと電気的に接続される。制御層は、第１面との間に第３電極が位置するよう設けられ、第３電極よりも小さい線膨張係数を有する。【選択図】図１

Description

本発明の実施形態は、半導体装置に関する。
２つのトランジスタ、例えば金属酸化膜半導体電界効果トランジスタ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ；ＭＯＳＦＥＴ）を１つの半導体チップに形成する技術がある。２つのＭＯＳＦＥＴは、共通のドレイン電極を有する。
共通のドレイン電極の金属層は、オン動作時の抵抗低減のため膜厚が厚く形成される。一方、半導体装置の半導体素子領域は、オン動作時の抵抗低減のため、薄く形成される傾向にある。そのため、半導体装置の製造工程時、または配線基板へ半導体装置を実装する際に、半導体素子領域が反ってしまい、クラックが発生するおそれがある。
特開２０１３－６９８５２号公報
本発明が解決しようとする課題は、半導体素子の反り、及びクラック発生を抑制できる半導体装置を提供することである。
実施形態の半導体装置は、第１トランジスタと、第２トランジスタと、第３電極と、制御層と、を有する。第１トランジスタは、半導体層の第１領域と、第１電極と、第１ゲート電極と、を有する。半導体層の第１領域は、第１面と、第１面と第１方向において対向する第２面とを有する。第１電極は、第１領域の第２面と電気的に接続される。第１ゲート電極は、第１領域に設けられる。第２トランジスタは、半導体層の第２領域と、第２ゲート電極と、第２電極と、を有する。半導体層の第２領域は、第１方向と交わる第２方向において第１領域と隣り合って設けられ、第１面と第２面とを有する。第２ゲート電極は、第２領域に設けられる。第２電極は、第２領域の第２面と電気的に接続され、第１電極と離間して設けられる。第３電極は、第１面側に設けられ、第１トランジスタ及び第２トランジスタと電気的に接続される。制御層は、第１面との間に第３電極が位置するよう設けられ、第３電極よりも小さい線膨張係数を有する。
第１の実施形態に係る半導体装置１００の断面図。 ドレイン電極、及び制御層に用いられる物質の線膨張係数を示した図。 第１の実施形態に係る半導体装置１００の平面図。 第１の実施形態に係る半導体装置１００の等価回路図。 （ａ）、（ｂ）は、第１の実施形態に係る半導体装置１００の製造方法を示す図。 （ａ）、（ｂ）は、第１の実施形態に係る半導体装置１００の製造方法を示す図。 （ａ）、（ｂ）は、第１の実施形態に係る半導体装置１００の製造方法を示す図。 第１の実施形態に係る半導体装置１００の製造方法を示す図。 配線基板上に実装された第１の実施形態に係る半導体装置１００を示す模式図。 比較例に係る半導体装置３００の断面図。
以下、本発明の実施形態について、図面を参照しながら説明する。この説明に際し、全図にわたり、共通する部分には共通する符号を付す。また、図面の寸法比率は、図示の比率に限定されるものではない。なお、本実施形態は、本発明を限定するものではない。
［第１の実施形態］
（半導体装置１００の構造）
第１の実施形態に係る半導体装置１００の詳細な構造について、図１、図２、及び図３を参照して説明する。図１は第１の実施形態に係る半導体装置１００の断面図である。図２は、ドレイン電極４０、及び制御層５０に用いられる物質の線膨張係数を示している。図３は第１の実施形態に係る半導体装置１００の平面図である。
以下の説明において、ｎ＋、ｎ、ｎ－及び、ｐ＋、ｐ、ｐ－の表記は、各導電型における不純物濃度の相対的な高低を表す。すなわちｎ＋はｎよりもｎ型の不純物濃度が相対的に高く、ｎ－はｎよりもｎ型の不純物濃度が相対的に低いことを示す。また、ｐ＋はｐよりもｐ型の不純物濃度が相対的に高く、ｐ－はｐよりもｐ型の不純物濃度が相対的に低いことを示す。なお、ｎ＋型、ｎ－型を単にｎ型、ｐ＋型、ｐ－型を単にｐ型と記載する場合もある。
図１に表す第１の実施形態に係る半導体装置１００は、双方向の電流の流れを制御するスイッチングデバイスである。第１の実施形態に係る半導体装置１００は、例えば、バッテリの保護回路に用いられる。第１の実施形態に係る半導体装置１００は、２つのトレンチゲート型ＭＯＳＦＥＴが、ドレイン電極が共通となるように接続されている。
第１の実施形態に係る半導体装置１００は、半導体層１０と、第１ソース電極（第１電極）２１と、第２ソース電極（第２電極）２２と、第１ゲート電極３１と、第２ゲート電極３２と、ドレイン電極（第３電極）４０と、制御層５０と、第１ソース電極パッド８１と、第２ソース電極パッド８２と、第１ゲート電極パッド９１と、第２ゲート電極パッド９２と、を有する。
半導体層１０は、第１面Ｐ１と、第２面Ｐ２と、第１領域１０ａと、第２領域１０ｂと、を有する。図１において、第１領域１０ａは鎖線で、第２領域１０ｂは一点鎖線で示した。
第１面Ｐ１から第２面Ｐ２に向かう方向をＺ方向（第１方向）とする。また、Ｚ方向と直交する方向をＸ方向（第２方向）、Ｘ方向及びＺ方向と直交する方向をＹ方向（第３方向）とする。図１、及び図２に示す半導体装置１００はＸ－Ｚ平面における断面図を示している。また、説明のために、第１面Ｐ１から第２面Ｐ２に向かう方向を「上」と言い、その反対方向を「下」と言う。
第１領域１０ａは、第１面Ｐ１と、第２面Ｐ２と、を有する半導体層１０に設けられた領域である。第２領域１０ｂは、第１面Ｐ１と、第２面Ｐ２と、を有し、Ｘ方向において第１領域１０ａと隣り合って設けられる。
第１領域１０ａは、ｎ＋型のドレイン領域１１と、ｎ－型のドリフト領域１２と、ｐ型の第１ベース領域１３ａと、ｎ＋型の第１ソース領域１４ａと、を有する。
ｎ＋型のドレイン領域１１は、半導体層１０の第１面Ｐ１側に設けられる。ｎ－型のドリフト領域１２は、Ｚ方向においてｎ＋型のドレイン領域１１の上に設けられている。
ｐ型の第１ベース領域１３ａは、第１領域１０ａに複数設けられている。複数のｐ型の第１ベース領域１３ａは、Ｘ方向において後述する第１絶縁膜６１を介して互いに隣接し、第１領域１０ａのｎ－型のドリフト領域１２の上に設けられる。
ｎ＋型の第１ソース領域１４ａは、Ｚ方向においてｐ型の第１ベース領域１３ａの上に設けられている。すなわち、ｎ＋型の第１ソース領域１４ａは、第１領域１０ａの第２面Ｐ２側に設けられている。
第２領域１０ｂは、ｎ＋型のドレイン領域１１と、ｎ－型のドリフト領域１２と、ｐ型の第２ベース領域１３ｂと、ｎ＋型の第２ソース領域１４ｂと、を有する。
ｐ型の第２ベース領域１３ｂは、第２領域１０ｂに複数設けられている。複数のｐ型の第２ベース領域１３ｂは、Ｘ方向において離間して第２領域１０ｂのｎ－型のドリフト領域１２の上に設けられる。
ｎ＋型の第２ソース領域１４ｂは、Ｚ方向においてｐ型の第２ベース領域１３ｂの上に設けられている。すなわち、ｎ＋型の第１ソース領域１４ａは、第２領域１０ｂの第２面Ｐ２側に設けられている。
半導体層１０は、例えば、半導体材料として、シリコン（Ｓｉ）又は炭化シリコン（ＳｉＣ）を含む。半導体材料としてシリコンが用いられる場合、半導体層１０のＺ方向における厚さは１００μｍ以下である。
第１ソース電極２１は、ｎ＋型の第１ソース領域１４ａの上に設けられている。第１ソース電極２１は、ｎ＋型の第１ソース領域１４ａと電気的に接続される。
第１ゲート電極３１は、第１領域１０ａに複数設けられている。第１ゲート電極３１は、Ｘ方向においてｐ型の第１ベース領域１３ａと隣接して設けられている。第１ゲート電極３１と半導体層１０との間には、第１絶縁膜６１が設けられている。
第２ソース電極２２は、ｎ＋型の第２ソース領域１４ｂの上に設けられている。第２ソース電極２２は、ｎ＋型の第２ソース領域１４ｂと電気的に接続される。
第２ゲート電極３２は、第２領域１０ｂに複数設けられている。第２ゲート電極３２は、Ｘ方向においてｐ型の第２ベース領域１３ｂと隣接して設けられている。第２ゲート電極３２と半導体層１０との間には、第２絶縁膜６２が設けられている。
第１ソース電極２１の一部、第２ソース電極２２の一部、及び半導体層１０の一部は、絶縁膜６０で覆われる。
ドレイン電極４０は、図２に示すように、第１金属層４１と、第２金属層４２と、第３金属層４３と、第４金属層４４と、を有する。ドレイン電極４０は、ｎ＋型のドレイン領域１１の下に設けられ、ｎ＋型のドレイン領域１１と電気的に接続される。
第１金属層４１は、半導体装置１００のオン動作時に流れる電流の主経路であり、ドレイン電極４０の各金属層のうち最もＺ方向の厚さが厚い。第１金属層４１のＺ方向の厚さは、例えば、１０μｍ以上である。第１金属層４１は、例えば、銀（Ａｇ）、または銅（Ｃｕ）である。第２金属層４２は、ｎ＋型のドレイン領域１１の下に設けられている。第２金属層４２は、半導体層１０との接着性を向上させる金属、例えば、チタン（Ｔｉ）が用いられる。第２金属層４２のＺ方向の厚さは、例えば、１μｍ以下である。第３金属層４３は、第１金属層４１と第２金属層４２との間に設けられる。第３金属層４３は、半導体層（例えば、ｎ＋型のドレイン領域１１）の酸化や、半導体層中への金属の拡散を防ぐバリアメタル層であり、例えば、ニッケル（Ｎｉ）が用いられる。第３金属層４３のＺ方向の厚さは、例えば、１μｍである。第４金属層４４は、第１金属層４１の下に設けられる。第４金属層４４は第１金属層４１の腐食を防ぐ腐食防止層で、例えば、ニッケル（Ｎｉ）が用いられる。第４金属層４４のＺ方向の厚さは、例えば、１μｍである。なお、第２金属層４２、第３金属層４３、及び第４金属層４４は設けなくても実施可能である。
制御層５０は、第４金属層４４の下に設けられる。制御層５０には、ドレイン電極４０の各金属層うち最もＺ方向の厚さが厚い金属層、すなわち、第１金属層４１よりも線膨張係数が小さい物質が用いられる。制御層５０に用いられる物質は、例えば、Ｓｉ、タングステン（Ｗ）、モリブデン（Ｍｏ）、クロム（Ｃｒ）である。ドレイン電極４０の各金属層、及び制御層５０に用いられる物質の線膨張係数は、図２に示した。さらに、制御層５０は、硬い物質である方が望ましい。
第１の実施形態に係る半導体装置１００は、以上説明した構造により、第１トランジスタ７１、及び第２トランジスタ７２を形成している。第１トランジスタ７１は、第１領域１０ａと、第１ソース電極２１と、第１ゲート電極３１と、第１絶縁膜６１と、ドレイン電極４０と、を有する。第２トランジスタ７２は、第２領域１０ｂと、第２ソース電極２２と、第２ゲート電極３２と、第２絶縁膜６２と、ドレイン電極４０と、を有する。すなわち、第１トランジスタ７１、及び第２トランジスタ７２は、共通のドレイン電極４０を有する。
第１ゲート電極３１、及び第２ゲート電極３２は、Ｙ方向に延在している。第１ゲート電極３１、及び第２ゲート電極３２と同様に、半導体装置１００に設けられている各領域、例えば、第１ベース領域１３ａ、第２ベース領域１３ｂ、第１ソース領域１４ａ、第２ソース領域１４ｂは、それぞれがＹ方向に延在している。
図４は、第１の実施形態に係る半導体装置１００のＸ－Ｙ平面における平面図を示している。図４のＡ－Ａ’線による断面図は、図１である。第１トランジスタ７１の上部には第１ソース電極パッド８１と、第１ゲート電極パッド９１と、が設けられ、絶縁膜６０の外部に露出している。第１ソース電極パッド８１は、第１ソース電極２１と電気的に接続されている。第１ゲート電極パッド９１は、第１ゲート電極３１と電気的に接続されている。第２トランジスタ７２の上部には第２ソース電極パッド８２と、第２ゲート電極パッド９２と、が設けられ、絶縁膜６０の外部に露出している。第２ソース電極パッド８２は、第２ソース電極２２と電気的に接続されている。第２ゲート電極パッド９２は、第２ゲート電極３２と電気的に接続されている。
（半導体装置１００の動作）
半導体装置１００の動作について、図３を参照して説明する。図３は、第１の実施形態に係る半導体装置１００の等価回路図を示している。
前述したように、第１の実施形態に係る半導体装置１００は、例えば、バッテリの保護回路に用いられる。
充電時、及び放電時は、第１ゲート電極３１及び第２ゲート電極に閾値以上の電圧が印加され、第１トランジスタ７１、及び第２トランジスタ７２がオン状態となる。充電時、電流は第１ソース電極２１からドレイン電極４０へ流れる。その後電流はドレイン電極４０の第１金属層４１をＸ方向に通過し、第２トランジスタ７２へ到達する。放電時、電流は第２ソース電極２２からドレイン電極４０へ流れる。その後電流はドレイン電極４０の第１金属層４１をＸ方向に通過し、第１トランジスタ７１へ到達する。
過充電、過放電時には、制御回路（不図示）により第１トランジスタ７１、及び第２トランジスタ７２のうちいずれか１つのトランジスタがオフ状態となる。
以上説明したように、半導体装置１００は、双方向の電流の流れを制御する。
（半導体装置１００の製造方法）
図５～図７は、第１の実施形態に係る半導体装置１００の製造工程を表す工程断面図である。図５～図７を参照して、第１の実施形態に係る半導体装置１００の製造方法の一例を説明する。
まず、ｎ＋型の半導体基板１１を用意する。半導体基板１１は後のｎ＋型のドレイン領域１１である。次に、Ｚ方向において、ｎ＋型の半導体基板１１の上にエピタキシャル成長させることで、ｎ－型のドリフト領域１２を形成する。
図５（ａ）に示すように、ドリフト領域１２中に、第１ベース領域１３ａ、第２ベース領域１３ｂ、第１ソース領域１４ａ、第２ソース領域１４ｂ、第１ゲート電極３１、第２ゲート電極３２、第１絶縁膜６１、第２絶縁膜６２、第１ソース電極２１、第２ソース電極２２、第１ソース電極パッド８１、第２ソース電極パッド８２、第１ゲート電極パッド９１、第２ゲート電極パッド９２、及び絶縁膜６０を形成する。
図５（ｂ）に示すように、ｎ＋型の半導体基板１１を研削して、半導体層１０のＺ方向の厚さを薄くする。
図６（ａ）に示すように、例えば、スパッタによって、第２金属層４２、及び第３金属層４３を形成する。
図６（ｂ）に示すように、スパッタによって、第１金属層４１の一部を形成する。その後、図７（ａ）に示すように、めっきによって第１金属層４１を形成する。
図７（ｂ）に示すように、例えば、めっきによって第４金属層４４を形成する。
図８に示すように、例えば、スパッタによって制御層５０を形成する。
（第１の実施形態の効果）
第１の実施形態に係る半導体装置１００の効果について、比較例の半導体装置３００を用いて説明する。図１０は、比較例に係る半導体装置３００の断面図を示している。比較例の半導体装置３００は、制御層５０が設けられていない点で、第１の実施形態の半導体装置１００と異なる。
比較例の半導体装置３００、及び第１の実施形態に係る半導体装置１００は、図９に示すように、ドレイン電極４０を上に向けた状態で、配線基板２００に実装される。すなわち、半導体装置１００の第１ソース電極パッド８１、第２ソース電極パッド８２、第１ゲート電極パッド９１、及び第２ゲート電極パッド９２が、接合材２１０を介して、配線基板２００の導体部２２０に接合される。接合材２１０は、例えば、はんだである。なお、半導体装置１００は、樹脂等で封止されるが、図９では樹脂は省略して示されている。
半導体装置１００の第１ソース電極パッド８１、第２ソース電極パッド８２、第１ゲート電極パッド９１、及び第２ゲート電極パッド９２と、接合材２１０で接続するために、リフロー炉の温度を上昇させる。
その際、ドレイン電極４０は温度上昇によって熱膨張する。半導体層１０も熱膨張するが、一般に半導体層１０の線膨張係数よりもドレイン電極４０の線膨張係数のほうが大きいため、半導体層１０よりもドレイン電極４０の膨張量のほうが大きい。例えば、半導体層１０の主材料がＳｉ、ドレイン電極４０の各金属層のうち最もＺ方向の厚さが厚い第１金属層４１の主材料がＡｇであるとすると、Ｓｉの線膨張係数は２．８×１０－６、Ａｇの線膨張係数は１９．７×１０－６、である。半導体層１０とドレイン電極４０の第１金属層４１は、第２金属層４２、及び第３金属層４３を介して互いに固着しているため、半導体層１０とドレイン電極４０が固着した部分の面積は一定でなければならない。
そのため、膨張量が大きいドレイン電極４０の面積が大きくなるよう曲げ応力が生じ、半導体層１０とドレイン電極４０はドレイン電極４０側に凸に反る。曲げ応力に起因する反りが原因で、半導体層１０にクラックが発生する恐れがある。
半導体装置１００のオン動作時の低抵抗化のため、半導体層１０の厚さは小さく、且つドレイン電極４０の電流主経路である第１金属層４１の厚さは大きくなる。特に、半導体層１０が１００μｍ以下の場合、反りが大きくなり、半導体層１０にクラックが発生しやすくなっていた。
以上の内容を踏まえ、第１の実施形態に係る半導体装置１００の効果について説明する。第１の実施形態に係る半導体装置１００は、ドレイン電極４０の下にドレイン電極４０よりも小さい線膨張係数を有する制御層５０が設けられている。ドレイン電極４０が半導体層１０と制御層５０とで挟まれた状態でリフロー炉の温度を上昇させる。
曲げ応力が発生しやすいドレイン電極４０は、線膨張係数がドレイン電極４０よりも小さい半導体層１０と制御層５０とで挟まれているため、線膨張係数差に起因する曲げ応力の発生を抑制することができる。よって、曲げ応力に起因する半導体層１０とドレイン電極４０の凸形状の反り発生が抑制されるため、制御層５０を設けることでオン動作時の低抵抗を保ちつつ、半導体層１０へのクラック発生を抑制できる。
また、第１の実施形態に係る半導体装置１００の使用時に、熱が発生し、半導体装置１００の周囲の温度が上昇することがある。この場合においても、曲げ応力に起因する反りが原因で、半導体層１０にクラックが発生するおそれがあるが、制御層５０を設けることで半導体層１０へのクラック発生を抑制できる。
さらに、比較例の半導体装置３００の製造時に、スパッタを用いて第２金属層４２、第３金属層４３、及び第１金属層４１の一部を半導体層１０の第１面Ｐ１に形成している。スパッタを用いると、高エネルギーの粒子が半導体層１０と衝突するため、半導体層１０の温度が上昇した状態で第２金属層４２、第３金属層４３、及び第１金属層４１の一部が形成される。次に第１金属層４１、及び第４金属層４４をめっきによって形成する。めっきを用いる場合、常温に近い温度で金属層が形成される。そのため、第２金属層４２、第３金属層４３、及び第１金属層４１の一部の形成から、第１金属層４１、及び第４金属層４４を形成する過程において、半導体層１０、及び各金属層は温度が降下する。前述したように、一般に半導体層１０の線膨張係数よりもドレイン電極４０の線膨張係数のほうが大きいため、半導体層１０よりもドレイン電極４０の収縮量のほうが大きい。そのため、収縮量が大きいドレイン電極４０の面積が小さくなるよう曲げ応力が生じ、半導体層１０とドレイン電極４０は半導体層１０側に凸に歪む。ウェハ状態で反りが生じると、個片化が難しくなり、個片化後にも反りが残るため、半導体装置１００が配線基板２００へ実装される際に実装不良が起こるおそれがある。
一方、第１の実施形態に係る半導体装置１００は、第４金属層４４を形成した後、制御層５０を形成する。制御層５０はスパッタで形成されるため、半導体層１０、及びドレイン電極４０の温度が上昇する。ドレイン電極４０形成時に生じた反りは、温度上昇によって解消する。制御層５０の形成後に温度が降下するが、曲げ応力が発生しやすいドレイン電極４０は、線膨張係数がドレイン電極４０よりも小さい半導体層１０と制御層５０とで挟まれているため、線膨張係数差に起因する曲げ応力の発生を抑制することができる。よって、制御層５０を設けることで、曲げ応力に起因する半導体層１０とドレイン電極４０の凸形状の反り発生を抑制することができる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１０ 半導体層
１０ａ 第１領域
１０ｂ 第２領域
１１ ドレイン領域
１２ ドリフト領域
１３ａ 第１ベース領域
１３ｂ 第２ベース領域
１４ａ 第１ソース領域
１４ｂ 第２ソース領域
２１ 第１ソース電極（第１電極）
２２ 第２ソース電極（第２電極）
３１ 第１ゲート電極
３２ 第２ゲート電極
４０ ドレイン電極（第３電極）
４１ 第１金属層
４２ 第２金属層
４３ 第３金属層
４４ 第４金属層
５０ 制御層
６０ 絶縁膜
６１ 第１絶縁膜
６２ 第２絶縁膜
７１ 第１トランジスタ
７２ 第２トランジスタ
８１ 第１ソース電極パッド
８２ 第２ソース電極パッド
９１ 第１ゲート電極パッド
９２ 第２ゲート電極パッド
１００、３００ 半導体装置
２００ 配線基板
２１０ 接合材
２２０ 導体部
Ｐ１ 第１面
Ｐ２ 第２面

Claims (5)

  1. 第１面と、前記第１面と第１方向において対向する第２面とを有する半導体層の第１領域と、
    前記第１領域の前記第２面と電気的に接続された第１電極と、
    前記第１領域に設けられた第１ゲート電極と、
    を有する第１トランジスタと、
    前記第１方向と交わる第２方向において前記第１領域と隣り合って設けられ、前記第１面と前記第２面とを有する前記半導体層の第２領域と、
    前記第２領域に設けられた第２ゲート電極と、
    前記第２領域の前記第２面と電気的に接続され、前記第１電極と離間して設けられた第２電極と、
    を有する第２トランジスタと、
    前記第１面側に設けられ、前記第１トランジスタ及び前記第２トランジスタと電気的に接続された第３電極と、
    前記第１面との間に前記第３電極が位置するよう設けられ、前記第３電極よりも小さい線膨張係数を有する制御層と、
    を有する半導体装置。
  2. 前記第３電極は、
    第１金属層と、
    前記第１金属層よりも前記第２面側に設けられた第２金属層と、
    前記第１金属層と前記第２金属層の間に設けられた第３金属層と、
    前記第１金属層と前記制御層との間に設けられた第４金属層と、
    を有し、
    前記第３電極のうち前記第１金属層の前記第１方向における厚さが最も厚く、
    前記制御層は前記第１金属層よりも小さい線膨張係数を有する請求項１に記載の半導体装置。
  3. 前記第１方向における前記第１金属層の厚さは１０μｍ以上であり、且つ前記第１方向における前記半導体層の厚さは１００μｍ以下である請求項１または２に記載の半導体装置。
  4. 前記第１金属層は、銀、銅のいずれかを含む請求項１乃至３いずれか１つに記載の半導体装置。
  5. 前記制御層は、シリコン、タングステン、モリブデン、クロムのいずれかを含む請求項１乃至４いずれか１つに記載の半導体装置。
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