JP2002368218A - 絶縁ゲート型半導体装置 - Google Patents
絶縁ゲート型半導体装置Info
- Publication number
- JP2002368218A JP2002368218A JP2001173497A JP2001173497A JP2002368218A JP 2002368218 A JP2002368218 A JP 2002368218A JP 2001173497 A JP2001173497 A JP 2001173497A JP 2001173497 A JP2001173497 A JP 2001173497A JP 2002368218 A JP2002368218 A JP 2002368218A
- Authority
- JP
- Japan
- Prior art keywords
- electrode
- drain
- semiconductor device
- source
- insulated gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 58
- 229910000679 solder Inorganic materials 0.000 claims abstract description 15
- 229910052751 metal Inorganic materials 0.000 claims description 11
- 239000002184 metal Substances 0.000 claims description 11
- 239000010410 layer Substances 0.000 description 17
- 108091006146 Channels Proteins 0.000 description 12
- 239000000758 substrate Substances 0.000 description 12
- 238000000034 method Methods 0.000 description 6
- HBBGRARXTFLTSG-UHFFFAOYSA-N Lithium ion Chemical compound [Li+] HBBGRARXTFLTSG-UHFFFAOYSA-N 0.000 description 4
- 239000010931 gold Substances 0.000 description 4
- 229910001416 lithium ion Inorganic materials 0.000 description 4
- 239000011347 resin Substances 0.000 description 4
- 229920005989 resin Polymers 0.000 description 4
- 239000011229 interlayer Substances 0.000 description 3
- 238000012360 testing method Methods 0.000 description 3
- 238000001721 transfer moulding Methods 0.000 description 3
- 108010075750 P-Type Calcium Channels Proteins 0.000 description 2
- 230000002411 adverse Effects 0.000 description 2
- 229910052802 copper Inorganic materials 0.000 description 2
- 239000010949 copper Substances 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 2
- 229910052737 gold Inorganic materials 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 238000004544 sputter deposition Methods 0.000 description 2
- 229910000838 Al alloy Inorganic materials 0.000 description 1
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 230000018109 developmental process Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000007599 discharging Methods 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
- 238000007650 screen-printing Methods 0.000 description 1
- 238000005476 soldering Methods 0.000 description 1
- 238000012546 transfer Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
- H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/7803—Vertical DMOS transistors, i.e. VDMOS transistors structurally associated with at least one other device
- H01L29/7808—Vertical DMOS transistors, i.e. VDMOS transistors structurally associated with at least one other device the other device being a breakdown diode, e.g. Zener diode
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/0212—Auxiliary members for bonding areas, e.g. spacers
- H01L2224/02122—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body
- H01L2224/02163—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body on the bonding area
- H01L2224/02165—Reinforcing structures
- H01L2224/02166—Collar structures
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/04042—Bonding areas specifically adapted for wire connectors, e.g. wirebond pads
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
- H01L2224/0601—Structure
- H01L2224/0603—Bonding areas having different sizes, e.g. different heights or widths
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/484—Connecting portions
- H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/484—Connecting portions
- H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
- H01L2224/48465—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area being a wedge bond, i.e. ball-to-wedge, regular stitch
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
- H01L2224/491—Disposition
- H01L2224/4911—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain
- H01L2224/49111—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain the connectors connecting two common bonding areas, e.g. Litz or braid wires
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73265—Layer and wire connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/13—Discrete devices, e.g. 3 terminal devices
- H01L2924/1304—Transistor
- H01L2924/1306—Field-effect transistor [FET]
- H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/181—Encapsulation
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
を実装するか、ベアチップをボンディングワイヤにより
実装しており、実装面積の低減には限界があった。 【解決手段】本発明はパワーMOSFETのアニュラー
にドレインバンプ電極を設けることにより、ソース、ゲ
ートおよびドレイン電極を半導体チップ表面から取り出
せるものである。これにより、チップサイズでの実装が
可能となり、実装面積が従来の40%程度低減できる。
また、各バンプ電極は同一径の半田バンプであるため、
基板と半導体チップとが傾かず、水平に実装できるもの
である。
Description
装置に係り、特に実装面積を低減する絶縁ゲート型半導
体装置に関する。
チュウムイオン電池が求められるようになってきた。こ
のリチュウムイオン電池の充放電のバッテリーマネージ
メントを行う保護回路は携帯端末の軽量化のニーズによ
り、より小型で負荷ショートにも十分に耐えうるもので
なくてはならない。かかる保護回路はリチュウムイオン
電池の容器内に内蔵されるために小型化が求められ、チ
ップ部品を多用したCOB(Chip on Boar
d)技術が駆使され、小型化の要求に応えてきた。しか
し一方ではリチュウムイオン電池に直列にパワーMOS
FETを接続するのでこのパワーMOSFETのオン抵
抗も極めて小さくするニーズがあり、これが携帯電話で
は通話時間や待機時間を長くするために不可欠の要素で
ある。
によりセル密度を上げる開発が進められてきた。具体的
には、チャンネルが半導体基板表面に形成されるプレー
ナー構造ではセル密度は740万個/平方インチであっ
たが、チャンネルをトレンチの側面に形成するトレンチ
構造の第1世代ではセル密度は2500万個/平方イン
チと大幅に向上した。さらにトレンチ構造の第2世代で
はセル密度は7200万個/平方インチまで向上でき
た。
動作周波数も500MHzを超え、それに伴いCPUの
消費電流も大幅に増加してきた。そのため内蔵されるD
C/DCコンバータもそれに対応して高速スイッチング
することが望まれ、使用されるパワーMOSFETも高
速化および低オン抵抗化を要求されている。
に実装する場合にその実装面積を低減したり、生産コス
トを低減するためパワーMOSFETの用途を汎用的に
する等、さまざまな技術課題がある。
に示す。実動作領域31は、この中にパワーMOSFE
Tを構成する多数のMOSトランジスタのセル32が配
列されている。ソース電極42は、実動作領域31上に
各セル32のソース領域と接続して設けられる。また点
線の丸印で示すようにボンディングワイヤが熱厚着さ
れ、電極の取り出しを行う。ゲートパッド電極48は、
その下に保護用のツェナーダイオード(図示せず)が形
成され、点線の丸印で示すようにボンディングワイヤー
で電極の取り出しが行われる。ゲート連結電極50は各
セル32のゲート電極と接続され且つ実動作領域31の
周囲に配置されている。なお、実動作領域31外周のド
レイン領域には破線で示すように、高濃度領域であるア
ニュラーが0.16mm程度の幅に設けられ、信頼性試
験でのリークを防いでいる。このパワーMOSFETで
は半導体チップ裏面がドレイン電極となる。
に示す。
構成するトレンチ型のMOSトランジスタのセル32が
多数個配列されている。NチャンネルのパワーMOSF
ETにおいては、N+型の半導体基板33の上にN-型の
エピタキシャル層からなるドレイン領域34を設け、そ
の上にP型のチャネル層35を設ける。チャネル層35
からドレイン領域34まで到達するトレンチ36を作
り、トレンチ36の内壁をゲート酸化膜37で被膜し、
トレンチ36に充填されたポリシリコンよりなるゲート
電極38を設けて各セル32を形成する。トレンチ36
に隣接したチャネル層35表面にはN+型のソース領域
39が形成され、隣り合う2つのセルのソース領域39
間のチャネル層35表面にはP+型のボディコンタクト
領域40が形成される。さらにチャネル層35にはソー
ス領域39からトレンチ36に沿ってチャネル領域(図
示せず)が形成される。トレンチ36上は層間絶縁膜4
1で覆われている。
実動作領域31上に設けられ、MOSトランジスタのソ
ース領域39にコンタクトされている。ソース電極42
にはボンディングワイヤ45が熱圧着され、電極の取り
出しを行う。
に金等の裏張金属を設け、裏面電極とする。
の外側に配置される。ゲートパッド電極48は、ソース
電極42と同一工程にて形成された電極であり、ゲート
電極を延在してコンタクトさせる。ゲートパッド電極4
8直下には保護用のツェナーダイオード51が設けら
れ、ツェナーダイオード51の中心はゲートパッド電極
とコンタクトし、最外周は各セル36のソース電極42
と連結される。ゲートパッド電極48には、ボンディン
グワイヤ49が熱圧着され、電極の取り出しを行う。
4には、高濃度領域であるアニュラーが幅約0.16m
mに設けられ、信頼性試験におけるリークを防いでい
る。
ウェハからダイシングして分離した半導体素子をリード
フレームに固着し、金型と樹脂注入によるトランスファ
ーモールドによって半導体素子を封止し、リードフレー
ムを切断して個々の半導体装置毎に分離する、という工
程が行われている。
MOSFETをプリント基板に実装した図を示す。図6
(A)は上面図であり、A−A線の断面図を図6(B)
に示す。なお、図6(A)では、樹脂層28およびプリ
ント基板29は図示していない。
きフレームであり、このフレームのヘッダー21上に半
田あるいはAgペーストよりなるプリフォーム材22で
パワーMOSFETのベアチップ23が固着される。パ
ワーMOSFETのベアチップ23の下面は金の裏張り
電極(図示せず)によりドレイン電極が形成され、上面
にはアルミニウム合金のスパッタによりゲート電極とソ
ース電極が形成される。更に、半田および導電材料との
抵抗を下げるためAu等の金属多層膜をその上部に蒸着
する。フレームのドレイン端子25はヘッダー21と連
結されているので、ドレイン電極と直結され、ゲート電
極およびソース電極はボンディングワイヤ24によりゲ
ート端子26およびソース端子27と電気的に接続され
る。
びトランスファーモールドで樹脂封止され、樹脂層28
はパッケージ外形を構成する。フレームは、半田等によ
りプリント基板29に実装される。
OSFETでは、ドレイン電極は半導体チップの裏面か
ら取り出すため、図6(B)に示したパッケージ品とし
てプリント基板に実装するか、ベアチップの裏面を直接
基板に実装する方法を採用していた。パッケージ品では
図6(B)からも明らかなように、チップサイズよりも
大きいものを実装することになり、またベアチップの場
合でもソース電極およびゲート電極を表面からボンディ
ングワイヤにより引き出して基板に実装するため、実装
面積はチップサイズよりも大きくなり、市場要求である
半導体装置の小型化および薄型化が進まない大きな要因
となっていた。
みてなされ、多数のMOSトランジスタのセルを配列さ
れた実動作領域と、該実動作領域上に設けられ前記MO
Sトランジスタの各セルのソース領域と接続されたソー
ス電極と、前記MOSトランジスタの各セルのゲート電
極と接続されたゲートパッド電極と、前記実動作領域外
のドレイン領域に設けられた高濃度領域と、半導体チッ
プの表面に設けられ、前記ソース電極、ゲートパッド電
極および高濃度領域に接続する、ソース、ゲートおよび
ドレインバンプ電極とを具備することを特徴とする。ド
レイン電極を半導体チップ表面から取り出し、かつパッ
ケージや配線用のボンディングワイヤを用いない構造に
することにより、チップサイズで基板への実装が可能に
なるので、実装面積を大幅に低減できるものである。
3を参照して詳細に説明する。
面図を示す。
ソース電極と、ゲートパッド電極と、ドレインパッド電
極と、高濃度領域と、ソース、ゲートおよびドレインバ
ンプ電極と、金属板とから構成される。
FETを構成する多数のMOSトランジスタのセル32
が多数配列されている。NチャンネルのパワーMOSF
ETにおいては、N+型の半導体基板33の上にN-型の
エピタキシャル層からなるドレイン領域34を設け、そ
の上にP型のチャネル層35を設ける。チャネル層35
からドレイン領域34まで到達するトレンチ36を作
り、トレンチ36の内壁をゲート酸化膜37で被膜し、
トレンチ36に充填されたポリシリコンよりなるゲート
電極38を設けて各セル32を形成する。トレンチ36
に隣接したチャネル層35表面にはN+型のソース領域
39が形成され、隣り合う2つのセルのソース領域39
間のチャネル層35表面にはP+型のボディコンタクト
領域40が形成される。さらにチャネル層35にはソー
ス領域39からトレンチ36に沿ってチャネル領域(図
示せず)が形成される。トレンチ36上は層間絶縁膜4
1で覆われている。
り実動作領域31上に設けられ且つ各セル32のソース
領域39と接続して設けられる。
と同一工程にて形成された電極であり、ゲート電極を延
在してコンタクトさせる。ゲートパッド電極48の下に
は保護用のツェナーダイオード51が設けられ、ツェナ
ーダイオード51の中心部はゲートパッド電極48とコ
ンタクトし、最外周はソース電極42とコンタクトす
る。
2と同一工程にて形成された電極であり、半導体チップ
外周のアニュラー15上に設けられる。
ン領域34に設けられた高濃度領域で、半導体チップの
信頼性試験におけるリークを防いでいる。また、このア
ニュラー15は、ソース領域39より深く設けられ、ド
レイン電極の取り出しに利用するため、幅は0.19mm
程度に広げ、ドレインパッド電極14をコンタクトさせ
る。従来よりアニュラー15の幅を広げることにより、
ドレイン電極を半導体チップ表面から取り出す構造にお
いてもドレイン抵抗を低減できる。
とコンタクトする半田バンプである。ソース電極42上
で酸化膜(図示せず)を介して設けた窒化膜56にコン
タクト孔を設け、Ti/Ni/Au等により半田の下地と
なる下地電極10を設ける。半田を供給し、加熱して球
状のソースバンプ電極11とする。
極11と同様に設けた半田バンプであり、下地電極10
を介してゲートパッド電極48とコンタクトさせる。
5上にドレイン電極取り出し用のドレインパッド電極1
4を設け、ソースバンプ電極11と同様の半田バンプを
設ける。ドレインバンプ電極13は、下地電極10を介
してドレインパッド電極14とコンタクトする。
プサイズよりも小さい金属片をウエファ上のチップ配置
の座標に合わせて半導体チップ裏面に貼り付ける。この
金属板16により、ドレイン抵抗を低減できる。
FETは半導体チップ表面から、ソース、ゲートおよび
ドレイン電極を取り出すことができるため、フェイスダ
ウンでプリント基板に実装でき、実装面積もチップサイ
ズを確保すればよいわけである。
を示す。この図は電極層の平面図であり、電極層の下
は、図4と同様であるので、説明は省略する。
複数個設けられる。その数はチップサイズにも依るが、
例えば6〜8個程度である。隣接するソースバンプ電極
11とは0.2mm程度以上の間隔でなるべく多く設けら
れるように配置する。
極48上に1個設ける。
5上を覆うドレインパッド電極上に0.2mm程度以上の
間隔で複数個設ける。ドレインバンプ電極13の数はソ
ースバンプ電極11と同数とする。図2(A)ではアニ
ュラー15上の2辺に設けられるが、図2(B)に示す
如くアニュラー15上の1辺に設けられても良いし、図
2(C)の如くアニュラー15上の3辺に設けられても
良い。
3の間隔はバンプ同士のショートを防ぐために0.5mm
程度の間隔をあけて配置する。
田バンプを同一径とすることである。具体的には、本発
明の実施の形態では、直径0.19mmであり、このサイ
ズはコスト面で安価なスクリーンプリンティングにより
半田バンプを形成する最小の限界値である。各バンプ電
極を同一径にすることにより、半導体チップをフェイス
ダウンでプリント基板に実装した場合にプリント基板と
半導体チップが傾かず、水平に実装できる。
に実装した側面図を示す。
0上に、半導体チップ23をフェイスダウンで配置し、
各バンプ電極11、12、13とボンディングパッド3
0の位置あわせを行い、熱による半田リフローや、加圧
状態での超音波振動を用いて接着・接続する。これによ
り、半導体チップサイズ実装できるので、従来と比較し
て大幅にその実装面積を低減できる。具体的には本発明
の実施の形態では、従来品と比較して30〜40%の低
減となる。また、ボンディングワイヤの高さや樹脂層の
厚みが省けるので、薄型化も実現できる。
域であるアニュラー15にドレインパッド電極およびバ
ンプ電極を設けて、ソース、ゲートおよびドレイン電極
を半導体チップ表面から取り出す構造にあり、バンプ電
極は同一径の半田バンプとすることである。
ート電極及びドレイン電極をすべて半導体チップ表面か
ら取り出すことができる。パッケージ品にしたり、ボン
ディングワイヤによる接続が不要となるので、プリント
基板への実装面積がチップサイズで実現でき、具体的に
はパッケージ品と比較して実装面積が30〜40%と大
幅に低減できる。また、実装面積だけでなく、樹脂層の
厚みやボンディングワイヤの高さが省けるので、市場要
求である小型化、薄型化が可能となる。
ニュラーを従来より拡げ、且つ半導体チップ裏面には金
属板を設けているので、ドレイン抵抗を低減できる。つ
まり、ドレイン電極を半導体チップ表面から取り出す構
造であっても、半導体装置のオン抵抗の上昇を抑制でき
るわけである。
ファーモールド等の技術が不要となるのでコストが低減
できる。更にパッケージの抵抗も無くなるので、オン抵
抗の上昇の抑制に寄与できる。
あるので、フェイスダウンで実装した場合、プリント基
板に対して半導体チップが傾かず、水平に実装できる。
e、Al等の金属板をチップサイズより小さく貼り付け
ることにより、ダイシング時の半導体チップおよびブレ
ードに与える悪影響を低減できる。
ゲート電極及びドレイン電極をすべて半導体基板表面か
ら取り出すことができ、パッケージやボンディングワイ
ヤを使用しないでプリント基板に実装できるため、市場
要求である小型化、薄型化が可能となる。具体的には、
パッケージ品と比較して実装面積が30〜40%低減で
きる。
ニュラーを広げ、且つ半導体基板裏面には金属板を設け
るため、ドレイン抵抗が低減できる。すなわちドレイン
電極を半導体チップ表面から取り出す構造であっても、
オン抵抗の上昇を抑制できる。
あるので、実装時に基板に対して半導体チップが傾か
ず、水平に実装できる。
ファーモールド等の技術が不要となるのでコストが低減
できる。更にパッケージの抵抗が無くなるため、オン抵
抗上昇の抑制に寄与できる。
属板はチップサイズより小さく設けられるため、ダイシ
ング時にチップおよびブレードに与える悪影響を抑制で
きる。
面図である。
面図である。
面図である。
図である。
図である。
(A)平面図、(B)断面図である。
Claims (8)
- 【請求項1】多数のMOSトランジスタのセルを配列さ
れた実動作領域と、 該実動作領域上に設けられ前記MOSトランジスタの各
セルのソース領域と接続されたソース電極と、 前記MOSトランジスタの各セルのゲート電極と接続さ
れたゲートパッド電極と、 前記実動作領域外のドレイン領域に設けられた高濃度領
域と、 半導体チップの表面に設けられ、前記ソース電極、ゲー
トパッド電極および高濃度領域に接続する、ソース、ゲ
ートおよびドレインバンプ電極とを具備することを特徴
とする絶縁ゲート型半導体装置。 - 【請求項2】前記高濃度領域はアニュラーであり、前記
ドレインバンプ電極は前記アニュラーにコンタクトする
ドレインパッド電極を介して接続されることを特徴とす
る請求項1に記載の絶縁ゲート型半導体装置。 - 【請求項3】前記高濃度領域は、前記ソース領域より深
く設けられることを特徴とする請求項1に記載の絶縁ゲ
ート型半導体装置。 - 【請求項4】前記バンプ電極は半田バンプであることを
特徴とする請求項1に記載の絶縁ゲート型半導体装置。 - 【請求項5】前記バンプ電極はすべて同一径であること
を特徴とする請求項1に記載の絶縁ゲート型半導体装
置。 - 【請求項6】前記ソースバンプ電極と前記ドレインバン
プ電極は複数個であり、同数であることを特徴とする請
求項1に記載の絶縁ゲート型半導体装置。 - 【請求項7】前記半導体チップの裏面に、チップサイズ
よりも小さい金属板を設けることを特徴とする請求項1
に記載の絶縁ゲート型半導体装置。 - 【請求項8】前記半導体チップは、プリント基板にフェ
イスダウンで実装されることを特徴とする請求項1に記
載の絶縁ゲート型半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001173497A JP2002368218A (ja) | 2001-06-08 | 2001-06-08 | 絶縁ゲート型半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001173497A JP2002368218A (ja) | 2001-06-08 | 2001-06-08 | 絶縁ゲート型半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2002368218A true JP2002368218A (ja) | 2002-12-20 |
Family
ID=19014941
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2001173497A Pending JP2002368218A (ja) | 2001-06-08 | 2001-06-08 | 絶縁ゲート型半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2002368218A (ja) |
Cited By (23)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2005508083A (ja) * | 2001-10-30 | 2005-03-24 | ゼネラル セミコンダクター,インク. | ドレインコンタクトが改善されたトレンチ二重拡散金属酸化膜半導体デバイス |
JP2006121004A (ja) * | 2004-10-25 | 2006-05-11 | Denso Corp | パワーic |
JP2008053623A (ja) * | 2006-08-28 | 2008-03-06 | Sanyo Electric Co Ltd | 半導体装置 |
JP2008509557A (ja) * | 2004-08-03 | 2008-03-27 | フェアチャイルド・セミコンダクター・コーポレーション | 陥没トレンチを用いた表面側ドレインを有する半導体電力素子 |
JP2008085189A (ja) * | 2006-09-28 | 2008-04-10 | Sanyo Electric Co Ltd | 絶縁ゲート型半導体装置 |
JP2008085188A (ja) * | 2006-09-28 | 2008-04-10 | Sanyo Electric Co Ltd | 絶縁ゲート型半導体装置 |
JP2008109008A (ja) * | 2006-10-27 | 2008-05-08 | Sanyo Electric Co Ltd | 半導体装置 |
US7417295B2 (en) | 2005-08-02 | 2008-08-26 | Sanyo Electric Co., Ltd. | Insulated gate semiconductor device and manufacturing method thereof |
JP2008251923A (ja) * | 2007-03-30 | 2008-10-16 | Sanyo Electric Co Ltd | 半導体装置 |
US7692240B2 (en) | 2006-05-10 | 2010-04-06 | Sanyo Electric Co., Ltd. | Insulated gate semiconductor device |
JP2010205761A (ja) * | 2009-02-27 | 2010-09-16 | Sanyo Electric Co Ltd | 半導体装置およびその製造方法 |
US8106460B2 (en) | 2008-04-21 | 2012-01-31 | Sanyo Semiconductor Co., Ltd. | Insulated gate semiconductor device |
US9029953B2 (en) | 2012-11-16 | 2015-05-12 | Renesas Electronics Corporation | Semiconductor device and manufacturing method thereof |
JP2015135934A (ja) * | 2013-12-19 | 2015-07-27 | 株式会社東芝 | 半導体装置及びその製造方法 |
KR20150111320A (ko) * | 2014-03-25 | 2015-10-05 | 인피니언 테크놀로지스 아게 | 보호 디바이스 |
US9711434B2 (en) | 2015-09-17 | 2017-07-18 | Semiconductor Components Industries, Llc | Stacked semiconductor device structure and method |
US10354968B2 (en) | 2017-03-29 | 2019-07-16 | Ablic Inc. | Resin-encapsulated semiconductor device and method of manufacturing the same |
US10636906B2 (en) | 2015-07-01 | 2020-04-28 | Panasonic Intellectual Property Management Co., Ltd. | Semiconductor device including first and second metal oxide semiconductor transistors |
JP2021192461A (ja) * | 2013-11-28 | 2021-12-16 | ローム株式会社 | 半導体装置 |
US11342189B2 (en) | 2015-09-17 | 2022-05-24 | Semiconductor Components Industries, Llc | Semiconductor packages with die including cavities and related methods |
US11532618B2 (en) | 2021-03-30 | 2022-12-20 | Kabushiki Kaisha Toshiba | Semiconductor device |
JP7233629B1 (ja) * | 2021-10-15 | 2023-03-06 | ヌヴォトンテクノロジージャパン株式会社 | 半導体装置 |
WO2023062906A1 (ja) * | 2021-10-15 | 2023-04-20 | ヌヴォトンテクノロジージャパン株式会社 | 半導体装置 |
-
2001
- 2001-06-08 JP JP2001173497A patent/JP2002368218A/ja active Pending
Cited By (44)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4660090B2 (ja) * | 2001-10-30 | 2011-03-30 | ゼネラル セミコンダクター,インク. | ドレインコンタクトが改善されたトレンチ二重拡散金属酸化膜半導体デバイス |
JP2005508083A (ja) * | 2001-10-30 | 2005-03-24 | ゼネラル セミコンダクター,インク. | ドレインコンタクトが改善されたトレンチ二重拡散金属酸化膜半導体デバイス |
JP2008509557A (ja) * | 2004-08-03 | 2008-03-27 | フェアチャイルド・セミコンダクター・コーポレーション | 陥没トレンチを用いた表面側ドレインを有する半導体電力素子 |
JP2006121004A (ja) * | 2004-10-25 | 2006-05-11 | Denso Corp | パワーic |
JP4687066B2 (ja) * | 2004-10-25 | 2011-05-25 | 株式会社デンソー | パワーic |
US7417295B2 (en) | 2005-08-02 | 2008-08-26 | Sanyo Electric Co., Ltd. | Insulated gate semiconductor device and manufacturing method thereof |
US7692240B2 (en) | 2006-05-10 | 2010-04-06 | Sanyo Electric Co., Ltd. | Insulated gate semiconductor device |
US7772704B2 (en) | 2006-08-28 | 2010-08-10 | Sanyo Electric Co., Ltd. | Semiconductor device |
JP2008053623A (ja) * | 2006-08-28 | 2008-03-06 | Sanyo Electric Co Ltd | 半導体装置 |
US8344457B2 (en) | 2006-09-28 | 2013-01-01 | Sanyo Semiconductor Co., Ltd. | Insulated-gate semiconductor device with protection diode |
JP2008085188A (ja) * | 2006-09-28 | 2008-04-10 | Sanyo Electric Co Ltd | 絶縁ゲート型半導体装置 |
US7825474B2 (en) | 2006-09-28 | 2010-11-02 | Sanyo Electric Co., Ltd. | Insulated-gate semiconductor device and PN junction diodes |
JP2008085189A (ja) * | 2006-09-28 | 2008-04-10 | Sanyo Electric Co Ltd | 絶縁ゲート型半導体装置 |
US7732869B2 (en) | 2006-09-28 | 2010-06-08 | Sanyo Electric Co., Ltd. | Insulated-gate semiconductor device |
KR100952272B1 (ko) | 2006-10-27 | 2010-04-12 | 산요덴키가부시키가이샤 | 반도체 장치 |
US7915740B2 (en) | 2006-10-27 | 2011-03-29 | Sanyo Electric Co., Ltd. | Semiconductor device |
JP2008109008A (ja) * | 2006-10-27 | 2008-05-08 | Sanyo Electric Co Ltd | 半導体装置 |
JP2008251923A (ja) * | 2007-03-30 | 2008-10-16 | Sanyo Electric Co Ltd | 半導体装置 |
US8106460B2 (en) | 2008-04-21 | 2012-01-31 | Sanyo Semiconductor Co., Ltd. | Insulated gate semiconductor device |
JP2010205761A (ja) * | 2009-02-27 | 2010-09-16 | Sanyo Electric Co Ltd | 半導体装置およびその製造方法 |
US9029953B2 (en) | 2012-11-16 | 2015-05-12 | Renesas Electronics Corporation | Semiconductor device and manufacturing method thereof |
JP2021192461A (ja) * | 2013-11-28 | 2021-12-16 | ローム株式会社 | 半導体装置 |
US11908868B2 (en) | 2013-11-28 | 2024-02-20 | Rohm Co., Ltd. | Semiconductor device |
JP7413329B2 (ja) | 2013-11-28 | 2024-01-15 | ローム株式会社 | 半導体装置 |
JP2015135934A (ja) * | 2013-12-19 | 2015-07-27 | 株式会社東芝 | 半導体装置及びその製造方法 |
US9437589B2 (en) | 2014-03-25 | 2016-09-06 | Infineon Technologies Ag | Protection devices |
KR101657885B1 (ko) * | 2014-03-25 | 2016-09-19 | 인피니언 테크놀로지스 아게 | 보호 디바이스 |
KR20150111320A (ko) * | 2014-03-25 | 2015-10-05 | 인피니언 테크놀로지스 아게 | 보호 디바이스 |
US10636906B2 (en) | 2015-07-01 | 2020-04-28 | Panasonic Intellectual Property Management Co., Ltd. | Semiconductor device including first and second metal oxide semiconductor transistors |
US10741484B2 (en) | 2015-09-17 | 2020-08-11 | Semiconductor Components Industries, Llc | Stacked semiconductor device structure and method |
US9893058B2 (en) | 2015-09-17 | 2018-02-13 | Semiconductor Components Industries, Llc | Method of manufacturing a semiconductor device having reduced on-state resistance and structure |
US10163772B2 (en) | 2015-09-17 | 2018-12-25 | Semiconductor Components Industries, Llc | Stacked semiconductor device structure and method |
US10014245B2 (en) | 2015-09-17 | 2018-07-03 | Semiconductor Components Industries, Llc | Method for removing material from a substrate using in-situ thickness measurement |
US11342189B2 (en) | 2015-09-17 | 2022-05-24 | Semiconductor Components Industries, Llc | Semiconductor packages with die including cavities and related methods |
US11908699B2 (en) | 2015-09-17 | 2024-02-20 | Semiconductor Components Industries, Llc | Semiconductor packages with die including cavities |
US9711434B2 (en) | 2015-09-17 | 2017-07-18 | Semiconductor Components Industries, Llc | Stacked semiconductor device structure and method |
US10354968B2 (en) | 2017-03-29 | 2019-07-16 | Ablic Inc. | Resin-encapsulated semiconductor device and method of manufacturing the same |
US10600752B2 (en) | 2017-03-29 | 2020-03-24 | Ablic Inc. | Resin-encapsulated semiconductor device and method of manufacturing the same |
US11532618B2 (en) | 2021-03-30 | 2022-12-20 | Kabushiki Kaisha Toshiba | Semiconductor device |
JP7233629B1 (ja) * | 2021-10-15 | 2023-03-06 | ヌヴォトンテクノロジージャパン株式会社 | 半導体装置 |
CN116438662B (zh) * | 2021-10-15 | 2023-09-29 | 新唐科技日本株式会社 | 半导体装置 |
US11769829B1 (en) | 2021-10-15 | 2023-09-26 | Nuvoton Technology Corporation Japan | Semiconductor device |
CN116438662A (zh) * | 2021-10-15 | 2023-07-14 | 新唐科技日本株式会社 | 半导体装置 |
WO2023062906A1 (ja) * | 2021-10-15 | 2023-04-20 | ヌヴォトンテクノロジージャパン株式会社 | 半導体装置 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP2002368218A (ja) | 絶縁ゲート型半導体装置 | |
US8564049B2 (en) | Flip chip contact (FCC) power package | |
US6798044B2 (en) | Flip chip in leaded molded package with two dies | |
US6661082B1 (en) | Flip chip substrate design | |
JP4991042B2 (ja) | 直付リード線を備えるicチップパッケージ | |
JP4729244B2 (ja) | 半導体デバイス用非モールドパッケージ | |
KR100613796B1 (ko) | 반도체 장치 | |
US20060145319A1 (en) | Flip chip contact (FCC) power package | |
KR20100130611A (ko) | 내장된 플립 칩을 포함하는 반도체 다이 패키지 | |
KR20050103234A (ko) | 멀티-다이 반도체 패키지 | |
JP3650008B2 (ja) | Mosfetを用いた保護回路装置およびその製造方法 | |
KR100750696B1 (ko) | 칩 스케일 쇼트키 장치 | |
EP0978871A2 (en) | A low power packaging design | |
JP3510838B2 (ja) | 半導体装置およびその製造方法 | |
JP4270773B2 (ja) | 1チップデュアル型絶縁ゲート型半導体装置 | |
CN106952880B (zh) | 半导体装置及使用其的便携式设备 | |
JP4270772B2 (ja) | 1チップデュアル型絶縁ゲート型半導体装置 | |
US20150021753A1 (en) | Packaging structure of a semiconductor device | |
JP5014534B2 (ja) | Mosfet | |
JP3993336B2 (ja) | 充電電池の保護回路モジュール | |
US9337132B2 (en) | Methods and configuration for manufacturing flip chip contact (FCC) power package | |
US6291893B1 (en) | Power semiconductor device for “flip-chip” connections | |
JPH11111750A (ja) | 半導体装置 | |
US20020030260A1 (en) | Electronic component and method of manufacture | |
JP3439890B2 (ja) | 半導体装置及びその製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20051025 |
|
RD01 | Notification of change of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7421 Effective date: 20051226 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20090120 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090127 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20090707 |