JP2005508083A - ドレインコンタクトが改善されたトレンチ二重拡散金属酸化膜半導体デバイス - Google Patents
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Abstract
Description
【0001】
本発明は、トレンチ二重拡散金属酸化膜半導体デバイスに関し、詳しくは、コンタクト特性が改善されたトレンチ二重拡散金属酸化膜半導体デバイスに関する
【背景技術】
【0002】
二重拡散金属酸化膜半導体(Doubled diffused metal-oxide-semiconductor transistor:以下、DMOSという。)トランジスタは、拡散プロセスによってトランジスタ領域を形成した一種の金属酸化膜半導体電界効果トランジスタ(Metal On Semiconductor Field Effect Transistor:以下、MOSFETという。)である。DMOSトランジスタは、通常、高電圧パワー集積回路用のパワートランジスタとして採用されている。DMOSトランジスタは、単位面積当たりの電流値は大きいが、順方向電圧降下を低くすることが要求される。
【0003】
DMOSトランジスタの特別な種類の1つとして、所謂トレンチDMOSトランジスタがあり、トレンチDMOSトランジスタでは、チャネルが垂直に形成され、ゲートは、ソースとドレイン間に延びるトレンチ内に形成されている。トレンチは、内壁が薄膜酸化層で覆われ、ポリシリコンで埋められており、これにより電流が妨害されず、固有のオン抵抗値をより小さくすることができる。DMOSトランジスタの具体例は、米国特許第5,072,266号、第5,541,425号、第5,866,931号にも開示されており、これらは参照することにより、本願に援用される。
【0004】
図1は、六角形の形状を有する従来のトレンチDMOS構造体21の半分を示している。この構造体21は、n+基板23と、このn+基板23上に成長された、n+基板23より低い不純物濃度及び所定の厚さdepiのnエピタキシャル層25とを備える。nエピタキシャル層25内には、pボディ領域27(p、p+)が形成されている。この設計では、pボディ領域27(中央の領域を除く)は、nエピタキシャル層25の表面から距離dminの深さに実質的に平板状に形成されている。pボディ領域27の大部分上には、ソースとして機能する別の層28(n+)が設けられている。nエピタキシャル層25内には、六角形の形状を有する一連のトレンチ29が設けられており、これらのトレンチ29は、上面に向かって開き、所定の深さdtrを有している。通常、トレンチ29の内壁は酸化層で覆われており、その内部には、導電性ポリシリコンが埋め込まれ、これによりDMOSデバイスのゲートが形成されている。トレンチ29は、セル領域31を画定し、このセル領域31も水平断面において六角形の形状を有する。セル領域31内では、pボディ領域27がnエピタキシャル層25の表面に到達するまで厚く形成されており、これにより、セル領域31の表面において、水平方向の断面に露出するパターン33が形成されている。図1に示す具体例では、pボディ領域27のp+中央部分のnエピタキシャル層25の表面からの深さは、トランジスタセルのトレンチ深さdtrより深い深さであるdmaxに形成されており、これにより、降伏電圧は、トレンチ29の表面ではなく、半導体物質の大部分にかかる。
【0005】
代表的なDMOSデバイスは、単一のチップ(半導体ウェハの部分)内に並列に製造された多数の独立したDMOSトランジスタセル31を備える。図1に示す集積回路(chip)は、多数の六角形状のセル31を備える(図1には、5つのセルの部分のみを示している)。このような六角形の構成以外の構成、例えば、正方形の構成等も広く用いられている。図1に示す設計では、n+基板23は、個々のDMOSトランジスタセル31の全てについて、共通のドレインとして機能する。図には示していないが、DMOSトランジスタセル31の全てのソースは、n+ソース領域28上に配設された金属ソースコンタクトを介して、互いに短絡されている。ゲート領域とソース領域が短絡することを防止するために、通常、トレンチ29内のポリシリコンと金属ソースコンタクト間には、例えばBPSG(boro-phospho-silicate glass)からなる絶縁領域(図示せず)が設けられている。この結果、ゲートコンタクトを形成するために、トレンチ29内のポリシリコンは、通常、DMOSトランジスタセル31を越えて端子領域(termination region)まで延びるとともに、このポリシリコン上に金属ゲートコンタクトが形成されている。ポリシリコンゲート領域は、トレンチ29を介して互いに接続されているので、この構成により、デバイスの全てのゲート領域に対して共通の単一のゲートコンタクトが形成される。これにより、集積回路は、複数の個別のトランジスタセル31のマトリクスからなるが、これらのトランジスタセル31は、単一の大きなトランジスタとして動作する。
【発明の開示】
【発明が解決しようとする課題】
【0006】
ここで、上述したような従来の設計においては、ドレインに対するコンタクトは集積回路の底面側に形成され、ソースコンタクト及びゲートコンタクトは、集積回路の上面側に形成される。この結果、通常は、ソースコンタクト、ドレインコンタクト及びゲートコンタクトを単一の面に設けるためのパッケージ内に、集積回路を配置する必要がある。
【課題を解決するための手段】
【0007】
本発明に係るトレンチ二重拡散金属酸化膜半導体トランジスタデバイスは、(a)第1の伝導性を有する基板と、(b)基板上に形成され、第1の伝導性を有し、基板より低い多数キャリア濃度を有するエピタキシャル層と、(c)エピタキシャル層の表面から、エピタキシャル層内に延びるトレンチと、(d)トレンチの内壁の少なくとも一部を覆う絶縁層と、(e)絶縁層に隣接してトレンチ内を埋め込む導電領域と、(f)エピタキシャル層の上部であってトレンチに隣接する部分に形成された、第2の伝導性を有するボディ領域と、(g)ボディ領域の上部であってトレンチに隣接する部分に形成された、第1の伝導性を有するソース領域と、(h)エピタキシャル層の表面から延び、基板への電気的コンタクトとして機能する低い抵抗率を有する深い領域とを備える。低い抵抗率を有する深い領域は、デバイスの共通のドレイン領域として機能する基板への電気的コンタクトとして機能する。
【0008】
低い抵抗率を有する深い領域は、好ましくは、0.01Ω・cm以下の抵抗率を有し、エピタキシャル層の表面から基板までの距離の少なくとも20%延び、より好ましくは、基板まで延びる。
【0009】
深い領域は、例えば、エピタキシャル層内の第1の伝導性の不純物がドープされた領域、金属(例えば、アルミニウム)領域、又はドープされたポリシリコンゲート領域であってもよい。
【0010】
トレンチ二重拡散金属酸化膜半導体トランジスタデバイスは、複数のセル(多くの場合、正方形又は六角形の形状を有する)を備えていてもよく、これらは、好ましくは、デバイスの上面に形成された共通のソースコンタクトと、共通のドレインコンタクトと、共通のゲートコンタクトとを備える。
【0011】
また、本発明に係るトレンチ二重拡散金属酸化膜半導体トランジスタデバイスは、(a)n型伝導性を有するシリコン基板と、(b)シリコン基板上に形成され、n型伝導性を有し、シリコン基板より低い多数キャリア濃度を有するエピタキシャル層と、(c)エピタキシャル層の表面から、エピタキシャル層内に延びるトレンチと、(d)トレンチの内壁の少なくとも一部を覆う絶縁層と、(e)絶縁層に隣接してトレンチ内を埋め込むドープされた多結晶シリコン導電領域と、(f)エピタキシャル層の上部であってトレンチに隣接する部分に形成された、p型伝導性を有するボディ領域と、(g)ボディ領域の上部であってトレンチに隣接する部分に形成された、n型伝導性を有するソース領域と、(h)エピタキシャル層の表面から延び、このデバイスの共通のドレイン領域として機能する基板への電気的コンタクトとして機能する低い抵抗率を有する深い領域とを備える。
【0012】
また、本発明は、トレンチ二重拡散金属酸化膜半導体トランジスタデバイスの製造方法を提供する。この製造方法は、(a)第1の伝導性を有する基板を準備する工程と、(b)基板上に、第1の伝導性を有し、基板より低い多数キャリア濃度を有するエピタキシャル層を成長させる工程と、(c)エピタキシャル層の上部に第2の伝導性を有するボディ領域を形成する工程と、(d)エピタキシャル層の表面から、エピタキシャル層内に延びるトレンチをエッチングする工程と、(e)トレンチの内壁の少なくとも一部を覆う絶縁層を形成する工程と、(f)絶縁層に隣接してトレンチ内を埋め込む導電領域を形成すると、(g)ボディ領域の上部であってトレンチに隣接する部分に形成された、第1の伝導性を有するソース領域を形成する工程と、(h)エピタキシャル層の表面から延び、基板への電気的コンタクトとして機能する低い抵抗率を有する深い領域を形成する工程とを有する。深い領域は、デバイスの共通のドレイン領域として機能する基板への電気的コンタクトとして機能する。
【0013】
幾つかの好ましい実施例では、深い領域は、エピタキシャル層内への打込み及び拡散プロセスによって形成された、第1の伝導性を有する領域を含む。他の実施例では、深い領域は、(a)エピタキシャル層の表面からエピタキシャル層内に延びるトレンチを深いトレンチをエッチングする工程と、(b)深いトレンチ内に金属又はポリシリコンを堆積させる工程とによって形成された金属領域又はポリシリコン領域を含む。
【0014】
本発明では、ソースコンタクト、ドレインコンタクト、ゲートコンタクトを全て集積回路の上面側に設けることができ、これにより、多数のトレンチDMOSセルを備える集積回路と他の構成部品との結線を容易にすることができる。
【0015】
更に、本発明により、ソースコンタクト、ドレインコンタクト、ゲートコンタクトを単一の面に設けるための別のパッケージを必要としない。
【0016】
本発明のこれらの及び他の実施例及びその利点は、特許請求の範囲及び発明の実施の形態により更に明らかとなる。
【発明を実施するための最良の形態】
【0017】
以下、本発明の好ましい実施例を示す図面を参照して、本発明を更に詳細に説明する。なお、本発明は、後述する実施例とは異なる形式で実現してもよく、したがって、これらの実施例によって限定されてるものではない。
【0018】
図2Aに示すトレンチDMOSは、n+基板200と、このn+基板200上に成長されたnエピタキシャル層202とを備える。n+基板200は、例えば、10〜25ミル(mil)の厚さと、0.005〜0.01Ω・cmの抵抗率とを有するシリコン基板である。nエピタキシャル層202は、例えば、5〜10mmの厚さと、0.18〜0.25Ω・cmの抵抗率とを有するシリコンである。
【0019】
このnエピタキシャル層202内には、トレンチを形成し、このトレンチの内壁には酸化層210を形成し、トレンチ内には、ポリシリコン211を埋め込んでいる。これにより、デバイスのゲート電極機能を実現している。酸化層210の厚みは、代表的には500〜700Åとする。ポリシリコン211の抵抗率は、代表的には15〜25Ω/sqとする。トレンチの深さは、代表的には1.0〜2.0μmとする。トレンチ間の領域は、その形状からメサ又はトレンチメサと呼ばれることも多い。
【0020】
nエピタキシャル層202内には、下位部分204と上位部分215とから構成されるpボディ領域を形成する。pボディ領域の下位部分204の抵抗率は、代表的には0.1〜3.0Ω・cmとする。下位部分204のnエピタキシャル層202の表面からの深さは、代表的には1.0〜3.0μmとする。pボディ領域の上位部分215の抵抗率は、代表的には0.003〜0.03Ω・cmとし、nエピタキシャル層202の表面からの深さは、代表的には0.5〜1.0μmとする。上位部分215は、デバイスの耐久性(ruggedness)を高めるために設けている。図2Aに示す他のp型領域204tは、トレンチセグメントの端子(termination)領域に関係する。
【0021】
図2Aに示すトレンチDMOSデバイスは、更に、n+ソース領域212を備え、このn+ソース領域212は、代表的にはnエピタキシャル層202の表面から0.3〜0.45μmの深さに形成し、抵抗率は代表的には0.001〜0.003Ω・cmとする。n+ソース領域212には、金属ソースコンタクト218sによって電気的コンタクトが形成されている。
【0022】
トレンチDMOSセルの領域の外側に位置するポリシリコンのゲートランナ部分211gには、独立した金属ゲートコンタクト218gを接続している。左側のBPSG(boro-phospho-silicate glass)領域216は、ゲート電極に関連するポリシリコン領域211がソースコンタクト218sを介して、n+ソース領域212に短絡することを防止している。
【0023】
また、トレンチDMOSセルの外側の領域に、金属ドレインコンタクト218dも設けている。このように、ドレインコンタクト218dをソースコンタクト218s及びゲートコンタクト218gと同様にデバイスの上面に配置することにより、他の電子部品との結線を容易に行うことができる。
【0024】
金属ドレインコンタクト218dは、n+基板200に電気的に接続されるように配置している。本発明において、この接続を実現する方法には、幾つかの方法がある。
【0025】
例えば、図2Aに示す実施例では、この接続は、深いn+領域219によって実現している。この深いn+領域219の抵抗率は、好ましくは0.001〜0.003Ω・cmとする。この深いn+領域219は、金属ドレインコンタクト218dからn+基板200にまで延びている。ここに示す実施例では、深いn+領域219は、nエピタキシャル層202を完全に貫通しているが、デバイスの設計要求に応じて、他の実施例として、深いn+領域219は、nエピタキシャル層202を部分的にブリッジするものであってもよい。
【0026】
本発明の他の実施例を図2Bに示す。ここでは、深いn+領域ではなく、深い金属領域を設けている。この実施例は、深いn+領域219を除いて、図2Aと基本的に同じ構成を有している。すなわち、この実施例では、深いn+領域219に代えて、金属ドレインコンタクト218dがnエピタキシャル層202を貫通して、n+基板200に接触している。
【0027】
これら以外の構成を用いることもできる。例えば、幾つかの変形例として、図2Aに示す深いn+領域219をドープされたポリシリコン領域に置き換えてもよい。
【0028】
このような変形例は、nエピタキシャル層202の表面からn+基板200までの距離の少なくとも一部に比較的抵抗率が低いパスを実現する深い領域を有するという共通の特徴を有している。
【0029】
この深い領域の抵抗率は、代表的には0.01Ω・cmとし、好ましくは0.001Ω・cmとする。
【0030】
深い領域は、これらの条件を満たす、低抵抗率の材料を組み合わせて形成してもよい。例えば、深い領域は、ドープされた単結晶シリコン、ドープされた多結晶シリコン及び/又は金属の組合せによって形成してもよい。
【0031】
深い領域は、代表的には、nエピタキシャル層202の表面からn+基板200までの距離の少なくとも20%延びるように形成する。深い領域は、好ましくはn+基板200まで(すなわち、この距離の100%)延びるように形成する。
【0032】
図2A及び図2Bでは、単一の深い領域を示しているが、複数の深い領域を形成してもよく、これらは、単一のドレインコンタクトによって短絡することが望ましい。
【0033】
以下、図3A〜図3Fを参照して、図2Aに示すトレンチDMOSの製造工程を説明する。まず、図3Aに示すように、n+にドープしたn+基板200上に、nにドープしたエピタキシャル層202を成長させる。ここで、n+基板200の厚さは、例えば250μmとし、n+基板200のn型不純物の不純物濃度は、例えば5×1019cm−3とし、nエピタキシャル層202の厚さは、例えば6.0μmとし、nエピタキシャル層202のn型不純物の不純物濃度は、例えば3.4×1016cm−3とする。次に、適切なマスキングを用いて、打込み及び拡散プロセスによって、nエピタキシャル層202内にp領域204を形成する。nエピタキシャル層202には、例えば、40KeVで6×1013cm−2のドーズ量でホウ素を打ち込み、1150℃の温度で1.8μmの深さまでこの不純物を拡散させる。これにより、図3Aに示す構造が形成される。
【0034】
次に、例えば、化学気相成長(chemical vapor deposition:以下、CVDという。)によりマスク酸化層(図示せず)を成長させ、トレンチマスク(図示せず)を用いてパターンを形成する。次に、パターン化されたマスク酸化層の開口部を介して、通常反応性イオンエッチングによってトレンチをエッチングする。この実施例では、トレンチの深さを約2.0μmとする。このトレンチ形成工程によって、分離した複数のp領域204が画定される。これらのp領域204のうちの幾つかは、デバイスセルのpボディ領域に対応する。この他のp型領域204tは、トレンチセグメントの端子部分に関係する。
【0035】
次に、深いn+領域219を形成するためのパターン化されたマスク層(図示せず)を形成する。この実施例では、深いn+領域219は、打込み及び拡散プロセスによって形成される。例えば、深いn+領域219は、1016cm−2のドーズ量でリンを打ち込み、1150℃の温度でこの不純物を3〜7μmの深さまで拡散させることによって形成してもよい。この拡散工程は、後のいずれかの犠牲酸化層又はゲート酸化層の形成とともに実行してもよい。
【0036】
ここに示す実施例では、後に打ち込む不純物の分布に影響がないように、深いn+領域219を比較的初期に形成しているが、深いn+領域219の形成は、製造工程のどの時点で何回行ってもよいことは、当業者には明らかである。
【0037】
次に、パターン化された酸化層及び犠牲酸化層を取り除き、そこに例えば950〜1050℃の温度によるドライ酸化によって酸化層210を成長させる。酸化層210の一部は、最終的に、完成されたデバイスのゲート酸化層領域を構成する。酸化層210の厚さは、代表的には500〜700Åとする。これにより、図3Bに示す構造が形成される。
【0038】
次に、CVDによって、この構造体の表面をポリシリコンで覆い、及びトレンチを埋め込む。ポリシリコンの抵抗率を代表的には20W/sq程度に低下させるために、ポリシリコンには、通常、n型不純物をドープする。n型不純物のドープは、例えば、亜リン酸クロライド(phosphorous chloride)を用いたCVDの間に、又はヒ素又はリンの打込みによって行うことができる。次に、例えば反応性イオンエッチングによりポリシリコン層をエッチングする。トレンチセグメント内のポリシリコン層は、エッチングの不均一性を鑑み、通常若干深めにエッチングし、これにより形成されるポリシリコンゲート領域211の表面は、p領域204の隣接する表面より0.1〜0.2μm低い位置に形成される。端子領域内の右側のトレンチの幅のため、僅かなポリシリコンゲート領域211rのみが残留する。エッチングプロセスでは、パターン化されたマスク層205を用いて、ゲートランナ領域内のポリシリコン領域211gを保護する。これにより、図3Cに示す構造が形成される。
【0039】
次に、パターン化されたマスク層205を取り除き、露出した酸化層210をウェットエッチングによって約100Åの厚さにエッチングし、打込み酸化層(implant oxide)を形成する。打込み酸化層は、打込みチャネリング効果(implant-channeling effects)、打込み損傷、及び後のソース領域の形成時における重金属汚染を避けるためである。次に、パターン化されたマスク層213を設け、打込み及び拡散プロセスによって、p領域204の上部に、n+ソース領域212を形成する。同時に、n+ソース領域212は、深いn+領域219に対応する領域にも形成され、これにより後の接触抵抗を向上させることができる。n+ソース領域212は、例えば、1×1016cm−2のドーズ量でヒ素を打ち込み、950℃の温度で、この不純物を0.4μmの深さまで拡散させることによって形成することができる。これにより、図3Dに示す構造が形成される。
【0040】
続いて、パターン化されたマスク層213を取り除く。次に、更なるマスク(図示せず)を形成し、ホウ素を打ち込み、拡散させて、n+領域212間にpボディの上位部分215(p+領域)を形成する。次に、例えば、プラズマエンハンストCVD(PECVD)によって、構造体全体の上にBPSG(boro-phospho-silicate glass)を形成した後、パターン化されたフォトレジスト層(図示せず)を形成する。次に、例えば反応性イオンエッチングによって構造体をエッチングし、構造体において選択された部分のBPSG及び酸化層210を取り除き、これによりリフローの後にBPSG領域216が形成される。そして、パターン化されたフォトレジスト層を取り除き、これにより図3Eに断面を示す構造が形成される。
【0041】
最後に、パターン化されたフォトレジスト層(図示せず)を設け、コンタクト層(例えば、アルミニウム等の金属コンタクト層)を堆積させ、ソースコンタクト218s、ゲートコンタクト218g、ドレインコンタクト218dを形成する。このフォトレジスト層を取り除くと、図3Fに断面を示す構造が完成する。図3Fに示すように、ソースコンタクト218sは、n+ソース領域212に接触し、ゲートコンタクト218gは、ポリシリコンゲートランナ211に接触し、ドレインコンタクト218dは、深いn+領域219を介してn+基板200に接続されている。このように、本発明では全てのコンタクト218s、218g、218dをデバイスの上面側に形成することができる。
【0042】
デバイスの上面からn+基板200への電気的接続を実現するために、他の手法を用いることもできる。例えば、深いn+領域219は、上述した3Bのように形成する必要は必ずしもない。これに変えて、図3Dを用いて説明したようにn+領域212を形成した後に、エッチレジスタント層(etch resistant layer)をパターン化されたマスク層217の形で形成することができる。そして、この構造体を例えば反応性イオンエッチングによってエッチングすることにより、図4Aに示すような深いトレンチ構造体が形成される。勿論、この深いトレンチは、必要に応じて、製造工程の他の時点で行ってもよい。
【0043】
この特定の実施例では、パターン化されたマスク層213、217を取り除き、上述した工程(すなわち、p+領域215を形成するための打込み及び拡散、及びBPSG領域216の堆積及びパターン化)を経て、図4Bに示すような構造体が形成される。
【0044】
最後に、上述と同様に金属コンタクトを形成する。但し、ここでは、1回以上の更なる金属堆積工程を用いて、深いトレンチを埋め込み、これにより、図4Cに示す構造体が完成する。
【0045】
更なる変形も可能である。例えば、深いトレンチを金属で埋め込むのではなく、深いトレンチにポリシリコンを埋め込んだ後にドレインコンタクトを堆積させてもよい。ポリシリコン層は、例えば、構造体をポリシリコンで覆う(及び深いトレンチにポリシリコンを埋め込む)ことによって形成してもよい。そして、深いトレンチ内にのみポリシリコンが残るように、不要なポリシリコンをエッチングして除去する。次に、上述したように、ドレインコンタクトを堆積させる。
【0046】
以上、様々な実施の形態を図示し、説明したが、上述の説明から、この実施の形態を修正及び変更することができ、このような修正及び変更は、添付の請求の範囲に基づく本発明の思想及び範囲から逸脱するものではない。例えば、本発明は、上述の実施例とは伝導性(conductivities)が逆の構造にも同様に適用することができる。
【図面の簡単な説明】
【0047】
【図1】従来のトレンチDMOSトランジスタデバイスの部分断面図である。
【図2A】本発明の実施例におけるトレンチDMOSトランジスタデバイスの部分断面図である。
【図2B】本発明の他の実施例におけるトレンチDMOSトランジスタデバイスの部分断面図である。
【図3A】図2Aに示すトレンチDMOSトランジスタデバイスの製造工程を説明する部分断面図である。
【図3B】図2Aに示すトレンチDMOSトランジスタデバイスの製造工程を説明する部分断面図である。
【図3C】図2Aに示すトレンチDMOSトランジスタデバイスの製造工程を説明する部分断面図である。
【図3D】図2Aに示すトレンチDMOSトランジスタデバイスの製造工程を説明する部分断面図である。
【図3E】図2Aに示すトレンチDMOSトランジスタデバイスの製造工程を説明する部分断面図である。
【図3F】図2Aに示すトレンチDMOSトランジスタデバイスの製造工程を説明する部分断面図である。
【図4A】図2Bに示すトレンチDMOSトランジスタデバイスの製造工程を説明する部分断面図である。
【図4B】図2Bに示すトレンチDMOSトランジスタデバイスの製造工程を説明する部分断面図である。
【図4C】図2Bに示すトレンチDMOSトランジスタデバイスの製造工程を説明する部分断面図である。
Claims (30)
- 第1の伝導性を有し、共通のドレイン領域として機能する基板と、
上記基板上に形成され、上記第1の伝導性を有し、上記基板より低い多数キャリア濃度を有するエピタキシャル層と、
上記エピタキシャル層の表面から、該エピタキシャル層内に延びるトレンチと、
上記トレンチの内壁の少なくとも一部を覆う絶縁層と、
上記絶縁層に隣接して上記トレンチ内を埋め込む導電領域と、
上記エピタキシャル層の上部であって上記トレンチに隣接する部分に形成された、第2の伝導性を有するボディ領域と、
上記ボディ領域の上部であって上記トレンチに隣接する部分に形成された、上記第1の伝導性を有するソース領域と、
上記エピタキシャル層の表面から延び、上記基板への電気的コンタクトとして機能する低い抵抗率を有する深い領域とを備えるトレンチ二重拡散金属酸化膜半導体トランジスタデバイス。 - 上記低い抵抗率を有する深い領域は、0.01Ω・cm以下の抵抗率を有し、上記エピタキシャル層の表面から上記基板までの距離の少なくとも20%延びていることを特徴とする請求項1記載のトレンチ二重拡散金属酸化膜半導体トランジスタデバイス。
- 上記深い領域は、上記第1の伝導性を有する半導体領域を含むことを特徴とする請求項1記載のトレンチ二重拡散金属酸化膜半導体トランジスタデバイス。
- 上記深い領域は、上記基板まで延びていることを特徴とする請求項3記載のトレンチ二重拡散金属酸化膜半導体トランジスタデバイス。
- 上記深い領域は、金属領域を含むことを特徴とする請求項1記載のトレンチ二重拡散金属酸化膜半導体トランジスタデバイス。
- 上記金属領域は、アルミニウムを含むことを特徴とする請求項5記載のトレンチ二重拡散金属酸化膜半導体トランジスタデバイス。
- 上記深い領域は、上記基板まで延びていることを特徴とする請求項5記載のトレンチ二重拡散金属酸化膜半導体トランジスタデバイス。
- 上記深い領域は、ドープされたポリシリコン領域を含むことを特徴とする請求項1記載のトレンチ二重拡散金属酸化膜半導体トランジスタデバイス。
- 上記深い領域は、上記基板まで延びていることを特徴とする請求項8記載のトレンチ二重拡散金属酸化膜半導体トランジスタデバイス。
- 複数の深い領域が形成されていることを特徴とする請求項1記載のトレンチ二重拡散金属酸化膜半導体トランジスタデバイス。
- 上記深い領域の表面に接する金属ドレインコンタクトと、上記ソース領域の表面に接する金属ソースコンタクトと、上記ソース領域から離れた端子領域内の上記導電性領域の表面に接する金属ゲート領域とを更に備える請求項1記載のトレンチ二重拡散金属酸化膜半導体トランジスタデバイス。
- 正方形又は六角形の形状を有する複数のトランジスタセルを備える請求項1記載のトレンチ二重拡散金属酸化膜半導体トランジスタデバイス。
- 当該トレンチ二重拡散金属酸化膜半導体トランジスタデバイスは、シリコンデバイスであることを特徴とする請求項1記載のトレンチ二重拡散金属酸化膜半導体トランジスタデバイス。
- 上記絶縁層は、酸化層であることを特徴とする請求項1記載のトレンチ二重拡散金属酸化膜半導体トランジスタデバイス。
- 上記導電領域は、ドープされた多結晶シリコン領域であることを特徴とする請求項1記載のトレンチ二重拡散金属酸化膜半導体トランジスタデバイス。
- 上記第1の伝導性は、n型伝導性であり、上記第2の伝導性は、p型伝導性であることを特徴とする請求項1記載のトレンチ二重拡散金属酸化膜半導体トランジスタデバイス。
- 上記基板は、n+基板であり、上記エピタキシャル層は、nエピタキシャル層であり、上記ボディ領域は、p領域であり、上記ソース領域は、n+領域であることを特徴とする請求項1記載のトレンチ二重拡散金属酸化膜半導体トランジスタデバイス。
- n型伝導性を有し、共通のドレイン領域として機能するシリコン基板と、
上記シリコン基板上に形成され、n型伝導性を有し、上記シリコン基板より低い多数キャリア濃度を有するエピタキシャル層と、
上記エピタキシャル層の表面から、該エピタキシャル層内に延びるトレンチと、
上記トレンチの内壁の少なくとも一部を覆う絶縁層と、
上記絶縁層に隣接して上記トレンチ内を埋め込むドープされた多結晶シリコン導電領域と、
上記エピタキシャル層の上部であって上記トレンチに隣接する部分に形成された、p型伝導性を有するボディ領域と、
上記ボディ領域の上部であって上記トレンチに隣接する部分に形成された、n型伝導性を有するソース領域と、
上記エピタキシャル層の表面から延び、上記シリコン基板への電気的コンタクトとして機能する低い抵抗率を有する深い領域とを備えるトレンチ二重拡散金属酸化膜半導体トランジスタデバイスであって、
当該トレンチ二重拡散金属酸化膜半導体トランジスタデバイスは、当該トレンチ二重拡散金属酸化膜半導体トランジスタデバイスの上面に形成された共通のソースコンタクト、共通のドレインコンタクト及び共通のゲートコンタクトを有する複数のトランジスタセルを備えるトレンチ二重拡散金属酸化膜半導体トランジスタデバイス。 - 上記低い抵抗率を有する深い領域は、0.01Ω・cm以下の抵抗率を有することを特徴とする請求項18記載のトレンチ二重拡散金属酸化膜半導体トランジスタデバイス。
- 上記深い領域は、n型伝導性を有する半導体領域を含むことを特徴とする請求項18記載のトレンチ二重拡散金属酸化膜半導体トランジスタデバイス。
- 上記深い領域は、金属領域を含むことを特徴とする請求項18記載のトレンチ二重拡散金属酸化膜半導体トランジスタデバイス。
- 上記深い領域は、ドープされたポリシリコン領域を含むことを特徴とする請求項18記載のトレンチ二重拡散金属酸化膜半導体トランジスタデバイス。
- 上記トランジスタセルは、六角形又は正方形のいずれかの形状を有することを特徴とする請求項18記載のトレンチ二重拡散金属酸化膜半導体トランジスタデバイス。
- 第1の伝導性を有し、共通のドレイン領域として機能する基板を準備する工程と、
上記基板上に、上記第1の伝導性を有し、上記基板より低い多数キャリア濃度を有するエピタキシャル層を成長させる工程と、
上記エピタキシャル層の上部に第2の伝導性を有するボディ領域を形成する工程と、
上記エピタキシャル層の表面から、該エピタキシャル層内に延びるトレンチをエッチングする工程と、
上記トレンチの内壁の少なくとも一部を覆う絶縁層を形成する工程と、
上記絶縁層に隣接して上記トレンチ内を埋め込む導電領域を形成する工程と、
上記ボディ領域の上部であって上記トレンチに隣接する部分に、上記第1の伝導性を有するソース領域を形成する工程と、
上記エピタキシャル層の表面から延び、上記基板への電気的コンタクトとして機能する低い抵抗率を有する深い領域を形成する工程とを有するトレンチ二重拡散金属酸化膜半導体トランジスタデバイスの製造方法。 - 上記深い領域は、打込み及び拡散プロセスによって形成された、上記第1の伝導性を有する半導体領域を含むことを特徴とする請求項24記載のトレンチ二重拡散金属酸化膜半導体トランジスタデバイスの製造方法。
- 上記深い領域は、金属領域を含み、上記深い領域を形成する工程は、上記エピタキシャル層の表面から該エピタキシャル層内に延びる深いトレンチをエッチングする工程と、該深いトレンチ内に金属を堆積させる工程とを有することを特徴とする請求項24記載のトレンチ二重拡散金属酸化膜半導体トランジスタデバイスの製造方法。
- 上記深い領域は、ドープされたポリシリコンゲート領域を含み、上記深い領域を形成する工程は、上記エピタキシャル層の表面から該エピタキシャル層内に延びる深いトレンチをエッチングする工程と、該深いトレンチ内にポリシリコンを堆積させる工程とを有することを特徴とする請求項24記載のトレンチ二重拡散金属酸化膜半導体トランジスタデバイスの製造方法。
- 上記深い領域の表面に接する金属ドレインコンタクトを形成する工程と、
上記ソース領域の表面に接する金属ソースコンタクトを形成する工程と、
上記ソース領域から離れた端子領域内の上記導電性領域の表面に接する金属ゲート領域を形成する工程とを更に有する請求項24記載のトレンチ二重拡散金属酸化膜半導体トランジスタデバイスの製造方法。 - 上記低い抵抗率を有する深い領域は、0.01Ω・cm以下の抵抗率を有し、上記エピタキシャル層の表面から上記基板までの距離の少なくとも20%延びていることを特徴とする請求項24記載のトレンチ二重拡散金属酸化膜半導体トランジスタデバイスの製造方法。
- 上記深い領域は、上記エピタキシャル層の表面から上記基板まで延びていることを特徴とする請求項29記載のトレンチ二重拡散金属酸化膜半導体トランジスタデバイスの製造方法。
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