JPH1168092A - 溝型半導体装置 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 36
- 239000012535 impurity Substances 0.000 claims abstract description 9
- 239000000758 substrate Substances 0.000 claims description 47
- 229910021332 silicide Inorganic materials 0.000 claims description 18
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 18
- 239000000463 material Substances 0.000 claims description 7
- 238000000605 extraction Methods 0.000 claims description 5
- 244000126211 Hericium coralloides Species 0.000 claims description 3
- 230000015556 catabolic process Effects 0.000 abstract description 28
- 230000005684 electric field Effects 0.000 abstract description 7
- 238000009413 insulation Methods 0.000 abstract 2
- 238000000926 separation method Methods 0.000 description 14
- 230000000694 effects Effects 0.000 description 13
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 9
- 230000007423 decrease Effects 0.000 description 8
- 231100000989 no adverse effect Toxicity 0.000 description 7
- 238000000034 method Methods 0.000 description 5
- 230000001590 oxidative effect Effects 0.000 description 4
- 238000005516 engineering process Methods 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000001413 cellular effect Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
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- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
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- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
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Abstract
(57)【要約】
【課題】必要な耐圧を確保しながらセル面積を縮小し、
オン抵抗を低下させることの出来る横型ＵＭＯＳを提供
する。 【解決手段】ドレインコンタクト領域１０１を囲む絶縁
ゲート１００で仕切られたドレインセルの平面形状が多
角形であり、その周囲に複数個の多角形のソースセルが
配置された横型ＵＭＯＳにおいて、ドレインセルの領域
内で、ベース領域１２０３上の絶縁ゲートの角部に沿っ
た位置に、第２のベースコンタクト領域１０４を形成
し、これでベース領域をソース電極に接続する構造。第
２のベースコンタクト領域はドレインセルの角部に形成
されるため、この部分のＰＮ接合は平面的に見た曲率が
緩和され、他に比べて空乏層がより拡がるので、電界が
弱くなり、不純物濃度が濃くなっても耐圧の低下が起こ
らない。そのためセル面積をより小さくし、セル密度を
上げながら必要な耐圧を確保できる。
オン抵抗を低下させることの出来る横型ＵＭＯＳを提供
する。 【解決手段】ドレインコンタクト領域１０１を囲む絶縁
ゲート１００で仕切られたドレインセルの平面形状が多
角形であり、その周囲に複数個の多角形のソースセルが
配置された横型ＵＭＯＳにおいて、ドレインセルの領域
内で、ベース領域１２０３上の絶縁ゲートの角部に沿っ
た位置に、第２のベースコンタクト領域１０４を形成
し、これでベース領域をソース電極に接続する構造。第
２のベースコンタクト領域はドレインセルの角部に形成
されるため、この部分のＰＮ接合は平面的に見た曲率が
緩和され、他に比べて空乏層がより拡がるので、電界が
弱くなり、不純物濃度が濃くなっても耐圧の低下が起こ
らない。そのためセル面積をより小さくし、セル密度を
上げながら必要な耐圧を確保できる。
Description
【０００１】
【発明の属する技術分野】本発明はＵ字型断面形状の絶
縁ゲートを有するパワー用半導体（ＵＭＯＳ）に関する
もので、特にオン抵抗を低減する手法を提供するもので
ある。
縁ゲートを有するパワー用半導体（ＵＭＯＳ）に関する
もので、特にオン抵抗を低減する手法を提供するもので
ある。
【０００２】
【従来の技術】従来の技術に基づいた低オン抵抗の半導
体装置をとしては、例えば、図１７、図１８に示すごと
き構造が考えられる。この構造は、特開昭６３−１７３
３７１号公報に開示されている技術、および特開平７−
１２１６５６号公報に開示されているセルパターンの技
術を用いて、本発明者が考えた溝型のＵゲート構造ＭＯ
ＳＦＥＴ（以下、ＵＭＯＳと略記する）の一例である。
なお、図１７はドレインセルとソースセルの配置を示す
平面図、図１８は図１７のＡ−Ａ断面図である。
体装置をとしては、例えば、図１７、図１８に示すごと
き構造が考えられる。この構造は、特開昭６３−１７３
３７１号公報に開示されている技術、および特開平７−
１２１６５６号公報に開示されているセルパターンの技
術を用いて、本発明者が考えた溝型のＵゲート構造ＭＯ
ＳＦＥＴ（以下、ＵＭＯＳと略記する）の一例である。
なお、図１７はドレインセルとソースセルの配置を示す
平面図、図１８は図１７のＡ−Ａ断面図である。
【０００３】まず、図１７に示す平面構造を説明する。
ドレインセルにおいては、中心にＮ+ドレインコンタク
ト領域（１０１）があり、このＮ+ドレインコンタクト
領域（１０１）とドレイン電極（図示せず）との導通を
とるためのドレイン開口部が同じ位置に開いている。そ
の外側には、ドレイン領域となるＮドリフト領域（１０
２）、Ｐベース領域（１２０３）、Ｐ+ベースコンタク
ト領域（１２０２）、Ｎ+ソース領域（１２０１）が順
に形成されている。また、その外側を側壁にゲート酸化
膜（１０６）が形成されたトレンチゲート（１０５）が
囲んでいる。このゲート酸化膜（１０６）とトレンチゲ
ート（１０５）が絶縁ゲート（１００）を構成してい
る。上記のＮ+ドレインコンタクト領域（１０１）を中
心として絶縁ゲート（１００）に囲まれた領域をドレイ
ンセルと呼ぶことにする。
ドレインセルにおいては、中心にＮ+ドレインコンタク
ト領域（１０１）があり、このＮ+ドレインコンタクト
領域（１０１）とドレイン電極（図示せず）との導通を
とるためのドレイン開口部が同じ位置に開いている。そ
の外側には、ドレイン領域となるＮドリフト領域（１０
２）、Ｐベース領域（１２０３）、Ｐ+ベースコンタク
ト領域（１２０２）、Ｎ+ソース領域（１２０１）が順
に形成されている。また、その外側を側壁にゲート酸化
膜（１０６）が形成されたトレンチゲート（１０５）が
囲んでいる。このゲート酸化膜（１０６）とトレンチゲ
ート（１０５）が絶縁ゲート（１００）を構成してい
る。上記のＮ+ドレインコンタクト領域（１０１）を中
心として絶縁ゲート（１００）に囲まれた領域をドレイ
ンセルと呼ぶことにする。
【０００４】また、ソースセルにおいては、中心にＰ+
ベースコンタクト領域（１０８）があり、このＰ+ベー
スコンタクト領域（１０８）の周囲にはＮ+ソース領域
（１０７）が形成され、その外側を前記と同様の絶縁ゲ
ート（１００）が囲んでいる。また、Ｐ+ベースコンタ
クト領域（１０８）およびＮ+ソース領域（１０７）と
ソース電極（図示せず）との導通をとるためのソース開
口部が同じ位置に開いている。このＰ+ベースコンタク
ト領域（１０８）とＮ+ソース領域（１０７）を中心と
して絶縁ゲート（１００）で囲まれた領域をソースセル
と呼ぶことにする。
ベースコンタクト領域（１０８）があり、このＰ+ベー
スコンタクト領域（１０８）の周囲にはＮ+ソース領域
（１０７）が形成され、その外側を前記と同様の絶縁ゲ
ート（１００）が囲んでいる。また、Ｐ+ベースコンタ
クト領域（１０８）およびＮ+ソース領域（１０７）と
ソース電極（図示せず）との導通をとるためのソース開
口部が同じ位置に開いている。このＰ+ベースコンタク
ト領域（１０８）とＮ+ソース領域（１０７）を中心と
して絶縁ゲート（１００）で囲まれた領域をソースセル
と呼ぶことにする。
【０００５】上記の絶縁ゲート（１００）は、ドレイン
セルとソースセルの間、およびソースセル相互間に網目
状に形成され、１個のドレインセルの周囲を複数のソー
スセルが取り囲んで、規則的に所定のピッチで配置され
ている。ドレインセルとソースセルの平面形状は、共に
四角形であり、図１７の例では、ドレインセルの一辺に
対してソースセルが２個並んでいる。図の外側にはこれ
らのパターンが繰り返されるが、一つのドレインと隣の
ドレインとの間には２個以上のソースセルが並んでい
る。すなわち、隣合った二つのドレインセルの間には２
列以上のソースセルが配置される。
セルとソースセルの間、およびソースセル相互間に網目
状に形成され、１個のドレインセルの周囲を複数のソー
スセルが取り囲んで、規則的に所定のピッチで配置され
ている。ドレインセルとソースセルの平面形状は、共に
四角形であり、図１７の例では、ドレインセルの一辺に
対してソースセルが２個並んでいる。図の外側にはこれ
らのパターンが繰り返されるが、一つのドレインと隣の
ドレインとの間には２個以上のソースセルが並んでい
る。すなわち、隣合った二つのドレインセルの間には２
列以上のソースセルが配置される。
【０００６】次に、図１８に示す断面構造を説明する。
Ｐ型の基板（１１３）上にＮ+埋め込み層（１１１）を
形成し、その上面にドレイン領域となるＮドリフト領域
（１０２）を形成している。前記Ｎ+埋め込み層（１１
１）と接続してＮ+シンカー領域（１０９）を形成して
基板表面のＮ+ドレインコンタクト領域（１０１）と接
続している。このＮ+ドレインコンタクト領域（１０
１）はドレイン開口部を通して１層目のドレイン電極
（１３０４）に接続される。１層目のドレイン電極（１
３０４）は２層目のドレイン電極（１３０５）に接続さ
れている。
Ｐ型の基板（１１３）上にＮ+埋め込み層（１１１）を
形成し、その上面にドレイン領域となるＮドリフト領域
（１０２）を形成している。前記Ｎ+埋め込み層（１１
１）と接続してＮ+シンカー領域（１０９）を形成して
基板表面のＮ+ドレインコンタクト領域（１０１）と接
続している。このＮ+ドレインコンタクト領域（１０
１）はドレイン開口部を通して１層目のドレイン電極
（１３０４）に接続される。１層目のドレイン電極（１
３０４）は２層目のドレイン電極（１３０５）に接続さ
れている。
【０００７】また、基板表面側にはＰベース領域（１１
０）、（１２０３）が形成され、その上部にはＮ+ソー
ス領域（１０７）、（１２０１）が形成される。このＰ
ベース領域（１１０）、（１２０３）とＮ+ソース領域
（１０７）、（１２０１）を貫通するように、ゲート酸
化膜（１０６）とトレンチゲート（１０５）からなる絶
縁ゲート（１００）が形成されている。このトレンチゲ
ート（１０５）はポリＳｉ配線等を用いて形成される
が、その配線の様子はここでは省略し、図示しない。
０）、（１２０３）が形成され、その上部にはＮ+ソー
ス領域（１０７）、（１２０１）が形成される。このＰ
ベース領域（１１０）、（１２０３）とＮ+ソース領域
（１０７）、（１２０１）を貫通するように、ゲート酸
化膜（１０６）とトレンチゲート（１０５）からなる絶
縁ゲート（１００）が形成されている。このトレンチゲ
ート（１０５）はポリＳｉ配線等を用いて形成される
が、その配線の様子はここでは省略し、図示しない。
【０００８】また、一つの絶縁ゲート（１００）と隣の
絶縁ゲート（１００）との間にはＮ+ソース領域（１０
７）、Ｐ+ベースコンタクト領域（１０８）、Ｎ+ソース
領域（１０７）が並んでいる。また、Ｎ+ソース領域
（１０７）とＰ+ベースコンタクト領域（１０８）はソ
ース開口部を通してソース電極（１３０３）に接続さ
れ、Ｎ+ソース領域（１２０１）とＰ+ベースコンタクト
領域（１２０２）もソース電極（１３０３）に接続され
ている。その他の半導体基体とソース電極（１３０３）
とは１層目の絶縁分離層（１３０１）により分離されて
いる。また、ソース電極（１３０３）と２層目のドレイ
ン電極（１３０５）は２層目の絶縁分離層（１３０２）
によって分離されており、いわゆる２層配線構造になっ
ている。
絶縁ゲート（１００）との間にはＮ+ソース領域（１０
７）、Ｐ+ベースコンタクト領域（１０８）、Ｎ+ソース
領域（１０７）が並んでいる。また、Ｎ+ソース領域
（１０７）とＰ+ベースコンタクト領域（１０８）はソ
ース開口部を通してソース電極（１３０３）に接続さ
れ、Ｎ+ソース領域（１２０１）とＰ+ベースコンタクト
領域（１２０２）もソース電極（１３０３）に接続され
ている。その他の半導体基体とソース電極（１３０３）
とは１層目の絶縁分離層（１３０１）により分離されて
いる。また、ソース電極（１３０３）と２層目のドレイ
ン電極（１３０５）は２層目の絶縁分離層（１３０２）
によって分離されており、いわゆる２層配線構造になっ
ている。
【０００９】次に上記図１７、図１８示した構造の動作
を説明する。ソース電極（１３０３）を通してＮ+ソー
ス領域（１０７）、（１２０１）が接地され、かつ、Ｐ
+ベースコンタクト領域（１０８）、（１２０２）を介
してＰベース領域（１１０）、（１２０３）が接地され
る。Ｐ基板（１１３）も通常接地して用いる。また、ド
レイン電極（１３０５、１３０４）を通してＮ+ドレイ
ンコンタクト領域（１０１）、Ｎ+シンカー領域（１０
９）、Ｎ+埋め込み層（１１１）に高電圧が印加され
る。
を説明する。ソース電極（１３０３）を通してＮ+ソー
ス領域（１０７）、（１２０１）が接地され、かつ、Ｐ
+ベースコンタクト領域（１０８）、（１２０２）を介
してＰベース領域（１１０）、（１２０３）が接地され
る。Ｐ基板（１１３）も通常接地して用いる。また、ド
レイン電極（１３０５、１３０４）を通してＮ+ドレイ
ンコンタクト領域（１０１）、Ｎ+シンカー領域（１０
９）、Ｎ+埋め込み層（１１１）に高電圧が印加され
る。
【００１０】ＯＮ時の動作は、ゲート配線（図示しな
い）を通してトレンチゲート（１０５）に正の電圧が印
加され、この電圧がしきい値電圧を超えると、Ｐベース
領域（１１０）および（１２０３）内部でゲート酸化膜
（１０６）に沿って縦方向にチャネルが導通し、電流が
流れるようになる。また、ＯＦＦ時は、ゲート配線（図
示しない）を通してトレンチゲート（１０５）の電位が
しきい値以下になると、チャネルが形成されずＯＦＦ動
作となる。このとき、Ｐベース領域（１１０）および
（１２０３）は接地電位にあるため、Ｐベース領域（１
１０）および（１２０３）とＮドリフト領域（１０２）
で形成されるＰＮ接合が逆バイアスされ、空乏層が拡が
る。
い）を通してトレンチゲート（１０５）に正の電圧が印
加され、この電圧がしきい値電圧を超えると、Ｐベース
領域（１１０）および（１２０３）内部でゲート酸化膜
（１０６）に沿って縦方向にチャネルが導通し、電流が
流れるようになる。また、ＯＦＦ時は、ゲート配線（図
示しない）を通してトレンチゲート（１０５）の電位が
しきい値以下になると、チャネルが形成されずＯＦＦ動
作となる。このとき、Ｐベース領域（１１０）および
（１２０３）は接地電位にあるため、Ｐベース領域（１
１０）および（１２０３）とＮドリフト領域（１０２）
で形成されるＰＮ接合が逆バイアスされ、空乏層が拡が
る。
【００１１】
【発明が解決しようとする課題】上記のように、従来技
術で考えられる構造においては、ＯＦＦ時の動作で、Ｐ
ベース領域（１１０）、（１２０３）とＮドリフト領域
（１０２）で形成されるＰＮ接合が逆バイアスされ、空
乏層が拡がるが、横型のデバイスであるため、ドレイン
コンタクト領域（１０１）に近い部分の電界が強くな
る。理想的にはＰベース領域（１１０）とＮドリフト領
域（１０２）で形成される平面的なＰＮ接合で耐圧を決
めることが望ましい。しかし、実際には、Ｐベース領域
（１２０３）とＮドリフト領域（１０２）で形成するＰ
Ｎ接合が曲率を有する（例えば図１８の１３０１の下の
部分）ために、この部分での耐圧が低くなり、この部分
で全体の耐圧が決まってしまう。
術で考えられる構造においては、ＯＦＦ時の動作で、Ｐ
ベース領域（１１０）、（１２０３）とＮドリフト領域
（１０２）で形成されるＰＮ接合が逆バイアスされ、空
乏層が拡がるが、横型のデバイスであるため、ドレイン
コンタクト領域（１０１）に近い部分の電界が強くな
る。理想的にはＰベース領域（１１０）とＮドリフト領
域（１０２）で形成される平面的なＰＮ接合で耐圧を決
めることが望ましい。しかし、実際には、Ｐベース領域
（１２０３）とＮドリフト領域（１０２）で形成するＰ
Ｎ接合が曲率を有する（例えば図１８の１３０１の下の
部分）ために、この部分での耐圧が低くなり、この部分
で全体の耐圧が決まってしまう。
【００１２】しかもＰベース領域（１２０３）の表面側
に注目すると、Ｐ+ベースコンタクト領域（１２０２）
がＮドリフト領域（１０２）に近い側に形成され、この
付近のＰの濃度が濃いため、この近傍におけるＰベース
領域（１１０）とＮドリフト領域（１０２）とのＰＮ接
合は耐圧が低下する。これらを緩和し、必要な素子耐圧
を得るためには、横方向にドレインコンタクト領域（１
０１）とＰベース領域（１２０３）の距離を十分にと
り、かつＰベース領域（１２０３）の表面部ではＰ+ベ
ースコンタクト領域（１２０２）の影響が出ないよう
に、Ｐ+ベースコンタクト領域（１２０２）のドレイン
コンタクト側のエッジからＰベース領域（１２０３）の
エッジまでの距離を十分長くとる必要があった。
に注目すると、Ｐ+ベースコンタクト領域（１２０２）
がＮドリフト領域（１０２）に近い側に形成され、この
付近のＰの濃度が濃いため、この近傍におけるＰベース
領域（１１０）とＮドリフト領域（１０２）とのＰＮ接
合は耐圧が低下する。これらを緩和し、必要な素子耐圧
を得るためには、横方向にドレインコンタクト領域（１
０１）とＰベース領域（１２０３）の距離を十分にと
り、かつＰベース領域（１２０３）の表面部ではＰ+ベ
ースコンタクト領域（１２０２）の影響が出ないよう
に、Ｐ+ベースコンタクト領域（１２０２）のドレイン
コンタクト側のエッジからＰベース領域（１２０３）の
エッジまでの距離を十分長くとる必要があった。
【００１３】このように従来の技術においては素子に必
要な耐圧を確保しようとすると、各々のセルの面積が増
大し、そのため単位面積当たりのセル数が減少するの
で、オン時の抵抗が増大してしまうという問題点が存在
した。ここで容易に思いつく方法として、ドレインコン
タクト領域に最も近い部分のチャネルを形成しないで、
面積を低減することが考えられる。しかし、この場合で
もドレインコンタクト領域に最も近いゲート酸化膜（１
０６）に直接ドレインの高電圧がかかるのを避けるため
には、ドレインに近いＰベース領域（１２０３）をフロ
ーティング電位にしておけないので、必ずＰ+ベースコ
ンタクト領域（１２０２）を設け、コンタクトをとって
接地電位にしておく必要があり、どうしてもＰ+ベース
コンタクト領域（１２０２）のドレイン側のエッジから
Ｐベース領域（１２０３）のエッジまでの距離を十分長
くとる必要が残る。また、上記のごときＰ+ベースコン
タクト領域（１２０２）を設けなければ耐圧が低下して
しまう。
要な耐圧を確保しようとすると、各々のセルの面積が増
大し、そのため単位面積当たりのセル数が減少するの
で、オン時の抵抗が増大してしまうという問題点が存在
した。ここで容易に思いつく方法として、ドレインコン
タクト領域に最も近い部分のチャネルを形成しないで、
面積を低減することが考えられる。しかし、この場合で
もドレインコンタクト領域に最も近いゲート酸化膜（１
０６）に直接ドレインの高電圧がかかるのを避けるため
には、ドレインに近いＰベース領域（１２０３）をフロ
ーティング電位にしておけないので、必ずＰ+ベースコ
ンタクト領域（１２０２）を設け、コンタクトをとって
接地電位にしておく必要があり、どうしてもＰ+ベース
コンタクト領域（１２０２）のドレイン側のエッジから
Ｐベース領域（１２０３）のエッジまでの距離を十分長
くとる必要が残る。また、上記のごときＰ+ベースコン
タクト領域（１２０２）を設けなければ耐圧が低下して
しまう。
【００１４】本発明は上記のごとき従来技術の問題を解
決するためになされたものであり、必要な耐圧を確保し
ながらセルの面積を縮小し、オン抵抗を低下させること
の出来る溝型半導体装置を提供することを目的とする。
決するためになされたものであり、必要な耐圧を確保し
ながらセルの面積を縮小し、オン抵抗を低下させること
の出来る溝型半導体装置を提供することを目的とする。
【００１５】
【課題を解決するための手段】前記の問題を解決するた
め、本発明においては、特許請求の範囲に記載するよう
に構成している。すなわち本発明においては、基本的に
は、横型ＵＭＯＳにおいて、ドレインセルの周囲を囲む
絶縁ゲートの角部に沿ったベース領域上にベースコンタ
クト領域を設けるように構成したものである。
め、本発明においては、特許請求の範囲に記載するよう
に構成している。すなわち本発明においては、基本的に
は、横型ＵＭＯＳにおいて、ドレインセルの周囲を囲む
絶縁ゲートの角部に沿ったベース領域上にベースコンタ
クト領域を設けるように構成したものである。
【００１６】まず、請求項１は、ドレインコンタクト領
域を囲む絶縁ゲートで仕切られた領域（ドレインセル）
の平面形状が多角形であり、その周囲を囲むように複数
個の多角形のソースセルが配置された横型ＵＭＯＳにお
いて、上記ドレインセルの領域内で、ベース領域上の絶
縁ゲートの角部に沿った位置に、第２のベースコンタク
ト領域を形成し、該ベースコンタクト領域をソース電極
に接続するように構成したものである。
域を囲む絶縁ゲートで仕切られた領域（ドレインセル）
の平面形状が多角形であり、その周囲を囲むように複数
個の多角形のソースセルが配置された横型ＵＭＯＳにお
いて、上記ドレインセルの領域内で、ベース領域上の絶
縁ゲートの角部に沿った位置に、第２のベースコンタク
ト領域を形成し、該ベースコンタクト領域をソース電極
に接続するように構成したものである。
【００１７】また、請求項２は、請求項１の逆に、多角
形のソースセルの周囲に複数個の多角形のドレインセル
が設けられている場合であって、この場合にもドレイン
セルを囲む絶縁ゲートの角部に沿ったベース領域上の位
置に、第２のベースコンタクト領域を形成し、該第２の
ベースコンタクト領域をソース電極に接続する。
形のソースセルの周囲に複数個の多角形のドレインセル
が設けられている場合であって、この場合にもドレイン
セルを囲む絶縁ゲートの角部に沿ったベース領域上の位
置に、第２のベースコンタクト領域を形成し、該第２の
ベースコンタクト領域をソース電極に接続する。
【００１８】また、請求項３は、ドレインコンタクト領
域とソース領域とが、平面形状で櫛歯状を成し、相互に
櫛歯間に入り込んだ形状を有する横型ＵＭＯＳにおい
て、ドレインコンタクト領域側の絶縁ゲートで囲まれた
櫛歯の先端部の領域内で、ベース領域上の絶縁ゲートの
角部に沿った位置に、第２のベースコンタクト領域を形
成し、該第２のベースコンタクト領域をソース電極に接
続したものである。
域とソース領域とが、平面形状で櫛歯状を成し、相互に
櫛歯間に入り込んだ形状を有する横型ＵＭＯＳにおい
て、ドレインコンタクト領域側の絶縁ゲートで囲まれた
櫛歯の先端部の領域内で、ベース領域上の絶縁ゲートの
角部に沿った位置に、第２のベースコンタクト領域を形
成し、該第２のベースコンタクト領域をソース電極に接
続したものである。
【００１９】また、請求項４および請求項５は、請求項
１のより具体的な構成を示すものである。また、請求項
６および請求項７は、請求項３のより具体的な構成を示
すものである。
１のより具体的な構成を示すものである。また、請求項
６および請求項７は、請求項３のより具体的な構成を示
すものである。
【００２０】また、請求項８〜請求項１０は、それぞれ
上記の発明における具体的な構成例を示すものであり、
請求項８は、請求項４乃至請求項７に記載の構成におい
て、高濃度不純物領域は低抵抗シリサイド層で形成され
たもの。請求項９は、ドレイン引き出し領域を、トレン
チの中に低抵抗材料を設けた低抵抗導電層で形成したも
の。請求項１０は、ドレインコンタクト領域の周囲を囲
む絶縁ゲートで囲まれた領域内で、第２のベースコンタ
クト領域を設けた角部以外の絶縁ゲートに沿ったベース
領域上の部分にソース領域を設け、そのソース領域をソ
ース電極に接続するように構成したものである。
上記の発明における具体的な構成例を示すものであり、
請求項８は、請求項４乃至請求項７に記載の構成におい
て、高濃度不純物領域は低抵抗シリサイド層で形成され
たもの。請求項９は、ドレイン引き出し領域を、トレン
チの中に低抵抗材料を設けた低抵抗導電層で形成したも
の。請求項１０は、ドレインコンタクト領域の周囲を囲
む絶縁ゲートで囲まれた領域内で、第２のベースコンタ
クト領域を設けた角部以外の絶縁ゲートに沿ったベース
領域上の部分にソース領域を設け、そのソース領域をソ
ース電極に接続するように構成したものである。
【００２１】上記のように構成したことにより、本発明
においては、下記のごとき作用によって前記の問題点を
解決することが出来る。絶縁ゲートの電位がしきい値以
下になると、チャネルが形成されずＯＦＦ動作となる
が、このとき、ベース領域は接地電位にあるため、ベー
ス領域とドレイン領域とで形成されるＰＮ接合が逆バイ
アスされ、空乏層が拡がる。ドレインセル内のベース領
域の表面側に注目すると、第２のベースコンタクト領域
はドレインセルの角部に形成されているため、この部分
のＰＮ接合は平面的に見た曲率が緩和される形状であ
り、他の辺部に比べて空乏層がより拡がるため、実質的
に他の部分よりも電界が弱くなり、不純物濃度（Ｐ型）
が濃くなっても、耐圧の低下が起こらない。つまりベー
ス領域の表面部に第２のベースコンタクト領域があるに
もかかわらず、耐圧への悪影響が出ない。そのため第２
のベースコンタクト領域のドレイン側のエッジからベー
ス領域のエッジまで、またはベース領域のエッジからド
レインコンタクト領域までの距離を短くすることができ
る。したがってセルの面積をより小さくし、セル密度を
上げながら、素子に必要な耐圧を確保できると共に、第
２のベースコンタクト領域を設けたことによりドレイン
に最も近い側のゲート酸化膜を高電圧から保護すること
が出来る。上記のように、本発明の構造では、セル面積
を縮小することが出来るのでセルを多数並列接続して構
成するＵＭＯＳ全体のチップ面積を大幅に低減できると
共に、オン時の抵抗を十分に低減できる。すなわち、１
個のセル当たりのオン抵抗は変わらなくても、単位面積
当たりのセル数が多くなるので、チップ全体としてはオ
ン抵抗を低下させることが出来る。
においては、下記のごとき作用によって前記の問題点を
解決することが出来る。絶縁ゲートの電位がしきい値以
下になると、チャネルが形成されずＯＦＦ動作となる
が、このとき、ベース領域は接地電位にあるため、ベー
ス領域とドレイン領域とで形成されるＰＮ接合が逆バイ
アスされ、空乏層が拡がる。ドレインセル内のベース領
域の表面側に注目すると、第２のベースコンタクト領域
はドレインセルの角部に形成されているため、この部分
のＰＮ接合は平面的に見た曲率が緩和される形状であ
り、他の辺部に比べて空乏層がより拡がるため、実質的
に他の部分よりも電界が弱くなり、不純物濃度（Ｐ型）
が濃くなっても、耐圧の低下が起こらない。つまりベー
ス領域の表面部に第２のベースコンタクト領域があるに
もかかわらず、耐圧への悪影響が出ない。そのため第２
のベースコンタクト領域のドレイン側のエッジからベー
ス領域のエッジまで、またはベース領域のエッジからド
レインコンタクト領域までの距離を短くすることができ
る。したがってセルの面積をより小さくし、セル密度を
上げながら、素子に必要な耐圧を確保できると共に、第
２のベースコンタクト領域を設けたことによりドレイン
に最も近い側のゲート酸化膜を高電圧から保護すること
が出来る。上記のように、本発明の構造では、セル面積
を縮小することが出来るのでセルを多数並列接続して構
成するＵＭＯＳ全体のチップ面積を大幅に低減できると
共に、オン時の抵抗を十分に低減できる。すなわち、１
個のセル当たりのオン抵抗は変わらなくても、単位面積
当たりのセル数が多くなるので、チップ全体としてはオ
ン抵抗を低下させることが出来る。
【００２２】
【発明の効果】本発明においては、ドレインコンタクト
領域の周囲を囲む絶縁ゲートの角部に沿ったベース領域
上の部分に第２のベースコンタクト領域を設け、それを
介してベース領域とソース電極とを接続するように構成
したことにより、耐圧を低下させることなく、セルの面
積を縮小させることが出来る。そのため、ＵＭＯＳ全体
のチップ面積を大幅に低減できると共に、オン時の抵抗
を十分に低減できる、という効果が得られる。
領域の周囲を囲む絶縁ゲートの角部に沿ったベース領域
上の部分に第２のベースコンタクト領域を設け、それを
介してベース領域とソース電極とを接続するように構成
したことにより、耐圧を低下させることなく、セルの面
積を縮小させることが出来る。そのため、ＵＭＯＳ全体
のチップ面積を大幅に低減できると共に、オン時の抵抗
を十分に低減できる、という効果が得られる。
【００２３】また、請求項８に記載の発明においては、
低抵抗シリサイド層を設けたことにより、ＯＮ時の抵抗
をより一層低減できる、という効果が得られる。また、
請求項９に記載の発明においては、低抵抗シリサイド層
および低抵抗材料があるため、よりオン抵抗を低減でき
ると共に、Ｎ+シンカー領域に代えてトレンチによるド
レイン接続領域を形成したため、拡散による横方向拡が
りがなくなるので、なお一層セルの縮小が可能であり、
セル密度が向上する、という効果が得られる。また、請
求項１０に記載の発明においては、ＯＮ時にチャネルが
ドレインの辺部に沿っても形成されるためＯＮ時の抵抗
をより一層低減できる、という効果が得られる。
低抵抗シリサイド層を設けたことにより、ＯＮ時の抵抗
をより一層低減できる、という効果が得られる。また、
請求項９に記載の発明においては、低抵抗シリサイド層
および低抵抗材料があるため、よりオン抵抗を低減でき
ると共に、Ｎ+シンカー領域に代えてトレンチによるド
レイン接続領域を形成したため、拡散による横方向拡が
りがなくなるので、なお一層セルの縮小が可能であり、
セル密度が向上する、という効果が得られる。また、請
求項１０に記載の発明においては、ＯＮ時にチャネルが
ドレインの辺部に沿っても形成されるためＯＮ時の抵抗
をより一層低減できる、という効果が得られる。
【００２４】
（第１の実施の形態）図１〜図３は、本発明の第１の実
施の形態を示す図であり、請求項１、請求項４に相当す
る構成である。なお後述の各実施の形態を示す図におい
て、前記図１７、図１８、および本図１〜図３における
部位と同一ないし均等のものは、同一記号を以って示
し、重複した説明を省略する。また、図１は平面図、図
２は図１のＡ−Ａ断面図、図３は図１のＢ−Ｂ断面図で
ある。
施の形態を示す図であり、請求項１、請求項４に相当す
る構成である。なお後述の各実施の形態を示す図におい
て、前記図１７、図１８、および本図１〜図３における
部位と同一ないし均等のものは、同一記号を以って示
し、重複した説明を省略する。また、図１は平面図、図
２は図１のＡ−Ａ断面図、図３は図１のＢ−Ｂ断面図で
ある。
【００２５】まず、図１に示す平面構造を説明する。ド
レインセルにおいては、中心にＮ+ドレインコンタクト
領域（１０１）があり、このＮ+ドレインコンタクト領
域（１０１）とドレイン電極（図示せず）との導通をと
るためのドレイン開口部が同じ位置に開いている。その
外側には、ドレイン領域となるＮドリフト領域（１０
２）とＰベース領域（１２０３）が順に形成されてい
る。また、その外側を側壁にゲート酸化膜（１０６）が
形成されたトレンチゲート（１０５）が囲んでいる。こ
のゲート酸化膜（１０６）とトレンチゲート（１０５）
が絶縁ゲート（１００）を形成している。上記のＮ+ド
レインコンタクト領域（１０１）を中心として絶縁ゲー
ト（１００）に囲まれた領域をドレインセルと呼ぶこと
にする。さらに、上記ドレインセルを囲む絶縁ゲート
（１００）の内側（Ｎ+ドレインコンタクト領域側）の
角部に沿った部分のＰベース領域（１２０３）上には、
それぞれＰ+ベースコンタクト領域（１０４）（前記第
２のベースコンタクト領域に相当）が形成され、この部
分でＰベース領域（１２０３）のコンタクトをとるよう
に構成している。
レインセルにおいては、中心にＮ+ドレインコンタクト
領域（１０１）があり、このＮ+ドレインコンタクト領
域（１０１）とドレイン電極（図示せず）との導通をと
るためのドレイン開口部が同じ位置に開いている。その
外側には、ドレイン領域となるＮドリフト領域（１０
２）とＰベース領域（１２０３）が順に形成されてい
る。また、その外側を側壁にゲート酸化膜（１０６）が
形成されたトレンチゲート（１０５）が囲んでいる。こ
のゲート酸化膜（１０６）とトレンチゲート（１０５）
が絶縁ゲート（１００）を形成している。上記のＮ+ド
レインコンタクト領域（１０１）を中心として絶縁ゲー
ト（１００）に囲まれた領域をドレインセルと呼ぶこと
にする。さらに、上記ドレインセルを囲む絶縁ゲート
（１００）の内側（Ｎ+ドレインコンタクト領域側）の
角部に沿った部分のＰベース領域（１２０３）上には、
それぞれＰ+ベースコンタクト領域（１０４）（前記第
２のベースコンタクト領域に相当）が形成され、この部
分でＰベース領域（１２０３）のコンタクトをとるよう
に構成している。
【００２６】また、ソースセルにおいては、中心にＰ+
ベースコンタクト領域（１０８）（前記第１のベースコ
ンタクト領域に相当）があり、この周囲にはＮ+ソース
領域（１０７）が形成されており、その外側を前記と同
様の絶縁ゲート（１００）が囲んでいる。そしてＰ+ベ
ースコンタクト領域（１０８）およびＮ+ソース領域
（１０７）とソース電極（図示せず）との導通をとるた
めのソース開口部が同じ位置に開いている。このＰ+ベ
ースコンタクト領域（１０８）とＮ+ソース領域（１０
７）を中心として絶縁ゲート（１００）で囲まれた領域
をソースセルと呼ぶことにする。
ベースコンタクト領域（１０８）（前記第１のベースコ
ンタクト領域に相当）があり、この周囲にはＮ+ソース
領域（１０７）が形成されており、その外側を前記と同
様の絶縁ゲート（１００）が囲んでいる。そしてＰ+ベ
ースコンタクト領域（１０８）およびＮ+ソース領域
（１０７）とソース電極（図示せず）との導通をとるた
めのソース開口部が同じ位置に開いている。このＰ+ベ
ースコンタクト領域（１０８）とＮ+ソース領域（１０
７）を中心として絶縁ゲート（１００）で囲まれた領域
をソースセルと呼ぶことにする。
【００２７】上記の絶縁ゲート（１００）は、ドレイン
セルとソースセルの間、およびソースセル相互間に網目
状に形成され、１個のドレインセルの周囲を複数のソー
スセルが取り囲んで、規則的に所定のピッチで配置され
ている。ドレインセルとソースセルの平面形状は、共に
多角形（本実施の形態では四角形の例を示す）であり、
図１の例では、ドレインセルの一辺に対してソースセル
が２個並んでいる。図の外側にはこれらのパターンが繰
り返されるが、一つのドレインセルと隣のドレインセル
との間には２個以上のソースセルが並んでいる。すなわ
ち、隣合った二つのドレインセルの間には２列以上のソ
ースセルが配置される（請求項５に相当する構成）。
セルとソースセルの間、およびソースセル相互間に網目
状に形成され、１個のドレインセルの周囲を複数のソー
スセルが取り囲んで、規則的に所定のピッチで配置され
ている。ドレインセルとソースセルの平面形状は、共に
多角形（本実施の形態では四角形の例を示す）であり、
図１の例では、ドレインセルの一辺に対してソースセル
が２個並んでいる。図の外側にはこれらのパターンが繰
り返されるが、一つのドレインセルと隣のドレインセル
との間には２個以上のソースセルが並んでいる。すなわ
ち、隣合った二つのドレインセルの間には２列以上のソ
ースセルが配置される（請求項５に相当する構成）。
【００２８】図１と前記図１７に示した従来技術による
平面構造との違いは、Ｐベース領域（１２０３）のコン
タクトを、絶縁ゲート（１００）の角部に沿った部分で
とるように構成した点である。これにより、ドレインセ
ルおよびソースセルの面積を縮小することが出来る。
平面構造との違いは、Ｐベース領域（１２０３）のコン
タクトを、絶縁ゲート（１００）の角部に沿った部分で
とるように構成した点である。これにより、ドレインセ
ルおよびソースセルの面積を縮小することが出来る。
【００２９】次に、図２に示す断面構造を説明する。図
２はドレインセル、ソースセルを横方向に図１における
Ａ−Ａの点線に沿って切ったときの断面構造である。Ｐ
型基板（１１３）上にＮ+埋め込み層（１１１）を形成
し、その上面にドレイン領域となるＮドリフト領域（１
０２）を形成している。このＮドリフト領域（１０２）
はＰ型エピタキシャル領域（図示しない）の内部に形成
される。また、前記Ｎ+埋め込み層（１１１）と接続し
てＮ+シンカー領域（１０９）を形成し、基板表面のＮ+
ドレインコンタクト領域（１０１）と接続している。こ
のＮ+ドレインコンタクト領域（１０１）はドレイン開
口部を通して１層目のドレイン電極（１３０４）に接続
される。１層目のドレイン電極（１３０４）は２層目の
ドレイン電極（１３０５）に接続されている。
２はドレインセル、ソースセルを横方向に図１における
Ａ−Ａの点線に沿って切ったときの断面構造である。Ｐ
型基板（１１３）上にＮ+埋め込み層（１１１）を形成
し、その上面にドレイン領域となるＮドリフト領域（１
０２）を形成している。このＮドリフト領域（１０２）
はＰ型エピタキシャル領域（図示しない）の内部に形成
される。また、前記Ｎ+埋め込み層（１１１）と接続し
てＮ+シンカー領域（１０９）を形成し、基板表面のＮ+
ドレインコンタクト領域（１０１）と接続している。こ
のＮ+ドレインコンタクト領域（１０１）はドレイン開
口部を通して１層目のドレイン電極（１３０４）に接続
される。１層目のドレイン電極（１３０４）は２層目の
ドレイン電極（１３０５）に接続されている。
【００３０】また、基板表面側にはＰベース領域（１１
０）、（１２０３）が形成され、その上部にはＮ+ソー
ス領域（１０７）が形成される。このＰベース領域（１
１０）、（１２０３）とＮ+ソース領域（１０７）を貫
通するように、ゲート酸化膜（１０６）とトレンチゲー
ト（１０５）からなる絶縁ゲート（１００）が形成され
ている。
０）、（１２０３）が形成され、その上部にはＮ+ソー
ス領域（１０７）が形成される。このＰベース領域（１
１０）、（１２０３）とＮ+ソース領域（１０７）を貫
通するように、ゲート酸化膜（１０６）とトレンチゲー
ト（１０５）からなる絶縁ゲート（１００）が形成され
ている。
【００３１】また、一つの絶縁ゲート（１００）と隣の
絶縁ゲート（１００）との間にはＮ+ソース領域（１０
７）、Ｐ+ベースコンタクト領域（１０８）、Ｎ+ソース
領域（１０７）が並んでいる。上記のトレンチゲート
（１０５）はトレンチの側壁を酸化してゲート酸化膜
（１０６）を形成した後、多結晶Ｓｉ等を埋め込んで形
成する。また、Ｎ+ソース領域（１０７）とＰ+ベースコ
ンタクト領域（１０８）はソース開口部を通してソース
電極（１３０３）に接続されている。その他の半導体基
体とソース電極（１３０３）とは１層目の絶縁分離層
（１３０１）により分離されている。また、ソース電極
（１３０３）と２層目のドレイン電極（１３０５）は２
層目の絶縁分離層（１３０２）によって分離されてお
り、いわゆる２層配線構造になっている。
絶縁ゲート（１００）との間にはＮ+ソース領域（１０
７）、Ｐ+ベースコンタクト領域（１０８）、Ｎ+ソース
領域（１０７）が並んでいる。上記のトレンチゲート
（１０５）はトレンチの側壁を酸化してゲート酸化膜
（１０６）を形成した後、多結晶Ｓｉ等を埋め込んで形
成する。また、Ｎ+ソース領域（１０７）とＰ+ベースコ
ンタクト領域（１０８）はソース開口部を通してソース
電極（１３０３）に接続されている。その他の半導体基
体とソース電極（１３０３）とは１層目の絶縁分離層
（１３０１）により分離されている。また、ソース電極
（１３０３）と２層目のドレイン電極（１３０５）は２
層目の絶縁分離層（１３０２）によって分離されてお
り、いわゆる２層配線構造になっている。
【００３２】図２に示すように、ドレインコンタクト領
域に最も近いＰベース領域（１２０３）内においてはＮ
+ソース領域（前記図１８の１２０１）は形成されてい
ない。また、このＰベース領域（１２０３）については
図３で後述する領域でコンタクトをとっている。
域に最も近いＰベース領域（１２０３）内においてはＮ
+ソース領域（前記図１８の１２０１）は形成されてい
ない。また、このＰベース領域（１２０３）については
図３で後述する領域でコンタクトをとっている。
【００３３】次に、図３に示す断面構造を説明する。図
３はドレインセル、ソースセルを斜め４５°方向に図１
におけるＢ−Ｂの点線に沿って切ったときの断面構造で
あり、ドレインセルの角部を表記できるようにしてい
る。図３において、前記図２と同符号は同じ部分を示し
ている。図２と異なる部分は、ドレインコンタクト領域
（１０１）に最も近いＰチャネル領域（１２０３）内
に、Ｐ+ベースコンタクト領域（１０４）が形成されて
いる点である。このＰ+ベースコンタクト領域（１０
４）はドレインセル内に設けられた開口部を介してソー
ス電極１３０３に接続されている。
３はドレインセル、ソースセルを斜め４５°方向に図１
におけるＢ−Ｂの点線に沿って切ったときの断面構造で
あり、ドレインセルの角部を表記できるようにしてい
る。図３において、前記図２と同符号は同じ部分を示し
ている。図２と異なる部分は、ドレインコンタクト領域
（１０１）に最も近いＰチャネル領域（１２０３）内
に、Ｐ+ベースコンタクト領域（１０４）が形成されて
いる点である。このＰ+ベースコンタクト領域（１０
４）はドレインセル内に設けられた開口部を介してソー
ス電極１３０３に接続されている。
【００３４】次に、第１の実施の形態の動作を説明す
る。ソース電極（１３０３）を通してＮ+ソース領域
（１０７）が接地され、かつＰ+ベースコンタクト領域
（１０８）、（１０４）を介してＰチャネル領域（１１
０）、（１２０３）が接地される。Ｐ基板（１１３）も
通常接地して用いる。また、ドレイン電極（１３０
５）、（１３０４）を通してＮ+ドレインコンタクト領
域（１０１）に高電圧が印加される。
る。ソース電極（１３０３）を通してＮ+ソース領域
（１０７）が接地され、かつＰ+ベースコンタクト領域
（１０８）、（１０４）を介してＰチャネル領域（１１
０）、（１２０３）が接地される。Ｐ基板（１１３）も
通常接地して用いる。また、ドレイン電極（１３０
５）、（１３０４）を通してＮ+ドレインコンタクト領
域（１０１）に高電圧が印加される。
【００３５】ＯＮ時の動作は、ゲート配線（図示しな
い）を通してトレンチゲート（１０５）に正の電圧が印
加され、この電圧がしきい値電圧を超えると、Ｐベース
領域（１１０）内部でゲート酸化膜（１０６）に沿って
縦方向にチャネルが導通し、電流が流れるようになる。
い）を通してトレンチゲート（１０５）に正の電圧が印
加され、この電圧がしきい値電圧を超えると、Ｐベース
領域（１１０）内部でゲート酸化膜（１０６）に沿って
縦方向にチャネルが導通し、電流が流れるようになる。
【００３６】また、ＯＦＦ時の動作は、ゲート配線（図
示しない）を通してトレンチゲート（１０５）の電位が
しきい値以下になると、チャネルが形成されずＯＦＦ動
作となる。このとき、Ｐベース領域（１１０）、（１２
０３）は接地電位にあるため、Ｐベース領域（１１
０）、（１２０３）とＮドリフト領域（１０２）で形成
されるＰＮ接合が逆バイアスされ、空乏層が拡がる。ド
レインセル内のＰベース領域（１２０３）の表面側に注
目すると、Ｐ+ベースコンタクト領域（１０４）はドレ
インセルの角部に形成されているため、この部分のＰＮ
接合は平面的に見た曲率が緩和される形状であり、他の
辺部に比べて空乏層がより拡がるため、実質的に他の部
分よりも電界が弱くなり、不純物濃度（Ｐ型）が濃くな
っても、耐圧の低下が起こらない。つまりＰベース領域
（１２０３）の表面部にＰ+ベースコンタクト領域（１
０４）があるにもかかわらず、耐圧への悪影響が出な
い。そのためベースコンタクト領域（１０４）のドレイ
ン側のエッジからＰベース領域（１２０３）のエッジま
で、またはＰベース領域（１２０３）のエッジからドレ
インコンタクト領域（１０１）までの距離を短くするこ
とができる。したがってセルの面積をより小さくし、セ
ル密度を上げながら、素子に必要な耐圧を確保できると
共に、Ｐ+ベースコンタクト領域（１０４）を設けたこ
とによりドレインに最も近い側のゲート酸化膜（１０
６）を高電圧から保護することが出来る。
示しない）を通してトレンチゲート（１０５）の電位が
しきい値以下になると、チャネルが形成されずＯＦＦ動
作となる。このとき、Ｐベース領域（１１０）、（１２
０３）は接地電位にあるため、Ｐベース領域（１１
０）、（１２０３）とＮドリフト領域（１０２）で形成
されるＰＮ接合が逆バイアスされ、空乏層が拡がる。ド
レインセル内のＰベース領域（１２０３）の表面側に注
目すると、Ｐ+ベースコンタクト領域（１０４）はドレ
インセルの角部に形成されているため、この部分のＰＮ
接合は平面的に見た曲率が緩和される形状であり、他の
辺部に比べて空乏層がより拡がるため、実質的に他の部
分よりも電界が弱くなり、不純物濃度（Ｐ型）が濃くな
っても、耐圧の低下が起こらない。つまりＰベース領域
（１２０３）の表面部にＰ+ベースコンタクト領域（１
０４）があるにもかかわらず、耐圧への悪影響が出な
い。そのためベースコンタクト領域（１０４）のドレイ
ン側のエッジからＰベース領域（１２０３）のエッジま
で、またはＰベース領域（１２０３）のエッジからドレ
インコンタクト領域（１０１）までの距離を短くするこ
とができる。したがってセルの面積をより小さくし、セ
ル密度を上げながら、素子に必要な耐圧を確保できると
共に、Ｐ+ベースコンタクト領域（１０４）を設けたこ
とによりドレインに最も近い側のゲート酸化膜（１０
６）を高電圧から保護することが出来る。
【００３７】上記のように、本発明の構造では、セル面
積を縮小することが出来るのでセルを多数並列接続して
構成するＵＭＯＳ全体のチップ面積を大幅に低減できる
と共に、オン時の抵抗を十分に低減できる。すなわち、
１個のセル当たりのオン抵抗は変わらなくても、単位面
積当たりのセル数が多くなるので、チップ全体としては
オン抵抗を低下させることが出来る。
積を縮小することが出来るのでセルを多数並列接続して
構成するＵＭＯＳ全体のチップ面積を大幅に低減できる
と共に、オン時の抵抗を十分に低減できる。すなわち、
１個のセル当たりのオン抵抗は変わらなくても、単位面
積当たりのセル数が多くなるので、チップ全体としては
オン抵抗を低下させることが出来る。
【００３８】（第２の実施の形態）図４は、本発明の第
２の実施の形態を示す平面図であり、請求項２に相当す
る構成を示す。図４において、ソースセルでは、中心に
Ｐ+ベースコンタクト領域（１０８）（前記第１のベー
スコンタクト領域に相当）があり、この周囲にはＮ+ソ
ース領域（１０７）が形成され、その外側を側壁にゲー
ト酸化膜（１０６）が形成されたトレンチゲート（１０
５）が囲んでいる。このゲート酸化膜（１０６）とトレ
ンチゲート（１０５）が絶縁ゲート（１００）を形成し
ている。そしてＰ+ベースコンタクト領域（１０８）お
よびＮ+ソース領域（１０７）とソース電極（図示せ
ず）との導通をとるためのソース開口部が同じ位置に開
いている。このＰ+ベースコンタクト領域（１０８）と
Ｎ+ソース領域（１０７）を中心として絶縁ゲート（１
００）で囲まれた領域をソースセルと呼ぶ。
２の実施の形態を示す平面図であり、請求項２に相当す
る構成を示す。図４において、ソースセルでは、中心に
Ｐ+ベースコンタクト領域（１０８）（前記第１のベー
スコンタクト領域に相当）があり、この周囲にはＮ+ソ
ース領域（１０７）が形成され、その外側を側壁にゲー
ト酸化膜（１０６）が形成されたトレンチゲート（１０
５）が囲んでいる。このゲート酸化膜（１０６）とトレ
ンチゲート（１０５）が絶縁ゲート（１００）を形成し
ている。そしてＰ+ベースコンタクト領域（１０８）お
よびＮ+ソース領域（１０７）とソース電極（図示せ
ず）との導通をとるためのソース開口部が同じ位置に開
いている。このＰ+ベースコンタクト領域（１０８）と
Ｎ+ソース領域（１０７）を中心として絶縁ゲート（１
００）で囲まれた領域をソースセルと呼ぶ。
【００３９】また、ドレインセルでは、中心にＮ+ドレ
インコンタクト領域（１０１）があり、このＮ+ドレイ
ンコンタクト領域（１０１）とドレイン電極（図示せ
ず）との導通をとるためのドレイン開口部が同じ位置に
開いている。その外側には、ドレイン領域となるＮドリ
フト領域（１０２）とＰベース領域（１２０３）が順に
形成されている。また、その外側を前記と同様の絶縁ゲ
ート（１００）が囲んでいる。上記のＮ+ドレインコン
タクト領域（１０１）を中心として絶縁ゲート（１０
０）に囲まれた領域をドレインセルと呼ぶ。さらに、上
記ドレインセルを囲む絶縁ゲート（１００）の内側（Ｎ
+ドレインコンタクト領域側）の角部に沿ったＰベース
領域（１２０３）上には、それぞれＰ+ベースコンタク
ト領域（１０４）（前記第２のベースコンタクト領域に
相当）が形成され、この部分でＰベース領域（１２０
３）のコンタクトをとるように構成している。
インコンタクト領域（１０１）があり、このＮ+ドレイ
ンコンタクト領域（１０１）とドレイン電極（図示せ
ず）との導通をとるためのドレイン開口部が同じ位置に
開いている。その外側には、ドレイン領域となるＮドリ
フト領域（１０２）とＰベース領域（１２０３）が順に
形成されている。また、その外側を前記と同様の絶縁ゲ
ート（１００）が囲んでいる。上記のＮ+ドレインコン
タクト領域（１０１）を中心として絶縁ゲート（１０
０）に囲まれた領域をドレインセルと呼ぶ。さらに、上
記ドレインセルを囲む絶縁ゲート（１００）の内側（Ｎ
+ドレインコンタクト領域側）の角部に沿ったＰベース
領域（１２０３）上には、それぞれＰ+ベースコンタク
ト領域（１０４）（前記第２のベースコンタクト領域に
相当）が形成され、この部分でＰベース領域（１２０
３）のコンタクトをとるように構成している。
【００４０】上記の絶縁ゲート（１００）は、ソースセ
ルとドレインセルの間、およびドレインセル相互間に網
目状に形成され、１個のソースセルの周囲を複数のドレ
インセルが取り囲んで、規則的に所定のピッチで配置さ
れている。ソースセルとドレインセルの平面形状は、共
に多角形（本実施の形態では四角形の例を示す）であ
り、図１の例では、ソースセルの一辺に対してドレイン
セルが２個並んでいる。図の外側にはこれらのパターン
が繰り返されるが、一つのソースセルと隣のソースセル
との間には２個以上のドレインセルが並んでいる。すな
わち、隣合った二つのソースセルの間には２列以上のド
レインセルが配置される。
ルとドレインセルの間、およびドレインセル相互間に網
目状に形成され、１個のソースセルの周囲を複数のドレ
インセルが取り囲んで、規則的に所定のピッチで配置さ
れている。ソースセルとドレインセルの平面形状は、共
に多角形（本実施の形態では四角形の例を示す）であ
り、図１の例では、ソースセルの一辺に対してドレイン
セルが２個並んでいる。図の外側にはこれらのパターン
が繰り返されるが、一つのソースセルと隣のソースセル
との間には２個以上のドレインセルが並んでいる。すな
わち、隣合った二つのソースセルの間には２列以上のド
レインセルが配置される。
【００４１】上記のように、図４に示す構造は、前記図
１の構造におけるドレインセルとソースセルとの相互関
係を入れ替えたものであるが、このような構成において
も、ドレインセルを囲む絶縁ゲート（１００）の内側の
角部に沿ったＰベース領域（１２０３）上にＰ+ベース
コンタクト領域（１０４）を設け、この部分でＰベース
領域（１２０３）のコンタクトをとるように構成するこ
とにより、前記第１の実施の形態と同様の効果が得られ
る。
１の構造におけるドレインセルとソースセルとの相互関
係を入れ替えたものであるが、このような構成において
も、ドレインセルを囲む絶縁ゲート（１００）の内側の
角部に沿ったＰベース領域（１２０３）上にＰ+ベース
コンタクト領域（１０４）を設け、この部分でＰベース
領域（１２０３）のコンタクトをとるように構成するこ
とにより、前記第１の実施の形態と同様の効果が得られ
る。
【００４２】（第３の実施の形態）図５〜図７は、本発
明の第３の実施の形態を示す図であり、図５は平面図、
図６は図５のＡ−Ａ断面図、図７は図５のＢ−Ｂ断面図
を示す。この実施の形態は請求項１０に相当する構成で
ある。まず、図５に示した平面構造を説明すると、ドレ
インセルでは、中心にＮ+ドレインコンタクト領域（１
０１）があり、Ｎドリフト領域（１０２）、Ｐベース領
域（１２０３）を挟んで周辺をゲート絶縁膜（１０６）
とトレンチゲート（１０５）からなる絶縁ゲート（１０
０）が囲んでいる。また、ドレインセルを囲む絶縁ゲー
ト（１００）の内側（Ｎ+ドレインコンタクト領域側）
の角部に沿ったＰベース領域（１２０３）上には、それ
ぞれＰ+ベースコンタクト領域（１０４）（前記第２の
ベースコンタクト領域に相当）が形成され、この部分で
Ｐベース領域（１２０３）のコンタクトをとるように構
成している。さらに、Ｐベース領域（１２０３）上で絶
縁ゲート（１００）の辺部に沿った部分（Ｐ+ベースコ
ンタクト領域１０４を設けた角部以外の部分）にはＮ+
ソース領域（１１２）が形成されている。その他の構成
は第１の実施の形態と同様である。
明の第３の実施の形態を示す図であり、図５は平面図、
図６は図５のＡ−Ａ断面図、図７は図５のＢ−Ｂ断面図
を示す。この実施の形態は請求項１０に相当する構成で
ある。まず、図５に示した平面構造を説明すると、ドレ
インセルでは、中心にＮ+ドレインコンタクト領域（１
０１）があり、Ｎドリフト領域（１０２）、Ｐベース領
域（１２０３）を挟んで周辺をゲート絶縁膜（１０６）
とトレンチゲート（１０５）からなる絶縁ゲート（１０
０）が囲んでいる。また、ドレインセルを囲む絶縁ゲー
ト（１００）の内側（Ｎ+ドレインコンタクト領域側）
の角部に沿ったＰベース領域（１２０３）上には、それ
ぞれＰ+ベースコンタクト領域（１０４）（前記第２の
ベースコンタクト領域に相当）が形成され、この部分で
Ｐベース領域（１２０３）のコンタクトをとるように構
成している。さらに、Ｐベース領域（１２０３）上で絶
縁ゲート（１００）の辺部に沿った部分（Ｐ+ベースコ
ンタクト領域１０４を設けた角部以外の部分）にはＮ+
ソース領域（１１２）が形成されている。その他の構成
は第１の実施の形態と同様である。
【００４３】前記図１７に示した従来技術による平面構
造との違いは、Ｐベース領域（１２０３）上で絶縁ゲー
ト（１００）の角部に沿った部分のみでコンタクトをと
り、それ以外の絶縁ゲート（１００）の辺部に沿った部
分にはＮ+ソース領域（１１２）を形成した点である。
この構成により、ドレインセルおよびソースセルの面積
を縮小することが出来る。
造との違いは、Ｐベース領域（１２０３）上で絶縁ゲー
ト（１００）の角部に沿った部分のみでコンタクトをと
り、それ以外の絶縁ゲート（１００）の辺部に沿った部
分にはＮ+ソース領域（１１２）を形成した点である。
この構成により、ドレインセルおよびソースセルの面積
を縮小することが出来る。
【００４４】次に、図６に示した断面構造を説明する。
図６はドレインセル、ソースセルを横方向に図５におけ
るＡ−Ａの点線に沿って切ったときの断面構造である。
Ｐ型の基板（１１３）の表面にＮ+埋め込み層（１１
１）を形成し、その上面にＮドリフト領域（１０２）を
形成している。このＮドリフト領域（１０２）はＰ型エ
ピタキシャル領域（図示しない）の内部に形成される。
前記Ｎ+埋め込み層（１１１）と接続してＮ+シンカー領
域（１０９）を形成して基板表面のＮ+ドレインコンタ
クト領域（１０１）と接続している。このＮ+ドレイン
コンタクト領域（１０１）はドレイン開口部を通して１
層目のドレイン電極（１３０４）に接続される。１層目
のドレイン電極（１３０４）は２層目のドレイン電極
（１３０５）に接続されている。
図６はドレインセル、ソースセルを横方向に図５におけ
るＡ−Ａの点線に沿って切ったときの断面構造である。
Ｐ型の基板（１１３）の表面にＮ+埋め込み層（１１
１）を形成し、その上面にＮドリフト領域（１０２）を
形成している。このＮドリフト領域（１０２）はＰ型エ
ピタキシャル領域（図示しない）の内部に形成される。
前記Ｎ+埋め込み層（１１１）と接続してＮ+シンカー領
域（１０９）を形成して基板表面のＮ+ドレインコンタ
クト領域（１０１）と接続している。このＮ+ドレイン
コンタクト領域（１０１）はドレイン開口部を通して１
層目のドレイン電極（１３０４）に接続される。１層目
のドレイン電極（１３０４）は２層目のドレイン電極
（１３０５）に接続されている。
【００４５】また、基板表面側にはＰベース領域（１１
０）、（１２０３）が形成され、Ｐベース領域（１１
０）の上部にはＮ+ソース領域（１０７）が形成され
る。また、Ｎ+ドレインコンタクト領域（１０１）に最
も近いＰベース領域（１２０３）内にはＮ+ソース領域
（１１２）が形成されている。このＰベース領域（１１
０）、（１２０３）とＮ+ソース領域（１０７）、（１
１２）を貫通するように、トレンチゲート（１０５）が
形成されている。トレンチゲート（１０５）はトレンチ
の側壁を酸化してゲート酸化膜（１０６）を形成した
後、多結晶Ｓｉ等を埋め込んで形成される。このゲート
酸化膜（１０６）とトレンチゲート（１０５）が絶縁ゲ
ート（１００）を構成している。
０）、（１２０３）が形成され、Ｐベース領域（１１
０）の上部にはＮ+ソース領域（１０７）が形成され
る。また、Ｎ+ドレインコンタクト領域（１０１）に最
も近いＰベース領域（１２０３）内にはＮ+ソース領域
（１１２）が形成されている。このＰベース領域（１１
０）、（１２０３）とＮ+ソース領域（１０７）、（１
１２）を貫通するように、トレンチゲート（１０５）が
形成されている。トレンチゲート（１０５）はトレンチ
の側壁を酸化してゲート酸化膜（１０６）を形成した
後、多結晶Ｓｉ等を埋め込んで形成される。このゲート
酸化膜（１０６）とトレンチゲート（１０５）が絶縁ゲ
ート（１００）を構成している。
【００４６】一つのトレンチゲート（１０５）と隣のト
レンチゲートの間にはＮ+ソース領域（１０７）、Ｐ+ベ
ースコンタクト領域（１０８）、Ｎ+ソース領域（１０
７）が並んでいる。トレンチゲート（１０５）はポリＳ
ｉ配線等を用いて形成されるが、その配線の様子はここ
では省略し、図示しない。またＮ+ソース領域（１０
７）とＰ+ベースコンタクト領域（１０８）はソース開
口部を通してソース電極（１３０３）に接続されてい
る。また、Ｎ+ソース領域（１１２）も同様にソース電
極（１３０３）と接続されている。その他の半導体基体
とソース電極（１３０３）とは１層目の絶縁分離層（１
３０１）により分離されている。またソース電極（１３
０３）と２層目のドレイン電極（１３０５）は２層目の
絶縁分離層（１３０２）によって分離されている。いわ
ゆる２層配線構造となっている。
レンチゲートの間にはＮ+ソース領域（１０７）、Ｐ+ベ
ースコンタクト領域（１０８）、Ｎ+ソース領域（１０
７）が並んでいる。トレンチゲート（１０５）はポリＳ
ｉ配線等を用いて形成されるが、その配線の様子はここ
では省略し、図示しない。またＮ+ソース領域（１０
７）とＰ+ベースコンタクト領域（１０８）はソース開
口部を通してソース電極（１３０３）に接続されてい
る。また、Ｎ+ソース領域（１１２）も同様にソース電
極（１３０３）と接続されている。その他の半導体基体
とソース電極（１３０３）とは１層目の絶縁分離層（１
３０１）により分離されている。またソース電極（１３
０３）と２層目のドレイン電極（１３０５）は２層目の
絶縁分離層（１３０２）によって分離されている。いわ
ゆる２層配線構造となっている。
【００４７】次に、図７に示す断面構造を説明する。図
７はドレインセル、ソースセルを斜め４５°方向に図５
におけるＢ−Ｂの点線に沿って切ったときの断面構造で
あり、ドレインセルの角部を表記できるようにしてい
る。内容は第１の実施の形態の図３と全く同一であるた
め、詳細な説明は省く。図６との差異は、ドレインに最
も近いＰベース領域（１２０３）内にＰ+ベースコンタ
クト領域（１０４）が形成され、それがソース電極（１
３０３）に接続されることにより、Ｐベース領域（１２
０３）をソース電極（１３０３）に接続している点であ
る。
７はドレインセル、ソースセルを斜め４５°方向に図５
におけるＢ−Ｂの点線に沿って切ったときの断面構造で
あり、ドレインセルの角部を表記できるようにしてい
る。内容は第１の実施の形態の図３と全く同一であるた
め、詳細な説明は省く。図６との差異は、ドレインに最
も近いＰベース領域（１２０３）内にＰ+ベースコンタ
クト領域（１０４）が形成され、それがソース電極（１
３０３）に接続されることにより、Ｐベース領域（１２
０３）をソース電極（１３０３）に接続している点であ
る。
【００４８】次に第３の実施の形態の動作を説明する。
ソース電極（１３０３）を通してＮ+ソース領域（１０
８）、（１１２）が接地され、かつＰ+ベースコンタク
ト領域（１０８）、（１０４）を介してＰベース領域
（１１０）、（１２０３）が接地される。Ｐ基板（１１
３）も通常接地して用いる。また、ドレイン電極（１３
０５）、（１３０４）を通してＮ+ドレインコンタクト
領域（１０１）に高電圧が印加される。
ソース電極（１３０３）を通してＮ+ソース領域（１０
８）、（１１２）が接地され、かつＰ+ベースコンタク
ト領域（１０８）、（１０４）を介してＰベース領域
（１１０）、（１２０３）が接地される。Ｐ基板（１１
３）も通常接地して用いる。また、ドレイン電極（１３
０５）、（１３０４）を通してＮ+ドレインコンタクト
領域（１０１）に高電圧が印加される。
【００４９】ＯＮ時の動作は、ゲート配線（図示しな
い）を通してトレンチゲート（１０５）に正の電圧が印
加され、この電圧がしきい値電圧を超えると、Ｐベース
領域（１１０）および（１２０３）内部でゲート酸化膜
（１０６）に沿って縦方向にチャネルが導通し、電流が
流れるようになる。第１の実施の形態との違いは、ドレ
インに近いＰベース領域（１２０３）内にもドレインの
辺部に沿ってチャネルが形成されることである。
い）を通してトレンチゲート（１０５）に正の電圧が印
加され、この電圧がしきい値電圧を超えると、Ｐベース
領域（１１０）および（１２０３）内部でゲート酸化膜
（１０６）に沿って縦方向にチャネルが導通し、電流が
流れるようになる。第１の実施の形態との違いは、ドレ
インに近いＰベース領域（１２０３）内にもドレインの
辺部に沿ってチャネルが形成されることである。
【００５０】ＯＦＦ時には、ゲート配線（図示しない）
を通してトレンチゲート（１０５）の電位がしきい値以
下になると、チャネルが形成されずＯＦＦ動作となる。
このとき、Ｐベース領域（１１０）および（１２０３）
は接地電位にあるため、Ｐベース領域（１１０）および
（１２０３）とＮドリフト領域（１０２）で形成される
ＰＮ接合が逆バイアスされ、空乏層が拡がる。以下、Ｏ
ＦＦ時の動作は第１の実施の形態と同等である。
を通してトレンチゲート（１０５）の電位がしきい値以
下になると、チャネルが形成されずＯＦＦ動作となる。
このとき、Ｐベース領域（１１０）および（１２０３）
は接地電位にあるため、Ｐベース領域（１１０）および
（１２０３）とＮドリフト領域（１０２）で形成される
ＰＮ接合が逆バイアスされ、空乏層が拡がる。以下、Ｏ
ＦＦ時の動作は第１の実施の形態と同等である。
【００５１】Ｐベース領域（１２０３）の表面側に注目
するとＰ+ベースコンタクト領域（１０４）はドレイン
セルの角部に沿って形成されているため、この部分のＰ
Ｎ接合は平面的に見た曲率が緩和される形状であり、他
の辺部に比べて空乏層がより拡がるため、実質的に電界
が弱くなり、Ｐの濃度が濃くなっても、耐圧の低下が起
こらない。つまりＰベース領域（１２０３）の表面部に
Ｐ+ベースコンタクト領域（１０４）があるにもかかわ
らず、耐圧への悪影響が出ない。そのためＰ+ベースコ
ンタクト領域（１０４）のＮ+ドレインコンタクト領域
（１０１）側のエッジからＰベース領域（１２０３）の
エッジまでの距離、またはＰベース領域（１２０３）の
エッジからＮ+ドレインコンタクト領域（１０１）まで
の距離を短くすることができる。
するとＰ+ベースコンタクト領域（１０４）はドレイン
セルの角部に沿って形成されているため、この部分のＰ
Ｎ接合は平面的に見た曲率が緩和される形状であり、他
の辺部に比べて空乏層がより拡がるため、実質的に電界
が弱くなり、Ｐの濃度が濃くなっても、耐圧の低下が起
こらない。つまりＰベース領域（１２０３）の表面部に
Ｐ+ベースコンタクト領域（１０４）があるにもかかわ
らず、耐圧への悪影響が出ない。そのためＰ+ベースコ
ンタクト領域（１０４）のＮ+ドレインコンタクト領域
（１０１）側のエッジからＰベース領域（１２０３）の
エッジまでの距離、またはＰベース領域（１２０３）の
エッジからＮ+ドレインコンタクト領域（１０１）まで
の距離を短くすることができる。
【００５２】このように第３の実施の形態の技術におい
ては、セル密度を上げながら、素子に必要な耐圧を確保
でき、同時にドレインに最も近い側のトレンチ側壁の酸
化膜（１０６）を高電圧から保護できる。さらに第３の
実施の形態においてはＯＮ時にチャネルがドレインの辺
部に沿っても形成されるためＯＮ時の抵抗をより一層低
減できる。つまり、セル面積が縮小したことによってセ
ルを多数並列接続した構成をとるＵＭＯＳ全体のチップ
面積を大幅に低減できるとともに、オン時の抵抗を十分
に縮小できるという効果がある。
ては、セル密度を上げながら、素子に必要な耐圧を確保
でき、同時にドレインに最も近い側のトレンチ側壁の酸
化膜（１０６）を高電圧から保護できる。さらに第３の
実施の形態においてはＯＮ時にチャネルがドレインの辺
部に沿っても形成されるためＯＮ時の抵抗をより一層低
減できる。つまり、セル面積が縮小したことによってセ
ルを多数並列接続した構成をとるＵＭＯＳ全体のチップ
面積を大幅に低減できるとともに、オン時の抵抗を十分
に縮小できるという効果がある。
【００５３】（第４の実施の形態）図８は、本発明の第
４の実施の形態を示す平面図であり、請求項３および請
求項６に相当する構成である。なお、断面図は省略した
が、平面の配置以外の基本的な構造は前記図２、図３等
とほぼ同様である。図８において、中心にストライプ
状、もしくはセル状のＮ+ドレインコンタクト領域（７
０１）があり、Ｎドリフト領域（７０２）、Ｐベース領
域（７０３）を挟んで周辺をトレンチゲート（７０５）
がそれぞれ、ストライプ状に囲んでいる。トレンチゲー
ト（７０５）の側壁にはゲート酸化膜（７０６）が形成
されており、このトレンチゲート（７０５）とゲート絶
縁膜（７０６）とで絶縁ゲート（７００）を構成してい
る。
４の実施の形態を示す平面図であり、請求項３および請
求項６に相当する構成である。なお、断面図は省略した
が、平面の配置以外の基本的な構造は前記図２、図３等
とほぼ同様である。図８において、中心にストライプ
状、もしくはセル状のＮ+ドレインコンタクト領域（７
０１）があり、Ｎドリフト領域（７０２）、Ｐベース領
域（７０３）を挟んで周辺をトレンチゲート（７０５）
がそれぞれ、ストライプ状に囲んでいる。トレンチゲー
ト（７０５）の側壁にはゲート酸化膜（７０６）が形成
されており、このトレンチゲート（７０５）とゲート絶
縁膜（７０６）とで絶縁ゲート（７００）を構成してい
る。
【００５４】また、Ｐベース領域（７０３）上で絶縁ゲ
ート（７００）の角部に沿った部分にＰ+ベースコンタ
クト領域（７０４）が形成されている。また、Ｎ+ドレ
インコンタクト領域（７０１）と１層目のドレイン電極
（図示せず）を接続するためのドレイン開口部がＮ+ド
レインコンタクト領域（７０１）上に開いている。ま
た、絶縁ゲート（７００）はＮ+ドレインコンタクト領
域（７０１）を囲むようにストライプ状に形成されてい
る。そして絶縁ゲート（７００）の外側のゲート酸化膜
（７０６）の外側にはＮ+ソース領域（７０７）が形成
され、さらにその外側にはＰ+ベースコンタクト領域
（７０８）が形成され、その下部にあるベース領域をソ
ース電極に接続している。
ート（７００）の角部に沿った部分にＰ+ベースコンタ
クト領域（７０４）が形成されている。また、Ｎ+ドレ
インコンタクト領域（７０１）と１層目のドレイン電極
（図示せず）を接続するためのドレイン開口部がＮ+ド
レインコンタクト領域（７０１）上に開いている。ま
た、絶縁ゲート（７００）はＮ+ドレインコンタクト領
域（７０１）を囲むようにストライプ状に形成されてい
る。そして絶縁ゲート（７００）の外側のゲート酸化膜
（７０６）の外側にはＮ+ソース領域（７０７）が形成
され、さらにその外側にはＰ+ベースコンタクト領域
（７０８）が形成され、その下部にあるベース領域をソ
ース電極に接続している。
【００５５】上記のＮ+ドレインコンタクト領域（７０
１）を中心として絶縁ゲート（７００）に囲まれた部分
をドレイン領域部分と呼び、絶縁ゲート（７００）の外
側をソース領域部分と呼ぶことにすると、ドレイン領域
部分と隣のドレイン領域部分との間には２個以上のスト
ライプ状のソース領域部分が並んでいる。
１）を中心として絶縁ゲート（７００）に囲まれた部分
をドレイン領域部分と呼び、絶縁ゲート（７００）の外
側をソース領域部分と呼ぶことにすると、ドレイン領域
部分と隣のドレイン領域部分との間には２個以上のスト
ライプ状のソース領域部分が並んでいる。
【００５６】また、平面パターンをマクロにみると、図
１０に示すように、櫛歯状のドレイン領域部分（９０
１）とソース領域部分（９０２）とが相互に入り組んだ
形状が考えられる。この図１０に示した構成ではドレイ
ン領域部分（９０１）、ソース領域部分（９０２）は電
極を１層配線で形成可能である。
１０に示すように、櫛歯状のドレイン領域部分（９０
１）とソース領域部分（９０２）とが相互に入り組んだ
形状が考えられる。この図１０に示した構成ではドレイ
ン領域部分（９０１）、ソース領域部分（９０２）は電
極を１層配線で形成可能である。
【００５７】また別のマクロな構成としては、第１の実
施の形態と同様に、Ｎ+ドレインコンタクト領域（７０
１）のまわりに複数のストライプ状のソース領域がとり
囲む形状も考えられる。いずれにせよＮ+ドレインコン
タクト領域（７０１）を取り囲む絶縁ゲート（７００）
の角部に沿ってコンタクトが形成される構成は共通であ
る。
施の形態と同様に、Ｎ+ドレインコンタクト領域（７０
１）のまわりに複数のストライプ状のソース領域がとり
囲む形状も考えられる。いずれにせよＮ+ドレインコン
タクト領域（７０１）を取り囲む絶縁ゲート（７００）
の角部に沿ってコンタクトが形成される構成は共通であ
る。
【００５８】次に、第４の実施の形態の動作を説明す
る。第４の実施の形態の動作も第１の実施の形態と同様
である。すなわち、Ｎ+ソース領域（７０７）が接地さ
れ、かつＰ+ベースコンタクト領域（７０４）を介して
Ｐベース領域（７０３）が接地される。図示しないＰ基
板（１１３）も通常接地して用いる。また、Ｎ+ドレイ
ンコンタクト領域（７０１）に高電圧が印加される。
る。第４の実施の形態の動作も第１の実施の形態と同様
である。すなわち、Ｎ+ソース領域（７０７）が接地さ
れ、かつＰ+ベースコンタクト領域（７０４）を介して
Ｐベース領域（７０３）が接地される。図示しないＰ基
板（１１３）も通常接地して用いる。また、Ｎ+ドレイ
ンコンタクト領域（７０１）に高電圧が印加される。
【００５９】ＯＮ時の動作は、ゲート配線（図示しな
い）を通してトレンチゲート（７０５）に正の電圧が印
加され、この電圧がしきい値電圧を超えると、ベース領
域内部でゲート酸化膜（７０６）に沿って縦方向にチャ
ネルが導通し、電流が流れるようになる。
い）を通してトレンチゲート（７０５）に正の電圧が印
加され、この電圧がしきい値電圧を超えると、ベース領
域内部でゲート酸化膜（７０６）に沿って縦方向にチャ
ネルが導通し、電流が流れるようになる。
【００６０】また、ＯＦＦ時の動作は、ゲート配線（図
示しない）を通してトレンチゲート（７０５）の電位が
しきい値以下になると、チャネルが形成されずＯＦＦ動
作となる。このとき、Ｎ+ソース領域（７０７）および
Ｐベース領域（７０３）は接地電位にあるため、これら
の領域とＮドリフト領域（７０２）とで形成されるＰＮ
接合が逆バイアスされ、空乏層が拡がる。Ｐベース領域
（７０３）の表面側に注目すると、Ｐ+ベースコンタク
ト領域（７０４）はドレイン領域部分の角部に沿って形
成されているため、この部分のＰＮ接合は平面的に見た
曲率が緩和される形状であり、他の辺部に比べて空乏層
がより拡がるため、実質的に他の部分より電界が低くな
り、Ｐの濃度が濃くなっても、耐圧の低下が起こらな
い。つまりＰベース領域（７０３）の表面側にＰ+ベー
スコンタクト領域（７０４）があるにもかかわらず、耐
圧への悪影響が出ない。そのためＰ+ベースコンタクト
領域（７０４）のＮ+ドレインコンタクト領域（７０
１）側のエッジからＰベース領域（７０３）のエッジま
での距離、またはＮ+ドレインコンタクト領域（７０
１）とＰベース領域（７０３）のエッジまでの距離を短
くすることができる。
示しない）を通してトレンチゲート（７０５）の電位が
しきい値以下になると、チャネルが形成されずＯＦＦ動
作となる。このとき、Ｎ+ソース領域（７０７）および
Ｐベース領域（７０３）は接地電位にあるため、これら
の領域とＮドリフト領域（７０２）とで形成されるＰＮ
接合が逆バイアスされ、空乏層が拡がる。Ｐベース領域
（７０３）の表面側に注目すると、Ｐ+ベースコンタク
ト領域（７０４）はドレイン領域部分の角部に沿って形
成されているため、この部分のＰＮ接合は平面的に見た
曲率が緩和される形状であり、他の辺部に比べて空乏層
がより拡がるため、実質的に他の部分より電界が低くな
り、Ｐの濃度が濃くなっても、耐圧の低下が起こらな
い。つまりＰベース領域（７０３）の表面側にＰ+ベー
スコンタクト領域（７０４）があるにもかかわらず、耐
圧への悪影響が出ない。そのためＰ+ベースコンタクト
領域（７０４）のＮ+ドレインコンタクト領域（７０
１）側のエッジからＰベース領域（７０３）のエッジま
での距離、またはＮ+ドレインコンタクト領域（７０
１）とＰベース領域（７０３）のエッジまでの距離を短
くすることができる。
【００６１】上記のように第４の実施の形態の技術にお
いては、セル密度を上げながら、素子に必要な耐圧を確
保でき、同時にドレインに最も近い側のトレンチ側壁の
ゲート酸化膜を高電圧から保護できる。つまり、セル面
積が縮小したことによってセルを多数並列接続した構造
をとるＵＭＯＳ全体のチップ面積を大幅に低減できると
ともに、オン時の抵抗を十分に縮小できるという効果が
ある。
いては、セル密度を上げながら、素子に必要な耐圧を確
保でき、同時にドレインに最も近い側のトレンチ側壁の
ゲート酸化膜を高電圧から保護できる。つまり、セル面
積が縮小したことによってセルを多数並列接続した構造
をとるＵＭＯＳ全体のチップ面積を大幅に低減できると
ともに、オン時の抵抗を十分に縮小できるという効果が
ある。
【００６２】（第５の実施の形態）図９は、本発明の第
５の実施の形態を示す平面図であり、請求項３、請求項
６および請求項１０に相当する構成である。なお、断面
図は省略したが、平面の配置以外の基本的な構造は前記
図２、図３等とほぼ同様である。図９に示す第５の実施
の形態の構成を説明する。中心にストライプ状、もしく
はセル状のＮ+ドレインコンタクト領域（７０１）があ
り、Ｎドリフト領域（７０２）、Ｐベース領域（７０
３）を挾んで周辺をトレンチゲート（７０５）がそれぞ
れストライプ状に囲んでいる。トレンチゲート（７０
５）の側壁にはゲート酸化膜（７０６）が形成され、こ
のゲート酸化膜（７０６）とトレンチゲート（７０５）
とで絶縁ゲート（７００）を構成している。
５の実施の形態を示す平面図であり、請求項３、請求項
６および請求項１０に相当する構成である。なお、断面
図は省略したが、平面の配置以外の基本的な構造は前記
図２、図３等とほぼ同様である。図９に示す第５の実施
の形態の構成を説明する。中心にストライプ状、もしく
はセル状のＮ+ドレインコンタクト領域（７０１）があ
り、Ｎドリフト領域（７０２）、Ｐベース領域（７０
３）を挾んで周辺をトレンチゲート（７０５）がそれぞ
れストライプ状に囲んでいる。トレンチゲート（７０
５）の側壁にはゲート酸化膜（７０６）が形成され、こ
のゲート酸化膜（７０６）とトレンチゲート（７０５）
とで絶縁ゲート（７００）を構成している。
【００６３】また、Ｐベース領域（７０３）の内部で絶
縁ゲート（７００）の角部に沿った部分にＰ+ベースコ
ンタクト領域（７０４）が形成され、Ｐベース領域（７
０３）の内部で絶縁ゲート（７００）の辺部（角部を除
いた部分）に沿った部分にはＮ+ソース領域（７０９）
が形成されている。また、Ｎ+ドレインコンタクト領域
（７０１）と１層目のドレイン電極（図示せず）を接続
するためのドレイン開口部がＮ+ドレインコンタクト領
域（７０１）上に開いている。
縁ゲート（７００）の角部に沿った部分にＰ+ベースコ
ンタクト領域（７０４）が形成され、Ｐベース領域（７
０３）の内部で絶縁ゲート（７００）の辺部（角部を除
いた部分）に沿った部分にはＮ+ソース領域（７０９）
が形成されている。また、Ｎ+ドレインコンタクト領域
（７０１）と１層目のドレイン電極（図示せず）を接続
するためのドレイン開口部がＮ+ドレインコンタクト領
域（７０１）上に開いている。
【００６４】また、トレンチゲート（７０５）はＮ+ド
レインコンタクト領域（７０１）から外側に向かってス
トライプ状に形成されている。トレンチゲート（７０
５）の外側のゲート酸化膜（７０６）の外側には、Ｎ+
ソース領域（７０７）が形成され、さらにその外側には
Ｐ+ベースコンタクト領域（７０８）が形成される。
レインコンタクト領域（７０１）から外側に向かってス
トライプ状に形成されている。トレンチゲート（７０
５）の外側のゲート酸化膜（７０６）の外側には、Ｎ+
ソース領域（７０７）が形成され、さらにその外側には
Ｐ+ベースコンタクト領域（７０８）が形成される。
【００６５】上記のＮ+ドレインコンタクト領域（７０
１）を中心として絶縁ゲート（７００）に囲まれた部分
をドレイン領域部分と呼び、絶縁ゲート（７００）の外
側をソース領域部分と呼ぶことにすると、ドレイン領域
部分と隣のドレイン領域部分との間には２個以上のスト
ライプ状のソース領域部分が並んでいる。
１）を中心として絶縁ゲート（７００）に囲まれた部分
をドレイン領域部分と呼び、絶縁ゲート（７００）の外
側をソース領域部分と呼ぶことにすると、ドレイン領域
部分と隣のドレイン領域部分との間には２個以上のスト
ライプ状のソース領域部分が並んでいる。
【００６６】また、平面パターンをマクロにみると、図
１０に示すように、櫛歯状のドレイン領域部分（９０
１）とソース領域部分（９０２）とが相互に入り組んだ
形状が考えられる。この図１０に示した構成ではドレイ
ン領域部分（９０１）、ソース領域部分（９０２）は電
極を１層配線で形成可能である。
１０に示すように、櫛歯状のドレイン領域部分（９０
１）とソース領域部分（９０２）とが相互に入り組んだ
形状が考えられる。この図１０に示した構成ではドレイ
ン領域部分（９０１）、ソース領域部分（９０２）は電
極を１層配線で形成可能である。
【００６７】また別のマクロな構成としては、第１の実
施の形態と同様に、Ｎ+ドレインコンタクト領域（７０
１）のまわりに複数のストライプ状のソース領域がとり
囲む形状も考えられる。いずれにせよＮ+ドレインコン
タクト領域（７０１）を取り囲む絶縁ゲート（７００）
の角部に沿ってコンタクトが形成される構成は共通であ
る。
施の形態と同様に、Ｎ+ドレインコンタクト領域（７０
１）のまわりに複数のストライプ状のソース領域がとり
囲む形状も考えられる。いずれにせよＮ+ドレインコン
タクト領域（７０１）を取り囲む絶縁ゲート（７００）
の角部に沿ってコンタクトが形成される構成は共通であ
る。
【００６８】次に、第５の実施の形態の動作を説明す
る。第５の実施の形態の基本的動作は、第４の実施の形
態と同様である。すなわち、Ｐベース領域（７０３）お
よびＮ+ソース領域（７０７）、（７０９）が接地さ
れ、図示しないＰ基板（１１３）も通常接地して用い
る。また、Ｎ+ドレインコンタクト領域（７０１）に高
電圧が印加される。
る。第５の実施の形態の基本的動作は、第４の実施の形
態と同様である。すなわち、Ｐベース領域（７０３）お
よびＮ+ソース領域（７０７）、（７０９）が接地さ
れ、図示しないＰ基板（１１３）も通常接地して用い
る。また、Ｎ+ドレインコンタクト領域（７０１）に高
電圧が印加される。
【００６９】ＯＮ時の動作は、ゲート配線（図示しな
い）を通してトレンチゲート（７０５）に正の電圧が印
加され、この電圧がしきい値電圧を超えると、ベース領
域内部でゲート酸化膜（７０６）に沿って縦方向にチャ
ネルが導通し、電流が流れるようになる。ここで第４の
実施の形態と違う点は、ドレインに最も近いＰベース領
域（７０３）内でドレインの辺部に沿った領域にもチャ
ネルが形成されることである。
い）を通してトレンチゲート（７０５）に正の電圧が印
加され、この電圧がしきい値電圧を超えると、ベース領
域内部でゲート酸化膜（７０６）に沿って縦方向にチャ
ネルが導通し、電流が流れるようになる。ここで第４の
実施の形態と違う点は、ドレインに最も近いＰベース領
域（７０３）内でドレインの辺部に沿った領域にもチャ
ネルが形成されることである。
【００７０】また、ＯＦＦ時の動作は、ゲート配線（図
示しない）を通してトレンチゲート（７０５）の電位が
しきい値以下になると、チャネルが形成されずＯＦＦ動
作となる。このとき、Ｎ+ソース領域（７０７）、（７
０９）およびＰベース領域（７０３）は接地電位にある
ため、これらの領域とＮドリフト領域（７０２）で形成
されるＰＮ接合が逆バイアスされ、空乏層が拡がる。
示しない）を通してトレンチゲート（７０５）の電位が
しきい値以下になると、チャネルが形成されずＯＦＦ動
作となる。このとき、Ｎ+ソース領域（７０７）、（７
０９）およびＰベース領域（７０３）は接地電位にある
ため、これらの領域とＮドリフト領域（７０２）で形成
されるＰＮ接合が逆バイアスされ、空乏層が拡がる。
【００７１】Ｐベース領域（７０３）の表面側に注目す
ると、Ｐ+ベースコンタクト領域（７０４）はドレイン
の角部に沿って形成されているため、この部分のＰＮ接
合は平面的に見た曲率が緩和される形状であり、他の辺
部に比べて空乏層がより拡がるため、実質的な電界が弱
くなり、Ｐの濃度が濃くなっても、耐圧の低下が起こら
ない。つまりＰベース領域（７０３）の表面部にＰ+ベ
ースコンタクト領域（７０４）があるにもかかわらず、
耐圧への悪影響が出ない。そのためＰ+型ベースコンタ
クト領域（７０４）のＮ+ドレインコンタクト領域（７
０１）側のエッジからＰベース領域（７０３）のエッジ
までの距離、またはＮ+ドレインコンタクト領域（７０
１）とＰベース領域（７０３）のエッジまでの距離を短
くすることができる。
ると、Ｐ+ベースコンタクト領域（７０４）はドレイン
の角部に沿って形成されているため、この部分のＰＮ接
合は平面的に見た曲率が緩和される形状であり、他の辺
部に比べて空乏層がより拡がるため、実質的な電界が弱
くなり、Ｐの濃度が濃くなっても、耐圧の低下が起こら
ない。つまりＰベース領域（７０３）の表面部にＰ+ベ
ースコンタクト領域（７０４）があるにもかかわらず、
耐圧への悪影響が出ない。そのためＰ+型ベースコンタ
クト領域（７０４）のＮ+ドレインコンタクト領域（７
０１）側のエッジからＰベース領域（７０３）のエッジ
までの距離、またはＮ+ドレインコンタクト領域（７０
１）とＰベース領域（７０３）のエッジまでの距離を短
くすることができる。
【００７２】上記のように第５の実施の形態の技術にお
いては、セル密度を上げながら、素子に必要な耐圧を確
保でき、同時にドレインに最も近い側のトレンチ側壁の
ゲート酸化膜（７０６）を高電圧から保護できる。さら
にドレイン領域部分を囲む絶縁ゲート（１００）の辺部
に沿った部分のＰチャネル領域（７０３）にもチャネル
がストライプ状に形成される。この上乗せで形成される
チャネルがストライプ状であるために、辺部の総和が相
当大きくなりオン抵抗をより低減できる。つまり、セル
面積が縮小したことによってセルを多数並列接続した構
成をとるＵＭＯＳ全体のチップ面積を大幅に低減できる
とともに、オン時の抵抗を十分に縮小できるという効果
がある。
いては、セル密度を上げながら、素子に必要な耐圧を確
保でき、同時にドレインに最も近い側のトレンチ側壁の
ゲート酸化膜（７０６）を高電圧から保護できる。さら
にドレイン領域部分を囲む絶縁ゲート（１００）の辺部
に沿った部分のＰチャネル領域（７０３）にもチャネル
がストライプ状に形成される。この上乗せで形成される
チャネルがストライプ状であるために、辺部の総和が相
当大きくなりオン抵抗をより低減できる。つまり、セル
面積が縮小したことによってセルを多数並列接続した構
成をとるＵＭＯＳ全体のチップ面積を大幅に低減できる
とともに、オン時の抵抗を十分に縮小できるという効果
がある。
【００７３】（第６の実施の形態）図１１は、本発明の
第６の実施の形態を示す平面図であり、請求項１、請求
項２および請求項４に相当し、第１の実施の形態とは異
なる構成である。この実施の形態における断面構造の基
本は今まで述べてきた実施の形態と同等である。この実
施の形態の特徴は、平面形状が六角形パターンのセルを
最密配置したものであり、一つのドレインセルの周辺に
６つのソースセルが取り囲んでいる場合を示している。
第６の実施の形態を示す平面図であり、請求項１、請求
項２および請求項４に相当し、第１の実施の形態とは異
なる構成である。この実施の形態における断面構造の基
本は今まで述べてきた実施の形態と同等である。この実
施の形態の特徴は、平面形状が六角形パターンのセルを
最密配置したものであり、一つのドレインセルの周辺に
６つのソースセルが取り囲んでいる場合を示している。
【００７４】図１１の例では、ドレインセルは中心にＮ
+ドレインコンタクト領域（１００１）があり、その周
囲をＮドリフト領域（１００２）が取り囲んでいる。さ
らにその外周はＰベース領域（１００３）が取り囲んで
いる。このＰベース領域（１００３）は角部のＰ+ベー
スコンタクト領域（１００４）によってソース電極（図
示せず）に接続される。
+ドレインコンタクト領域（１００１）があり、その周
囲をＮドリフト領域（１００２）が取り囲んでいる。さ
らにその外周はＰベース領域（１００３）が取り囲んで
いる。このＰベース領域（１００３）は角部のＰ+ベー
スコンタクト領域（１００４）によってソース電極（図
示せず）に接続される。
【００７５】また、同様にソースセルも六角形であり、
中心にＰ+ベースコンタクト領域（１００７）が形成さ
れ、その周辺にＮ+ソース領域（１００６）が形成され
ている。ドレインセルとソースセルの間にはゲート酸化
膜で挟まれたゲート電極がトレンチの内部に形成されて
いる。図１１ではゲート電極（１００５）のみを代表的
に示している。
中心にＰ+ベースコンタクト領域（１００７）が形成さ
れ、その周辺にＮ+ソース領域（１００６）が形成され
ている。ドレインセルとソースセルの間にはゲート酸化
膜で挟まれたゲート電極がトレンチの内部に形成されて
いる。図１１ではゲート電極（１００５）のみを代表的
に示している。
【００７６】次に、第６の実施の形態の動作を説明する
と、今まで説明してきた実施の形態の動作と同様にドレ
インに最接近したＰベース領域（１００３）のコンタク
トを６個所の角部でとる構成であるため、デバイスがＯ
ＦＦ時にこの部分の空乏層が他の辺部に比較してより拡
がり、表面にＰ+ベースコンタクト領域（１００４）が
形成されているにも関わらず、耐圧が低下しない。その
ためセル密度を向上させながら、所望の耐圧を確保でき
る。つまりチップ面積を低減させながら、オン抵抗の低
減が可能になる。
と、今まで説明してきた実施の形態の動作と同様にドレ
インに最接近したＰベース領域（１００３）のコンタク
トを６個所の角部でとる構成であるため、デバイスがＯ
ＦＦ時にこの部分の空乏層が他の辺部に比較してより拡
がり、表面にＰ+ベースコンタクト領域（１００４）が
形成されているにも関わらず、耐圧が低下しない。その
ためセル密度を向上させながら、所望の耐圧を確保でき
る。つまりチップ面積を低減させながら、オン抵抗の低
減が可能になる。
【００７７】また、本実施の形態の特有の効果としては
Ｐベース領域のコンタクトを６個所でとることができる
ため、４個所でとる場合に比較して１つのコンタクトの
大きさを小さくすることが可能である。つまりＰ+ベー
スコンタクト領域（１００４）が小さくできるので、セ
ルの縮小がより進み、オン抵抗の低減効果が大きくなる
という効果もある。
Ｐベース領域のコンタクトを６個所でとることができる
ため、４個所でとる場合に比較して１つのコンタクトの
大きさを小さくすることが可能である。つまりＰ+ベー
スコンタクト領域（１００４）が小さくできるので、セ
ルの縮小がより進み、オン抵抗の低減効果が大きくなる
という効果もある。
【００７８】（第７の実施の形態）図１２は、本発明の
第７の実施の形態を示す平面図であり、請求項１０に相
当し、前記第３の実施の形態とは異なる構成である。こ
の実施の形態における断面構造の基本は今まで述べてき
た実施の形態と同等である。また、平面形状は第６の実
施の形態のパターンとほぼ同じであり、六角形パターン
のセルを最密配置したものである。
第７の実施の形態を示す平面図であり、請求項１０に相
当し、前記第３の実施の形態とは異なる構成である。こ
の実施の形態における断面構造の基本は今まで述べてき
た実施の形態と同等である。また、平面形状は第６の実
施の形態のパターンとほぼ同じであり、六角形パターン
のセルを最密配置したものである。
【００７９】一つのドレインセルの周辺に６つのソース
セルが取り囲んでいる。この場合、ドレインセルは中心
がＮ+ドレインコンタクト領域（１００１）であり、そ
の周囲をＮドリフト領域（１００２）が取り囲んでい
る。さらにその外周はＰベース領域（１００３）が取り
囲んでいる。このＰベース領域（１００３）は角部のＰ
+ベースコンタクト領域（１００４）を介してソース電
極（図示せず）に接続される。
セルが取り囲んでいる。この場合、ドレインセルは中心
がＮ+ドレインコンタクト領域（１００１）であり、そ
の周囲をＮドリフト領域（１００２）が取り囲んでい
る。さらにその外周はＰベース領域（１００３）が取り
囲んでいる。このＰベース領域（１００３）は角部のＰ
+ベースコンタクト領域（１００４）を介してソース電
極（図示せず）に接続される。
【００８０】第６の実施の形態と異なる点は、六角形ド
レインセルの辺部（Ｐ+ベースコンタクト領域１００４
を形成した角部以外の部分）に沿って、Ｐベース領域
（１００３）内部にＮ+ソース領域（１００８）が形成
されていることである。
レインセルの辺部（Ｐ+ベースコンタクト領域１００４
を形成した角部以外の部分）に沿って、Ｐベース領域
（１００３）内部にＮ+ソース領域（１００８）が形成
されていることである。
【００８１】また、同様にソースセルも六角形であり、
中心にＰ+ベースコンタクト領域（１００７）が形成さ
れ、その周辺にＮ+ソース領域（１００６）が形成され
ている。ドレインセルとソースセルの間にはゲート酸化
膜で挟まれたゲート電極がトレンチの内部に形成されて
いる。図１２ではゲート電極（１００５）のみを代表的
に示している。
中心にＰ+ベースコンタクト領域（１００７）が形成さ
れ、その周辺にＮ+ソース領域（１００６）が形成され
ている。ドレインセルとソースセルの間にはゲート酸化
膜で挟まれたゲート電極がトレンチの内部に形成されて
いる。図１２ではゲート電極（１００５）のみを代表的
に示している。
【００８２】次に、この第７の実施の形態の動作を説明
すると、今まで説明してきた実施の形態の動作と同様に
ドレインに最接近したＰベース領域（１００３）のコン
タクトを角部でのみとり、ドレインセルの辺部に沿った
部分にもチャネルが形成される構成である。デバイスが
ＯＦＦ時には、この部分の空乏層が他の辺部に比較して
より拡がるため、表面にＰ+ベースコンタクト領域（１
００４）が形成されているにも関わらず、耐圧が低下し
ない。さらにデバイスＯＮ時のオン抵抗をより縮小でき
る。そのためセル密度を向上させながら、所望の耐圧を
確保できる。つまりチップ面積を低減させながら、オン
抵抗の低減が可能になる。もちろん第６の実施の形態で
述べた特有の効果についても同様に効果があり、６個所
でコンタクトがとれる分、１つのコンタクトを小さくで
きるため、セルの縮小をより一層すすめられることは言
うまでもない。
すると、今まで説明してきた実施の形態の動作と同様に
ドレインに最接近したＰベース領域（１００３）のコン
タクトを角部でのみとり、ドレインセルの辺部に沿った
部分にもチャネルが形成される構成である。デバイスが
ＯＦＦ時には、この部分の空乏層が他の辺部に比較して
より拡がるため、表面にＰ+ベースコンタクト領域（１
００４）が形成されているにも関わらず、耐圧が低下し
ない。さらにデバイスＯＮ時のオン抵抗をより縮小でき
る。そのためセル密度を向上させながら、所望の耐圧を
確保できる。つまりチップ面積を低減させながら、オン
抵抗の低減が可能になる。もちろん第６の実施の形態で
述べた特有の効果についても同様に効果があり、６個所
でコンタクトがとれる分、１つのコンタクトを小さくで
きるため、セルの縮小をより一層すすめられることは言
うまでもない。
【００８３】なお、セルの平面形状について、図１、図
４、図５においては四角形、図１１、図１２においては
六角形の場合を例示したが、その他の多角形でもよい。
４、図５においては四角形、図１１、図１２においては
六角形の場合を例示したが、その他の多角形でもよい。
【００８４】（第８の実施の形態）図１３〜図１５は、
本発明の第８の実施の形態を示す図であり、請求項１お
よび請求項８に相当する構成である。図１３は平面図、
図１４および図１５は断面図である。図１３の平面構成
は図１の構成と同様なので説明は省略し、図１４に示す
断面構造を説明する。図１４はドレインセル、ソースセ
ルを横方向に図１３におけるＡ−Ａの点線に沿って切っ
たときの断面構造である。
本発明の第８の実施の形態を示す図であり、請求項１お
よび請求項８に相当する構成である。図１３は平面図、
図１４および図１５は断面図である。図１３の平面構成
は図１の構成と同様なので説明は省略し、図１４に示す
断面構造を説明する。図１４はドレインセル、ソースセ
ルを横方向に図１３におけるＡ−Ａの点線に沿って切っ
たときの断面構造である。
【００８５】本実施の形態はＳＯＩ基板を用いて構成し
た例である。Ｐ型の支持基板（１１３）表面上には埋め
込み酸化膜層（１５０２）が形成され、その上に低抵抗
シリサイド層（１５０１）が形成されている。その上面
にＮドリフト領域（１０２）を形成している。このＮド
リフト領域（１０２）はＰ型活性基板領域（図示しな
い）の内部に形成される。前記低抵抗シリサイド層（１
５０１）と接続してＮ+シンカー領域（１０９）を形成
して基板表面のＮ+ドレインコンタクト領域（１０１）
と接続している。このＮ+ドレインコンタクト領域（１
０１）はドレイン開口部を通して１層目のドレイン電極
（１３０４）に接続される。１層目のドレイン電極（１
３０４）は２層目ドレイン電極（１３０５）に接続され
ている。
た例である。Ｐ型の支持基板（１１３）表面上には埋め
込み酸化膜層（１５０２）が形成され、その上に低抵抗
シリサイド層（１５０１）が形成されている。その上面
にＮドリフト領域（１０２）を形成している。このＮド
リフト領域（１０２）はＰ型活性基板領域（図示しな
い）の内部に形成される。前記低抵抗シリサイド層（１
５０１）と接続してＮ+シンカー領域（１０９）を形成
して基板表面のＮ+ドレインコンタクト領域（１０１）
と接続している。このＮ+ドレインコンタクト領域（１
０１）はドレイン開口部を通して１層目のドレイン電極
（１３０４）に接続される。１層目のドレイン電極（１
３０４）は２層目ドレイン電極（１３０５）に接続され
ている。
【００８６】また、基板表面側にはＰベース領域（１１
０）、（１２０３）が形成され、その上部にはＮ+ソー
ス領域（１０７）が形成される。ドレインコンタクト領
域に最も近いＰベース領域（１２０３）内においてはＮ
+ソース領域は形成されていない。このＰベース領域
（１１０）、（１２０３）とＮ+ソース領域（１０７）
を貫通するように、トレンチゲート（１０５）が形成さ
れている。トレンチゲート（１０５）はトレンチの側壁
を酸化してゲート酸化膜（１０６）を形成した後、多結
晶Ｓｉ等を埋め込んで形成される。このトレンチゲート
（１０５）とゲート酸化膜（１０６）とで絶縁ゲート
（１００）を構成している。
０）、（１２０３）が形成され、その上部にはＮ+ソー
ス領域（１０７）が形成される。ドレインコンタクト領
域に最も近いＰベース領域（１２０３）内においてはＮ
+ソース領域は形成されていない。このＰベース領域
（１１０）、（１２０３）とＮ+ソース領域（１０７）
を貫通するように、トレンチゲート（１０５）が形成さ
れている。トレンチゲート（１０５）はトレンチの側壁
を酸化してゲート酸化膜（１０６）を形成した後、多結
晶Ｓｉ等を埋め込んで形成される。このトレンチゲート
（１０５）とゲート酸化膜（１０６）とで絶縁ゲート
（１００）を構成している。
【００８７】一つの絶縁ゲートと隣の絶縁ゲートの間に
は、Ｎ+ソース領域（１０７）、Ｐ+ベースコンタクト領
域（１０８）、Ｎ+ソース領域（１０７）が並んでい
る。なお、トレンチゲート（１０５）はポリＳｉ配線等
を用いて形成されるが、その配線の様子はここでは省略
し、図示しない。またＮ+ソース領域（１０７）とＰ+ベ
ースコンタクト領域（１０８）はソース開口部を通して
ソース電極（１３０３）に接続されている。ドレインコ
ンタクト領域に最も近いＰベース領域（１２０３）につ
いては図１５で後述する領域でコンタクトをとってい
る。
は、Ｎ+ソース領域（１０７）、Ｐ+ベースコンタクト領
域（１０８）、Ｎ+ソース領域（１０７）が並んでい
る。なお、トレンチゲート（１０５）はポリＳｉ配線等
を用いて形成されるが、その配線の様子はここでは省略
し、図示しない。またＮ+ソース領域（１０７）とＰ+ベ
ースコンタクト領域（１０８）はソース開口部を通して
ソース電極（１３０３）に接続されている。ドレインコ
ンタクト領域に最も近いＰベース領域（１２０３）につ
いては図１５で後述する領域でコンタクトをとってい
る。
【００８８】その他の半導体基体とソース電極（１３０
３）とは１層目の絶縁分離層（１３０１）により分離さ
れている。またソース電極（１３０３）と２層目のドレ
イン電極は２層目の絶縁分離層（１３０２）によって分
離されている。いわゆる２層配線構造となっている。
３）とは１層目の絶縁分離層（１３０１）により分離さ
れている。またソース電極（１３０３）と２層目のドレ
イン電極は２層目の絶縁分離層（１３０２）によって分
離されている。いわゆる２層配線構造となっている。
【００８９】図１４と前記図２との違いは、ＳＯＩ基板
を用ていること、および低抵抗シリサイド層（１５０
１）を用いていることである。
を用ていること、および低抵抗シリサイド層（１５０
１）を用いていることである。
【００９０】次に、図１５に示す断面構造を説明する。
図１５はドレインセル、ソースセルを斜め４５°方向に
図１３におけるＢ−Ｂの点線に沿って切ったときの断面
構造であり、ドレインの角部を表記できるようにしてい
る。Ｐ型の支持基板（１１３）上に埋め込み酸化膜（１
５０２）を形成し、その上に低抵抗シリサイド層（１５
０１）を形成している。その上面にＮドリフト領域（１
０２）を形成している。このＮドリフト領域（１０２）
はＰ型活性基板領域（図示しない）の内部に形成され
る。
図１５はドレインセル、ソースセルを斜め４５°方向に
図１３におけるＢ−Ｂの点線に沿って切ったときの断面
構造であり、ドレインの角部を表記できるようにしてい
る。Ｐ型の支持基板（１１３）上に埋め込み酸化膜（１
５０２）を形成し、その上に低抵抗シリサイド層（１５
０１）を形成している。その上面にＮドリフト領域（１
０２）を形成している。このＮドリフト領域（１０２）
はＰ型活性基板領域（図示しない）の内部に形成され
る。
【００９１】また、低抵抗シリサイド層（１５０１）と
接続してＮ+シンカー領域（１０９）を形成して基板表
面のＮ+ドレインコンタクト領域（１０１）と接続して
いる。このＮ+ドレインコンタクト領域（１０１）はド
レイン開口部を通して１層目のドレイン電極（１３０
４）に接続される。１層目のドレイン電極（１３０４）
は２層目のドレイン電極（１３０５）に接続されてい
る。また、基板表面側にはＰベース領域（１１０）、
（１２０３）が形成され、その上部にはＮ+ソース領域
（１０７）が形成される。
接続してＮ+シンカー領域（１０９）を形成して基板表
面のＮ+ドレインコンタクト領域（１０１）と接続して
いる。このＮ+ドレインコンタクト領域（１０１）はド
レイン開口部を通して１層目のドレイン電極（１３０
４）に接続される。１層目のドレイン電極（１３０４）
は２層目のドレイン電極（１３０５）に接続されてい
る。また、基板表面側にはＰベース領域（１１０）、
（１２０３）が形成され、その上部にはＮ+ソース領域
（１０７）が形成される。
【００９２】また、ドレインに最も近いＰベース領域
（１２０３）内においてはＰ+ベースコンタクト領域
（１０４）が形成されている点が図１４との違いであ
る。このＰベース領域（１１０）、（１２０３）とＮ+
ソース領域（１０７）を貫通するように、トレンチゲー
ト（１０５）が形成されている。トレンチゲート（１０
５）はトレンチの側壁を酸化してゲート酸化膜（１０
６）を形成した後、多結晶Ｓｉ等を埋め込んで形成され
る。このトレンチゲート（１０５）とゲート酸化膜（１
０６）とで絶縁ゲート（１００）を構成している。
（１２０３）内においてはＰ+ベースコンタクト領域
（１０４）が形成されている点が図１４との違いであ
る。このＰベース領域（１１０）、（１２０３）とＮ+
ソース領域（１０７）を貫通するように、トレンチゲー
ト（１０５）が形成されている。トレンチゲート（１０
５）はトレンチの側壁を酸化してゲート酸化膜（１０
６）を形成した後、多結晶Ｓｉ等を埋め込んで形成され
る。このトレンチゲート（１０５）とゲート酸化膜（１
０６）とで絶縁ゲート（１００）を構成している。
【００９３】また、一つの絶縁ゲートと隣の絶縁ゲート
の間にはＮ+ソース領域（１０７）、Ｐ+ベースコンタク
ト領域（１０８）、Ｎ+ソース領域（１０７）が並んで
いる。なお、トレンチゲート（１０５）はポリＳｉ配線
等を用いて形成されるが、その配線の様子はここでは省
略し、図示しない。また、Ｎ+ソース領域（１０７）と
Ｐ+ベースコンタクト領域（１０８）はソース開口部を
通してソース電極（１３０３）に接続され、また、Ｐ+
ベースコンタクト領域（１０４）もソース電極（１３０
３）に接続されている。その他の半導体基体とソース電
極（１３０３）とは１層目の絶縁分離層（１３０１）に
より分離されている。またソース電極（１３０３）と２
層目のドレイン電極（１３０５）は２層目の絶縁分離層
（１３０２）によって分離されている。いわゆる２層配
線構造となっている。
の間にはＮ+ソース領域（１０７）、Ｐ+ベースコンタク
ト領域（１０８）、Ｎ+ソース領域（１０７）が並んで
いる。なお、トレンチゲート（１０５）はポリＳｉ配線
等を用いて形成されるが、その配線の様子はここでは省
略し、図示しない。また、Ｎ+ソース領域（１０７）と
Ｐ+ベースコンタクト領域（１０８）はソース開口部を
通してソース電極（１３０３）に接続され、また、Ｐ+
ベースコンタクト領域（１０４）もソース電極（１３０
３）に接続されている。その他の半導体基体とソース電
極（１３０３）とは１層目の絶縁分離層（１３０１）に
より分離されている。またソース電極（１３０３）と２
層目のドレイン電極（１３０５）は２層目の絶縁分離層
（１３０２）によって分離されている。いわゆる２層配
線構造となっている。
【００９４】次に、第８の実施の形態の動作を説明す
る。この第８の実施の形態の基本的動作は第１の実施の
形態の動作と同様である。すなわちＰベース領域（１２
０３）の表面部にＰ+ベースコンタクト領域（１０４）
があるにもかかわらず、耐圧ヘの悪影響が出ない。その
ためＰ+ベースコンタクト領域（１０４）のＮ+ドレイン
コンタクト領域（１０１）側のエッジからＰベース領域
（１２０３）のエッジまで、またはＰベース領域（１２
０３）のエッジからＮ+ドレインコンタクト領域（１０
１）までの距離を短くすることができる。
る。この第８の実施の形態の基本的動作は第１の実施の
形態の動作と同様である。すなわちＰベース領域（１２
０３）の表面部にＰ+ベースコンタクト領域（１０４）
があるにもかかわらず、耐圧ヘの悪影響が出ない。その
ためＰ+ベースコンタクト領域（１０４）のＮ+ドレイン
コンタクト領域（１０１）側のエッジからＰベース領域
（１２０３）のエッジまで、またはＰベース領域（１２
０３）のエッジからＮ+ドレインコンタクト領域（１０
１）までの距離を短くすることができる。
【００９５】第１の実施の形態と異なるところは、低抵
抗シリサイド層（１５０１）があるため、第１の実施の
形態に比べて、よりオン抵抗を低減できることが特徴で
ある。つまり、セル密度が上がった分、トータルのオン
抵抗に対するチャネル抵抗分が減少するので、トータル
のオン抵抗に対する低抵抗シリサイド層の寄与分が高く
なる。
抗シリサイド層（１５０１）があるため、第１の実施の
形態に比べて、よりオン抵抗を低減できることが特徴で
ある。つまり、セル密度が上がった分、トータルのオン
抵抗に対するチャネル抵抗分が減少するので、トータル
のオン抵抗に対する低抵抗シリサイド層の寄与分が高く
なる。
【００９６】上記のように第８の実施の形態の技術にお
いては、セル密度を上げながら、素子に必要な耐圧を確
保でき、同時にドレインに最も近い側のトレンチ側壁の
ゲート酸化膜を高電圧から保護できる。つまり、本実施
の形態によれば、セル面積が縮小したことによってセル
を多数並列接続して構成するＵＭＯＳ全体のチップ面積
を大幅に低減できるとともに、低抵抗シリサイド層（１
５０１）の採用により、さらにオン時の抵抗を低減でき
るという効果がある。
いては、セル密度を上げながら、素子に必要な耐圧を確
保でき、同時にドレインに最も近い側のトレンチ側壁の
ゲート酸化膜を高電圧から保護できる。つまり、本実施
の形態によれば、セル面積が縮小したことによってセル
を多数並列接続して構成するＵＭＯＳ全体のチップ面積
を大幅に低減できるとともに、低抵抗シリサイド層（１
５０１）の採用により、さらにオン時の抵抗を低減でき
るという効果がある。
【００９７】（第９の実施の形態）図１６は、本発明の
第９の実施の形態を示す断面図であり、請求項１および
請求項９に相当する構成である。平面構造は第１の実施
の形態と同等であり、中心のＮ+ドレインコンタクト領
域（１０１）が小さくできる分、全体にセル密度が向上
している。図１におけるＢ−Ｂの断面図が図１６に相当
する。
第９の実施の形態を示す断面図であり、請求項１および
請求項９に相当する構成である。平面構造は第１の実施
の形態と同等であり、中心のＮ+ドレインコンタクト領
域（１０１）が小さくできる分、全体にセル密度が向上
している。図１におけるＢ−Ｂの断面図が図１６に相当
する。
【００９８】図１６に示す断面構造を説明する。図１６
はドレインセル、ソースセルを斜め４５°方向にＢ−Ｂ
の点線に沿って切ったときの断面構造であり、ドレイン
の角部を表記できるようにしている。Ｐ型の支持基板
（１１３）上に埋め込み酸化膜（１５０２）を形成し、
その上に低抵抗シリサイド層（１５０１）を形成してい
る。その上面にＮドリフト領域（１０２）を形成してい
る。このＮドリフト領域（１０２）はＰ型活性基板領域
（図示しない）の内部に形成される。
はドレインセル、ソースセルを斜め４５°方向にＢ−Ｂ
の点線に沿って切ったときの断面構造であり、ドレイン
の角部を表記できるようにしている。Ｐ型の支持基板
（１１３）上に埋め込み酸化膜（１５０２）を形成し、
その上に低抵抗シリサイド層（１５０１）を形成してい
る。その上面にＮドリフト領域（１０２）を形成してい
る。このＮドリフト領域（１０２）はＰ型活性基板領域
（図示しない）の内部に形成される。
【００９９】また、基板表面のＮ+ドレインコンタクト
領域（１０１）から低抵抗シリサイド層（１５０１）に
至る深いトレンチが形成され、側壁は酸化膜（１５０
４）により覆われている。そして低抵抗材料（１５０
３）をトレンチ内部に形成して基板表面のＮ+ドレイン
コンタクト領域（１０１）と低抵抗シリサイド層（１５
０１）とを接続している。このＮ+ドレインコンタクト
領域（１０１）はドレイン開口部を通して１層目のドレ
イン電極（１３０４）に接続される。１層目のドレイン
電極（１３０４）は２層目のドレイン電極（１３０５）
に接続されている。また、基板表面側にはＰベース領域
（１１０）、（１２０３）が形成され、Ｐベース領域
（１１０）の上部にはＮ+ソース領域（１０７）が形成
される。また、ドレインに最も近いＰベース領域（１２
０３）内においてはＰ+ベースコンタクト領域（１０
４）が形成されている。
領域（１０１）から低抵抗シリサイド層（１５０１）に
至る深いトレンチが形成され、側壁は酸化膜（１５０
４）により覆われている。そして低抵抗材料（１５０
３）をトレンチ内部に形成して基板表面のＮ+ドレイン
コンタクト領域（１０１）と低抵抗シリサイド層（１５
０１）とを接続している。このＮ+ドレインコンタクト
領域（１０１）はドレイン開口部を通して１層目のドレ
イン電極（１３０４）に接続される。１層目のドレイン
電極（１３０４）は２層目のドレイン電極（１３０５）
に接続されている。また、基板表面側にはＰベース領域
（１１０）、（１２０３）が形成され、Ｐベース領域
（１１０）の上部にはＮ+ソース領域（１０７）が形成
される。また、ドレインに最も近いＰベース領域（１２
０３）内においてはＰ+ベースコンタクト領域（１０
４）が形成されている。
【０１００】このＰベース領域（１１０）、（１２０
３）とＮ+ソース領域（１０７）を貫通するように、ト
レンチゲート（１０５）が形成されている。トレンチゲ
ート（１０５）はトレンチの側壁を酸化してゲート酸化
膜（１０６）を形成した後、多結晶Ｓｉ等を埋め込んで
形成される。このトレンチゲート（１０５）とゲート酸
化膜（１０６）とで絶縁ゲート（１００）を構成してい
る。
３）とＮ+ソース領域（１０７）を貫通するように、ト
レンチゲート（１０５）が形成されている。トレンチゲ
ート（１０５）はトレンチの側壁を酸化してゲート酸化
膜（１０６）を形成した後、多結晶Ｓｉ等を埋め込んで
形成される。このトレンチゲート（１０５）とゲート酸
化膜（１０６）とで絶縁ゲート（１００）を構成してい
る。
【０１０１】また、一つの絶縁ゲートと隣の絶縁ゲート
の間にはＮ+ソース領域（１０７）、Ｐ+ベースコンタク
ト領域（１０８）、Ｎ+ソース領域（１０７）が並んで
いる。なお、トレンチゲート（１０５）はポリＳｉ配線
等を用いて形成されるが、その配線の様子はここでは省
略し、図示しない。また、Ｎ+ソース領域（１０７）と
Ｐ+ベースコンタクト領域（１０８）はソース開口部を
通してソース電極（１３０３）に接続され、また、Ｐ+
ベースコンタクト領域（１０４）もソース電極（１３０
３）に接続されている。その他の半導体基体とソース電
極（１３０３）とは１層目の絶縁分離層（１３０１）に
より分離されている。またソース電極（１３０３）と２
層目のドレイン電極（１３０５）は２層目の絶縁分離層
（１３０２）によって分離されている。いわゆる２層配
線構造となっている。
の間にはＮ+ソース領域（１０７）、Ｐ+ベースコンタク
ト領域（１０８）、Ｎ+ソース領域（１０７）が並んで
いる。なお、トレンチゲート（１０５）はポリＳｉ配線
等を用いて形成されるが、その配線の様子はここでは省
略し、図示しない。また、Ｎ+ソース領域（１０７）と
Ｐ+ベースコンタクト領域（１０８）はソース開口部を
通してソース電極（１３０３）に接続され、また、Ｐ+
ベースコンタクト領域（１０４）もソース電極（１３０
３）に接続されている。その他の半導体基体とソース電
極（１３０３）とは１層目の絶縁分離層（１３０１）に
より分離されている。またソース電極（１３０３）と２
層目のドレイン電極（１３０５）は２層目の絶縁分離層
（１３０２）によって分離されている。いわゆる２層配
線構造となっている。
【０１０２】次に、第９の実施の形態の動作を説明す
る。第９の実施の形態の基本的動作は第１の実施の形態
の動作と同様である。つまりＰベース領域（１２０３）
の表面部にＰ+ベースコンタクト領域（１０４）がある
にもかかわらず、耐圧への悪影響が出ない。そのためＰ
+ベースコンタクト領域（１０４）のＮ+ドレインコンタ
クト領域（１０１）側のエッジからＰベース領域（１２
０３）のエッジまで、またはＰベース領域（１２０３）
のエッジからＮ+ドレインコンタクト領域（１０１）ま
での距離を短くすることができる。
る。第９の実施の形態の基本的動作は第１の実施の形態
の動作と同様である。つまりＰベース領域（１２０３）
の表面部にＰ+ベースコンタクト領域（１０４）がある
にもかかわらず、耐圧への悪影響が出ない。そのためＰ
+ベースコンタクト領域（１０４）のＮ+ドレインコンタ
クト領域（１０１）側のエッジからＰベース領域（１２
０３）のエッジまで、またはＰベース領域（１２０３）
のエッジからＮ+ドレインコンタクト領域（１０１）ま
での距離を短くすることができる。
【０１０３】第１の実施の形態と異なるところは、低抵
抗シリサイド層（１５０１）および低抵抗材料（１５０
３）があるため、よりオン抵抗を低減できることが特徴
である。またＮ+シンカー領域（１０９）に代えて、ト
レンチによるドレイン接続領域を形成したため、拡散に
よる横方向拡がりがなくなるので、なお一層セルの縮小
が可能であり、セル密度が向上する。
抗シリサイド層（１５０１）および低抵抗材料（１５０
３）があるため、よりオン抵抗を低減できることが特徴
である。またＮ+シンカー領域（１０９）に代えて、ト
レンチによるドレイン接続領域を形成したため、拡散に
よる横方向拡がりがなくなるので、なお一層セルの縮小
が可能であり、セル密度が向上する。
【０１０４】このように第９の実施の形態の技術におい
ては、セル密度を上げながら、素子に必要な耐圧を確保
でき、同時にドレインに最も近い側のトレンチ側壁のゲ
ート酸化膜を高電圧から保護できる。つまり、本実施の
形態によれば、セル面積が縮小したことによってセルを
多数並列接続して構成するＵＭＯＳ全体のチップ面積を
大幅に低減できるとともに、セル密度が上がった分、ト
ータルのオン抵抗に対するチャネル抵抗分が減少するの
で、トータルのオン抵抗に対する低抵抗シリサイド層
（１５０１）および低抵抗材料（１５０３）の寄与分が
高くなる。つまりオン時の抵抗を低減できる、という効
果がある。
ては、セル密度を上げながら、素子に必要な耐圧を確保
でき、同時にドレインに最も近い側のトレンチ側壁のゲ
ート酸化膜を高電圧から保護できる。つまり、本実施の
形態によれば、セル面積が縮小したことによってセルを
多数並列接続して構成するＵＭＯＳ全体のチップ面積を
大幅に低減できるとともに、セル密度が上がった分、ト
ータルのオン抵抗に対するチャネル抵抗分が減少するの
で、トータルのオン抵抗に対する低抵抗シリサイド層
（１５０１）および低抵抗材料（１５０３）の寄与分が
高くなる。つまりオン時の抵抗を低減できる、という効
果がある。
【図１】本発明の第１の実施の形態を示す平面図。
【図２】図１のＡ−Ａ断面図。
【図３】図１のＢ−Ｂ断面図。
【図４】本発明の第２の実施の形態を示す平面図。
【図５】本発明の第３の実施の形態を示す平面図。
【図６】図５のＡ−Ａ断面図。
【図７】図５のＢ−Ｂ断面図。
【図８】本発明の第４の実施の形態を示す平面図。
【図９】本発明の第５の実施の形態を示す平面図。
【図１０】図８および図９におけるマクロ的な全体構造
を示す平面図。
を示す平面図。
【図１１】本発明の第６の実施の形態を示す平面図。
【図１２】本発明の第７の実施の形態を示す平面図。
【図１３】本発明の第８の実施の形態を示す平面図。
【図１４】図１３のＡ−Ａ断面図。
【図１５】図１３のＢ−Ｂ断面図。
【図１６】本発明の第９の実施の形態を示す断面図。
【図１７】従来技術で予想される構造の平面図。
【図１８】図１７のＡ−Ａ断面図。
１００…絶縁ゲート １０１…Ｎ+ドレ
インコンタクト領域 １０２…Ｎドリフト領域 １０４…Ｐ+ベー
スコンタクト領域 １０５…トレンチゲート １０６…ゲート
酸化膜 １０７…Ｎ+ソース領域 １０８…Ｐ+ベー
スコンタクト領域 １０９…Ｎ+シンカー領域 １１０…Ｐベー
ス領域 １１１…Ｎ+埋め込み層 １１２…Ｎ+ソー
ス領域 １１３…Ｐ型基板 ７００…絶縁ゲ
ート ７０１…Ｎ+ドレインコンタクト領域 ７０２…Ｎドリ
フト領域 ７０３…Ｐベース領域 ７０４…Ｐ+ベー
スコンタクト領域 ７０５…ゲート酸化膜 ７０６…トレン
チゲート ７０７…Ｎ+ソース領域 ７０８…Ｐ+ベー
スコンタクト領域 ７０９…Ｎ+ソース領域 ９０１…ドレイ
ン領域部分 ９０２…ソース領域部分 １００１…Ｎ+ドレ
インコンタクト領域 １００２…Ｎドリフト領域 １００３…Ｐベ
ース領域 １００４…Ｐ+ベースコンタクト領域 １００５…ゲー
ト電極 １００６…Ｎ+ソース領域 １００７…Ｐ+ベ
ースコンタクト領域 １００８…Ｎ+ソース領域 １２０１…Ｎ+ソ
ース領域 １２０２…Ｐ+ベースコンタクト領域 １２０３…Ｐベ
ース領域 １３０１…１層目の絶縁分離層 １３０２…１層
目の絶縁分離層 １３０３…ソース電極 １３０４…１層
目のドレイン電極 １３０５…２層目のドレイン電極 １５０１…低抵
抗シリサイド層 １５０２…埋め込み酸化膜 １５０３…低抵
抗材料 １５０４…トレンチ側壁の酸化膜
インコンタクト領域 １０２…Ｎドリフト領域 １０４…Ｐ+ベー
スコンタクト領域 １０５…トレンチゲート １０６…ゲート
酸化膜 １０７…Ｎ+ソース領域 １０８…Ｐ+ベー
スコンタクト領域 １０９…Ｎ+シンカー領域 １１０…Ｐベー
ス領域 １１１…Ｎ+埋め込み層 １１２…Ｎ+ソー
ス領域 １１３…Ｐ型基板 ７００…絶縁ゲ
ート ７０１…Ｎ+ドレインコンタクト領域 ７０２…Ｎドリ
フト領域 ７０３…Ｐベース領域 ７０４…Ｐ+ベー
スコンタクト領域 ７０５…ゲート酸化膜 ７０６…トレン
チゲート ７０７…Ｎ+ソース領域 ７０８…Ｐ+ベー
スコンタクト領域 ７０９…Ｎ+ソース領域 ９０１…ドレイ
ン領域部分 ９０２…ソース領域部分 １００１…Ｎ+ドレ
インコンタクト領域 １００２…Ｎドリフト領域 １００３…Ｐベ
ース領域 １００４…Ｐ+ベースコンタクト領域 １００５…ゲー
ト電極 １００６…Ｎ+ソース領域 １００７…Ｐ+ベ
ースコンタクト領域 １００８…Ｎ+ソース領域 １２０１…Ｎ+ソ
ース領域 １２０２…Ｐ+ベースコンタクト領域 １２０３…Ｐベ
ース領域 １３０１…１層目の絶縁分離層 １３０２…１層
目の絶縁分離層 １３０３…ソース電極 １３０４…１層
目のドレイン電極 １３０５…２層目のドレイン電極 １５０１…低抵
抗シリサイド層 １５０２…埋め込み酸化膜 １５０３…低抵
抗材料 １５０４…トレンチ側壁の酸化膜
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 29/78 ６５２Ｇ
Claims (10)
- 【請求項１】半導体基板内に形成されたドレイン領域
と、 前記半導体基板表面に形成され、前記ドレイン領域と電
気的に接続されたドレインコンタクト領域と、 前記ドレインコンタクト領域から離隔し、かつ前記ドレ
インコンタクト領域を連続的に囲むように形成されたベ
ース領域と、 前記ベース領域の表面に形成され、前記ドレインコンタ
クト領域の周囲を囲むように複数個配置されたソース領
域と、 前記半導体基板表面に形成され、前記ベース領域と電気
的に接続された第１のベースコンタクト領域と、 前記ソース領域および前記第１のベースコンタクト領域
と電気的に接続されたソース電極と、 前記ドレインコンタクト領域と前記ソース領域との間、
および各ソース領域間に、前記ドレインコンタクト領域
および前記ソース領域を囲むようにそれらから離隔し
て、前記半導体基板表面から前記ベース領域を貫通する
ように形成された絶縁ゲートと、 を備え、前記絶縁ゲートは断面形状がＵ字型の絶縁膜に
囲まれたゲート領域からなる、横型ＵＭＯＳであって、 前記ドレインコンタクト領域を囲む絶縁ゲートで仕切ら
れた領域の平面形状は多角形であり、その領域内で、前
記ベース領域上の前記絶縁ゲートの角部に沿った位置
に、第２のベースコンタクト領域を形成し、前記第２の
ベースコンタクト領域を前記ソース電極に接続したこと
を特徴とする溝型半導体装置。 - 【請求項２】半導体基板内に形成されたドレイン領域
と、 前記半導体基板表面に形成され、前記ドレイン領域と電
気的に接続されたドレインコンタクト領域と、 前記ドレインコンタクト領域から離隔し、かつ前記ドレ
インコンタクト領域を連続的に囲むように形成されたベ
ース領域と、 前記ベース領域の表面に形成されソース領域と、 前記半導体基板表面に形成され、前記ベース領域と電気
的に接続された第１のベースコンタクト領域と、 前記ソース領域および前記第１のベースコンタクト領域
と電気的に接続されたソース電極と、 前記ソース領域と前記ドレインコンタクト領域との間、
および各ドレインコンタクト領域間に、前記ソース領域
および前記ドレインコンタクト領域を囲むようにそれら
から離隔して、前記半導体基板表面から前記ベース領域
を貫通するように形成された絶縁ゲートと、 を備え、前記絶縁ゲートは断面形状がＵ字型の絶縁膜に
囲まれたゲート領域からなり、かつ、前記ドレインコン
タクト領域は前記ソース領域の周囲を囲むように複数個
設けられた、横型ＵＭＯＳであって、 前記ドレインコンタクト領域を囲む絶縁ゲートで仕切ら
れた領域の平面形状は多角形であり、その領域内で、前
記ベース領域上の前記絶縁ゲートの角部に沿った位置
に、第２のベースコンタクト領域を形成し、前記第２の
ベースコンタクト領域を前記ソース電極に接続したこと
を特徴とする溝型半導体装置。 - 【請求項３】半導体基板内に形成されたドレイン領域
と、 前記半導体基板表面に形成され、前記ドレイン領域と電
気的に接続されたドレインコンタクト領域と、 前記ドレインコンタクト領域から離隔し、かつ前記ドレ
インコンタクト領域を連続的に囲むように形成されたベ
ース領域と、 前記ベース領域の表面に形成されソース領域と、 前記半導体基板表面に形成され、前記ベース領域と電気
的に接続された第１のベースコンタクト領域と、 前記ソース領域および前記第１のベースコンタクト領域
と電気的に接続されたソース電極と、 を備え、前記ドレインコンタクト領域と前記ソース領域
とは、平面形状で櫛歯状を成し、相互に櫛歯間に入り込
んだ形状を有し、かつ、前記ドレインコンタクト領域と
前記ソース領域間にはそれらから離隔して絶縁ゲートが
設けられ、前記絶縁ゲートは断面形状がＵ字型の絶縁膜
に囲まれたゲート領域からなる、横型ＵＭＯＳであっ
て、 前記ドレインコンタクト領域側の前記絶縁ゲートで囲ま
れた櫛歯の先端部の領域内で、前記ベース領域上の前記
絶縁ゲートの角部に沿った位置に、第２のベースコンタ
クト領域を形成し、前記第２のベースコンタクト領域を
前記ソース電極に接続したことを特徴とする溝型半導体
装置。 - 【請求項４】半導体基板の第１主面側にドレイン電極と
ソース電極と絶縁ゲートとを有し、前記絶縁ゲートは前
記第１主面側に形成された溝の内部にゲート絶縁膜を介
して形成されたゲート領域から成り、前記第１主面側に
第１導電型のドレイン領域が形成されており、前記ドレ
イン領域の上部には第２導電型のベース領域が形成され
ており、前記ベース領域の上部には第１導電型のソース
領域が形成されており、前記ベース領域と前記ソース領
域を貫通するように前記絶縁ゲートが形成されており、
前記ドレイン領域の底部には第１導電型の高濃度不純物
領域が形成されており、前記高濃度不純物領域に接続さ
れたドレイン引き出し領域が形成されており、前記ドレ
イン引き出し領域を前記ドレイン電極に接続するための
ドレインコンタクト領域が前記第１主面に開口するよう
に形成されており、前記ベース領域を前記ソース電極に
接続するための第１のベースコンタクト領域が前記第１
主面に開口するように形成されている、横型のＵＭＯＳ
であって、 前記絶縁ゲートは、前記ドレインコンタクト領域から離
隔し、かつ平面形状で前記ドレインコンタクト領域を連
続的に囲むように形成されていると共に、前記ソース領
域から離隔し、かつ平面形状で前記ソース領域を連続的
に囲むように形成されており、前記ドレインコンタクト
領域の周囲で前記絶縁ゲートに囲まれた領域を第１の領
域とし、前記ソース領域の周囲で前記絶縁ゲートに囲ま
れた領域を第２の領域とすれば、前記第１の領域と前記
第２の領域とは平面形状が相似の多角形であって、前記
第２の領域が前記第１の領域を取り囲むように、規則的
に所定のピッチで配置されており、前記第１の領域内
で、前記ベース領域上の前記絶縁ゲートの角部に沿った
位置に、前記ベース領域に接続された第２のベースコン
タクト領域を前記第１主面に開口するように形成し、前
記第２のベースコンタクト領域を前記ソース電極に接続
したことを特徴とする溝型半導体装置。 - 【請求項５】隣り合う二つの前記第１の領域の間に複数
列の前記第２の領域が形成されていることを特徴とする
請求項４に記載の溝型半導体装置。 - 【請求項６】半導体基板の第１主面側にドレイン電極と
ソース電極と絶縁ゲートとを有し、前記絶縁ゲートは前
記第１主面側に形成された溝の内部にゲート絶縁膜を介
して形成されたゲート領域から成り、前記第１主面側に
第１導電型のドレイン領域が形成されており、前記ドレ
イン領域の上部には第２導電型のベース領域が形成され
ており、前記ベース領域の上部には第１導電型のソース
領域が形成されており、前記ベース領域と前記ソース領
域を貫通するように前記絶縁ゲートが形成されており、
前記ドレイン領域の底部には第１導電型の高濃度不純物
領域が形成されており、前記高濃度不純物領域に接続さ
れたドレイン引き出し領域が形成されており、前記ドレ
イン引き出し領域を前記ドレイン電極に接続するための
ドレインコンタクト領域が前記第１主面に開口するよう
に形成されており、前記ベース領域を前記ソース電極に
接続するための第１のベースコンタクト領域が前記第１
主面に開口するように形成されている、横型のＵＭＯＳ
であって、 前記ドレインコンタクト領域と前記ソース領域とは、平
面形状で櫛歯状を成し、相互に櫛歯間に入り込んだ形状
を有し、前記ドレインコンタクト領域と前記ソース領域
間にはそれらから離隔して前記絶縁ゲートが設けられ、
前記ドレインコンタクト領域側の前記絶縁ゲートで囲ま
れた櫛歯の先端部の領域内で、前記ベース領域上で前記
絶縁ゲートの角部に沿った位置に、前記ベース領域に接
続された第２のベースコンタクト領域を前記第１主面に
開口するように形成し、前記第２のベースコンタクト領
域を前記ソース電極に接続したことを特徴とする溝型半
導体装置。 - 【請求項７】前記櫛歯状のドレインコンタクト領域の隣
合う二つの歯の間に、前記櫛歯状のソース領域の歯が複
数個形成された、ことを特徴とする請求項６に記載の溝
型半導体装置。 - 【請求項８】前記高濃度不純物領域は低抵抗シリサイド
層で形成されたものであることを特徴とする請求項４乃
至請求項７の何れかに記載の溝型半導体装置。 - 【請求項９】前記ドレイン引き出し領域は、トレンチの
中に低抵抗材料を設けた低抵抗導電層で形成されたもの
であることを特徴とする請求項４乃至請求項８の何れか
に記載の溝型半導体装置。 - 【請求項１０】前記ドレインコンタクト領域の周囲を囲
む絶縁ゲートで囲まれた領域内で、前記ベース領域上の
前記第２のベースコンタクト領域を設けた角部以外の前
記絶縁ゲートに沿った部分にソース領域を設け、そのソ
ース領域をソース電極に接続するように構成したことを
特徴とする請求項１乃至請求項９の何れかに記載の溝型
半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9214909A JPH1168092A (ja) | 1997-08-08 | 1997-08-08 | 溝型半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9214909A JPH1168092A (ja) | 1997-08-08 | 1997-08-08 | 溝型半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1168092A true JPH1168092A (ja) | 1999-03-09 |
Family
ID=16663586
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9214909A Pending JPH1168092A (ja) | 1997-08-08 | 1997-08-08 | 溝型半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1168092A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005508083A (ja) * | 2001-10-30 | 2005-03-24 | ゼネラル セミコンダクター，インク． | ドレインコンタクトが改善されたトレンチ二重拡散金属酸化膜半導体デバイス |
| JP2007142272A (ja) * | 2005-11-21 | 2007-06-07 | Sanyo Electric Co Ltd | 半導体装置 |
| JP2007235084A (ja) * | 2006-01-31 | 2007-09-13 | Fuji Electric Device Technology Co Ltd | 半導体装置およびその製造方法 |
| JP2007258314A (ja) * | 2006-03-22 | 2007-10-04 | Seiko Npc Corp | 半導体装置の製造方法及び半導体装置 |
| JP2007324472A (ja) * | 2006-06-02 | 2007-12-13 | Fuji Electric Device Technology Co Ltd | 半導体装置およびその製造方法 |
| US7531876B2 (en) | 2004-09-24 | 2009-05-12 | Kabushiki Kaisha Toshiba | Semiconductor device having power semiconductor elements |
-
1997
- 1997-08-08 JP JP9214909A patent/JPH1168092A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005508083A (ja) * | 2001-10-30 | 2005-03-24 | ゼネラル セミコンダクター，インク． | ドレインコンタクトが改善されたトレンチ二重拡散金属酸化膜半導体デバイス |
| JP4660090B2 (ja) * | 2001-10-30 | 2011-03-30 | ゼネラル セミコンダクター，インク． | ドレインコンタクトが改善されたトレンチ二重拡散金属酸化膜半導体デバイス |
| US7531876B2 (en) | 2004-09-24 | 2009-05-12 | Kabushiki Kaisha Toshiba | Semiconductor device having power semiconductor elements |
| JP2007142272A (ja) * | 2005-11-21 | 2007-06-07 | Sanyo Electric Co Ltd | 半導体装置 |
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| JP2007258314A (ja) * | 2006-03-22 | 2007-10-04 | Seiko Npc Corp | 半導体装置の製造方法及び半導体装置 |
| JP2007324472A (ja) * | 2006-06-02 | 2007-12-13 | Fuji Electric Device Technology Co Ltd | 半導体装置およびその製造方法 |
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