JP3397057B2 - 半導体装置 - Google Patents
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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- H01L29/772—Field effect transistors
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Description
【０００１】
【発明の属する技術分野】本発明は、Ｕ溝を持つパワー
用溝型半導体装置（いわゆるＵＭＯＳ）に関するもので
あり、特にサージ電圧印加時の破壊耐量向上と低オン抵
抗を両立させて実現する素子構造を提供するものであ
る。
用溝型半導体装置（いわゆるＵＭＯＳ）に関するもので
あり、特にサージ電圧印加時の破壊耐量向上と低オン抵
抗を両立させて実現する素子構造を提供するものであ
る。
【０００２】
【従来の技術】従来のＵＭＯＳの一例としては、例えば
特開昭６３−１７３３７１号公報に記載されているもの
がある。図９は上記従来例の断面図である。図９の装置
においては、Ｐ型の基板１２表面にＮ型の埋込層１３を
形成し、その上面に埋込層１３と接続して引き出し領域
１９を形成して基板表面のドレイン電極２９と接続し、
また、基板表面側に形成されたゲート用ポリシリコン２
４およびその周囲に形成されたソース領域１７とそれぞ
れ接続されたゲート電極２５およびソース電極２６が基
板表面に形成されている。また耐圧層１４の部分がドレ
イン領域となる。この構成においては、基板全体がドレ
イン領域となるのではなく、それぞれのドライバについ
て耐圧層１４を接合分離することにより、埋込層１３お
よび引き出し領域１９、そしてドレイン電極２９を独立
に形成できるため、複数のドライバを同一基板上に形成
できる。
特開昭６３−１７３３７１号公報に記載されているもの
がある。図９は上記従来例の断面図である。図９の装置
においては、Ｐ型の基板１２表面にＮ型の埋込層１３を
形成し、その上面に埋込層１３と接続して引き出し領域
１９を形成して基板表面のドレイン電極２９と接続し、
また、基板表面側に形成されたゲート用ポリシリコン２
４およびその周囲に形成されたソース領域１７とそれぞ
れ接続されたゲート電極２５およびソース電極２６が基
板表面に形成されている。また耐圧層１４の部分がドレ
イン領域となる。この構成においては、基板全体がドレ
イン領域となるのではなく、それぞれのドライバについ
て耐圧層１４を接合分離することにより、埋込層１３お
よび引き出し領域１９、そしてドレイン電極２９を独立
に形成できるため、複数のドライバを同一基板上に形成
できる。
【０００３】しかし、この従来例においてはドレイン領
域やソース領域の配置については触れられておらず、ま
た、ドレインに印加されたサージに対する保護構造もな
いため、サージ印加時にはゲート絶縁膜破壊が起こりや
すい。すなわち、引き出し領域１９に正の電圧サージが
印加されると、それによる電界はゲート用ポリシリコン
２４の直下が最も大きくなり、その結果サージ電庄はゲ
ート用ポリシリコン２４底部のゲート絶縁膜を破壊して
しまう。この際、絶縁膜破壊は電力破壊でなく電界破壊
のため、瞬時でも大きな電界が印加されると破壊されて
しまう。特に、素子を形成する領域の材料がＳｉＣなど
のような降伏電界の高い材料の場合はＳｉなどに比べて
よけいに深刻である、という問題があった。
域やソース領域の配置については触れられておらず、ま
た、ドレインに印加されたサージに対する保護構造もな
いため、サージ印加時にはゲート絶縁膜破壊が起こりや
すい。すなわち、引き出し領域１９に正の電圧サージが
印加されると、それによる電界はゲート用ポリシリコン
２４の直下が最も大きくなり、その結果サージ電庄はゲ
ート用ポリシリコン２４底部のゲート絶縁膜を破壊して
しまう。この際、絶縁膜破壊は電力破壊でなく電界破壊
のため、瞬時でも大きな電界が印加されると破壊されて
しまう。特に、素子を形成する領域の材料がＳｉＣなど
のような降伏電界の高い材料の場合はＳｉなどに比べて
よけいに深刻である、という問題があった。
【０００４】また、本発明者は、上記従来例に対してオ
ン抵抗を低減できる構造を有する半導体装置を発明し、
既に特許出願している（特願平７−１２１６５６号：未
公開）。
ン抵抗を低減できる構造を有する半導体装置を発明し、
既に特許出願している（特願平７−１２１６５６号：未
公開）。
【０００５】図１０は上記の先行出願の断面図である。
図１０において、Ｐ型基板３２の一主面内にＮ+型埋込
層３０が形成されており、また、Ｐ型基板３２の一主面
内にＰ型エピタキシャル層３７が形成されている。該Ｐ
型エピタキシャル層３７内には、Ｎウエル領域３６が形
成され、該Ｎウエル領域３６内にはＰ型ベース領域３１
およびドレイン引き出し領域３９が形成されている。ま
た、該Ｐ型ベース領域３１内には高濃度Ｎ+型のソース
領域２７が形成されており、該Ｐ型ベース領域およびソ
ース領域２７に側面で接するようにＵ字型ゲート３８が
形成されている。そして第１層層間絶縁膜３５によって
Ｕ字型ゲート３８と絶縁されてソース電極２８およびド
レイン電極２９が形成されている。また、ソース電極２
８と第２層層間絶縁膜３４によって絶縁されて第２層ド
レイン電極３３が形成されている。また、上記Ｎウエル
領域３６の内、Ｕ字型ゲート３８やドレイン引き出し領
域３９等が形成されていない残りの部分がドレイン領域
４０として動作する。また、この装置の平面図（図示省
略）においては、ドレインセルを囲むように複数のソー
スセルが配置されている。
図１０において、Ｐ型基板３２の一主面内にＮ+型埋込
層３０が形成されており、また、Ｐ型基板３２の一主面
内にＰ型エピタキシャル層３７が形成されている。該Ｐ
型エピタキシャル層３７内には、Ｎウエル領域３６が形
成され、該Ｎウエル領域３６内にはＰ型ベース領域３１
およびドレイン引き出し領域３９が形成されている。ま
た、該Ｐ型ベース領域３１内には高濃度Ｎ+型のソース
領域２７が形成されており、該Ｐ型ベース領域およびソ
ース領域２７に側面で接するようにＵ字型ゲート３８が
形成されている。そして第１層層間絶縁膜３５によって
Ｕ字型ゲート３８と絶縁されてソース電極２８およびド
レイン電極２９が形成されている。また、ソース電極２
８と第２層層間絶縁膜３４によって絶縁されて第２層ド
レイン電極３３が形成されている。また、上記Ｎウエル
領域３６の内、Ｕ字型ゲート３８やドレイン引き出し領
域３９等が形成されていない残りの部分がドレイン領域
４０として動作する。また、この装置の平面図（図示省
略）においては、ドレインセルを囲むように複数のソー
スセルが配置されている。
【０００６】この構成においては、チャネルの集積度を
向上させ、同時に低オン抵抗化が可能である。しかし上
記の先行発明においてもドレインに印加されたサージに
対する保護構造がないため、サージ印加時にはゲート絶
縁膜破壊が起こりやすい、という問題があった。
向上させ、同時に低オン抵抗化が可能である。しかし上
記の先行発明においてもドレインに印加されたサージに
対する保護構造がないため、サージ印加時にはゲート絶
縁膜破壊が起こりやすい、という問題があった。
【０００７】
【発明が解決しようとする課題】本発明は、上記のごと
き従来技術および本発明者の先行出願における問題を解
決するためになされたものであり、Ｕ溝を持つパワー用
溝型半導体装置（ＵＭＯＳ）において、サージ電圧印加
時の破壊耐量を向上させることと低オン抵抗を両立させ
て実現することの出来る半導体装置を提供することを目
的とする。
き従来技術および本発明者の先行出願における問題を解
決するためになされたものであり、Ｕ溝を持つパワー用
溝型半導体装置（ＵＭＯＳ）において、サージ電圧印加
時の破壊耐量を向上させることと低オン抵抗を両立させ
て実現することの出来る半導体装置を提供することを目
的とする。
【０００８】
【課題を解決するための手段】上記の目的を達成するた
め、本発明においては、特許請求の範囲に記載するよう
に構成している。すなわち本発明においては、ドレイン
引き出し領域と、該ドレイン引き出し領域近傍に形成さ
れたサージ吸収用構造（アノード領域等）と、これらの
周囲に形成されたソース領域と、を備えている。
め、本発明においては、特許請求の範囲に記載するよう
に構成している。すなわち本発明においては、ドレイン
引き出し領域と、該ドレイン引き出し領域近傍に形成さ
れたサージ吸収用構造（アノード領域等）と、これらの
周囲に形成されたソース領域と、を備えている。
【０００９】まず、請求項１においては、サージ吸収用
構造として不純物拡散層からなるアノード領域を設けて
いる。この構成により、ドレインサージが印加された場
合に、ドレイン領域の底部に設けられた高濃度不純物領
域（例えば図１のＮ+型埋込層１０２に相当）とアノー
ド領域とによって構成されるツェナーダイオードによ
り、またはアノード領域側面とドレイン引き出し領域に
よって構成されるツェナーダイオードにより、ゲート電
極底部付近が破壊電界とならないようにドレイン引き出
し領域周辺の電界をコントロールすることができ、この
結果、ドレインサージによるゲート絶縁膜破壊を防止す
ることが出来る。また、基本構造は前記本発明者の先行
出願と同じなので、低オン抵抗を実現することが出来
る。なお、この構成は、例えば後記図１〜図５および図
８の実施の形態に相当する。
構造として不純物拡散層からなるアノード領域を設けて
いる。この構成により、ドレインサージが印加された場
合に、ドレイン領域の底部に設けられた高濃度不純物領
域（例えば図１のＮ+型埋込層１０２に相当）とアノー
ド領域とによって構成されるツェナーダイオードによ
り、またはアノード領域側面とドレイン引き出し領域に
よって構成されるツェナーダイオードにより、ゲート電
極底部付近が破壊電界とならないようにドレイン引き出
し領域周辺の電界をコントロールすることができ、この
結果、ドレインサージによるゲート絶縁膜破壊を防止す
ることが出来る。また、基本構造は前記本発明者の先行
出願と同じなので、低オン抵抗を実現することが出来
る。なお、この構成は、例えば後記図１〜図５および図
８の実施の形態に相当する。
【００１０】次に、請求項２においては、アノード領域
がドレイン引き出し領域を挟むように、または取り囲む
ように形成されているものである。なお、この構成は、
例えば後記図１、図２、図４、図５、図８の実施の形態
に相当する。
がドレイン引き出し領域を挟むように、または取り囲む
ように形成されているものである。なお、この構成は、
例えば後記図１、図２、図４、図５、図８の実施の形態
に相当する。
【００１１】また、請求項３においては、ドレイン引き
出し領域がアノード領域を挟むように、または取り囲む
ように形成されているものである。この構成において
は、ドレインサージ電界によるゲート絶縁膜の破壊防止
と共に、さらにオン抵抗を減少させることが出来る。な
お、この構成は、例えば後記図３の実施の形態に相当す
る。
出し領域がアノード領域を挟むように、または取り囲む
ように形成されているものである。この構成において
は、ドレインサージ電界によるゲート絶縁膜の破壊防止
と共に、さらにオン抵抗を減少させることが出来る。な
お、この構成は、例えば後記図３の実施の形態に相当す
る。
【００１２】また、請求項４および請求項５は、アノー
ド領域の電位を規定するものであり、請求項４はアノー
ド領域がドレイン領域よりも低電位となるように接続
し、請求項５はアノード領域がほぼソース電位と同電位
となるように接続したものである。
ド領域の電位を規定するものであり、請求項４はアノー
ド領域がドレイン領域よりも低電位となるように接続
し、請求項５はアノード領域がほぼソース電位と同電位
となるように接続したものである。
【００１３】次に、請求項６は、サージ吸収用構造とし
てドレイン引き出し領域の近傍にパンチスルーダイオー
ドを設けたものである。この構造においては、ドレイン
引き出し領域に大きな正のサージが印加されると、パン
チスルーが生じてパンチスルー電流が流れるので、ゲー
ト絶縁膜直下の電界はそれ以上に上昇することがなく、
ゲート絶縁膜破壊を防止できる。なお、この構造は、例
えば後記図６の実施の形態に相当する。
てドレイン引き出し領域の近傍にパンチスルーダイオー
ドを設けたものである。この構造においては、ドレイン
引き出し領域に大きな正のサージが印加されると、パン
チスルーが生じてパンチスルー電流が流れるので、ゲー
ト絶縁膜直下の電界はそれ以上に上昇することがなく、
ゲート絶縁膜破壊を防止できる。なお、この構造は、例
えば後記図６の実施の形態に相当する。
【００１４】また、請求項７においては、パンチスルー
ダイオードの一端となる第１導電型の不純物拡散層がド
レイン引き出し領域を挟むように、または取り囲むよう
に形成されているものである。
ダイオードの一端となる第１導電型の不純物拡散層がド
レイン引き出し領域を挟むように、または取り囲むよう
に形成されているものである。
【００１５】また、請求項８においては、ドレイン引き
出し領域がパンチスルーダイオードの一端となる第１導
電型の不純物拡散層を挟むように、または取り囲むよう
に形成されているものである。
出し領域がパンチスルーダイオードの一端となる第１導
電型の不純物拡散層を挟むように、または取り囲むよう
に形成されているものである。
【００１６】また、請求項９および請求項１０は、パン
チスルーダイオードの一端となる第１導電型の不純物拡
散層の電位を規定するものであり、請求項９はドレイン
領域よりも低電位となるように接続し、請求項１０はほ
ぼソース電位と同電位となるように接続したものであ
る。
チスルーダイオードの一端となる第１導電型の不純物拡
散層の電位を規定するものであり、請求項９はドレイン
領域よりも低電位となるように接続し、請求項１０はほ
ぼソース電位と同電位となるように接続したものであ
る。
【００１７】また、請求項１１は、サージ吸収用構造と
してドレイン引き出し領域の近傍にリーチスルーダイオ
ードを設けたものである。この構造においては、ドレイ
ン引き出し領域に大きな正のサージが印加されると、リ
ーチスルーが生じてリーチスルー電流が流れるので、ゲ
ート絶縁膜直下の電界はそれ以上に上昇することがな
く、ゲート絶縁膜破壊を防止できる。なお、この構造
は、例えば後記図７の実施の形態に相当する。
してドレイン引き出し領域の近傍にリーチスルーダイオ
ードを設けたものである。この構造においては、ドレイ
ン引き出し領域に大きな正のサージが印加されると、リ
ーチスルーが生じてリーチスルー電流が流れるので、ゲ
ート絶縁膜直下の電界はそれ以上に上昇することがな
く、ゲート絶縁膜破壊を防止できる。なお、この構造
は、例えば後記図７の実施の形態に相当する。
【００１８】また、請求項１２は、リーチスルーダイオ
ードの一端となる第２導電型の不純物拡散層がドレイン
引き出し領域を挟むように、または取り囲むように形成
されているものである。
ードの一端となる第２導電型の不純物拡散層がドレイン
引き出し領域を挟むように、または取り囲むように形成
されているものである。
【００１９】また、請求項１３は、ドレイン引き出し領
域がリーチスルーダイオードの一端となる第２導電型の
不純物拡散層を挟むように、または取り囲むように形成
されているものである。
域がリーチスルーダイオードの一端となる第２導電型の
不純物拡散層を挟むように、または取り囲むように形成
されているものである。
【００２０】また、請求項１４および請求項１５は、リ
ーチスルーダイオードの一端となる第２導電型の不純物
拡散層の電位を規定するものであり、請求項１４はドレ
イン領域よりも低電位となるように接続し、請求項１５
はほぼソース電位と同電位となるように接続したもので
ある。
ーチスルーダイオードの一端となる第２導電型の不純物
拡散層の電位を規定するものであり、請求項１４はドレ
イン領域よりも低電位となるように接続し、請求項１５
はほぼソース電位と同電位となるように接続したもので
ある。
【００２１】また、請求項１６は、平面図形におけるド
レイン開口部とソース開口部の形状を規定するものであ
り、ドレイン開口部とソース開口部が規則的に所定のピ
ッチで配置されており、ドレイン開口部の枠に相似な形
にそってドレイン開口部の周囲を取り囲むようにソース
開口部が列状に配置されて形成され、ソース開口部の周
囲にゲート電極を形成したものである。なお、この構成
は、例えば後記図４の実施の形態に相当する。この構成
では、ドレインサージ電界によるゲート絶縁膜の破壊防
止と共に、さらにオン抵抗を減少させることが出来る。
レイン開口部とソース開口部の形状を規定するものであ
り、ドレイン開口部とソース開口部が規則的に所定のピ
ッチで配置されており、ドレイン開口部の枠に相似な形
にそってドレイン開口部の周囲を取り囲むようにソース
開口部が列状に配置されて形成され、ソース開口部の周
囲にゲート電極を形成したものである。なお、この構成
は、例えば後記図４の実施の形態に相当する。この構成
では、ドレインサージ電界によるゲート絶縁膜の破壊防
止と共に、さらにオン抵抗を減少させることが出来る。
【００２２】また、請求項１７においては、隣り合う二
つのドレイン開口部の間に複数列の列状ソース開口部が
形成されたものである。なお、この構成も例えば後記図
４の実施の形態に相当する。
つのドレイン開口部の間に複数列の列状ソース開口部が
形成されたものである。なお、この構成も例えば後記図
４の実施の形態に相当する。
【００２３】次に、請求項１８は、ドレイン開口部とソ
ース開口部が規則的に所定のピッチで配置されており、
ドレイン開口部の枠に相似な形にそってドレイン開口部
の周囲を取り囲むようにストライプ状のソース開口部が
形成され、ソース開口部の周囲にゲート電極が形成され
たものである。なお、この構成は、例えば後記図５の実
施の形態に相当する。この構成では、ドレインサージ電
界によるゲート絶縁膜の破壊防止と共に、さらにオン抵
抗を減少させることが出来る。
ース開口部が規則的に所定のピッチで配置されており、
ドレイン開口部の枠に相似な形にそってドレイン開口部
の周囲を取り囲むようにストライプ状のソース開口部が
形成され、ソース開口部の周囲にゲート電極が形成され
たものである。なお、この構成は、例えば後記図５の実
施の形態に相当する。この構成では、ドレインサージ電
界によるゲート絶縁膜の破壊防止と共に、さらにオン抵
抗を減少させることが出来る。
【００２４】また、請求項１９は、隣り合う二つのドレ
イン開口部の間に複数列のストライプ状ソース開口部が
形成されたものである。なお、この構成も、例えば後記
図５の実施の形態に相当する。
イン開口部の間に複数列のストライプ状ソース開口部が
形成されたものである。なお、この構成も、例えば後記
図５の実施の形態に相当する。
【００２５】
【発明の効果】本発明においては、ドレインサージによ
るゲート絶縁膜の破壊耐量を向上させることが出来ると
共にオン抵抗を減少させることが出来る、という効果が
得られる。また、請求項３、請求項１６、請求項１８、
請求項１９においては、ドレインサージ電界によるゲー
ト絶縁膜の破壊防止と共に、さらにオン抵抗を減少させ
ることが出来る、という効果が得られる。
るゲート絶縁膜の破壊耐量を向上させることが出来ると
共にオン抵抗を減少させることが出来る、という効果が
得られる。また、請求項３、請求項１６、請求項１８、
請求項１９においては、ドレインサージ電界によるゲー
ト絶縁膜の破壊防止と共に、さらにオン抵抗を減少させ
ることが出来る、という効果が得られる。
【００２６】
【発明の実施の形態】以下、この発明を図面に基づいて
説明する。図１は、本発明の第１の実施の形態を示す図
であり、（ａ）は平面図、（ｂ）は（ａ）のＡ−Ａ断面
図を示す。
説明する。図１は、本発明の第１の実施の形態を示す図
であり、（ａ）は平面図、（ｂ）は（ａ）のＡ−Ａ断面
図を示す。
【００２７】まず、構成を説明する。Ｐ型基板１０１の
上面にＮ+型埋込層１０２が形成され、その上面にＰ型
エピタキシャル層１０３およびＮウェル領域１０４が形
成されている。また、Ｎウェル領域１０４の中にはドレ
イン引き出し領域１０７が形成され、そのドレイン引き
出し領域１０７を取り囲むようにアノード領域１１４が
形成され、さらに、これらを取り囲むようにＵ型ゲート
１０６、Ｐ型ベース領域１１０およびソース領域１０５
が形成されている。そして、これらの上面には第１層層
間絶縁膜１１１、ソース電極１０８、ドレイン電極１０
９、第２層層間絶縁膜１１２、第２層ドレイン電極１１
３が形成されている。上記のＮウェル領域１０４の内、
Ｕ型ゲート１０６、ドレイン引き出し領域１０７、アノ
ード領域１１４等が形成されていない残りの部分がドレ
イン領域１３２となる。そして図示していないがアノー
ド領域１１４から引き出された電極はドレイン領域１３
２よりも低電位となるよう、好ましくはソース電極１０
８とほぼ同電位になるように接続されている。
上面にＮ+型埋込層１０２が形成され、その上面にＰ型
エピタキシャル層１０３およびＮウェル領域１０４が形
成されている。また、Ｎウェル領域１０４の中にはドレ
イン引き出し領域１０７が形成され、そのドレイン引き
出し領域１０７を取り囲むようにアノード領域１１４が
形成され、さらに、これらを取り囲むようにＵ型ゲート
１０６、Ｐ型ベース領域１１０およびソース領域１０５
が形成されている。そして、これらの上面には第１層層
間絶縁膜１１１、ソース電極１０８、ドレイン電極１０
９、第２層層間絶縁膜１１２、第２層ドレイン電極１１
３が形成されている。上記のＮウェル領域１０４の内、
Ｕ型ゲート１０６、ドレイン引き出し領域１０７、アノ
ード領域１１４等が形成されていない残りの部分がドレ
イン領域１３２となる。そして図示していないがアノー
ド領域１１４から引き出された電極はドレイン領域１３
２よりも低電位となるよう、好ましくはソース電極１０
８とほぼ同電位になるように接続されている。
【００２８】次に作用を説明する。本実施の形態におい
ては、通常動作時はＵ型ゲート１０６の電圧を制御する
ことにより、ソース領域１０５から流れ込んだキャリア
はＵ型ゲート１０６の側面、Ｎウェル領域１０４（ドレ
イン領域１３２）、Ｎ+型埋込層１０２、ドレイン引き
出し領域１０７を経てドレイン電極１０９ヘ引き出さ
れ、スイッチとして機能する。
ては、通常動作時はＵ型ゲート１０６の電圧を制御する
ことにより、ソース領域１０５から流れ込んだキャリア
はＵ型ゲート１０６の側面、Ｎウェル領域１０４（ドレ
イン領域１３２）、Ｎ+型埋込層１０２、ドレイン引き
出し領域１０７を経てドレイン電極１０９ヘ引き出さ
れ、スイッチとして機能する。
【００２９】この半導体装置がオフ時にドレイン電極１
０９に正のサージが印加された場合には、ドレイン引き
出し領域１０７周囲に形成したアノード領域１１４底面
とＮ+型埋込層１０２によって構成されるツェナーダイ
オードにより、または、アノード領域１１４側面とドレ
イン引き出し領域１０７によって構成されるツェナーダ
イオードにより、Ｕ型ゲート１０６底部付近が破壊電界
とならないようにドレイン引き出し領域１０７周辺の電
界をコントロールできる。この結果、ドレインサージに
よるゲート絶縁膜破壊は起こらない。
０９に正のサージが印加された場合には、ドレイン引き
出し領域１０７周囲に形成したアノード領域１１４底面
とＮ+型埋込層１０２によって構成されるツェナーダイ
オードにより、または、アノード領域１１４側面とドレ
イン引き出し領域１０７によって構成されるツェナーダ
イオードにより、Ｕ型ゲート１０６底部付近が破壊電界
とならないようにドレイン引き出し領域１０７周辺の電
界をコントロールできる。この結果、ドレインサージに
よるゲート絶縁膜破壊は起こらない。
【００３０】また、ドレイン引き出し領域１０７周辺の
電界最大点は、絶縁膜ではなくＰＮ接合のため破壊モー
ドとしては電力破壊である。このため、想定するサージ
の大きさに応じて最大電界領域の大きさを設計すること
により、ドレイン引き出し領域１０７周辺の破壊を防ぐ
ことができる。上記のように、図１の構成においては、
基本構造が前記本発明者の先行発明と同様なので低オン
抵抗化が可能であり、かつ絶縁破壊耐量を向上させるこ
とが出来る。
電界最大点は、絶縁膜ではなくＰＮ接合のため破壊モー
ドとしては電力破壊である。このため、想定するサージ
の大きさに応じて最大電界領域の大きさを設計すること
により、ドレイン引き出し領域１０７周辺の破壊を防ぐ
ことができる。上記のように、図１の構成においては、
基本構造が前記本発明者の先行発明と同様なので低オン
抵抗化が可能であり、かつ絶縁破壊耐量を向上させるこ
とが出来る。
【００３１】次に、図２は、本発明の第２の実施の形態
を示す図であり、（ａ）は平面図、（ｂ）は（ａ）のＡ
−Ａ断面図を示す。本実施の形態の構成は、前記第１の
実施の形態とほぼ同じであるが下記の点で異なってい
る。すなわち、Ｐ型ベース領域１３０がＵ型ゲート１０
６の外側またはアノード領域１１４側にまで延長して形
成されている点である。この構成とすることにより、ド
レインサージが印加されたときのＵ型ゲート１０６側面
の電位上昇が小さくなるので、ゲート絶縁膜破壊の危険
性を一層小さくすることができる。
を示す図であり、（ａ）は平面図、（ｂ）は（ａ）のＡ
−Ａ断面図を示す。本実施の形態の構成は、前記第１の
実施の形態とほぼ同じであるが下記の点で異なってい
る。すなわち、Ｐ型ベース領域１３０がＵ型ゲート１０
６の外側またはアノード領域１１４側にまで延長して形
成されている点である。この構成とすることにより、ド
レインサージが印加されたときのＵ型ゲート１０６側面
の電位上昇が小さくなるので、ゲート絶縁膜破壊の危険
性を一層小さくすることができる。
【００３２】次に、図３は本発明の第３の実施の形態を
示す図であり、（ａ）は平面図、（ｂ）は（ａ）のＡ−
Ａ断面図を示す。本実施の形態の構成は前記第１の実施
の形態とほぼ同じであるが下記の点で異なっている。す
なわち、アノード領域１１５が中央に形成され、それを
取り囲むようにドレイン引き出し領域１１６が形成され
ている点である。
示す図であり、（ａ）は平面図、（ｂ）は（ａ）のＡ−
Ａ断面図を示す。本実施の形態の構成は前記第１の実施
の形態とほぼ同じであるが下記の点で異なっている。す
なわち、アノード領域１１５が中央に形成され、それを
取り囲むようにドレイン引き出し領域１１６が形成され
ている点である。
【００３３】この構成とすることにより、以下の効果が
ある。すなわち、この構成は第１の実施の形態と比較す
ると、ツェナーダイオードの面積は底面および側面とも
に殆ど同じであるが、ドレイン引き出し領域１１６を深
さ方向に電流が流れるときの断面積は本実施の形態が大
きく、従って、ドレイン引き出し領域１１６の引き出し
抵抗は本実施の形態の方が小さくできるという効果であ
る。デバイス構造やパターンの最適化によりオン抵抗を
下げていくと、ドレイン引き出し抵抗も総抵抗に大きな
影響を及ぼすため、この構成にすることによって総抵抗
の低減に大きな効果がある。
ある。すなわち、この構成は第１の実施の形態と比較す
ると、ツェナーダイオードの面積は底面および側面とも
に殆ど同じであるが、ドレイン引き出し領域１１６を深
さ方向に電流が流れるときの断面積は本実施の形態が大
きく、従って、ドレイン引き出し領域１１６の引き出し
抵抗は本実施の形態の方が小さくできるという効果であ
る。デバイス構造やパターンの最適化によりオン抵抗を
下げていくと、ドレイン引き出し抵抗も総抵抗に大きな
影響を及ぼすため、この構成にすることによって総抵抗
の低減に大きな効果がある。
【００３４】なお、第１〜第３の実施の形態において
は、ソースセル（ソース領域１０５）の平面形状を正方
形として記載したが、これは正方形に限定されるもので
なく、長方形や円形、６角形など他の形状でも同様の効
果が得られることは言うまでもないし、それぞれのセル
形状やセルサイズが必ずしも同一である必要もない。
は、ソースセル（ソース領域１０５）の平面形状を正方
形として記載したが、これは正方形に限定されるもので
なく、長方形や円形、６角形など他の形状でも同様の効
果が得られることは言うまでもないし、それぞれのセル
形状やセルサイズが必ずしも同一である必要もない。
【００３５】次に、図４は本発明の第４の実施の形態を
示す図であり、（ａ）は平面図、（ｂ）は（ａ）のＡ−
Ａ断面図を示す。本実施の形態は、前記第２の実施の形
態の断面図に示した構成を、ドレイン引き出し領域を取
り囲む屈曲したソースセルというパターンレイアウトに
適用した例である。すなわち、平面図（ａ）において、
ドレイン引き出し領域１０７を中央に形成し、それを囲
むようにアノード領域１１４を形成し、その周囲に屈曲
したソース領域１３１が形成されている。
示す図であり、（ａ）は平面図、（ｂ）は（ａ）のＡ−
Ａ断面図を示す。本実施の形態は、前記第２の実施の形
態の断面図に示した構成を、ドレイン引き出し領域を取
り囲む屈曲したソースセルというパターンレイアウトに
適用した例である。すなわち、平面図（ａ）において、
ドレイン引き出し領域１０７を中央に形成し、それを囲
むようにアノード領域１１４を形成し、その周囲に屈曲
したソース領域１３１が形成されている。
【００３６】この実施の形態においても第３の実施の形
態と同様にドレインサージ電界によるゲート絶縁膜破壊
防止という効果およびオン抵抗減少という効果が得られ
る。また、前記第３の実施の形態に示した断面図のごと
く、アノード領域１１４を中央に形成し、それを囲むよ
うにドレイン引き出し領域１０７を形成してもドレイン
サージ電界によるゲート絶縁膜破壊防止という効果が得
られる。
態と同様にドレインサージ電界によるゲート絶縁膜破壊
防止という効果およびオン抵抗減少という効果が得られ
る。また、前記第３の実施の形態に示した断面図のごと
く、アノード領域１１４を中央に形成し、それを囲むよ
うにドレイン引き出し領域１０７を形成してもドレイン
サージ電界によるゲート絶縁膜破壊防止という効果が得
られる。
【００３７】次に、図５は本発明の第５の実施の形態を
示す図であり、（ａ）は平面図、（ｂ）は（ａ）のＡ−
Ａ断面図である。本実施の形態は、前記第３の実施の形
態の断面図に示した構成をストライプパターンの半導体
装置に適用した例である。すなわち平面図（ａ）に示す
ように、アノード領域１１７を中央に形成し、それを挟
むようにドレイン引き出し領域１１８を形成し、その両
側にソース領域１２０が形成されている。
示す図であり、（ａ）は平面図、（ｂ）は（ａ）のＡ−
Ａ断面図である。本実施の形態は、前記第３の実施の形
態の断面図に示した構成をストライプパターンの半導体
装置に適用した例である。すなわち平面図（ａ）に示す
ように、アノード領域１１７を中央に形成し、それを挟
むようにドレイン引き出し領域１１８を形成し、その両
側にソース領域１２０が形成されている。
【００３８】この実施の形態においても第３の実施の形
態と同様にドレインサージ電界によるゲート絶縁膜破壊
防止という効果およびオン抵抗減少という効果が得られ
る。また、前記第２の実施の形態に示した断面図のごと
く、ドレイン引き出し領域１１８を中央に形成し、それ
を挟むようにアノード領域１１７を形成してもドレイン
サージ電界によるゲート絶縁膜破壊防止という効果が得
られる。
態と同様にドレインサージ電界によるゲート絶縁膜破壊
防止という効果およびオン抵抗減少という効果が得られ
る。また、前記第２の実施の形態に示した断面図のごと
く、ドレイン引き出し領域１１８を中央に形成し、それ
を挟むようにアノード領域１１７を形成してもドレイン
サージ電界によるゲート絶縁膜破壊防止という効果が得
られる。
【００３９】次に、図６は本発明の第６の実施の形態の
断面図である。図６においては、ドレインサージ印加時
にドレイン引き出し領域１２１近傍の電界強度を高め、
ゲート絶縁膜破壊を防ぐための構成を取り出して示して
いる。すなわち、中央にＮ+型のドレイン引き出し領域
１２１が形成され、それを挟むようにパンチスルーダイ
オード１２２が形成されている。パンチスルーダイオー
ド１２２はＰ型拡散層１２３とＮ+型拡散層１２４とか
ら構成されている。
断面図である。図６においては、ドレインサージ印加時
にドレイン引き出し領域１２１近傍の電界強度を高め、
ゲート絶縁膜破壊を防ぐための構成を取り出して示して
いる。すなわち、中央にＮ+型のドレイン引き出し領域
１２１が形成され、それを挟むようにパンチスルーダイ
オード１２２が形成されている。パンチスルーダイオー
ド１２２はＰ型拡散層１２３とＮ+型拡散層１２４とか
ら構成されている。
【００４０】なお、パンチスルーダイオードは、図６に
示すごとくＮ−Ｐ−Ｎ（Ｎウエル領域１０４）の構成、
または逆にＰ−Ｎ−Ｐの構成から成り、所定のパンチス
ルー電圧が印加された場合に大きなパンチスルー電流が
流れるものである。
示すごとくＮ−Ｐ−Ｎ（Ｎウエル領域１０４）の構成、
または逆にＰ−Ｎ−Ｐの構成から成り、所定のパンチス
ルー電圧が印加された場合に大きなパンチスルー電流が
流れるものである。
【００４１】次に作用を説明する。ドレイン引き出し領
域１２１に大きな正のサージが印加されると、Ｐ型拡散
層１２３とＮウェル領域１０４間の空乏層が広がる。Ｐ
型拡散層１２３の幅を適切に設計しておくことにより所
定のサージ電圧に対してＰ型拡散層１２３中の空乏層が
Ｎ+型拡散層１２４に到達し、その瞬間にパンチスルー
が生じて電流が流れる。その結果、ゲート絶縁膜直下の
電界はそれ以上に上昇することなく、ゲート絶縁膜破壊
を防止できる。
域１２１に大きな正のサージが印加されると、Ｐ型拡散
層１２３とＮウェル領域１０４間の空乏層が広がる。Ｐ
型拡散層１２３の幅を適切に設計しておくことにより所
定のサージ電圧に対してＰ型拡散層１２３中の空乏層が
Ｎ+型拡散層１２４に到達し、その瞬間にパンチスルー
が生じて電流が流れる。その結果、ゲート絶縁膜直下の
電界はそれ以上に上昇することなく、ゲート絶縁膜破壊
を防止できる。
【００４２】なお、図６においては、パンチスルーダイ
オードを構成するＰ型拡散層１２３がＮ+型埋込層１０
２に接していない場合を例示しているが、Ｐ型拡散層１
２３が下まで伸びてＮ+型埋込層１０２に接する形状で
も同様の効果が得られる。
オードを構成するＰ型拡散層１２３がＮ+型埋込層１０
２に接していない場合を例示しているが、Ｐ型拡散層１
２３が下まで伸びてＮ+型埋込層１０２に接する形状で
も同様の効果が得られる。
【００４３】次に、図７は本発明の第７の実施の形態を
示す断面図である。図７においても、ドレインサージ印
加時にドレイン引き出し領域１２１近傍の電界強度を高
め、ゲート絶縁膜破壊を防ぐための構成を取り出して示
している。すなわち、中央にＮ+型のドレイン引き出し
領域１２１が形成され、それを挟むようにリーチスルー
ダイオード１２５が形成されている。リーチスルーダイ
オード１２５はＰ型拡散層１２７とＰ+型拡散層１２６
とから構成されている。
示す断面図である。図７においても、ドレインサージ印
加時にドレイン引き出し領域１２１近傍の電界強度を高
め、ゲート絶縁膜破壊を防ぐための構成を取り出して示
している。すなわち、中央にＮ+型のドレイン引き出し
領域１２１が形成され、それを挟むようにリーチスルー
ダイオード１２５が形成されている。リーチスルーダイ
オード１２５はＰ型拡散層１２７とＰ+型拡散層１２６
とから構成されている。
【００４４】なお、リーチスルーダイオードは、図６に
示すごとくＰ−Ｐ−Ｎ（Ｎウエル領域１０４）の構成、
または逆にＮ−Ｎ−Ｐの構成から成り、所定のリーチス
ルー電圧が印加された場合に大きなリーチスルー電流が
流れるものである。
示すごとくＰ−Ｐ−Ｎ（Ｎウエル領域１０４）の構成、
または逆にＮ−Ｎ−Ｐの構成から成り、所定のリーチス
ルー電圧が印加された場合に大きなリーチスルー電流が
流れるものである。
【００４５】次に作用を説明する。ドレイン引き出し領
域１２１に大きな正のサージが印加されると、Ｐ型拡散
層１２６とＮウェル領域１０４間の空乏層が広がる。こ
の際、Ｐ型拡散層１２６の幅を適切に設計しておくこと
により、所定のサージ電圧に対してＰ型拡散層１２６中
の空乏層がＰ+型拡散層１２６に到達し、その瞬間にブ
レークダウンが生じて電流が流れる。その結果、ゲート
絶縁膜直下の電界はそれ以上に上昇することなく、ゲー
ト絶縁膜の破壊を防止できる。
域１２１に大きな正のサージが印加されると、Ｐ型拡散
層１２６とＮウェル領域１０４間の空乏層が広がる。こ
の際、Ｐ型拡散層１２６の幅を適切に設計しておくこと
により、所定のサージ電圧に対してＰ型拡散層１２６中
の空乏層がＰ+型拡散層１２６に到達し、その瞬間にブ
レークダウンが生じて電流が流れる。その結果、ゲート
絶縁膜直下の電界はそれ以上に上昇することなく、ゲー
ト絶縁膜の破壊を防止できる。
【００４６】なお、図７においては、リーチスルーダイ
オードを構成するＰ型拡散層１２７がＮ+型埋込層１０
２に接していない場合を例示しているが、Ｐ型拡散層１
２７が下まで伸びてＮ+型埋込層１０２に接する形状で
も同様の効果が得られる。
オードを構成するＰ型拡散層１２７がＮ+型埋込層１０
２に接していない場合を例示しているが、Ｐ型拡散層１
２７が下まで伸びてＮ+型埋込層１０２に接する形状で
も同様の効果が得られる。
【００４７】次に、図８は本発明の第８の実施の形態を
示す断面図である。この実施の形態は前記第１の実施の
形態におけるドレイン引き出し領域１０７、アノード領
域１１４をトレンチ形成技術およびトレンチ充填技術を
用いて、それぞれ溝型ドレイン引き出し領域１２８、溝
型アノード領域１２９として形成したものである。この
構成にすることにより、サージ吸収構造を含めたドレイ
ン取り出し領域を小面積で形成できるという効果が得ら
れる。
示す断面図である。この実施の形態は前記第１の実施の
形態におけるドレイン引き出し領域１０７、アノード領
域１１４をトレンチ形成技術およびトレンチ充填技術を
用いて、それぞれ溝型ドレイン引き出し領域１２８、溝
型アノード領域１２９として形成したものである。この
構成にすることにより、サージ吸収構造を含めたドレイ
ン取り出し領域を小面積で形成できるという効果が得ら
れる。
【００４８】なお、図１〜図５および図８においては、
アノード領域１１４、１１５、１１７、１２９が、Ｎウ
エル領域１０４（ドレイン領域１３２）の上面からＮ+
型埋込層１０２に達するまで形成されているが、必ずし
もＮ+型埋込層１０２に達する必要はない。ただし、ア
ノード領域は所定の電位に接続するので、Ｎウエル領域
１０４（ドレイン領域１３２）の上面には接するように
形成し、開口部を介して所定の電極に接続する。
アノード領域１１４、１１５、１１７、１２９が、Ｎウ
エル領域１０４（ドレイン領域１３２）の上面からＮ+
型埋込層１０２に達するまで形成されているが、必ずし
もＮ+型埋込層１０２に達する必要はない。ただし、ア
ノード領域は所定の電位に接続するので、Ｎウエル領域
１０４（ドレイン領域１３２）の上面には接するように
形成し、開口部を介して所定の電極に接続する。
【００４９】また、第６〜第８の実施の形態は、いずれ
も前記第１〜第５の実施の形態のいずれにも適用できる
ものであり、それぞれの実施の形態で述べた効果を組み
合わせて期待できる。
も前記第１〜第５の実施の形態のいずれにも適用できる
ものであり、それぞれの実施の形態で述べた効果を組み
合わせて期待できる。
【図１】本発明の第１の実施の形態を示す図であり、
（ａ）は平面図、（ｂ）は（ａ）のＡ−Ａ断面図。
（ａ）は平面図、（ｂ）は（ａ）のＡ−Ａ断面図。
【図２】本発明の第２の実施の形態を示す図であり、
（ａ）は平面図、（ｂ）は（ａ）のＡ−Ａ断面図。
（ａ）は平面図、（ｂ）は（ａ）のＡ−Ａ断面図。
【図３】本発明の第３の実施の形態を示す図であり、
（ａ）は平面図、（ｂ）は（ａ）のＡ−Ａ断面図。
（ａ）は平面図、（ｂ）は（ａ）のＡ−Ａ断面図。
【図４】本発明の第４の実施の形態を示す図であり、
（ａ）は平面図、（ｂ）は（ａ）のＡ−Ａ断面図。
（ａ）は平面図、（ｂ）は（ａ）のＡ−Ａ断面図。
【図５】本発明の第５の実施の形態を示す図であり、
（ａ）は平面図、（ｂ）は（ａ）のＡ−Ａ断面図。
（ａ）は平面図、（ｂ）は（ａ）のＡ−Ａ断面図。
【図６】本発明の第６の実施の形態を示す断面図。
【図７】本発明の第７の実施の形態を示す断面図。
【図８】本発明の第８の実施の形態を示す断面図。
【図９】ＵＭＯＳの従来の一例の断面図。
【図１０】本発明者による先行出願ＵＭＯＳの断面図。
１２…Ｐ型基板 １３…Ｎ型埋
込層 １４…耐圧層（ドレイン領域） １７…ソース
領域 １９…引き出し領域 ２４…ゲート
用ポリシリコン ２５…ゲート電極 ２６…ソース
電極 ２７…高濃度Ｎ+型のソース領域 ２８…ソース
電極 ２９…ドレイン電極 ３０…Ｎ+型
埋込層 ３１…Ｐ型ベース領域 ３２…Ｐ型基
板 ３３…第２層ドレイン電極 ３４…第２層
層間絶縁膜 ３５…第１層層間絶縁膜 ３６…Ｎウエ
ル領域 ３７…Ｐ型エピタキシャル層 ３８…Ｕ字型
ゲート ３９…ドレイン引き出し領域 ４０…ドレイ
ン領域 １０１…Ｐ型基板 １０２…Ｎ+
型埋込層 １０３…Ｐ型エピタキシャル層 １０４…Ｎウ
ェル領域 １０５…ソース領域 １０６…Ｕ型
ゲート １０７…ドレイン引き出し領域 １０８…ソー
ス電極 １０９…ドレイン電極 １１０…Ｐ型
ベース領域 １１１…第１層層間絶縁膜 １１２…第２
層層間絶縁膜 １１３…第２層ドレイン電極 １１４…アノ
ード領域 １１５…アノード領域 １１６…ドレ
イン引き出し領域 １１７…アノード領域 １１８…ドレ
イン引き出し領域 １２０…ソース領域 １２１…ドレ
イン引き出し領域 １２２…パンチスルーダイオード １２３…Ｐ型
拡散層 １２４…Ｎ+型拡散層 １２５…リー
チスルーダイオード １２６…Ｐ+型拡散層 １２７…Ｐ型
拡散層 １２８…溝型ドレイン引き出し領域 １２９…溝型
アノード領域 １３０…Ｐ型ベース領域 １３１…ソー
ス領域 １３２…ドレイン領域
込層 １４…耐圧層（ドレイン領域） １７…ソース
領域 １９…引き出し領域 ２４…ゲート
用ポリシリコン ２５…ゲート電極 ２６…ソース
電極 ２７…高濃度Ｎ+型のソース領域 ２８…ソース
電極 ２９…ドレイン電極 ３０…Ｎ+型
埋込層 ３１…Ｐ型ベース領域 ３２…Ｐ型基
板 ３３…第２層ドレイン電極 ３４…第２層
層間絶縁膜 ３５…第１層層間絶縁膜 ３６…Ｎウエ
ル領域 ３７…Ｐ型エピタキシャル層 ３８…Ｕ字型
ゲート ３９…ドレイン引き出し領域 ４０…ドレイ
ン領域 １０１…Ｐ型基板 １０２…Ｎ+
型埋込層 １０３…Ｐ型エピタキシャル層 １０４…Ｎウ
ェル領域 １０５…ソース領域 １０６…Ｕ型
ゲート １０７…ドレイン引き出し領域 １０８…ソー
ス電極 １０９…ドレイン電極 １１０…Ｐ型
ベース領域 １１１…第１層層間絶縁膜 １１２…第２
層層間絶縁膜 １１３…第２層ドレイン電極 １１４…アノ
ード領域 １１５…アノード領域 １１６…ドレ
イン引き出し領域 １１７…アノード領域 １１８…ドレ
イン引き出し領域 １２０…ソース領域 １２１…ドレ
イン引き出し領域 １２２…パンチスルーダイオード １２３…Ｐ型
拡散層 １２４…Ｎ+型拡散層 １２５…リー
チスルーダイオード １２６…Ｐ+型拡散層 １２７…Ｐ型
拡散層 １２８…溝型ドレイン引き出し領域 １２９…溝型
アノード領域 １３０…Ｐ型ベース領域 １３１…ソー
ス領域 １３２…ドレイン領域
Claims (19)
- 【請求項１】半導体基板の一主面側にドレイン電極とソ
ース電極とゲート電極を有し、該ゲート電極は前記一主
面側に形成された溝の内部にゲート絶縁膜を介して形成
されており、 前記一主面側に第１導電型のドレイン領域が形成されて
おり、前記ドレイン領域の上部に第２導電型のベース領
域が形成されており、前記ベース領域の上部に第１導電
型のソース領域が形成されており、 前記ゲート電極は前記ベース領域とソース領域を貫通す
るように形成されており、前記ドレイン領域の底部に第
１導電型の高濃度不純物領域が形成されており、該高濃
度不純物領域と前記ドレイン電極を接続する第１導電型
のドレイン引き出し領域およびドレイン開口部が形成さ
れており、 前記ベース領域およびソース領域を前記ソース電極と接
続するためのソース開口部が形成されており、 前記ドレイン引き出し領域の近傍に第２導電型の不純物
拡散層からなるアノード領域が形成されていることを特
徴とする半導体装置。 - 【請求項２】前記アノード領域が前記ドレイン引き出し
領域を挟むように、または取り囲むように形成されてい
ることを特徴とする請求項１に記載の半導体装置。 - 【請求項３】前記ドレイン引き出し領域が前記アノード
領域を挟むように、または取り囲むように形成されてい
ることを特徴とする請求項１に記載の半導体装置。 - 【請求項４】前記アノード領域が前記ドレイン領域より
も低電位となるように接続されていることを特徴とする
請求項１乃至請求項３の何れかに記載の半導体装置。 - 【請求項５】前記アノード領域がほぼソース電位と同電
位となるように接続されていることを特徴とする請求項
４に記載の半導体装置。 - 【請求項６】半導体基板の一主面側にドレイン電極とソ
ース電極とゲート電極を有し、該ゲート電極は前記一主
面側に形成された溝の内部にゲート絶縁膜を介して形成
されており、 前記一主面側に第１導電型のドレイン領域が形成されて
おり、前記ドレイン領域の上部に第２導電型のベース領
域が形成されており、前記ベース領域の上部に第１導電
型のソース領域が形成されており、 前記ゲート電極は前記ベース領域とソース領域を貫通す
るように形成されており、前記ドレイン領域の底部に第
１導電型の高濃度不純物領域が形成されており、該高濃
度不純物領域と前記ドレイン電極を接続する第１導電型
のドレイン引き出し領域およびドレイン開口部が形成さ
れており、 前記ベース領域およびソース領域を前記ソース電極と接
続するためのソース開口部が形成されており、 前記ドレイン引き出し領域の近傍にパンチスルーダイオ
ードの一端となる第１導電型の不純物拡散層が形成され
ており、 前記パンチスルーダイオードの一端となる第１導電型の
不純物拡散層を包含するように第２導電型のパンチスル
ー領域が形成されていることを特徴とする半導体装置。 - 【請求項７】前記パンチスルーダイオードの一端となる
第１導電型の不純物拡散層が前記ドレイン引き出し領域
を挟むように、または取り囲むように形成されているこ
とを特徴とする請求項６に記載の半導体装置。 - 【請求項８】前記ドレイン引き出し領域が前記パンチス
ルーダイオードの一端となる第１導電型の不純物拡散層
を挟むように、または取り囲むように形成されているこ
とを特徴とする請求項６に記載の半導体装置。 - 【請求項９】前記パンチスルーダイオードの一端となる
第１導電型の不純物拡散層が前記ドレイン領域よりも低
電位となるように接続されていることを特徴とする請求
項６乃至請求項８の何れかに記載の半導体装置。 - 【請求項１０】前記パンチスルーダイオードの一端とな
る第１導電型の不純物拡散層がほぼソース電位と同電位
となるように接続されていることを特徴とする請求項９
に記載の半導体装置。 - 【請求項１１】半導体基板の一主面側にドレイン電極と
ソース電極とゲート電極を有し、該ゲート電極は前記一
主面側に形成された溝の内部にゲート絶縁膜を介して形
成されており、 前記一主面側に第１導電型のドレイン領域が形成されて
おり、前記ドレイン領域の上部に第２導電型のベース領
域が形成されており、前記ベース領域の上部に第１導電
型のソース領域が形成されており、 前記ゲート電極は前記ベース領域とソース領域を貫通す
るように形成されており、前記ドレイン領域の底部に第
１導電型の高濃度不純物領域が形成されており、該高濃
度不純物領域と前記ドレイン電極を接続する第１導電型
のドレイン引き出し領域およびドレイン開口部が形成さ
れており、 前記ベース領域およびソース領域を前記ソース電極と接
続するためのソース開口部が形成されており、 前記ドレイン引き出し領域の近傍にリーチスルーダイオ
ードの一端となる第２導電型の不純物拡散層が形成され
ており、 前記リーチスルーダイオードの一端となる第２導電型の
不純物拡散層を包含するように第２導電型のリーチスル
ー領域が形成されていることを特徴とする半導体装置。 - 【請求項１２】前記リーチスルーダイオードの一端とな
る第２導電型の不純物拡散層が前記ドレイン引き出し領
域を挟むように、または取り囲むように形成されている
ことを特徴とする請求項１１に記載の半導体装置。 - 【請求項１３】前記ドレイン引き出し領域が前記リーチ
スルーダイオードの一端となる第２導電型の不純物拡散
層を挟むように、または取り囲むように形成されている
ことを特徴とする請求項１１に記載の半導体装置。 - 【請求項１４】前記リーチスルーダイオードの一端とな
る第２導電型の不純物拡散層が前記ドレイン領域よりも
低電位となるように接続されていることを特徴とする請
求項１１乃至請求項１３の何れかに記載の半導体装置。 - 【請求項１５】前記リーチスルーダイオードの一端とな
る第２導電型の不純物拡散層がほぼソース電位と同電位
となるように接続されていることを特徴とする請求項１
４に記載の半導体装置。 - 【請求項１６】前記ソース電極と前記ドレイン電極が上
下に重なった部分を有する、いわゆる２層配線構造を有
し、 上記ドレイン開口部とソース開口部が規則的に所定のピ
ッチで配置されており、ドレイン開口部の枠に相似な形
にそってドレイン開口部の周囲を取り囲むようにソース
開口部が列状に配置されて形成され、 前記ソース開口部の周囲に前記ゲート電極が形成されて
いることを特徴とする請求項１乃至請求項１５の何れか
に記載の半導体装置。 - 【請求項１７】隣り合う二つのドレイン開口部の間に複
数列の列状ソース開口部が形成されたことを特徴とする
請求項１６に記載の半導体装置。 - 【請求項１８】前記ソース電極と前記ドレイン電極が上
下に重なった部分を有する、いわゆる２層配線構造を有
し、 上記ドレイン開口部とソース開口部が規則的に所定のピ
ッチで配置されており、ドレイン開口部の枠に相似な形
にそってドレイン開口部の周囲を取り囲むようにストラ
イプ状のソース開口部が形成され、前記ソース開口部の
周囲に前記ゲート電極が形成されていることを特徴とす
る請求項１乃至請求項１５の何れかに記載の半導体装
置。 - 【請求項１９】隣り合う二つのドレイン開口部の間に複
数列のストライプ状ソース開口部が形成されたことを特
徴とする請求項１８に記載の半導体装置。
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