JPH04165678A - メッシュゲート型ｍｏｓトランジスタ - Google Patents

メッシュゲート型ｍｏｓトランジスタ

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JPH04165678A
JPH04165678A JP2292489A JP29248990A JPH04165678A JP H04165678 A JPH04165678 A JP H04165678A JP 2292489 A JP2292489 A JP 2292489A JP 29248990 A JP29248990 A JP 29248990A JP H04165678 A JPH04165678 A JP H04165678A
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JP
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gate
region
transistor
gate electrode
drain
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JP2292489A
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Takeshi Ishiguro
石黒　毅
Takeo Anazawa
穴沢　健夫
Shunichi Uchiumi
俊一 内海
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Motorola Solutions Japan Ltd
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Nippon Motorola Ltd
Motorola Japan Ltd
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    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野コ 本発明は、メツシュ形状のゲート電極を用いることによ
り小面積でも低いオン抵抗が得られるようにしたメツシ
ュゲート型ＭＯＳトランジスタに関する。
［従来の技術］ 第７図は、従来のＬ　Ｄ　Ｍ　ＯＳ　（Ｌａｔｅｒａｌ
　Ｄｉｆｆｕｓｉｏｎ　ＭＯＳ）構造を有するパワート
ランジスタのゲート電極などの形状を示す、同図のトラ
ンジスタにおいては、複数の鋳型のゲートな極ｌが２本
のゲート導出電極３の間に接続されている。また、各々
の鋳型ゲート電極１の鎖形状の内側の目の部分にそれぞ
れソース電極５が形成されており、かつ各々の鋳型ゲー
ト電極１の外側の領域にドレイン領域７が形成されてい
る。
また、第８図は、第７図のトランジスタのタブ領域の配
置を示す。すなわち、第７図の各ソース領域５がその中
に形成されるタブ領域９がそれぞれ斜線領域で示されて
いる。このタブ領域９は。
例えばＰ型拡散領域により形成される。
また、第９図は、第７図のトランジスタの各ソース領域
５およびドレイン領域７に設けられるコンタクトホール
の配置を示す、すなわち、各ソース領域５にはそのほぼ
中央にそれぞれ斜線で示すコンタクトホール１】が設け
られ、また各ドレイン領域７にはｆ１４ｍで示すように
例えば長四角形状のコンタクトホール１３か形成されて
いる。
さらに　第１Ｏ図は、第９図に示す各コンタクＩ・ホー
ルにつながるアルミニウムなどのｔ％を示す、すなわち
、第１０図において、各ソース領域のコンタクトホール
１】を接続するために例えばアルミニウムなどにより形
成される電極１５が設けられ、ドし・イン領域のコンタ
クトホール１３と接続された例えばアルミニウムにより
構成される電極１７が設けられ、これらの電極はいずれ
も櫛形形状をなしている。
また、第５図は、第１０図における。ＩＩＡ線に沿った
断面の概略を示す。第５図に示される装置においては、
例えばＰ−型半導体基板１９の上部に形成されたＮ−型
エピタキシャル層２１の１部に例えばＰ−型のＰタブ領
域９が形成されている。
このＰタブ領域９の中にソース領域を形成するＮ十型拡
散層２３とこのＮ十型拡散層２３の中央部にＰ＋型拡散
層２５が形成されている。このｐ　＋型拡散層２５は、
Ｐタブ９すなわちバルク領域をアルミニウム電極１５を
介してソース拡散層２３と＃枕するものである。なお、
前記第７図から第１０図においては、これらのＮ十型拡
散層２３およびＰ＋型拡散層２５を合わせてソース領域
５として示している。
また、Ｐタブ９の周囲にはドレイン領域を構成するＮ＋
型型数散層７形成されており、これらＮ→−型拡散層７
の上にはアルミニウム電極１７か形成されている。また
、これらのドレイン領域７と前述のＮ＋＋ソース領域２
３との間付近の上部にゲート絶縁膜２７を介して例えば
多結晶シリコンなどのゲート電極２９が形成されている
。さらに、ゲート電極２９は層間絶縁［Ｉ３１で覆われ
ており、ゲート＄４１＋２９と各アルミニウム電極１５
および１７との間の絶縁が図られている。さらに、以上
のような装置の上部全体にパッシベーション保護１１１
３３が形成されている。
以上のように、第７図から第１０図に示す従来のＬＤＭ
Ｏ３型パワートランジスタは、複数のソース領域５の周
囲に鎧型のゲート電極１を形成しかつ該ゲート電極１を
はさんで各ソース領域５に対向するドレイン領域７を形
成することによって、ソース領域５とドレイン領域７と
の間に介在するチャネル領域の幅の長さを増大しオン抵
抗の低減を図っている。
［発明が解決しようとする課ｌＪｉ］ ところが、このような従来の装置においては、オン抵抗
をさらに低減するためには前述の鎧型ゲート電極の数お
よびそれに対応してソース領域およびドレイン領域の数
をも増大しトランジスタの面積を大きくする必要があっ
た。このため、パワートランジスタを含む集積回路装置
のチップサイズかかなり大きくなるという不都合があ−
）な。
本発明の目的は、前述の従来例の装置における問題点に
鑑み、トランジスタの面積、従ってこれを含む集積回路
装置のチップサイズを大きくすることなくより低いオン
抵抗が得られるようにしたメツシュゲート型ＭＯ３）−
ランジスタを提供することにある。
［課題を解決するための手段コ 上述の目的を達成するため、本発明に係わるメツシュゲ
ート型ＭＯＳトランジスタは、半導体基板上に形成され
互いに電気的に接続された複数のソース領域と、該半導
体基板上に形成され互いに電気的に接続された複数のド
レイン領域と、該ソース領域およびドレイン領域の間の
チャネル領域上に薄い絶縁膜を介して形成されたゲート
電極とを備え、該ゲート電極は略網状に形成され、かつ
前記各ソース領域および各ドレイン領域はそれぞれ前記
網状ゲート電極をはさみ互いに対向するよう該ゲート電
極の網目部分に交互に形成されていることを特徴とする
。
また、前記半導体基板の素子形成領域の一辺に沿って配
設され前記ゲート電極につながる少なくとも１本のゲー
ト導出リードを設け、かつ該ゲート導出リードに対し前
記ゲート電極の網状パターンが傾斜した方向に配設され
るよう構成すると好都合である。
［作用］ 上述のメツシュゲート型ＭＯＳトランジスタにおいては
、各ソース領域および各ドレイン領域が網状のゲート電
極従って網状のチャネル領域を介して対向しているなめ
、単位面積あたりのチャネル領域幅の長さは従来のトラ
ンジスタに比較して４１゛常に長くなる。このため、ト
ランジスタのオン抵抗が従来のものに比較して大幅に低
減される。
従って、トランジスタの大きさを増大することなくオン
抵抗を従来より低くすることが可能となり、また従来と
同じオン抵抗でよい場合はトランジスタの大きさを従来
より小さくすることができる。
また、前記ゲート電極の網状パターンを前記ゲート導出
リードに対し７傾斜させることにより、各ドレイン領域
およびソース領域をそれぞれ結ぶ電極配線をゲート導出
リードと同じかあるいはこれとほぼ垂直な方向に配設す
ることが可能となり、配線が短縮されるとともに外部回
路への接続も容易となり、かつパワーＭＯＳトランジス
タのレイアウト上の制約が少なくなる。
［実施例］ 以下、図面により本発明の詳細な説明する。
第１図は、本発明にの１実施例に係わるメツシュゲート
型ＭＯＳトランジスタのゲート電極の構造を示す。同図
のトランジスタにおいては、網状のゲート電極４１が２
本のゲート導出リード４３の間に斜めに接続されている
。また、この網状ゲート電極４１の網目の部分には交互
にそれぞれソース電極４５およびドレイン電極４７が形
成されている。また、網目部分を含む領域の周囲の領域
にもグーｌ−電極４１を介しドレイン領域４７か形成さ
れている。
また、第２図は、第１図のトランジスタのタブ領域の配
置を示す、すなわち、第１図の各ソース領域４５がその
中に形成されるタブ領域４９がそれぞれ斜線領域で示さ
れている。このタブ領域４９は、例えばＰ−型半導体拡
散領域により形成される。
また、第３図は、第１図のトランジスタの各ソース領域
４５およびドレイン領域４７に設けられるコンタクトホ
ールの形状および配置を示す。すなわち、各ソース領域
４５およびドレイン領域４７にはそれらのほぼ中央部に
斜線で示すコンタクトホール５１および５３が形成され
ている。
そして、これらの各コンタクトホールは第４図に示され
るアルミニウムなどで形成された電極に接続されている
。すなわち、第４図に示すように、各ソース領域のコン
タクトホール５１を＃続するために電極５５が設けられ
、各ドレイン領域のコンタクトボール５３を′＃続する
ために電極５７が設けられ、これらの＠極５５，５７は
いずれもほぼ櫛形形状をなしている。
なお、以上のようなトランジスタの第４図Ｂ−Ｂ線に沿
った断面は、前に第５図を参照して説明したものと同じ
である。
以上のような構造を有するＬＤＭＯＳトランジスタの静
特性およびオン抵抗特性を第６図に示す。
すなわち、第６図は、ゲート電圧■６を６ｖから１４Ｖ
まで２Ｖずつ上昇させた場合の各ゲート型ＦＥＶ　　に
おけるドレイン電流ＩＤ対ドレインーソ−スミ圧■ＤＳ
の関係を示している。また、同図はゲート電圧Ｖａを同
様に６Ｖから１４Ｖまで２■すつ変化させた場合のドレ
インソース間電圧■。。
対内部抵抗Ｒの関係を示している。第６図から明らかな
ように、本発明の１実施例に係わるトランジスタはきわ
めて低いオン抵抗を示していることかわかる。
また、第１表は本発明の１実施例に係わるＩ・ランジス
タと従来のＬＤＭＯＳトランジスタとのオン抵抗を比較
したものである。
第１表 オン抵抗／　ｍ、　Ｑ−ソースドレイン間耐圧従来装置
　　１．３　　　　　　２０ 本発明　　　０．８５　　　　　２０ この表から明らかなように、本発明に係わるトランジス
タのオン抵抗はゲート電圧Ｖ−１２ＶＳ− において０．８５Ωときわめて低く、同じ条件における
従来型のトランジスタの１．３Ωと比較すると大幅に改
善されていることがわかる。
なお、上述の本発明の１実施例に係わるＬＤＭＯＳトラ
ンジスタを製造するプロセスは、従来のものと同じでよ
く、例えば次のようにして行なわれる。
ます、半導体基板上に上述のトランジスタを作るための
領域、すなわちアクティブエリアを形成する。次に、ゲ
ート酸化膜を例えば二酸化珪素（Ｓｉ０２）によって形
成し、その上に例えば多結晶シリコンよるゲート電極層
を形成する。このゲート電極層をフォトエツチングなど
によりバターニングしゲート電極を形成する。
次に、上述のようにして形成した多結晶シリコンのゲー
ト電極による自己整合方式により例えばＰ−型のタブ領
域を形成する。
次に、このＰタブ領域の中にＮ十型のソース領域とＰタ
ブ領域をソース領域に接続するためのＰ＋拡散領域とを
形成する。また、Ｐタブ領域の外側にドレイン領域とな
るＮ＋型型数散層形成する。
これらのプロセスは多結晶シリコンゲートを用いた自己
整合方式により行なわれる。
次に、二酸化珪素などによる厚い眉間絶縁膜を全面に形
成するとともに、この層間絶縁膜の１部をエツチング除
去してソース領域およびドレイン領域などへの接続のた
めのコンタクトホールを形成する。
そして、配線用のアルミニウム電極を全面に被着し、こ
のアルミニウム電極をパターニングして各ソース領域お
よびドレイン領域などをそれぞれ＃枕する配線を形成す
る。そして、ｉ＆後に装置全体を保護するためのパッシ
ベーション保護膜を形成する。
［発明の効果１ 以上のように、本発明によれば、網状のゲート電極を用
いることにより小さなトランジスタ面積で低いオン抵抗
を実現することが可能になる。また、ゲート電極の網形
状の方向をゲート導出電極に対し＃ｉ、斜させることに
より各ドレイン領域およびソース領域を結ぶ配線方向を
導出電極に対し例えばほぼ直角の方向あるいは導出電極
と平行な方向に形成することが可能となり、電極配線を
短縮しその抵抗値を低減するとともに、レイアウト上の
制約が少なくなる。また、本発明に係わるトランジスタ
は何ら特別の製造プロセスを必要とせず、従来と同機の
方法で製造することができる。
【図面の簡単な説明】
第１図は、本発明の１実施例に係わるメツシュゲート型
ＭＯ５）−ランジスタのゲート電極の形状などを示す部
分的平面図、 第２図は、第１図のトランジスタにおけるタブ領域を示
す部分的平面図、 第３図は、第１図のトランジスタにおけるコンタクトホ
ールの形状および配置を示す部分的平面図、 第４図は、第１図のトランジスタにおける配線電極の配
置を示す部分的平面図、 第５図は、本発明および従来のトランジスタの断面構造
を示す部分的断面図 第６図は、第１図に示すトランジスタの特性を示すグラ
フ、 第７図は、従来の鎧型ゲートを有するＭＯＳトランジス
タのゲート形状などを示す部分的平面図、第８図は、第
７図のトランジスタのタブ領域の形状および配置状況を
示す部分的平面図、第９図は、第７図のトランジスタの
コンタクトホールの位置および形状を示す部分的平面図
、第１０図は、第７図のトランジスタにおける配ｍ電極
を示す部分的平面図である。 ４１：ゲート＃！Ｅ極、　　４３：ゲート導出リード、
４５：ソース領域、　４７：ドレイン領域、４９；タブ
領域、 ５１：ソース用コンタクトホール、 ５３ニドレイン用コンタクトホール、 ５５：ソース用配線電極、 ５７：ドレイン用配線電極。 特許出願人　　日本モトローラ株式会社代　理　人　　
弁理士　池　内　義　明第８　図　タフ゛」成 第１０　図　フルミニラム電」ｉ

Claims (1)

  1. 【特許請求の範囲】 １、半導体基板上に形成され互に電気的に接続された複
    数のソース領域と、該半導体基板上に形成され互に電気
    的に接続された複数のドレイン領域と、該ソース領域お
    よびドレイン領域の間のチャネル領域上に薄い絶縁膜を
    介して形成されたゲート電極とを備え、 該ゲート電極は略網状に形成され、かつ 前記各ソース領域および各ドレイン領域はそれぞれ前記
    網状ゲート電極をはさみ互に対向するよう該ゲート電極
    の網目部分に交互に形成されている、 ことを特徴とするメッシュゲート型ＭＯＳトランジスタ
    。 ２、さらに、前記ゲート電極につながる少なくとも１本
    のゲート導出リードを備え、かつ該ゲート導出リードに
    対し前記ゲート電極の網状パターンが傾斜した方向に配
    設されている請求項１に記載のメッシュゲート型ＭＯＳ
    トランジスタ。
JP2292489A 1990-10-30 1990-10-30 メッシュゲート型ｍｏｓトランジスタ Pending JPH04165678A (ja)

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