JPH04107867A - 半導体装置 - Google Patents
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は半導体装置に関し、特に高耐圧横型ＭＯ５電界
効果トランジスタに関するものである。
効果トランジスタに関するものである。
従来の技術
従来の高耐圧横型ＭＯ３電界効果トランジスタ（以下、
ＬＭＯＳと略す）について説明する。
ＬＭＯＳと略す）について説明する。
第３図Ａは従来のＬＭＯＳの平面図、同図Ｂはその断面
図である。高濃度のドレイン領域１は、延長ドレイン領
域２（シリコン基板４に形成され、シリコン基板と逆導
電型〉内に形成されているとともに延長トレイン領域２
に包含されたシリコン基板４と同一導電型の短形状領域
３（以下、ＰＴ領領域称す）に回りを取り囲まれるよう
に形成されている。延長ドレイン領域２とシリコン基板
４とのシリコン表面部における接合部のシリコン基板４
側にはチャンネル部５が形成され、チャンネル部５上に
はゲート酸化膜６およびゲート電極となるポリシリコン
７が設けられている。チャンネル部５の横には、延長ド
レイン領域２に相対してシリコン基板４と逆導電型のソ
ース領域８が形成されており、またソース領域８を取り
囲むようにして高濃度のシリコン基板４と同一導電型９
チヤンネルストツパ９が形成されている。さらにチャン
ネルの基板バイアス効果を抑制するため、ソース領域８
に隣接して同一導電型の高濃度領域１０を設け、ソース
領域８と同様にソース電極１１と電気的に接続されてい
る。またＰＴＩＩｉ域３はシリコン基板４と電気的に接
続されている。なお、１２はドレイン電極である。
図である。高濃度のドレイン領域１は、延長ドレイン領
域２（シリコン基板４に形成され、シリコン基板と逆導
電型〉内に形成されているとともに延長トレイン領域２
に包含されたシリコン基板４と同一導電型の短形状領域
３（以下、ＰＴ領領域称す）に回りを取り囲まれるよう
に形成されている。延長ドレイン領域２とシリコン基板
４とのシリコン表面部における接合部のシリコン基板４
側にはチャンネル部５が形成され、チャンネル部５上に
はゲート酸化膜６およびゲート電極となるポリシリコン
７が設けられている。チャンネル部５の横には、延長ド
レイン領域２に相対してシリコン基板４と逆導電型のソ
ース領域８が形成されており、またソース領域８を取り
囲むようにして高濃度のシリコン基板４と同一導電型９
チヤンネルストツパ９が形成されている。さらにチャン
ネルの基板バイアス効果を抑制するため、ソース領域８
に隣接して同一導電型の高濃度領域１０を設け、ソース
領域８と同様にソース電極１１と電気的に接続されてい
る。またＰＴＩＩｉ域３はシリコン基板４と電気的に接
続されている。なお、１２はドレイン電極である。
発明が解決しようとする課題
このような従来のＬＭＯ８においては、延長ドレイン領
域２の表面全域にわたってＰＴ領域３が形成されている
。したがって電流の流れる領域は、延長ドレイン領域２
の深さとＰＴ領域３の深さの差が幅となり、さらにシリ
コン基板４の表面から深いため、延長ドレイン領域２の
濃度の薄い領域である。またこのＰＴ領域３下の延長ド
レイン領域２の抵抗成分が、全オン抵抗の大部分を占め
ているため、ゲートがオン時のドレイン電極−ソース電
極間の損失（以下、オン抵抗と称す）が大きくなるとい
う欠点があった。
域２の表面全域にわたってＰＴ領域３が形成されている
。したがって電流の流れる領域は、延長ドレイン領域２
の深さとＰＴ領域３の深さの差が幅となり、さらにシリ
コン基板４の表面から深いため、延長ドレイン領域２の
濃度の薄い領域である。またこのＰＴ領域３下の延長ド
レイン領域２の抵抗成分が、全オン抵抗の大部分を占め
ているため、ゲートがオン時のドレイン電極−ソース電
極間の損失（以下、オン抵抗と称す）が大きくなるとい
う欠点があった。
課題を解決するための手段
本発明では、上記の課題を解決するために、下記に示す
横型ＭＯ３ＦＥＴ構造をとる。
横型ＭＯ３ＦＥＴ構造をとる。
すなわち、第一導電型半導体基板に設けた第二導電型の
ソース領域とドレインコンタクト領域の間に、ドレイン
コンタクト領域に接する第二導電型の延長ドレイン領域
を設け、この延長ドレイン領域間に表面を通って半導体
基板中まで到達するように複数の第一導電型領域を間隔
を置いて設けた構造である。したがって延長ドレイン領
域中に形成された第一導電型領域と半導体基板は電気的
に接続される。
ソース領域とドレインコンタクト領域の間に、ドレイン
コンタクト領域に接する第二導電型の延長ドレイン領域
を設け、この延長ドレイン領域間に表面を通って半導体
基板中まで到達するように複数の第一導電型領域を間隔
を置いて設けた構造である。したがって延長ドレイン領
域中に形成された第一導電型領域と半導体基板は電気的
に接続される。
作 用
このような本発明により、同じプロセス工程数で、かつ
同じ高耐圧量でのオン抵抗の低減が可能であり、大幅な
コストダウンが可能である。
同じ高耐圧量でのオン抵抗の低減が可能であり、大幅な
コストダウンが可能である。
実施例
第１図Ａは本発明の一実施例におけるＬＭＯ５の平面図
、同図Ｂは第１図ＡのＡ−Ａ ’線断面図、同図Ｃは第
１図ＡのＢ−Ｂ ’線断面図である。第１図において、
１は高濃度のドレイン領域、２は延長ドレイン領域、３
はＰＴ領領域４はシリコン基板、５はチャンネル部、６
はゲート酸化膜、７はポリシリコンゲート電極、８はソ
ース領域、９はチャンネルストッパ、１０は基板４と同
一導電型の高濃度領域、１１はソース電極、１２はドレ
イン電極を示している。
、同図Ｂは第１図ＡのＡ−Ａ ’線断面図、同図Ｃは第
１図ＡのＢ−Ｂ ’線断面図である。第１図において、
１は高濃度のドレイン領域、２は延長ドレイン領域、３
はＰＴ領領域４はシリコン基板、５はチャンネル部、６
はゲート酸化膜、７はポリシリコンゲート電極、８はソ
ース領域、９はチャンネルストッパ、１０は基板４と同
一導電型の高濃度領域、１１はソース電極、１２はドレ
イン電極を示している。
本実施例は第３図と比較してみると明らかなようにＰＴ
領域３が複数個、間隔を置いて設けられ、かつ各ＦＴ領
領域・深さが延長ドレイン領域２を通して基板４内にま
で到達するものとなっている。このため、第１図Ｃに示
すように電流の流れる延長ドレイン領域２のシリコン基
板４表面の高濃度部も電流の流れる領域となるため、オ
ン抵抗は低減する。ここで、重要なことは耐圧の低減を
おこさないことである。そこで、複数のＰＴ領域３の間
隔は、ゲートオフ時に延長ドレイン領域内に空乏層が閉
じ込められるような間隔でなければならない。また、そ
れぞれのＰＴ領域３はシリコン基板と電気的に接続され
ている。
領域３が複数個、間隔を置いて設けられ、かつ各ＦＴ領
領域・深さが延長ドレイン領域２を通して基板４内にま
で到達するものとなっている。このため、第１図Ｃに示
すように電流の流れる延長ドレイン領域２のシリコン基
板４表面の高濃度部も電流の流れる領域となるため、オ
ン抵抗は低減する。ここで、重要なことは耐圧の低減を
おこさないことである。そこで、複数のＰＴ領域３の間
隔は、ゲートオフ時に延長ドレイン領域内に空乏層が閉
じ込められるような間隔でなければならない。また、そ
れぞれのＰＴ領域３はシリコン基板と電気的に接続され
ている。
第２図は従来品と本実施例品の、同じチップサイズにお
けるオン抵抗の比較を行ったものである。本実施例品の
オン抵抗は従来品と比較すると、約７０％に低減してい
る。
けるオン抵抗の比較を行ったものである。本実施例品の
オン抵抗は従来品と比較すると、約７０％に低減してい
る。
発明の効果
以上のように本発明品によれば、同じプロセスでデバイ
スのチップシュリンクによるコストダウンが可能である
。
スのチップシュリンクによるコストダウンが可能である
。
第１図Ａは本発明の一実施例におけるＬＭＯ８の平面図
、第１図Ｂは第１図ＡのＡ−Ａ ’線の断面図、第１図
Ｃは第１図ＡのＢ−Ｂ ’線断面図、第２図は従来品と
本実施例品のオン抵抗の比較図、第３図Ａは従来のＬＭ
Ｏ３の平面図、第３図Ｂは第３図Ａのｃ−ｃ ’線断面
図である。 １・・・・・・高濃度のドレイン領域、２・・・・・・
延長ドレイン領域、３・・・・・・ＰＴ領領域４・・・
・・・シリコン基板、５・・・・・・チャンネル部、６
・・・・・・ゲート酸化膜、７・・・・・・ポリシリコ
ン、８・・・・・・ソース領域、９・・・・・・チャン
ネルストッパ、１０・・・・・・同一導電型の高濃度領
域、１１・・・・・・ソース電極、１２・・・・・・ド
レイン電極。 代理人の氏名 弁理士 小鍜治 明ほか２名綜 第 図 く； 第 （Ｉ３） 図 嶋 〇−
、第１図Ｂは第１図ＡのＡ−Ａ ’線の断面図、第１図
Ｃは第１図ＡのＢ−Ｂ ’線断面図、第２図は従来品と
本実施例品のオン抵抗の比較図、第３図Ａは従来のＬＭ
Ｏ３の平面図、第３図Ｂは第３図Ａのｃ−ｃ ’線断面
図である。 １・・・・・・高濃度のドレイン領域、２・・・・・・
延長ドレイン領域、３・・・・・・ＰＴ領領域４・・・
・・・シリコン基板、５・・・・・・チャンネル部、６
・・・・・・ゲート酸化膜、７・・・・・・ポリシリコ
ン、８・・・・・・ソース領域、９・・・・・・チャン
ネルストッパ、１０・・・・・・同一導電型の高濃度領
域、１１・・・・・・ソース電極、１２・・・・・・ド
レイン電極。 代理人の氏名 弁理士 小鍜治 明ほか２名綜 第 図 く； 第 （Ｉ３） 図 嶋 〇−
Claims (1)
- 第一導電型半導体基板に設けた第二導電型のソース領域
とドレインコンタクト領域との間に、上記ドレインコン
タクト領域に接する第二導電型の延長ドレイン領域を設
け、上記延長ドレイン領域内に表面を通って上記半導体
基板中まで到達するように複数の第一導電型領域を間隔
を置いて設けた半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2225784A JP2599493B2 (ja) | 1990-08-27 | 1990-08-27 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2225784A JP2599493B2 (ja) | 1990-08-27 | 1990-08-27 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04107867A true JPH04107867A (ja) | 1992-04-09 |
| JP2599493B2 JP2599493B2 (ja) | 1997-04-09 |
Family
ID=16834729
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2225784A Expired - Fee Related JP2599493B2 (ja) | 1990-08-27 | 1990-08-27 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2599493B2 (ja) |
Cited By (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| WO1997029518A1 (de) * | 1996-02-05 | 1997-08-14 | Siemens Aktiengesellschaft | Durch feldeffekt steuerbares halbleiterbauelement |
| WO1998020562A1 (en) * | 1996-11-05 | 1998-05-14 | Power Integrations, Inc. | High-voltage transistor with multi-layer conduction region and method of making the same |
| EP0967660A2 (en) * | 1998-06-25 | 1999-12-29 | Matsushita Electronics Corporation | Power MOSFET and method for fabricating the same |
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| JP2018517306A (ja) * | 2015-04-10 | 2018-06-28 | 無錫華潤上華科技有限公司 | 横方向拡散金属酸化物半導体電界効果トランジスタ |
| US10325988B2 (en) | 2013-12-13 | 2019-06-18 | Power Integrations, Inc. | Vertical transistor device structure with cylindrically-shaped field plates |
-
1990
- 1990-08-27 JP JP2225784A patent/JP2599493B2/ja not_active Expired - Fee Related
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| JP2018517306A (ja) * | 2015-04-10 | 2018-06-28 | 無錫華潤上華科技有限公司 | 横方向拡散金属酸化物半導体電界効果トランジスタ |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2599493B2 (ja) | 1997-04-09 |
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