JPH04107867A - 半導体装置 - Google Patents
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は半導体装置に関し、特に高耐圧横型MO5電界
効果トランジスタに関するものである。
効果トランジスタに関するものである。
従来の技術
従来の高耐圧横型MO3電界効果トランジスタ(以下、
LMOSと略す)について説明する。
LMOSと略す)について説明する。
第3図Aは従来のLMOSの平面図、同図Bはその断面
図である。高濃度のドレイン領域1は、延長ドレイン領
域2(シリコン基板4に形成され、シリコン基板と逆導
電型〉内に形成されているとともに延長トレイン領域2
に包含されたシリコン基板4と同一導電型の短形状領域
3(以下、PT領領域称す)に回りを取り囲まれるよう
に形成されている。延長ドレイン領域2とシリコン基板
4とのシリコン表面部における接合部のシリコン基板4
側にはチャンネル部5が形成され、チャンネル部5上に
はゲート酸化膜6およびゲート電極となるポリシリコン
7が設けられている。チャンネル部5の横には、延長ド
レイン領域2に相対してシリコン基板4と逆導電型のソ
ース領域8が形成されており、またソース領域8を取り
囲むようにして高濃度のシリコン基板4と同一導電型9
チヤンネルストツパ9が形成されている。さらにチャン
ネルの基板バイアス効果を抑制するため、ソース領域8
に隣接して同一導電型の高濃度領域10を設け、ソース
領域8と同様にソース電極11と電気的に接続されてい
る。またPTIIi域3はシリコン基板4と電気的に接
続されている。なお、12はドレイン電極である。
図である。高濃度のドレイン領域1は、延長ドレイン領
域2(シリコン基板4に形成され、シリコン基板と逆導
電型〉内に形成されているとともに延長トレイン領域2
に包含されたシリコン基板4と同一導電型の短形状領域
3(以下、PT領領域称す)に回りを取り囲まれるよう
に形成されている。延長ドレイン領域2とシリコン基板
4とのシリコン表面部における接合部のシリコン基板4
側にはチャンネル部5が形成され、チャンネル部5上に
はゲート酸化膜6およびゲート電極となるポリシリコン
7が設けられている。チャンネル部5の横には、延長ド
レイン領域2に相対してシリコン基板4と逆導電型のソ
ース領域8が形成されており、またソース領域8を取り
囲むようにして高濃度のシリコン基板4と同一導電型9
チヤンネルストツパ9が形成されている。さらにチャン
ネルの基板バイアス効果を抑制するため、ソース領域8
に隣接して同一導電型の高濃度領域10を設け、ソース
領域8と同様にソース電極11と電気的に接続されてい
る。またPTIIi域3はシリコン基板4と電気的に接
続されている。なお、12はドレイン電極である。
発明が解決しようとする課題
このような従来のLMO8においては、延長ドレイン領
域2の表面全域にわたってPT領域3が形成されている
。したがって電流の流れる領域は、延長ドレイン領域2
の深さとPT領域3の深さの差が幅となり、さらにシリ
コン基板4の表面から深いため、延長ドレイン領域2の
濃度の薄い領域である。またこのPT領域3下の延長ド
レイン領域2の抵抗成分が、全オン抵抗の大部分を占め
ているため、ゲートがオン時のドレイン電極−ソース電
極間の損失(以下、オン抵抗と称す)が大きくなるとい
う欠点があった。
域2の表面全域にわたってPT領域3が形成されている
。したがって電流の流れる領域は、延長ドレイン領域2
の深さとPT領域3の深さの差が幅となり、さらにシリ
コン基板4の表面から深いため、延長ドレイン領域2の
濃度の薄い領域である。またこのPT領域3下の延長ド
レイン領域2の抵抗成分が、全オン抵抗の大部分を占め
ているため、ゲートがオン時のドレイン電極−ソース電
極間の損失(以下、オン抵抗と称す)が大きくなるとい
う欠点があった。
課題を解決するための手段
本発明では、上記の課題を解決するために、下記に示す
横型MO3FET構造をとる。
横型MO3FET構造をとる。
すなわち、第一導電型半導体基板に設けた第二導電型の
ソース領域とドレインコンタクト領域の間に、ドレイン
コンタクト領域に接する第二導電型の延長ドレイン領域
を設け、この延長ドレイン領域間に表面を通って半導体
基板中まで到達するように複数の第一導電型領域を間隔
を置いて設けた構造である。したがって延長ドレイン領
域中に形成された第一導電型領域と半導体基板は電気的
に接続される。
ソース領域とドレインコンタクト領域の間に、ドレイン
コンタクト領域に接する第二導電型の延長ドレイン領域
を設け、この延長ドレイン領域間に表面を通って半導体
基板中まで到達するように複数の第一導電型領域を間隔
を置いて設けた構造である。したがって延長ドレイン領
域中に形成された第一導電型領域と半導体基板は電気的
に接続される。
作 用
このような本発明により、同じプロセス工程数で、かつ
同じ高耐圧量でのオン抵抗の低減が可能であり、大幅な
コストダウンが可能である。
同じ高耐圧量でのオン抵抗の低減が可能であり、大幅な
コストダウンが可能である。
実施例
第1図Aは本発明の一実施例におけるLMO5の平面図
、同図Bは第1図AのA−A ’線断面図、同図Cは第
1図AのB−B ’線断面図である。第1図において、
1は高濃度のドレイン領域、2は延長ドレイン領域、3
はPT領領域4はシリコン基板、5はチャンネル部、6
はゲート酸化膜、7はポリシリコンゲート電極、8はソ
ース領域、9はチャンネルストッパ、10は基板4と同
一導電型の高濃度領域、11はソース電極、12はドレ
イン電極を示している。
、同図Bは第1図AのA−A ’線断面図、同図Cは第
1図AのB−B ’線断面図である。第1図において、
1は高濃度のドレイン領域、2は延長ドレイン領域、3
はPT領領域4はシリコン基板、5はチャンネル部、6
はゲート酸化膜、7はポリシリコンゲート電極、8はソ
ース領域、9はチャンネルストッパ、10は基板4と同
一導電型の高濃度領域、11はソース電極、12はドレ
イン電極を示している。
本実施例は第3図と比較してみると明らかなようにPT
領域3が複数個、間隔を置いて設けられ、かつ各FT領
領域・深さが延長ドレイン領域2を通して基板4内にま
で到達するものとなっている。このため、第1図Cに示
すように電流の流れる延長ドレイン領域2のシリコン基
板4表面の高濃度部も電流の流れる領域となるため、オ
ン抵抗は低減する。ここで、重要なことは耐圧の低減を
おこさないことである。そこで、複数のPT領域3の間
隔は、ゲートオフ時に延長ドレイン領域内に空乏層が閉
じ込められるような間隔でなければならない。また、そ
れぞれのPT領域3はシリコン基板と電気的に接続され
ている。
領域3が複数個、間隔を置いて設けられ、かつ各FT領
領域・深さが延長ドレイン領域2を通して基板4内にま
で到達するものとなっている。このため、第1図Cに示
すように電流の流れる延長ドレイン領域2のシリコン基
板4表面の高濃度部も電流の流れる領域となるため、オ
ン抵抗は低減する。ここで、重要なことは耐圧の低減を
おこさないことである。そこで、複数のPT領域3の間
隔は、ゲートオフ時に延長ドレイン領域内に空乏層が閉
じ込められるような間隔でなければならない。また、そ
れぞれのPT領域3はシリコン基板と電気的に接続され
ている。
第2図は従来品と本実施例品の、同じチップサイズにお
けるオン抵抗の比較を行ったものである。本実施例品の
オン抵抗は従来品と比較すると、約70%に低減してい
る。
けるオン抵抗の比較を行ったものである。本実施例品の
オン抵抗は従来品と比較すると、約70%に低減してい
る。
発明の効果
以上のように本発明品によれば、同じプロセスでデバイ
スのチップシュリンクによるコストダウンが可能である
。
スのチップシュリンクによるコストダウンが可能である
。
第1図Aは本発明の一実施例におけるLMO8の平面図
、第1図Bは第1図AのA−A ’線の断面図、第1図
Cは第1図AのB−B ’線断面図、第2図は従来品と
本実施例品のオン抵抗の比較図、第3図Aは従来のLM
O3の平面図、第3図Bは第3図Aのc−c ’線断面
図である。 1・・・・・・高濃度のドレイン領域、2・・・・・・
延長ドレイン領域、3・・・・・・PT領領域4・・・
・・・シリコン基板、5・・・・・・チャンネル部、6
・・・・・・ゲート酸化膜、7・・・・・・ポリシリコ
ン、8・・・・・・ソース領域、9・・・・・・チャン
ネルストッパ、10・・・・・・同一導電型の高濃度領
域、11・・・・・・ソース電極、12・・・・・・ド
レイン電極。 代理人の氏名 弁理士 小鍜治 明ほか2名綜 第 図 く; 第 (I3) 図 嶋 〇−
、第1図Bは第1図AのA−A ’線の断面図、第1図
Cは第1図AのB−B ’線断面図、第2図は従来品と
本実施例品のオン抵抗の比較図、第3図Aは従来のLM
O3の平面図、第3図Bは第3図Aのc−c ’線断面
図である。 1・・・・・・高濃度のドレイン領域、2・・・・・・
延長ドレイン領域、3・・・・・・PT領領域4・・・
・・・シリコン基板、5・・・・・・チャンネル部、6
・・・・・・ゲート酸化膜、7・・・・・・ポリシリコ
ン、8・・・・・・ソース領域、9・・・・・・チャン
ネルストッパ、10・・・・・・同一導電型の高濃度領
域、11・・・・・・ソース電極、12・・・・・・ド
レイン電極。 代理人の氏名 弁理士 小鍜治 明ほか2名綜 第 図 く; 第 (I3) 図 嶋 〇−
Claims (1)
- 第一導電型半導体基板に設けた第二導電型のソース領域
とドレインコンタクト領域との間に、上記ドレインコン
タクト領域に接する第二導電型の延長ドレイン領域を設
け、上記延長ドレイン領域内に表面を通って上記半導体
基板中まで到達するように複数の第一導電型領域を間隔
を置いて設けた半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2225784A JP2599493B2 (ja) | 1990-08-27 | 1990-08-27 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2225784A JP2599493B2 (ja) | 1990-08-27 | 1990-08-27 | 半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH04107867A true JPH04107867A (ja) | 1992-04-09 |
JP2599493B2 JP2599493B2 (ja) | 1997-04-09 |
Family
ID=16834729
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2225784A Expired - Fee Related JP2599493B2 (ja) | 1990-08-27 | 1990-08-27 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2599493B2 (ja) |
Cited By (13)
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---|---|---|---|---|
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WO1998020562A1 (en) * | 1996-11-05 | 1998-05-14 | Power Integrations, Inc. | High-voltage transistor with multi-layer conduction region and method of making the same |
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-
1990
- 1990-08-27 JP JP2225784A patent/JP2599493B2/ja not_active Expired - Fee Related
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Also Published As
Publication number | Publication date |
---|---|
JP2599493B2 (ja) | 1997-04-09 |
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