JP2006279064A - 半導体装置の製造方法 - Google Patents
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Abstract
【解決手段】 ドレイン・ドリフト領域190は、短冊状のn型分割ドリフト経路域1と短冊状のp型仕切領域2とが平面上で交互に繰り返し配列されたストライプ状並行構造となっている。複数のn型分割ドリフト経路域1の一方端はp型のチャネル拡散領域7にpn接合し、それらの他端はn+型のドレイン領域9に接続しており、n+型のドレイン領域9側から分岐して並列接続のドリフト経路群100を形成している。n型分割ドリフト経路域1とp型仕切領域2との幅が1μm以下になると劇的な低オン抵抗化が可能である。
【選択図】 図2
Description
BV=Ec 2 ε0 εSiα(2−α)/2qND (1)
Ec :Ec (ND ),不純物濃度ND でのシリコンの最大電界強度ε0 :真空の誘電率εSi:シリコンの比誘電率q:単位電荷ND :低濃度ドレイン領域の不純物濃度α:係数 (0<α<1)また、オン時の単位面積当たりの理想オン抵抗は次式により近似的に求まる。R=αW/μqND μ:μ(ND ),不純物濃度ND での電子の移動度ここで、W=Ec ε0 εSi/qND であるので、Rは、
R=Ec ε0 εSiα/μq2 ND 2 (2)
となる。(1),(2)式よりqND を消去し、αの最適値として例えば2/3を用いると、
R=BV2 (27/8Ec 3 ε0 εSiμ) (3)
が得られる。ここに、オン抵抗Rは耐圧BVの二乗に比例するように見えるが、Ec やμがND に依存しているので、図13の1)は実際にはBVの2.4〜2.6乗程度に比例している。
SD =Ec ε0 εSi/q (4)
に制限される。低濃度ドレイン領域14の横方向の長さをLとしたとき、理想耐圧BVは、
BV=Ec Lβ (5)
となる。ただし、βは未知の係数(0<β<1)である。また、単位面積当たりの理想オン抵抗Rは、
R=L2 /μqSD (6)
で近似的に求まる。従って、(5),(6)式からLを消去して(4)式を代入すると、
R=BV2 /β2 Ec 3 ε0 εSiμ (7)
図13の{3}は図11(b)に示す横型の2重拡散型のnチャネルMOSFETの構造の理想耐圧と理想オン抵抗との関係を示す。図11(b)の構造においては、図11(a)の構造にp型トップ層24が設けられており、上下両側から延びる空乏層により低濃度ドレイン層22がピンチ的に早期空乏化する。低濃度ドレイン領域22のネットドーピング量SD は図11(a)のそれに比して2倍程度まで高めることが可能である。
SD =2Ec ε0 εSi/q (8)
かかる場合の理想オン抵抗Rと理想耐圧BVとの関係は、
R=BV2 /2β2 Ec 3 ε0 εSiμ (9)
となる。
そこで、上記問題点に鑑み、本発明の課題は、ドリフト領域の構造を改善することにより、オン抵抗と耐圧とのトレードオフ関係を大幅に緩和させて、高耐圧でありながら、オン抵抗の低減化による電流容量の増大が可能の半導体装置を提供することにある。
更に、図1(c)に示す第1導電型(n型)分割ドリフト経路域1は四隅に連結部位1aを有している。
半導体装置がオン状態のときは、複数の並列接続した分割ドリフト経路域1,1を介してドリフト電流が流れるが、他方、オフ状態のときは第1導電型分割ドリフト経路域1と第2導電型仕切領域2とのpn接合からそれぞれ空乏層が第1導電型分割ドリフト経路1内に広がってこれが空乏化される。一筋の第2導電型仕切領域2の両側面から空乏端が側方へ広がるので空乏化が非常に早まる。また第2導電型仕切領域2も同時に空乏化される。このため、半導体装置は高耐圧となり、n型分割ドリフト経路域1の不純物濃度を高めることが可能であるので、オン抵抗の低減を実現できる。特に、本発明では、一筋の第2導電型仕切領域2の両側面から隣接する第1導電型分割ドリフト経路域1,1の双方へ空乏端が進入するようになっており、双方へ広がる空乏端が分割ドリフト経路域1,1へ有効的に作用しているので、空乏層形成のための第2導電型仕切領域2の総占有幅を半減でき、その分、第1導電型分割ドリフト経路域1の断面積の拡大を図ることができ、従前に比してオン抵抗が頗る低減する。第2導電型仕切領域2の占有幅は僅少であることが好ましい。また、第2導電型仕切領域2の不純物濃度は低い方が望ましい。第1導電型分割ドリフト経路域1の単位面積当たりの本数(分割数)を増やすにつれ、オン抵抗と耐圧とのトレードオフ関係を大幅に緩和できる。
r=NR=BV2 /2β2 Ec 3 ε0 εSiμ (10)
であり、並行ドリフト経路群全体の理想オン抵抗Rと理想耐圧BVの関係は、
R=BV2 /2Nβ2 Ec 3 ε0 εSiμ (11)
となる。従って、ドリフト領域の分割数Nを多ければ多い程、オン抵抗の頗る低減した半導体装置を実現できることが判る。
〔実施形態1〕
図2(a)は本発明の実施形態1に係る横型構造のSOI−MOSFETを示す平面図、図2(b)は図2(a)中のA−A′線で切断した状態を示す切断図、図2(c)は図2(a)中のB−B′線で切断した状態を示す切断図である。
〔実施形態2〕
図3(a)は本発明の実施形態2に係る2重拡散型nチャネルMOSFETを示す平面図、図3(b)は図3(a)中のA−A′線で切断した状態を示す切断図、図3(c)は図3(a)中のB−B′線で切断した状態を示す切断図である。
図4(a)は本発明の実施形態3に係る横型構造のSOI−MOSFETを示す平面図、図4(b)は図4(a)中のA−A′線で切断した状態を示す切断図、図4(c)は図4(a)中のB−B′線で切断した状態を示す切断図である。
本例のSOI−MOSFETの構造は、半導体基体5上の絶縁膜6の上に形成されたp型のチャネル拡散層77と、チャネル拡散層77の側壁上にゲート絶縁膜10を介して形成されたトレンチゲート電極111と、トレンチゲート電極111の上縁に沿って形成されたn+ 型のソース領域88と、トレンチゲート電極111から離間した位置に形成されたn+ 型のドレイン領域99と、ドレイン・ゲート間に延在するドレイン・ドリフト領域290と、このドレイン・ドリフト領域290上に形成された厚い絶縁膜12とを有する。
図5(a)は本発明の実施形態4に係る横型構造のMOSFETを示す平面図、図5(b)は図5(a)中のA−A′線で切断した状態を示す切断図、図5(c)は図5(a)中のB−B′線で切断した状態を示す切断図である。
本例のMOSFETの構造は、p- 型又はn- 型の半導体層4上に形成されたp型のチャネル拡散層77と、チャネル拡散層77の側壁上にゲート絶縁膜10を介して形成されたトレンチゲート電極111と、トレンチゲート電極111の上縁に沿って形成されたn+ 型のソース領域88と、トレンチゲート電極111から離間した位置に形成されたn+ 型のドレイン領域99と、ドレイン・ゲート間に延在するドレイン・ドリフト領域290と、このドレイン・ドリフト領域290上に形成された厚い絶縁膜12とを有する。
〔実施形態5〕
図6(a)は本発明の実施形態5に係る横型構造のpチャネルMOSFETを示す断面図であり、図11(a)の改善例に相当している。
図6(b)は本発明の実施形態6に係る横型構造のnチャネルMOSFETを示す断面図であり、図11(b)の改善例に相当している。
本例は2重拡散型nチャネルMOSFETであり、p- 型半導体層4(p型側端領域2a)上に形成されたドレイン・ドリフト領域22(第1のn型分割ドリフト経路域1)と、ゲート絶縁膜10を介して形成されたフィールドプレート付きゲート電極11と、ドレイン・ドリフト領域22のうちゲート電極11の一端側に形成されたウェル状のp型チャネル拡散領域17と、p型チャネル拡散領域17内にウェル状に形成されたn+ 型のソース領域8と、ゲート電極11とこれに離間したn+ 型ドレイン領域9との間の表面層に形成されたp型トップ層24(p型仕切領域2)と、p型仕切領域2の表層に形成された第2のn型分割ドリフト経路域1と、n+ 型のソース領域8に隣接するp+ 型のコンタクト領域72と、p型仕切領域2上に形成された厚い絶縁膜12とを有する。
図7(a)は本発明の実施形態7に係る縦型構造のトレンチゲート型のnチャネルMOSFETを示す平面図、図7(b)は図7(a)中のA−A′線に沿って切断した状態を示す切断図、図8(a)は図7(a)中のB−B′線に沿って切断した状態を示す切断図、図8(b)は図7(b)中のC−C′線に沿って切断した状態を示す切断図、図9(a)は図7(a)中のD−D′線に沿って切断した状態を示す切断図、図9(b)は図7(a)中のE−E′線に沿って切断した状態を示す切断図である。
1a…連結部位
2…p型仕切領域
2a…p型側端領域
3…n型チャネル拡散層
4…p- 型半導体層
5…半導体基体
6…絶縁膜
7…p型チャネル拡散層
8…n+ 型ソース領域
9…n+ 型ドレイン領域
10…ゲート絶縁膜
11…フィールドプレート付きゲート電極
12…厚い絶縁膜
13…チャネル反転層
14…p型低濃度領域
17…p型チャネル拡散領域
18,28…p+ 型ソース領域
19…p+ 型ドレイン領域
21…トレンチゲート電極
22…n型低濃度ドレイン層
24…p型トップ層
27…p型チャネル層
29…n+ 型ドレイン層
39…n型低濃度ドレイン層
71…n+ 型コンタクト領域
72…p+ 型コンタクト領域
77…p型チャネル拡散層
88…n+ 型ソース領域
90…n型低濃度ドレイン領域(ドレイン・ドリフト領域)
99…p型ドレイン領域
100…並行ドリフト経路群
111…トレンチゲート電極
90,122,139,290…ドレイン・ドリフト領域
e…空乏端
Ja,Jb…pn接合。
Claims (5)
- 半導体層又はその上の絶縁膜の上に形成されており、オン状態で横方向にドリフト電流を流すと共にオフ状態で空乏化するドリフト領域を有する半導体装置において、前記ドリフト領域は、短冊状の第1導電型分割ドリフト経路域と短冊状の第2導電型仕切領域とが平面上で交互に繰り返し配列されたストライプ状並行構造であり、前記第1導電型分割ドリフト経路域又は第2導電型仕切領域が、同じ部位に複数のエネルギー、又は同じ部位に複数の連続的に異なるエネルギーで不純物イオンの注入を行うことを特徴とする半導体装置の製造方法。
- 半導体層又はその上の絶縁膜の上に形成されており、オン状態で横方向にドリフト電流を流すと共にオフ状態で空乏化するドリフト領域を有する半導体装置において、前記ドリフト領域は、層状の第1導電型分割ドリフト経路域と層状の第2導電型仕切領域とを交互に繰り返し積み重ねて積層された重畳並行構造であり、前記重畳並行構造が、不純物分布の乱れが無視できる低温で結晶成長させる有機金属気相分解結晶成長法又は分子線結晶成長法で形成させることを特徴とする半導体装置の製造方法。
- 半導体層又はその上の絶縁膜の上に形成されており、オン状態で横方向にドリフト電流を流すと共にオフ状態で空乏化するドリフト領域を有する半導体装置において、前記ドリフト領域は、層状の第1導電型分割ドリフト経路域と層状の第2導電型仕切領域とを交互に繰り返し積み重ねて積層された重畳並行構造であり、前記重畳並行構造が、不純物分布の乱れが無視できる低温で結晶成長させる有機金属気相分解結晶成長法又は分子線結晶成長法で形成させ、前記第1導電型分割ドリフト経路域と前記第2導電型仕切領域のうちゲート絶縁膜に接する部分を局部的に低濃度領域とすることを特徴とする半導体装置の製造方法。
- 半導体層の上に形成されており、オン状態で縦方向にドリフト電流を流すと共にオフ状態で空乏化するドリフト領域を有する半導体装置において、前記ドリフト領域は、縦方向に層状の第1導電型分割ドリフト経路域と縦方向に層状の第2導電型仕切領域とを交互に繰り返し隣接した横並び並行構造であり、該並行構造の一方の領域となる層をエピタキシャル成長により形成した後、その層をストライプ状に間隔を空けてエッチング除去し、そのエッチング除去した溝を他方の領域となる導電型のエピタキシャル成長により埋め、不要部分を研磨除去することを特徴とする半導体装置の製造方法。
- 半導体層の上に形成されており、オン状態で縦方向にドリフト電流を流すと共にオフ状態で空乏化するドリフト領域を有する半導体装置において、前記ドリフト領域は、縦方向に層状の第1導電型分割ドリフト経路域と縦方向に層状の第2導電型仕切領域とを交互に繰り返し隣接した横並び並行構造であり、該並行構造の一方の領域となる層をエピタキシャル成長により形成した後、その層に中性子線又は飛程の大きい高エネルギー粒子の選択的打ち込みとこれによる核変換で選択的に他方の領域を形成することを特徴とする半導体装置の製造方法。
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