JPH04165672A - 埋込み型光電子集積素子の製造方法 - Google Patents
埋込み型光電子集積素子の製造方法Info
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- JPH04165672A JPH04165672A JP2294082A JP29408290A JPH04165672A JP H04165672 A JPH04165672 A JP H04165672A JP 2294082 A JP2294082 A JP 2294082A JP 29408290 A JP29408290 A JP 29408290A JP H04165672 A JPH04165672 A JP H04165672A
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
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- H01L27/1443—Devices controlled by radiation with at least one potential jump or surface barrier
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- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/8252—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using III-V technology
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野〕
この発明は埋込み型光電子集積素子（以下、埋込み型Ｏ
Ｅ■Ｃという）の製造方法に関するものである。
Ｅ■Ｃという）の製造方法に関するものである。
第２図は例えば平成２年秋応用物理学会に示された従来
の０ＥＩＣの構造を示す模式図である。
の０ＥＩＣの構造を示す模式図である。
ここで、光デバイスにはＩｎＰ系材料か、また電子素子
にはＧａＡｓか用いられており、異種の材料をＧａＡｓ
基板に集積したものである。
にはＧａＡｓか用いられており、異種の材料をＧａＡｓ
基板に集積したものである。
図において、１はＧａＡｓ基板、７はＩｎＰ系の光素子
部（光デバイス部）で、例えばＭｇイオン注入等によっ
て形成されたダイオ−ドル領域７１、ダイオードのＰＩ
ＩＪ電極７２．ダイオードのｎ側電極７３から構成され
ている。また８はＦＥＴ部で、例えばＳｉ等のイオン注
入により形成された厚さ数千人程度の動作層８１．ゲー
ト電極８２゜ソース電極８３．ドレイン電極８４とから
構成さねている。
部（光デバイス部）で、例えばＭｇイオン注入等によっ
て形成されたダイオ−ドル領域７１、ダイオードのＰＩ
ＩＪ電極７２．ダイオードのｎ側電極７３から構成され
ている。また８はＦＥＴ部で、例えばＳｉ等のイオン注
入により形成された厚さ数千人程度の動作層８１．ゲー
ト電極８２゜ソース電極８３．ドレイン電極８４とから
構成さねている。
さらに、上記光デバイス部７のｎ側電極７２とＦＥＴ部
８のゲート電極８２とは配線９にて接続されている。
８のゲート電極８２とは配線９にて接続されている。
ＩｎＰ系の光素子部７の選択成長層２は厚みか約５μｍ
ある光吸収層２１と、ＧａＡｓ基板１との格子定数の差
を緩和するために、基板１と上記光吸収層２１との間に
形成された厚さ５μｍのバッファ層２２とて構成されて
いる。従ってＧａＡＳ基板１上にＩｎＰ系光素光素子部
７成する場合は、約１０μｍの高さをもつメサか基板上
の一部に形成される。一方ＦＥＴ部８はＧａＡｓ基板ｌ
に例えばイオン注入により動作層８１を形成するため、
素子構造は平坦型になる。
ある光吸収層２１と、ＧａＡｓ基板１との格子定数の差
を緩和するために、基板１と上記光吸収層２１との間に
形成された厚さ５μｍのバッファ層２２とて構成されて
いる。従ってＧａＡＳ基板１上にＩｎＰ系光素光素子部
７成する場合は、約１０μｍの高さをもつメサか基板上
の一部に形成される。一方ＦＥＴ部８はＧａＡｓ基板ｌ
に例えばイオン注入により動作層８１を形成するため、
素子構造は平坦型になる。
従ってＩｎＰｎ元系光デバイスとＦＥＴ部８を同一基板
上に集積する場合、ウェハ上にＩｎＰｎ元系光イス部に
よる１０μｍにも及ぶ大きな段差を有するものとなって
いる。
上に集積する場合、ウェハ上にＩｎＰｎ元系光イス部に
よる１０μｍにも及ぶ大きな段差を有するものとなって
いる。
次に動作について説明する。
光デバイス部７に光か入射すると光電変換によりキャリ
ヤか発生し、キャリヤによる光電流か配線９を介してＦ
ＥＴ部８のゲート８２に加えられる。これによりＦＥＴ
部８のゲート、ドレイン電極に流れる電流の制御か行わ
れる。
ヤか発生し、キャリヤによる光電流か配線９を介してＦ
ＥＴ部８のゲート８２に加えられる。これによりＦＥＴ
部８のゲート、ドレイン電極に流れる電流の制御か行わ
れる。
従来の光電子集積素子の製造方法により製造された光電
子集積素子は以上のように構成されており、Ｉ ｎ、
Ｐ系光デバイスとＦＥＴとを同一基板上に構成する際に
生じる段差はウェハプロセス工程において、メサの角部
においてレジストの段切れや、ＦＥＴ部上方にてレジス
トの厚みの不均一を生じ、微細パターンを形成する上で
の障害となる。
子集積素子は以上のように構成されており、Ｉ ｎ、
Ｐ系光デバイスとＦＥＴとを同一基板上に構成する際に
生じる段差はウェハプロセス工程において、メサの角部
においてレジストの段切れや、ＦＥＴ部上方にてレジス
トの厚みの不均一を生じ、微細パターンを形成する上で
の障害となる。
またＧ ａ Ａ、 ｓ基板表面と、ＩｎＰ系結晶表面で
は高さの違いにより、転写の際に焦点を同時に合わせる
ことかできず、レジストのパターニング等の写真製版時
のプロセスを困難なものにしている。
は高さの違いにより、転写の際に焦点を同時に合わせる
ことかできず、レジストのパターニング等の写真製版時
のプロセスを困難なものにしている。
このようなプロセス工程での困難さを解決するためには
、光デバイスを基板内に埋込めばよいか、例えば特開平
２−１２５６６４号に示されるように、基板に溝を形成
し、該溝に全面成長にて結晶成長を行なうものでは、結
晶成長後、所定の厚さまで結晶を研削する作業か大変で
あり、またその研削精度の維持のための特別な工程て必
要であり、一方結晶成長では、成長時に結晶の盛り上が
りが生じる等して平坦に埋込むことか困難で、０ＥＩＣ
を製作する上で第２図に示したような段差か生じること
を余儀なくされていた。
、光デバイスを基板内に埋込めばよいか、例えば特開平
２−１２５６６４号に示されるように、基板に溝を形成
し、該溝に全面成長にて結晶成長を行なうものでは、結
晶成長後、所定の厚さまで結晶を研削する作業か大変で
あり、またその研削精度の維持のための特別な工程て必
要であり、一方結晶成長では、成長時に結晶の盛り上が
りが生じる等して平坦に埋込むことか困難で、０ＥＩＣ
を製作する上で第２図に示したような段差か生じること
を余儀なくされていた。
また、上記のような結晶成長時の盛り上がりをなくし、
基板内に光デバイス部を埋設して段差のないデバイスを
形成する方法として、例えば特開昭６３−９０８６７号
公報に示されるように、基板に溝を設け、該溝よりも狭
い領域において光デバイス部を形成するようにしたもの
かあるか、光デバイス部両側に溝か形成されることとな
るため、レジストの段切れ等の問題は依然として解決さ
れないものであった。
基板内に光デバイス部を埋設して段差のないデバイスを
形成する方法として、例えば特開昭６３−９０８６７号
公報に示されるように、基板に溝を設け、該溝よりも狭
い領域において光デバイス部を形成するようにしたもの
かあるか、光デバイス部両側に溝か形成されることとな
るため、レジストの段切れ等の問題は依然として解決さ
れないものであった。
この発明は上記のような問題点を解消するためになされ
たもので、結晶成長を用いて光デバイスを基板内に埋込
んても基板上に段差が生じない０ＥＩＣの製造方法を得
ることを目的とする。
たもので、結晶成長を用いて光デバイスを基板内に埋込
んても基板上に段差が生じない０ＥＩＣの製造方法を得
ることを目的とする。
この発明に係る埋め込み型光電子集積素子の製造方法は
、素子形成工程を、基板表面上にマスク用被膜を形成し
、その所定領域を除去して選択成長マスクを形成する第
１の工程と、その後上記選択成長マスクを用いたエツチ
ングにより基板表面の所定の領域に凹部を形成する第２
の工程と、さらに上記選択成長マスクを用いて結晶成長
を行なって上記凹部に光素子部となる結晶層を形成する
第３の工程と、四部上端に生じた結晶の盛り上がり部を
研削により除去して平坦化する第４の工程ど、選択成長
マスクを除去し、メカノケミカルエツチングにより鏡面
加工を行う第５の工程とから構成したものである。
、素子形成工程を、基板表面上にマスク用被膜を形成し
、その所定領域を除去して選択成長マスクを形成する第
１の工程と、その後上記選択成長マスクを用いたエツチ
ングにより基板表面の所定の領域に凹部を形成する第２
の工程と、さらに上記選択成長マスクを用いて結晶成長
を行なって上記凹部に光素子部となる結晶層を形成する
第３の工程と、四部上端に生じた結晶の盛り上がり部を
研削により除去して平坦化する第４の工程ど、選択成長
マスクを除去し、メカノケミカルエツチングにより鏡面
加工を行う第５の工程とから構成したものである。
また、上記第３の工程を、結晶層形成後、光素子部とな
る結晶層をレジストで覆い、選択成長マスク上に生じた
結晶の付着物をエツチングにより除去する工程を有する
ものとしたものである。
る結晶層をレジストで覆い、選択成長マスク上に生じた
結晶の付着物をエツチングにより除去する工程を有する
ものとしたものである。
この発明においては、基板表面上に選択成長マスクを形
成し、該マスクを用いてエツチングを行ない基板表面の
所定の領域に凹部を形成し、この凹部内に光素子部とな
る結晶層を結晶成長させ、成長層端部の結晶の盛り上が
りを研削にて除去して平坦化するようにしたので、結晶
成長を用いて光デバイスを基板内に埋込んでも基板上に
段差が生じることなく、またこの際、平坦化した基板表
面をメカノケミカルエツチングにより鏡面加工するよう
にしたので、研削によるウェハのダメージ部分か除去さ
れ、後のデバイス形成を容易に行なうことかできる。
成し、該マスクを用いてエツチングを行ない基板表面の
所定の領域に凹部を形成し、この凹部内に光素子部とな
る結晶層を結晶成長させ、成長層端部の結晶の盛り上が
りを研削にて除去して平坦化するようにしたので、結晶
成長を用いて光デバイスを基板内に埋込んでも基板上に
段差が生じることなく、またこの際、平坦化した基板表
面をメカノケミカルエツチングにより鏡面加工するよう
にしたので、研削によるウェハのダメージ部分か除去さ
れ、後のデバイス形成を容易に行なうことかできる。
また、結晶層形成後、光素子部となる結晶層をレジスト
で覆い、選択成長マスク上に生じた結晶の付着物をエツ
チングにより除去するようにしたから、後の研削時に結
晶の付着物か障害となることかない。
で覆い、選択成長マスク上に生じた結晶の付着物をエツ
チングにより除去するようにしたから、後の研削時に結
晶の付着物か障害となることかない。
以下、この発明の一実施例による埋め込み型○ＥＩＣの
製造法をプロセスフロー図に従って説明する。
製造法をプロセスフロー図に従って説明する。
第１図は本発明の一実施例による埋め込み型０ＥＩＣの
製造工程図を示し、第２図と同一符号は同一または相当
部分を示し、３は選択成長マスク、４は選択成長マスク
３上に形成された多結晶、５はレジスト、６は選択成長
により生じた結晶の盛り上がり部である。
製造工程図を示し、第２図と同一符号は同一または相当
部分を示し、３は選択成長マスク、４は選択成長マスク
３上に形成された多結晶、５はレジスト、６は選択成長
により生じた結晶の盛り上がり部である。
次に製造方法について説明する。
まず基板１上全面に例えばシリコン窒化膜を形成する。
次いでＩｎＰ系光デバイスを形成する領域に相当するシ
リコン窒化膜を除去して選択成長用マスク３を得る。次
いて、選択成長用マスク３を用いてＩｎＰ系光デバイス
の結晶を埋込む凹領域（溝）をエツチングにより形成す
る。そして、この溝内に例えばＭＯＣＶＤ等の気相成長
を用いた選択成長によりＩｎＰ系の結晶層２を選択成長
する。この時、選択成長マスク３上には結晶は成長せず
、多結晶４として析出する。また溝端部では結晶の盛り
上がり部６を生じる（第１図（ａ））。
リコン窒化膜を除去して選択成長用マスク３を得る。次
いて、選択成長用マスク３を用いてＩｎＰ系光デバイス
の結晶を埋込む凹領域（溝）をエツチングにより形成す
る。そして、この溝内に例えばＭＯＣＶＤ等の気相成長
を用いた選択成長によりＩｎＰ系の結晶層２を選択成長
する。この時、選択成長マスク３上には結晶は成長せず
、多結晶４として析出する。また溝端部では結晶の盛り
上がり部６を生じる（第１図（ａ））。
同図（ｂ）に示すように選択成長層２をレジスト５て覆
い、選択成長マスク３上に析出した多結晶４をエツチン
グにより除去したのち、レジスト５を除去する（同図（
Ｃ））。
い、選択成長マスク３上に析出した多結晶４をエツチン
グにより除去したのち、レジスト５を除去する（同図（
Ｃ））。
さらに研削、例えばダイヤモンド粉末等を用いてラビン
グにより溝端部に生じた結晶の盛り上がり部６を除去す
る（同図（ｄ））。
グにより溝端部に生じた結晶の盛り上がり部６を除去す
る（同図（ｄ））。
続いて、同図（ｅ）に示すように選択成長マスク３をエ
ツチングにより除去し、さらにウェハ表面を、エツチン
グ液を布地等に浸潤させて行なうメカノケミカルエツチ
ングによりエツチングして、研削工程により生じたダメ
ージ層を除去するとともに鏡面出しを行う。
ツチングにより除去し、さらにウェハ表面を、エツチン
グ液を布地等に浸潤させて行なうメカノケミカルエツチ
ングによりエツチングして、研削工程により生じたダメ
ージ層を除去するとともに鏡面出しを行う。
以上の工程により選択成長層を平坦に基板内に埋込むこ
とか可能となる。
とか可能となる。
次いて、例えはＭｇイオン注入により成長層２にダイオ
−ドル領域７１を形成し、さらに基板ｌに例えばＳｉを
イオン注入して厚さ数千人のＦＥＴの動作層８１を形成
する（同図げ））。
−ドル領域７１を形成し、さらに基板ｌに例えばＳｉを
イオン注入して厚さ数千人のＦＥＴの動作層８１を形成
する（同図げ））。
そして同図（ｇ）に示すようにダイオードのｎ側電極、
ｐ側電極７２、及びＦＥＴ部のゲート電極８２、ソース
電極８３．ドレイン電極８４を所定の領域に形成し、光
デバイス部？、ＦＥＴ部８を得る。
ｐ側電極７２、及びＦＥＴ部のゲート電極８２、ソース
電極８３．ドレイン電極８４を所定の領域に形成し、光
デバイス部？、ＦＥＴ部８を得る。
最後に同図（ｈ）に示されるように、光デバイス部７の
ｐ側電極７２とＦＥＴ部８のゲート電極８２とを配線９
で接続して埋込み型０ＥＩＣを完成する。
ｐ側電極７２とＦＥＴ部８のゲート電極８２とを配線９
で接続して埋込み型０ＥＩＣを完成する。
このように本実施例によれば、基板１の溝に選択成長層
２を結晶成長した時、成長層２の端部の結晶の盛り上が
り部６を研削により除去するようにしたので、結晶成長
を用いて光デバイスを基板１内に埋込んでも基板１上に
段差か生じることかなく、その結果、ウェハプロセスに
おいてレジストの段切れや厚みの不均一を招くことなく
微細パターンを良好に形成することかでき、また転写の
際に基板１表面とＩｎＰ系結晶２の表面に同時に焦点を
合わせることかでき、写真製版プロセスか平易になる。
２を結晶成長した時、成長層２の端部の結晶の盛り上が
り部６を研削により除去するようにしたので、結晶成長
を用いて光デバイスを基板１内に埋込んでも基板１上に
段差か生じることかなく、その結果、ウェハプロセスに
おいてレジストの段切れや厚みの不均一を招くことなく
微細パターンを良好に形成することかでき、また転写の
際に基板１表面とＩｎＰ系結晶２の表面に同時に焦点を
合わせることかでき、写真製版プロセスか平易になる。
さらに結晶層２形成後、光素子部７となる結晶層２をレ
ジスト５て覆い、メカノケミカルエツチングによりウェ
ハ表面を鏡面加工するようにしたので、研削時にダメー
ジを受けた部分か除去されることとなり、後のデバイス
形成を容易に行なうことかでき、その結果、生産性に富
んだ埋込み型０ＥＩＣの製造を行な・うことかできる。
ジスト５て覆い、メカノケミカルエツチングによりウェ
ハ表面を鏡面加工するようにしたので、研削時にダメー
ジを受けた部分か除去されることとなり、後のデバイス
形成を容易に行なうことかでき、その結果、生産性に富
んだ埋込み型０ＥＩＣの製造を行な・うことかできる。
また選択成長マスク３上に生じる多結晶４をエツチング
により除去するようにしたので、次の研削工程において
、多結晶４か研削の障害となることもない。
により除去するようにしたので、次の研削工程において
、多結晶４か研削の障害となることもない。
なお上記実施例では、多結晶除去−研削−メカノケミカ
ルエツチングの工程により平坦化を行ったか、結晶成長
の成長状況によっては多結晶除去の工程を省略すること
も考えられる。
ルエツチングの工程により平坦化を行ったか、結晶成長
の成長状況によっては多結晶除去の工程を省略すること
も考えられる。
また選択成長マスク３の除去は研削工程の前に行うでも
よい。
よい。
さらに上記実施例では基板としてＧ ａ Ａ、 ｓを用
い、光デバイス部にＩｎＰを用いたものを示したか、用
いられる材料はこれに限られるものではなく、例えば基
板−光デバイス部か、ＧａＡｓ同士、ＩｎＰ同士、１ｎ
Ｐ−ＧａＡｓ等の場合でもよい。
い、光デバイス部にＩｎＰを用いたものを示したか、用
いられる材料はこれに限られるものではなく、例えば基
板−光デバイス部か、ＧａＡｓ同士、ＩｎＰ同士、１ｎ
Ｐ−ＧａＡｓ等の場合でもよい。
以上のように、この発明に係る埋め込み型光電子集積素
子の製造方法によれば、基板表面上に選択成長マスクを
形成し、該マスクを用いてエツチングを行ない基板表面
の所定の領域に凹部を形成し、この凹部に光素子部とな
る結晶層を結晶成長させ、成長層端部の結晶の盛り上が
りを研削にて除去して平坦化するようにしたのて、結晶
成長を用いて光デバイスを基板内に埋込んでも基板上に
段差か生じることなく、またこの際、平坦化した基板表
面をメカノケミカルエツチングにより鏡面加］ニするよ
うにしたので、研削によるウェハのダメージ部分か除去
され、後のデバイス形成を容易に行なうことかできると
いう効果かある。
子の製造方法によれば、基板表面上に選択成長マスクを
形成し、該マスクを用いてエツチングを行ない基板表面
の所定の領域に凹部を形成し、この凹部に光素子部とな
る結晶層を結晶成長させ、成長層端部の結晶の盛り上が
りを研削にて除去して平坦化するようにしたのて、結晶
成長を用いて光デバイスを基板内に埋込んでも基板上に
段差か生じることなく、またこの際、平坦化した基板表
面をメカノケミカルエツチングにより鏡面加］ニするよ
うにしたので、研削によるウェハのダメージ部分か除去
され、後のデバイス形成を容易に行なうことかできると
いう効果かある。
また、結晶層形成後、光素子部となる結晶層をレジス）
・で覆い、選択成長マスク上に生じた結晶の付着物をエ
ツチングにより除去するようにしたので、後の研削時に
結晶の付着物が障害とならず研削工程をスムーズに行な
うことかできるという効果がある。
・で覆い、選択成長マスク上に生じた結晶の付着物をエ
ツチングにより除去するようにしたので、後の研削時に
結晶の付着物が障害とならず研削工程をスムーズに行な
うことかできるという効果がある。
第１図は本発明の一実施例による埋め込み型光電子集積
素子の製造工程図、第２図は従来の０ＥＩＣの構造を模
式的に示した断面図である。 図において、１は基板、２は選択成長層、３は選択成長
マスク、４は析出した多結晶（結晶の付着物）、５はレ
ジスト、６は盛り上がり部、７は光デバイス部（光素子
部）、８はＦＥＴ部（信号処理部）、９は配線である。 なお図中同一符号は同−又は相当部分を示す。
素子の製造工程図、第２図は従来の０ＥＩＣの構造を模
式的に示した断面図である。 図において、１は基板、２は選択成長層、３は選択成長
マスク、４は析出した多結晶（結晶の付着物）、５はレ
ジスト、６は盛り上がり部、７は光デバイス部（光素子
部）、８はＦＥＴ部（信号処理部）、９は配線である。 なお図中同一符号は同−又は相当部分を示す。
Claims (2)
- （１）光素子部と信号処理部から成り、表面が平坦な素
子領域を基板上に形成する素子形成工程を有する埋込み
型光電子集積素子を製造する方法において、 上記素子形成工程は、 基板表面上にマスク用被膜を形成し、その所定領域を除
去して選択成長マスクを形成する第１の工程と、 その後上記選択成長マスクを用いたエッチングにより基
板表面の所定の領域に凹部を形成する第２の工程と、 さらに上記選択成長マスクを用いて結晶成長を行なって
上記凹部に光素子部となる結晶層を形成する第３の工程
と、 凹部上端に生じた結晶の盛り上がり部を研削により除去
して平坦化する第４の工程と、 選択成長マスクを除去し、メカノケミカルエッチングに
より鏡面加工を行う第５の工程とを含むことを特徴とす
る埋込み型光電子集積素子の製造方法。 - （２）請求項１記載の埋込み型光電子集積素子の製造方
法において、 上記第３の工程は、 結晶層形成後、光素子部となる結晶層をレジストで覆い
、選択成長マスク上に生じた結晶の付着物をエッチング
により除去する工程を有していることを特徴とする埋込
み型光電子集積素子の製造方法。
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| JP2294082A JPH04165672A (ja) | 1990-10-29 | 1990-10-29 | 埋込み型光電子集積素子の製造方法 |
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