JP2892122B2 - 半導体レーザの製造方法 - Google Patents
半導体レーザの製造方法Info
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体レーザの製造方法に関するものであ
る。特にプロセス工程途中で生じる半導体表面のダメー
ジを除去し、これにより半導体レーザの高性能化を図る
技術に関する。
る。特にプロセス工程途中で生じる半導体表面のダメー
ジを除去し、これにより半導体レーザの高性能化を図る
技術に関する。
半導体レーザの製造プロセスにおいて、たとえばその
電極分離、メサ構造形成、選択成長等の工程で酸化膜等
からなるマスクを使用するようになっていることは知ら
れている。
電極分離、メサ構造形成、選択成長等の工程で酸化膜等
からなるマスクを使用するようになっていることは知ら
れている。
ここで、代表的な半導体レーザの製造工程を第５図お
よび第６図を用いて説明する。
よび第６図を用いて説明する。
まず、第５図（ａ）と第５図（ｂ）は、電極ストライ
プレーザの製造工程を示したものである。図中、1aはｎ
型InP基板、1bはSeドープｎ型InPバッファ層、２はアン
ドープInGaAsP活性層、３はｐ型InPクラッド層、４はｐ
型InGaAsPキャップ層、６は酸化膜であるSiO2膜であ
る。
プレーザの製造工程を示したものである。図中、1aはｎ
型InP基板、1bはSeドープｎ型InPバッファ層、２はアン
ドープInGaAsP活性層、３はｐ型InPクラッド層、４はｐ
型InGaAsPキャップ層、６は酸化膜であるSiO2膜であ
る。
この半導体レーザの製造では、第５図（ａ）に示すよ
うに、まず、キャップ層４まで成長を行った後、そのキ
ャップ層４が形成された基板全面にSiO2膜６を堆積し、
第５図（ｂ）に示すように、いわゆるホトグラフィ技術
を用いて前記SiO2膜６に電極用のストライプ状の窓をあ
けるようになっている。
うに、まず、キャップ層４まで成長を行った後、そのキ
ャップ層４が形成された基板全面にSiO2膜６を堆積し、
第５図（ｂ）に示すように、いわゆるホトグラフィ技術
を用いて前記SiO2膜６に電極用のストライプ状の窓をあ
けるようになっている。
また、第６図（ａ）と第６図（ｂ）は、埋込み構造レ
ーザの製造工程を示したものである。図中、第６図
（ａ）と第６図（ｂ）と同符号のものは同材料を示して
いる。この半導体レーザの製造では、第６図（ａ）に示
すように、まず、前記ｐ型InPクラッド層３まで形成が
なされた後、前記InGaAsP活性層２を屈折率の小さいInP
層で囲んだ埋込み構造とするため、第６図（ｂ）に示す
ように、SiO2膜の堆積、ホトグラフィ技術によるストラ
イプマスクの形成、マスクを使用した選択エッチングに
よるメサ構造の形成を行うようになっている。
ーザの製造工程を示したものである。図中、第６図
（ａ）と第６図（ｂ）と同符号のものは同材料を示して
いる。この半導体レーザの製造では、第６図（ａ）に示
すように、まず、前記ｐ型InPクラッド層３まで形成が
なされた後、前記InGaAsP活性層２を屈折率の小さいInP
層で囲んだ埋込み構造とするため、第６図（ｂ）に示す
ように、SiO2膜の堆積、ホトグラフィ技術によるストラ
イプマスクの形成、マスクを使用した選択エッチングに
よるメサ構造の形成を行うようになっている。
しかしながら、前述した半導体レーザの製造方法にお
いて、酸化膜であるSiO2膜の被着面となる半導体層面
に、たとえ後に該SiO2膜を除去するようなことがあって
もダメージが残存してしまっていた。
いて、酸化膜であるSiO2膜の被着面となる半導体層面
に、たとえ後に該SiO2膜を除去するようなことがあって
もダメージが残存してしまっていた。
すなわち、第５図（ａ）および第５図（ｂ）の場合に
あっては、SiO2膜６の電極用の窓から露呈され、図示し
ないｐ型電極と当接されることとなるキャップ層４の表
面にダメージが形成されることになる。
あっては、SiO2膜６の電極用の窓から露呈され、図示し
ないｐ型電極と当接されることとなるキャップ層４の表
面にダメージが形成されることになる。
また、第６図（ａ）および第６図（ｂ）の場合にあっ
ては、SiO2膜６の被着面となる面にｐ型InPクラッド層
３の表面にダメージが形成されることになる。
ては、SiO2膜６の被着面となる面にｐ型InPクラッド層
３の表面にダメージが形成されることになる。
そして、これらいずれのダメージにおいても、半導体
レーザとしての劣化の原因となるものである。
レーザとしての劣化の原因となるものである。
このような弊害を除去するために、上記ダメージの部
分をエッチングする試みがなされたが、該エッチングの
制御が困難であり、いまだ該ダメージの部分が残存して
しまったり、あるいは該ダメージの部分下の半導体層を
必要以上にエッチングしてしまったりして充分なもので
なかった。
分をエッチングする試みがなされたが、該エッチングの
制御が困難であり、いまだ該ダメージの部分が残存して
しまったり、あるいは該ダメージの部分下の半導体層を
必要以上にエッチングしてしまったりして充分なもので
なかった。
それ故、本発明はこのような事情に基づいてなされた
ものであり、その目的とするところのものは、酸化膜等
からなるマスク形成時に該マスクの被着面である半導体
の表面に生じるダメージのみを完全にかつ確実に除去す
ることにより、特性劣化の生じない半導体レーザの製造
方法を提供することにある。
ものであり、その目的とするところのものは、酸化膜等
からなるマスク形成時に該マスクの被着面である半導体
の表面に生じるダメージのみを完全にかつ確実に除去す
ることにより、特性劣化の生じない半導体レーザの製造
方法を提供することにある。
前記目的を達成するために、本発明は、まず、第１
に、第１導電型半導体基板上または該基板上に第１導電
型バッファ層が形成されている基板上に活性層、第２導
電型クラッド層、第２導電型キャップ層を順次堆積させ
て形成した積層構造表面に前記キャップ層に対してエッ
チングレートの大きな第２導電型カバー層を堆積する工
程と、前記基板全面に絶縁膜を堆積し該絶縁膜の一領域
に電極用窓を形成する工程と、該窓により露呈した前記
カバー層をエッチングして前記キャップ層を表面に露呈
させる工程と、露呈された前記キャップ層と接続される
オーミック電極を形成する工程とからなることを特徴と
するものである。
に、第１導電型半導体基板上または該基板上に第１導電
型バッファ層が形成されている基板上に活性層、第２導
電型クラッド層、第２導電型キャップ層を順次堆積させ
て形成した積層構造表面に前記キャップ層に対してエッ
チングレートの大きな第２導電型カバー層を堆積する工
程と、前記基板全面に絶縁膜を堆積し該絶縁膜の一領域
に電極用窓を形成する工程と、該窓により露呈した前記
カバー層をエッチングして前記キャップ層を表面に露呈
させる工程と、露呈された前記キャップ層と接続される
オーミック電極を形成する工程とからなることを特徴と
するものである。
また、第２に、第１導電型半導体基板上または該基板
上に第１導電型バッファ層が形成されている基板上に活
性層、第２導電型クラッド層を堆積させて形成した積層
表面に前記クラッド層に対してエッチングレートの大き
い第２導電型カバー層を堆積する工程と、該第２導電型
カバー層表面にマスクを形成し、前記カバー層、クラッ
ド層、活性層、バッファ層または該半導体基板を選択的
にエッチングしメサ構造を形成する工程と、前記マスク
をそのまま用いてメサ構造以外の領域を半導体で埋込ん
で電流狭窄及び光閉じ込め層を形成する工程と、メサ構
造上面の前記マスクの除去、前記第２導電型カバー層の
エッチングを経て前記基板全面に第２導電型クラッド層
と第２導電型キャップ層を堆積する工程とからなること
を特徴とするものである。
上に第１導電型バッファ層が形成されている基板上に活
性層、第２導電型クラッド層を堆積させて形成した積層
表面に前記クラッド層に対してエッチングレートの大き
い第２導電型カバー層を堆積する工程と、該第２導電型
カバー層表面にマスクを形成し、前記カバー層、クラッ
ド層、活性層、バッファ層または該半導体基板を選択的
にエッチングしメサ構造を形成する工程と、前記マスク
をそのまま用いてメサ構造以外の領域を半導体で埋込ん
で電流狭窄及び光閉じ込め層を形成する工程と、メサ構
造上面の前記マスクの除去、前記第２導電型カバー層の
エッチングを経て前記基板全面に第２導電型クラッド層
と第２導電型キャップ層を堆積する工程とからなること
を特徴とするものである。
そして、第３に、第１導電型半導体基板上または該基
板上に第１導電型バッファ層が形成されている基板上に
活性層、第２導電型クラッド層、第２導電型キャップ層
を堆積させて形成した積層構造表面に前記キャップ層に
対してエッチングレートの大きい第２導電型カバー層を
堆積する工程と、該第２導電型カバー層表面にマスクを
形成し、前記カバー層、キャップ層、クラッド層、活性
層、バッファ層または半導体基板を選択的にエッチング
してメサ構造を形成する工程と、該メサ構造上面の前記
マスクをそのまま用いてメサ構造以外の領域を半導体で
埋込んで電流狭窄及び光閉じ込め層を形成する工程と、
メサ構造上面の前記マスクを除去した後、前記基板面に
絶縁膜を堆積し、該絶縁膜のメサ上部の領域に電極用窓
を開ける工程と、窓開けにより露呈した前記カバー層を
エッチングして前記キャップ層を表面に露呈させる工程
と、この露呈された前記キャップ層と接続されるオーミ
ック電極を形成する工程とからなることを特徴とするも
のである。
板上に第１導電型バッファ層が形成されている基板上に
活性層、第２導電型クラッド層、第２導電型キャップ層
を堆積させて形成した積層構造表面に前記キャップ層に
対してエッチングレートの大きい第２導電型カバー層を
堆積する工程と、該第２導電型カバー層表面にマスクを
形成し、前記カバー層、キャップ層、クラッド層、活性
層、バッファ層または半導体基板を選択的にエッチング
してメサ構造を形成する工程と、該メサ構造上面の前記
マスクをそのまま用いてメサ構造以外の領域を半導体で
埋込んで電流狭窄及び光閉じ込め層を形成する工程と、
メサ構造上面の前記マスクを除去した後、前記基板面に
絶縁膜を堆積し、該絶縁膜のメサ上部の領域に電極用窓
を開ける工程と、窓開けにより露呈した前記カバー層を
エッチングして前記キャップ層を表面に露呈させる工程
と、この露呈された前記キャップ層と接続されるオーミ
ック電極を形成する工程とからなることを特徴とするも
のである。
さらに、第４に、第１導電型半導体基板上または該基
板上に第１導電型バッファ層が形成されている基板上に
活性層、第２導電型クラッド層を堆積させて形成した積
層構造表面に前記クラッド層に対してエッチングレート
の大きな第２導電型カバー層を堆積する工程と、該第２
導電型カバー層上にマスクを形成し、前記カバー層、ク
ラッド層、活性層、バッファ層または半導体基板を選択
的にエッチングしてメサ構造を形成する工程と、該メサ
構造上面の前記マスクをそのまま用いてメサ構造以外の
領域を半導体で埋込んで電流狭窄及び光閉じ込め層を形
成する工程と、メサ構造上面の前記マスクの除去および
前記カバー層をエッチングする工程と、このように表面
処理された基板全面に第２導電型クラッド層、第２導電
型キャップ層及びこのキャップ層に対してエッチングレ
ートの大きな第２導電型カバー層を堆積する工程と、該
第２導電型カバー層全面に絶縁膜を堆積し、該絶縁膜の
メサ上部の領域に電極用窓を開ける工程と、該窓開けに
より露呈された該カバー層をエッチングし、前記キャッ
プ層を露呈させる工程と、この露呈された前記キャップ
層に接続されるオーミック電極を形成する工程とからな
ることを特徴とするものである。
板上に第１導電型バッファ層が形成されている基板上に
活性層、第２導電型クラッド層を堆積させて形成した積
層構造表面に前記クラッド層に対してエッチングレート
の大きな第２導電型カバー層を堆積する工程と、該第２
導電型カバー層上にマスクを形成し、前記カバー層、ク
ラッド層、活性層、バッファ層または半導体基板を選択
的にエッチングしてメサ構造を形成する工程と、該メサ
構造上面の前記マスクをそのまま用いてメサ構造以外の
領域を半導体で埋込んで電流狭窄及び光閉じ込め層を形
成する工程と、メサ構造上面の前記マスクの除去および
前記カバー層をエッチングする工程と、このように表面
処理された基板全面に第２導電型クラッド層、第２導電
型キャップ層及びこのキャップ層に対してエッチングレ
ートの大きな第２導電型カバー層を堆積する工程と、該
第２導電型カバー層全面に絶縁膜を堆積し、該絶縁膜の
メサ上部の領域に電極用窓を開ける工程と、該窓開けに
より露呈された該カバー層をエッチングし、前記キャッ
プ層を露呈させる工程と、この露呈された前記キャップ
層に接続されるオーミック電極を形成する工程とからな
ることを特徴とするものである。
このように、まず、第１の発明によれば、絶縁膜に電
極用窓を形成した場合、その窓から露呈される半導体層
はダメージが形成されているカバー層となる。このた
め、前記絶縁膜をマスクとして前記カバー層をエッチン
グにより除去すれば、その除去によりダメージが全く形
成されていないキャップ層が前記電極窓から露呈される
ことになる。そして、前記カバー層のエッチングにおい
て、そのエッチングレートはキャップ層より大きくなっ
ていることから、前記カバー層のみをエッチングし前記
キャップ層を全くエッチングしないという制御ができる
ようになる。したがって、その後、前記キャップ層との
オーミック接続をはかって電極を形成する場合、前記ダ
メージによる弊害が全く無い完全なオーミック接触を達
成することができる。
極用窓を形成した場合、その窓から露呈される半導体層
はダメージが形成されているカバー層となる。このた
め、前記絶縁膜をマスクとして前記カバー層をエッチン
グにより除去すれば、その除去によりダメージが全く形
成されていないキャップ層が前記電極窓から露呈される
ことになる。そして、前記カバー層のエッチングにおい
て、そのエッチングレートはキャップ層より大きくなっ
ていることから、前記カバー層のみをエッチングし前記
キャップ層を全くエッチングしないという制御ができる
ようになる。したがって、その後、前記キャップ層との
オーミック接続をはかって電極を形成する場合、前記ダ
メージによる弊害が全く無い完全なオーミック接触を達
成することができる。
次に、第２の発明によれば、電流狭窄および光閉じ込
め層に囲まれたメサ構造部のクラッド層においても、該
メサ構造形成の際のマスクとの間に予めカバー層を設け
ておき、前述したことと同様のことを行っていることか
らダメージの全く無いクラッド層を得ることができる。
め層に囲まれたメサ構造部のクラッド層においても、該
メサ構造形成の際のマスクとの間に予めカバー層を設け
ておき、前述したことと同様のことを行っていることか
らダメージの全く無いクラッド層を得ることができる。
また、第３の発明によれば、メサ構造の上部にオーミ
ック電極を形成してなる半導体レーザであり、該オーミ
ック電極と接続されるべくキャップ層の表面をダメージ
の全く無いものとして形成するものである。この場合に
おいても、前記キャップ層とこのキャップ層の電極形成
部を露呈させる絶縁膜との間に前述したことと同様の機
能を有するカバー層を介在させているものである。
ック電極を形成してなる半導体レーザであり、該オーミ
ック電極と接続されるべくキャップ層の表面をダメージ
の全く無いものとして形成するものである。この場合に
おいても、前記キャップ層とこのキャップ層の電極形成
部を露呈させる絶縁膜との間に前述したことと同様の機
能を有するカバー層を介在させているものである。
さらに、第４の発明によれば、電流狭窄および光閉じ
込め層に囲まれたメサ構造部のクラッド層においてダメ
ージの全く無いものを得るとともに、該クラッド層に順
次オーバークラッド層、キャップ層を形成し、該キャッ
プ層にオーミック電極を形成する場合の該キャップ層表
面にダメージの全く無いものを得るようにしたものであ
る。
込め層に囲まれたメサ構造部のクラッド層においてダメ
ージの全く無いものを得るとともに、該クラッド層に順
次オーバークラッド層、キャップ層を形成し、該キャッ
プ層にオーミック電極を形成する場合の該キャップ層表
面にダメージの全く無いものを得るようにしたものであ
る。
したがって、このようなことから、酸化膜等からなる
マスク形成時に該マスクの被着面である半導体の表面に
生じるダメージのみを完全にかつ確実に除去することに
より、特性劣化の生じない半導体レーザの製造方法を得
ることができる。
マスク形成時に該マスクの被着面である半導体の表面に
生じるダメージのみを完全にかつ確実に除去することに
より、特性劣化の生じない半導体レーザの製造方法を得
ることができる。
以下、本発明の一実施例を図面を用いて具体的に説明
する。
する。
なお、実施例を説明するための全図において、同一機
能を有するものは同一符号を付け、その繰り返しの説明
は省略する。
能を有するものは同一符号を付け、その繰り返しの説明
は省略する。
［実施例１］ まず、第１図（ａ）に示すように、（100）面ｎ型InP
基板1a上に、Seドープｎ型InPバッファ層1bを2.0μｍの
層厚で、アンドープInGaAsP活性層２を0.1μｍの層厚
で、ｐ型InPクラッド層３を1.2μｍの層厚で、ｐ型InGa
AsPキャップ層４を0.5μｍの層厚で、さらにｐ型InPカ
バー層５を0.05μｍの層厚で、順次たとえばMOVPE法に
よって成長させる。
基板1a上に、Seドープｎ型InPバッファ層1bを2.0μｍの
層厚で、アンドープInGaAsP活性層２を0.1μｍの層厚
で、ｐ型InPクラッド層３を1.2μｍの層厚で、ｐ型InGa
AsPキャップ層４を0.5μｍの層厚で、さらにｐ型InPカ
バー層５を0.05μｍの層厚で、順次たとえばMOVPE法に
よって成長させる。
次に、第１図（ｂ）に示すように、前記ｐ型InPカバ
ー層５が形成された成長面全域にたとえばスパッタリン
グ方法によってSiO2膜６を堆積する。そして、フォトグ
ラフィ技術によって（011）方向に溝幅約10μｍの窓を
形成する。この際、窓を開けた部分から露呈する半導体
表面（ｐ型InPカバー層５）はダメージを持った層とな
っている。
ー層５が形成された成長面全域にたとえばスパッタリン
グ方法によってSiO2膜６を堆積する。そして、フォトグ
ラフィ技術によって（011）方向に溝幅約10μｍの窓を
形成する。この際、窓を開けた部分から露呈する半導体
表面（ｐ型InPカバー層５）はダメージを持った層とな
っている。
次に、第１図（ｃ）に示すように、前記窓の部分から
露呈している前記ｐ型InPカバー層５を選択的にエッチ
ングを行う。この場合、エッチャントとしてはInGaAsP
と選択性が取れるものであれば何でもかまわないが、こ
こではHCI:H3PO4＝1:1を使用している。このエッチャン
トはInGaAsPキャップ層４である材料InGaAsPとのエッチ
ング速度の選択比が100倍以上取れることから、ダメー
ジを受けたｐ型InPカバー層５だけを選択的にエッチン
グすることができる。その後、前記エッチングにより露
呈されたInGaAsPキャップ層４面を含んで前記SiO2膜６
面にAu/Zn/Niを蒸着してｐ型オーミック電極７を形成す
る。
露呈している前記ｐ型InPカバー層５を選択的にエッチ
ングを行う。この場合、エッチャントとしてはInGaAsP
と選択性が取れるものであれば何でもかまわないが、こ
こではHCI:H3PO4＝1:1を使用している。このエッチャン
トはInGaAsPキャップ層４である材料InGaAsPとのエッチ
ング速度の選択比が100倍以上取れることから、ダメー
ジを受けたｐ型InPカバー層５だけを選択的にエッチン
グすることができる。その後、前記エッチングにより露
呈されたInGaAsPキャップ層４面を含んで前記SiO2膜６
面にAu/Zn/Niを蒸着してｐ型オーミック電極７を形成す
る。
このようにすることによって、ｐ型オーミック電極７
からなるAu/Zn/Niオーミック電極と接触するInGaAsPキ
ャップ層４はその表面にダメージをもっていないことか
ら、該接触において良好な電気特性を図ることができ
る。
からなるAu/Zn/Niオーミック電極と接触するInGaAsPキ
ャップ層４はその表面にダメージをもっていないことか
ら、該接触において良好な電気特性を図ることができ
る。
［実施例２］ まず、第２図（ａ）に示すように、（100）面ｎ型InP
基板1a上にSeドープｎ型InPバッファ層1bを2.0μｍの層
厚で、アンドープInGaAsP活性層２を0.1μｍの層厚で、
ｐ型InPクラッド層３を0.3μｍの層厚で、さらにｐ型In
GaAsPカバー層８を0.05μｍの層厚で、順次たとえばMOV
PE法によって成長させる。
基板1a上にSeドープｎ型InPバッファ層1bを2.0μｍの層
厚で、アンドープInGaAsP活性層２を0.1μｍの層厚で、
ｐ型InPクラッド層３を0.3μｍの層厚で、さらにｐ型In
GaAsPカバー層８を0.05μｍの層厚で、順次たとえばMOV
PE法によって成長させる。
次に、第２図（ｂ）に示すように、成長面にスパッタ
リング法によって酸化チタン膜９を堆積し、フォトグラ
フィ技術によって前記酸化チタン膜９から（011）方向
にストライプ幅1.5μｍの酸化チタンストライプマスク
を形成する。そして、前記酸化チタンストライプマスク
から露呈した部分をたとえば塩素アルゴン系のリアクテ
ィブイオンエッチング（RIE）装置を使用してエッチン
グし、高さ1.0μｍ程度のメサ構造を形成する。この
際、メサ上部のInGaAsPカバー層８は酸化チタン膜９形
成時及びRIEエッチング時にダメージを受けたものとな
っている。
リング法によって酸化チタン膜９を堆積し、フォトグラ
フィ技術によって前記酸化チタン膜９から（011）方向
にストライプ幅1.5μｍの酸化チタンストライプマスク
を形成する。そして、前記酸化チタンストライプマスク
から露呈した部分をたとえば塩素アルゴン系のリアクテ
ィブイオンエッチング（RIE）装置を使用してエッチン
グし、高さ1.0μｍ程度のメサ構造を形成する。この
際、メサ上部のInGaAsPカバー層８は酸化チタン膜９形
成時及びRIEエッチング時にダメージを受けたものとな
っている。
次に、第２図（ｃ）に示すように、メサ構造の上面の
前記酸化チタン膜をそのまま選択成長用マスクとして用
い、該メサ構造以外の領域を埋め込むようにして、たと
えばMOVPE法によりｐ型InP電流ブロック層10、ｎ型InP
電流閉じ込め層11を成長させる。前記ｐ型InP電流ブロ
ック層10、ｎ型InP電流閉じ込め層11はそれぞれ電流狭
窄及び光閉じ込め層として機能するようになっている。
次に、たとえばHFによってメサ上面の酸化チタン９を除
去する。さらにInGaAsPカバー層８を選択的にエッチン
グする。この際のエッチャントとしては前記ｐ型InPク
ラッド層３の材料であるInPと選択比が十分取れるもの
であれば良い。この実施例ではたとえばH2SO4:H2O:H2O2
＝8:1:1（室温）を使用している。
前記酸化チタン膜をそのまま選択成長用マスクとして用
い、該メサ構造以外の領域を埋め込むようにして、たと
えばMOVPE法によりｐ型InP電流ブロック層10、ｎ型InP
電流閉じ込め層11を成長させる。前記ｐ型InP電流ブロ
ック層10、ｎ型InP電流閉じ込め層11はそれぞれ電流狭
窄及び光閉じ込め層として機能するようになっている。
次に、たとえばHFによってメサ上面の酸化チタン９を除
去する。さらにInGaAsPカバー層８を選択的にエッチン
グする。この際のエッチャントとしては前記ｐ型InPク
ラッド層３の材料であるInPと選択比が十分取れるもの
であれば良い。この実施例ではたとえばH2SO4:H2O:H2O2
＝8:1:1（室温）を使用している。
このようにすれば、メサ構造の上部は前記酸化チタン
の堆積時及び塩素アルゴン系RIEエッチング時にダメー
ジを受けている部分であったが、前記InGaAsPカバー層
８をエッチングすることにより該ダメージ部分を除去し
ていわゆるダメージフリーの結晶面を露呈させることが
できるようになる。
の堆積時及び塩素アルゴン系RIEエッチング時にダメー
ジを受けている部分であったが、前記InGaAsPカバー層
８をエッチングすることにより該ダメージ部分を除去し
ていわゆるダメージフリーの結晶面を露呈させることが
できるようになる。
その後、第２図（ｄ）に示すように、基板全面にｐ型
InPオーバークラッド層12を層厚1.0μｍで、ｐ型InGaAs
Pキャップ層４を0.5μｍで順次成長し、さらに成長面全
面にAu/Zn/Niを蒸着してｐ型オーミック電極７を形成す
る。
InPオーバークラッド層12を層厚1.0μｍで、ｐ型InGaAs
Pキャップ層４を0.5μｍで順次成長し、さらに成長面全
面にAu/Zn/Niを蒸着してｐ型オーミック電極７を形成す
る。
［実施例３］ まず、前述した第１図（ａ）に示す基板を用意する。
すなわち、（100）面ｎ型InP基板1a上にSeドープｎ型In
Pバッファ層1bを2.0μｍの層厚で、アンドープInGaAsP
活性層２を0.1μｍの層厚で、ｐ型InPクラッド層３を1.
2μｍの層厚で、ｐ型InGaAsPキャップ層４を0.5μｍの
層厚で、さらにｐ型InPカバー層５を0.05μｍの層厚で
順次たとえばMOVPE法によって成長させた基板を用意す
る。
すなわち、（100）面ｎ型InP基板1a上にSeドープｎ型In
Pバッファ層1bを2.0μｍの層厚で、アンドープInGaAsP
活性層２を0.1μｍの層厚で、ｐ型InPクラッド層３を1.
2μｍの層厚で、ｐ型InGaAsPキャップ層４を0.5μｍの
層厚で、さらにｐ型InPカバー層５を0.05μｍの層厚で
順次たとえばMOVPE法によって成長させた基板を用意す
る。
次に、第３図（ａ）に示すように、成長面にスパッタ
リング法によってSiO2膜６を堆積し、フォトグラフィ技
術によって（011）の方向にストライプ幅5.0μｍのSiO2
ストライプマスクを形成する。この際、メサ上部の前記
ｐ型InPカバー層５はSiO2膜６形成時にダメージを受け
ている。次に、１％のBrメタノールアルコール溶液を用
いて活性層の下までエッチングを行い、高さ2.0μｍ程
度のメサ構造を形成する。
リング法によってSiO2膜６を堆積し、フォトグラフィ技
術によって（011）の方向にストライプ幅5.0μｍのSiO2
ストライプマスクを形成する。この際、メサ上部の前記
ｐ型InPカバー層５はSiO2膜６形成時にダメージを受け
ている。次に、１％のBrメタノールアルコール溶液を用
いて活性層の下までエッチングを行い、高さ2.0μｍ程
度のメサ構造を形成する。
次に、第３図（ｂ）に示すように、メサ構造上面のSi
O2膜６をそのまま選択成長用マスクとして用い、メサ構
造以外の領域を埋め込むようにして、たとえばLPE法を
用いて順次ｐ型InP電流ブロック層10、ｎ型InP電流閉じ
込め層11、及び層厚0.3μｍのｎ型InGaAsPエッチングス
トッパー層13を成長させる。前記ｐ型InP電流ブロック
層10、ｎ型InP電流閉じ込め層11はそれぞれ電流狭窄及
び光閉じ込め層として機能することになる。ここで、前
記ｎ型InGaAsPエッチングストッパー層13は、後工程で
行う選択エッチングの際に、ｐ型InP電流ブロック層1
0、ｎ型InP電流閉じ込め層11がエッチングされないため
のエッチングストッパー層として働くものとなってい
る。
O2膜６をそのまま選択成長用マスクとして用い、メサ構
造以外の領域を埋め込むようにして、たとえばLPE法を
用いて順次ｐ型InP電流ブロック層10、ｎ型InP電流閉じ
込め層11、及び層厚0.3μｍのｎ型InGaAsPエッチングス
トッパー層13を成長させる。前記ｐ型InP電流ブロック
層10、ｎ型InP電流閉じ込め層11はそれぞれ電流狭窄及
び光閉じ込め層として機能することになる。ここで、前
記ｎ型InGaAsPエッチングストッパー層13は、後工程で
行う選択エッチングの際に、ｐ型InP電流ブロック層1
0、ｎ型InP電流閉じ込め層11がエッチングされないため
のエッチングストッパー層として働くものとなってい
る。
次に、第３図（ｃ）に示すように、表面処理された基
板全面にSiO2膜６をスパッタリング法によって形成し、
フォトグラフィ技術によってメサ上面を含むように（01
1）方向に溝幅約10μｍの窓を形成する。この際、窓を
開けた部分から露呈される前記ｐ型InPカバー層５表面
はダメージを持つ層となっている。
板全面にSiO2膜６をスパッタリング法によって形成し、
フォトグラフィ技術によってメサ上面を含むように（01
1）方向に溝幅約10μｍの窓を形成する。この際、窓を
開けた部分から露呈される前記ｐ型InPカバー層５表面
はダメージを持つ層となっている。
次に、第３図（ｄ）に示すように、窓の部分から露呈
された前記ｐ型InPカバー層５をエッチングする。この
際のエッチャントとしてはInGaAsPと選択性が取れるも
のであれば何でもかまわないが、この実施例ではHCl:H2
PO4＝1:1を使用している。このエッチャントはｐ型InGa
AsPキャップ層４の材料であるInGaAsPとのエッチング速
度の選択比が100倍以上取れるので、ダメージを受けた
前記ｐ型InPカバー層５だけをエッチングすることがで
きる。その後、露呈された前記ｐ型InGaAsPキャップ層
４およびSiO2膜６面にAu/Zn/Niを蒸着してｐ型オーミッ
ク電極７を形成する。
された前記ｐ型InPカバー層５をエッチングする。この
際のエッチャントとしてはInGaAsPと選択性が取れるも
のであれば何でもかまわないが、この実施例ではHCl:H2
PO4＝1:1を使用している。このエッチャントはｐ型InGa
AsPキャップ層４の材料であるInGaAsPとのエッチング速
度の選択比が100倍以上取れるので、ダメージを受けた
前記ｐ型InPカバー層５だけをエッチングすることがで
きる。その後、露呈された前記ｐ型InGaAsPキャップ層
４およびSiO2膜６面にAu/Zn/Niを蒸着してｐ型オーミッ
ク電極７を形成する。
この場合、Au/Zm/Niオーミック電極である前記ｐ型オ
ーミック電極７と接触するInGaAsPキャップ層４はダメ
ージをもっていないので良好な電気特性を得ることがで
きる。
ーミック電極７と接触するInGaAsPキャップ層４はダメ
ージをもっていないので良好な電気特性を得ることがで
きる。
［実施例４］ まず、前述の第２図（ａ）に示すように、（100）面
ｎ型InP基板1a上にSeドープｎ型InPバッファ層1b（厚さ
ｄ＝2.0μｍ）、アンドープInGaAsP活性層２（厚さｄ＝
0.1μｍ）、ｐ型InPクラッド層３（厚さｄ＝0.3μｍ）
及びInGaAsPカバー層８（厚さｄ＝0.05μｍ）を順次た
とえばMOVPE法によって成長させる。
ｎ型InP基板1a上にSeドープｎ型InPバッファ層1b（厚さ
ｄ＝2.0μｍ）、アンドープInGaAsP活性層２（厚さｄ＝
0.1μｍ）、ｐ型InPクラッド層３（厚さｄ＝0.3μｍ）
及びInGaAsPカバー層８（厚さｄ＝0.05μｍ）を順次た
とえばMOVPE法によって成長させる。
次に、前述の第２図（ｂ）に示すように、成長面にス
パッタリング法によって酸化チタン膜９を堆積し、フォ
トグラフィ技術によって（011）方向にストライプ幅1.5
μｍの酸化チタンストライプマスクを形成する。そし
て、塩素アルゴン系のRIE装置を使用して高さ1.0μｍ程
度のメサ構造を形成する。
パッタリング法によって酸化チタン膜９を堆積し、フォ
トグラフィ技術によって（011）方向にストライプ幅1.5
μｍの酸化チタンストライプマスクを形成する。そし
て、塩素アルゴン系のRIE装置を使用して高さ1.0μｍ程
度のメサ構造を形成する。
この際、メサ上部のInGaAsPカバー層８は酸化チタン
膜９形成時及びRIEエッチング時にダメージを受けてい
るものとなっている。
膜９形成時及びRIEエッチング時にダメージを受けてい
るものとなっている。
次に、前述の第２図（ｃ）に示すように、メサ上面の
酸化チタン膜をそのまま選択成長用マスクとして用い、
メサ構造以外の領域を埋め込むようにして、たとえばMO
VPE法を用いてｐ型InP電流ブロック層10、ｎ型InP電流
閉じ込め層11を成長させる。ここで、該ｐ型InP電流ブ
ロック層10、ｎ型InP電流閉じ込め層11はそれぞれ電流
狭窄及び光閉じ込め層として機能する。次に、HFによっ
てメサ上面の前記窒化チタン膜９を除去する。さらに前
記InGaAsPカバー層８を選択的にエッチングする。この
際のエッチャントはInPと選択比が十分取れるものであ
れば良い。ここではH2SO4:H2O:H2O2＝3:1:1（室温）を
使用している。前述したように、メサ上部は酸化チタン
膜の堆積時及び塩素アルゴン系RIEエッチング時にダメ
ージを受けている部分であるが、前記InGaAsPカバー層
８をエッチングすることによりそのInGaAsPカバー層８
に形成されているダメージ部分を除去していわゆるダメ
ージフリーの結晶面を出すことができる。
酸化チタン膜をそのまま選択成長用マスクとして用い、
メサ構造以外の領域を埋め込むようにして、たとえばMO
VPE法を用いてｐ型InP電流ブロック層10、ｎ型InP電流
閉じ込め層11を成長させる。ここで、該ｐ型InP電流ブ
ロック層10、ｎ型InP電流閉じ込め層11はそれぞれ電流
狭窄及び光閉じ込め層として機能する。次に、HFによっ
てメサ上面の前記窒化チタン膜９を除去する。さらに前
記InGaAsPカバー層８を選択的にエッチングする。この
際のエッチャントはInPと選択比が十分取れるものであ
れば良い。ここではH2SO4:H2O:H2O2＝3:1:1（室温）を
使用している。前述したように、メサ上部は酸化チタン
膜の堆積時及び塩素アルゴン系RIEエッチング時にダメ
ージを受けている部分であるが、前記InGaAsPカバー層
８をエッチングすることによりそのInGaAsPカバー層８
に形成されているダメージ部分を除去していわゆるダメ
ージフリーの結晶面を出すことができる。
その後、第４図（ａ）に示すように、前述のように表
面処理された基板全面にｐ型InPオーバークラッド層12
（厚さｄ＝1.0μｍ）、ｐ型InGaAsPキャップ層４（厚さ
ｄ＝1.5μｍ）及びｐ型InPカバー層５（厚さｄ＝0.05μ
ｍ）を堆積する。
面処理された基板全面にｐ型InPオーバークラッド層12
（厚さｄ＝1.0μｍ）、ｐ型InGaAsPキャップ層４（厚さ
ｄ＝1.5μｍ）及びｐ型InPカバー層５（厚さｄ＝0.05μ
ｍ）を堆積する。
次に、第４図（ｂ）に示すように、前記ｐ型InPカバ
ー層５全面にスパッタリング法によってSiO2膜６を堆積
し、フォトグラフィ技術によって（011）方向に溝幅約1
0μｍの窓を形成する。この際、窓を開けた半導体表面
であるｐ型InPカバー層５はダメージを持つ層となって
いる。
ー層５全面にスパッタリング法によってSiO2膜６を堆積
し、フォトグラフィ技術によって（011）方向に溝幅約1
0μｍの窓を形成する。この際、窓を開けた半導体表面
であるｐ型InPカバー層５はダメージを持つ層となって
いる。
次に第４図（ｃ）に示すように、前記窓から露呈され
た前記ｐ型InPカバー層５をエッチングする。この際の
エッチャントとしては前記ｐ型InGaAsPキャップ層４の
材料であるInGaAsPと選択性を取れるものであれば何で
もかまわないが、ここではHCl:H3PO4＝1:1を使用してい
る。このエッチャントはInGaAsPとのエッチング速度の
選択比が100倍以上取れるので、ダメージを受けた前記
ｐ型InPカバー層５だけをエッチングすることができ前
記ｐ型InGaAsPキャップ層４は何らエッチングされるよ
うなことはない。その後、露呈された前記ｐ型InGaAsP
キャップ層４およびSiO2膜６面にAu/Zn/Niを蒸着してｐ
型オーミック電極７を形成する。
た前記ｐ型InPカバー層５をエッチングする。この際の
エッチャントとしては前記ｐ型InGaAsPキャップ層４の
材料であるInGaAsPと選択性を取れるものであれば何で
もかまわないが、ここではHCl:H3PO4＝1:1を使用してい
る。このエッチャントはInGaAsPとのエッチング速度の
選択比が100倍以上取れるので、ダメージを受けた前記
ｐ型InPカバー層５だけをエッチングすることができ前
記ｐ型InGaAsPキャップ層４は何らエッチングされるよ
うなことはない。その後、露呈された前記ｐ型InGaAsP
キャップ層４およびSiO2膜６面にAu/Zn/Niを蒸着してｐ
型オーミック電極７を形成する。
この場合、Au/Zn/Niオーミック電極であるｐ型オーミ
ック電極７と接触する前記InGaAsPキャップ層４はダメ
ージをもっていないものとなっているので良好な電気特
性を得ることができるようになる。
ック電極７と接触する前記InGaAsPキャップ層４はダメ
ージをもっていないものとなっているので良好な電気特
性を得ることができるようになる。
以上各実施例で説明したことから明らかなように、こ
のようにして製作した半導体レーザにはプロセス工程中
の酸化膜等によるダメージが除去されているので素子特
性の劣化が生じないようになる。
のようにして製作した半導体レーザにはプロセス工程中
の酸化膜等によるダメージが除去されているので素子特
性の劣化が生じないようになる。
なお、前述した実施例では、主にMOVPE成長を用い、
また実施例３ではメサ構造の選択的な埋め込み成長にLP
E成長を使用した例を示したが、成長方法としてMBE成長
等の他の成長を用いても、選択エッチング可能なカバー
層を使用することによってマスク形成時等に生じる半導
体界面のダメージの除去については同様の効果が得られ
ることは明かである。
また実施例３ではメサ構造の選択的な埋め込み成長にLP
E成長を使用した例を示したが、成長方法としてMBE成長
等の他の成長を用いても、選択エッチング可能なカバー
層を使用することによってマスク形成時等に生じる半導
体界面のダメージの除去については同様の効果が得られ
ることは明かである。
また、上記実施例の中で、メサ構造形成方法として塩
素アルゴン系ドライエッチングとBrメタノールによるウ
ェットエッチングを用いたが、他の方法でメサ構造の形
成を行っても良いことはいうまでもない。
素アルゴン系ドライエッチングとBrメタノールによるウ
ェットエッチングを用いたが、他の方法でメサ構造の形
成を行っても良いことはいうまでもない。
さらに上記実施例ではInP/InGaAsP系について述べた
が、GaAs/AlGaAs系などの他の結晶系を用いても、選択
的エッチングが可能なカバー層さえ使用できれば同様の
効果が得られるものである。
が、GaAs/AlGaAs系などの他の結晶系を用いても、選択
的エッチングが可能なカバー層さえ使用できれば同様の
効果が得られるものである。
以上、説明したことから明らかなように本発明による
半導体レーザの製造方法によれば、ダメージによる半導
体レーザの劣化を回避することができ、半導体レーザの
特性を向上させることができるようになる。
半導体レーザの製造方法によれば、ダメージによる半導
体レーザの劣化を回避することができ、半導体レーザの
特性を向上させることができるようになる。
第１図（ａ）ないし第１図（ｃ）は、本発明による半導
体レーザの製造方法の一実施例を説明するための断面工
程図、 第２図（ａ）ないし第２図（ｄ）は、本発明による半導
体レーザの製造方法の他の実施例を説明するための断面
工程図、 第３図（ａ）ないし第３図（ｄ）は、本発明による半導
体レーザの製造方法の他の実施例を説明するための断面
工程図、 第４図（ａ）ないし第４図（ｃ）は、本発明による半導
体レーザの製造方法の他の実施例を説明するための断面
工程図、 第５図（ａ）および第５図（ｂ）は、従来の半導体レー
ザの製造方法の例を説明するための断面工程図、 第６図（ａ）および第６図（ｂ）は、従来の半導体レー
ザの製造方法の他の例を説明するための断面工程図であ
る。 図中、1a……ｎ型InP基板、1b……Seドープｎ型InPバッ
ファ層、２……アンドープInGaAsP活性層、３……ｐ型I
nPクラッド層、４……ｐ型InGaAsPキャップ層、５……
ｐ型InPカバー層、６……SiO2膜、７……ｐ型オーミッ
ク電極、８……ｐ型InGaAsPカバー層、９……酸化チタ
ン膜、10……ｐ型InP電流ブロック層、11……ｎ型InP電
流閉じ込め層、12……ｐ型InPオーバークラッド層、13
……ｎ型InGaAsPエッチングストッパー層。
体レーザの製造方法の一実施例を説明するための断面工
程図、 第２図（ａ）ないし第２図（ｄ）は、本発明による半導
体レーザの製造方法の他の実施例を説明するための断面
工程図、 第３図（ａ）ないし第３図（ｄ）は、本発明による半導
体レーザの製造方法の他の実施例を説明するための断面
工程図、 第４図（ａ）ないし第４図（ｃ）は、本発明による半導
体レーザの製造方法の他の実施例を説明するための断面
工程図、 第５図（ａ）および第５図（ｂ）は、従来の半導体レー
ザの製造方法の例を説明するための断面工程図、 第６図（ａ）および第６図（ｂ）は、従来の半導体レー
ザの製造方法の他の例を説明するための断面工程図であ
る。 図中、1a……ｎ型InP基板、1b……Seドープｎ型InPバッ
ファ層、２……アンドープInGaAsP活性層、３……ｐ型I
nPクラッド層、４……ｐ型InGaAsPキャップ層、５……
ｐ型InPカバー層、６……SiO2膜、７……ｐ型オーミッ
ク電極、８……ｐ型InGaAsPカバー層、９……酸化チタ
ン膜、10……ｐ型InP電流ブロック層、11……ｎ型InP電
流閉じ込め層、12……ｐ型InPオーバークラッド層、13
……ｎ型InGaAsPエッチングストッパー層。
Claims (4)
- 【請求項１】第１導電型半導体基板上または該基板上に
第１導電型バッファ層が形成されている基板上に活性
層、第２導電型クラッド層、第２導電型キャップ層を順
次堆積させて形成した積層構造表面に前記キャップ層に
対してエッチングレートの大きな第２導電型カバー層を
堆積する工程と、前記基板全面に絶縁膜を堆積し該絶縁
膜の一領域に電極用窓を形成する工程と、該窓により露
呈した前記カバー層をエッチングして前記キャップ層を
表面に露呈させる工程と、露呈された前記キャップ層と
接続されるオーミック電極を形成する工程とからなるこ
とを特徴とする半導体レーザの製造方法。 - 【請求項２】第１導電型半導体基板上または該基板上に
第１導電型バッファ層が形成されている基板上に活性
層、第２導電型クラッド層を堆積させて形成した積層表
面に前記クラッド層に対してエッチングレートの大きい
第２導電型カバー層を堆積する工程と、該第２導電型カ
バー層表面にマスクを形成し、前記カバー層、クラッド
層、活性層、バッファ層または該半導体基板を選択的に
エッチングしメサ構造を形成する工程と、前記マスクを
そのまま用いてメサ構造以外の領域を半導体で埋込んで
電流狭窄及び光閉じ込め層を形成する工程と、メサ構造
上面の前記マスクの除去、前記第２導電型カバー層をエ
ッチングを経て前記基板全面に第２導電型クラッド層と
第２導電型キャップ層を堆積する工程とからなることを
特徴とする半導体レーザの製造方法。 - 【請求項３】第１導電型半導体基板上または該基板上に
第１導電型バッファ層が形成されている基板上に活性
層、第２導電型クラッド層、第２導電型キャップ層を堆
積させて形成した積層構造表面に前記キャップ層に対し
てエッチングレートの大きい第２導電型カバー層を堆積
する工程と、該第２導電型カバー層表面にマスクを形成
し、前記カバー層、キャップ層、クラッド層、活性層、
バッファ層または半導体基板を選択的にエッチングして
メサ構造を形成する工程と、該メサ構造上面の前記マス
クをそのまま用いてメサ構造以外の領域を半導体で埋込
んで電流狭窄及び光閉じ込め層を形成する工程と、メサ
構造上面の前記マスクを除去した後、前記基板面に絶縁
膜を堆積し、該絶縁膜のメサ上部の領域に電極用窓を開
ける工程と、窓開けにより露呈した前記カバー層をエッ
チングして前記キャップ層を表面に露呈させる工程と、
この露呈された前記キャップ層と接続されるオーミック
電極を形成する工程とからなることを特徴とする半導体
レーザの製造方法。 - 【請求項４】第１導電型半導体基板上または該基板上に
第１導電型バッファ層が形成されている基板上に活性
層、第２導電型クラッド層を堆積させて形成した積層構
造表面に前記クラッド層に対してエッチングレートの大
きな第２導電型カバー層を堆積する工程と、該第２導電
型カバー層上にマスクを形成し、前記カバー層、クラッ
ド層、活性層、バッファ層または半導体基板を選択的に
エッチングしてメサ構造を形成する工程と、該メサ構造
上面の前記マスクをそのまま用いてメサ構造以外の領域
を半導体で埋込んで電流狭窄及び光閉じ込め層を形成す
る工程と、メサ構造上面の前記マスクの除去および前記
カバー層をエッチングする工程と、このように表面処理
された基板全面に第２導電型クラッド層、第２導電型キ
ャップ層及びこのキャップ層に対してエッチングレート
の大きな第２導電型カバー層を堆積する工程と、該第２
導電型カバー層全面に絶縁膜を堆積し、該絶縁膜のメサ
上部の領域に電極用窓を開ける工程と、該窓開けにより
露呈された該カバー層をエッチングし、前記キャップ層
を露呈させる工程と、この露呈された前記キャップ層に
接続されるオーミック電極を形成する工程とからなるこ
とを特徴とする半導体レーザの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21791890A JP2892122B2 (ja) | 1990-08-17 | 1990-08-17 | 半導体レーザの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21791890A JP2892122B2 (ja) | 1990-08-17 | 1990-08-17 | 半導体レーザの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0499392A JPH0499392A (ja) | 1992-03-31 |
| JP2892122B2 true JP2892122B2 (ja) | 1999-05-17 |
Family
ID=16711779
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21791890A Expired - Lifetime JP2892122B2 (ja) | 1990-08-17 | 1990-08-17 | 半導体レーザの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2892122B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5531610B2 (ja) * | 2009-12-24 | 2014-06-25 | 住友電気工業株式会社 | 半導体レーザ素子の製造方法 |
-
1990
- 1990-08-17 JP JP21791890A patent/JP2892122B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0499392A (ja) | 1992-03-31 |
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