JP2675692B2 - 半導体レーザ素子の製造方法 - Google Patents
半導体レーザ素子の製造方法Info
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Description
【０００１】
【産業上の利用分野】本発明は屈折率導波構造を有する
半導体レーザに係わり、特にＭＢＥ（分子線エピタキシ
ー）法による半導体レーザ素子の製造方法に関する。
半導体レーザに係わり、特にＭＢＥ（分子線エピタキシ
ー）法による半導体レーザ素子の製造方法に関する。
【０００２】
【従来の技術】近年、光情報処理システム用の光源とし
て使用する半導体レーザ素子で、システムの高機能化を
目的として短波長域で発振する半導体レーザ素子が注目
されている。ＧａＡｓ基板に格子整合する（ＡｌXＧａ
1-X）0・5Ｉｎ0・5Ｐ結晶（０≦Ｘ≦１）は６００ｎｍ帯
波長を有する光を放射する可視光半導体レーザのための
材料として有力視されている。
て使用する半導体レーザ素子で、システムの高機能化を
目的として短波長域で発振する半導体レーザ素子が注目
されている。ＧａＡｓ基板に格子整合する（ＡｌXＧａ
1-X）0・5Ｉｎ0・5Ｐ結晶（０≦Ｘ≦１）は６００ｎｍ帯
波長を有する光を放射する可視光半導体レーザのための
材料として有力視されている。
【０００３】ＡｌＧａＩｎＰ結晶をＧａＡｓ基板上に成
長させる方法としてはＭＯＣＶＤ（有機金属気相成長）
法の他に、組成と膜厚制御性、界面急峻性、ｐ型ドーピ
ング効率及び安全性に優れたＭＢＥ（分子線エピタキシ
ー）法が期待されている。
長させる方法としてはＭＯＣＶＤ（有機金属気相成長）
法の他に、組成と膜厚制御性、界面急峻性、ｐ型ドーピ
ング効率及び安全性に優れたＭＢＥ（分子線エピタキシ
ー）法が期待されている。
【０００４】図７にＭＢＥ法で作成された従来の屈折率
導波型半導体レーザの構造及び製造方法を示す。図中
（ｆ）がその素子構造であり、第１導波型ＧａＡｓ基板
１上に第１導電型ＧａＡｓバッファ層２、第１導電型Ｇ
ａＩｎＰバッファ層３、第１導電型ＡｌＧａＩｎＰクラ
ッド層４、ＧａＩｎＰ活性層５、第２導電型ＡｌＧａＩ
ｎＰクラッド層６、第２導電型ＧａＩｎＰ中間層９、第
２導電型ＧａＡｓコンタクト層１０がこの順に基板１側
から積層されており、ＡｌＧａＩｎＰクラッド層６、Ｇ
ａＩｎＰ中間層９、及びＧａＡｓコンタクト層１０には
ストライプ状のメサが形成されている。該ストライプ状
のメサを埋め込むようにして第１導電型ＧａＡｓ電流阻
止層１１が形成されている。ＧａＡｓコンタクト層１０
及びＧａＡｓ電流阻止層１１上と基板１の裏面の各々に
は電極１２、１３が形成されている。
導波型半導体レーザの構造及び製造方法を示す。図中
（ｆ）がその素子構造であり、第１導波型ＧａＡｓ基板
１上に第１導電型ＧａＡｓバッファ層２、第１導電型Ｇ
ａＩｎＰバッファ層３、第１導電型ＡｌＧａＩｎＰクラ
ッド層４、ＧａＩｎＰ活性層５、第２導電型ＡｌＧａＩ
ｎＰクラッド層６、第２導電型ＧａＩｎＰ中間層９、第
２導電型ＧａＡｓコンタクト層１０がこの順に基板１側
から積層されており、ＡｌＧａＩｎＰクラッド層６、Ｇ
ａＩｎＰ中間層９、及びＧａＡｓコンタクト層１０には
ストライプ状のメサが形成されている。該ストライプ状
のメサを埋め込むようにして第１導電型ＧａＡｓ電流阻
止層１１が形成されている。ＧａＡｓコンタクト層１０
及びＧａＡｓ電流阻止層１１上と基板１の裏面の各々に
は電極１２、１３が形成されている。
【０００５】製造工程はまず第１導電型ＧａＡｓ基板１
上に、第１導電型ＧａＡｓバッファ層２、第１導電型Ｇ
ａＩｎＰバッファ層３、第１導電型ＡｌＧａＩｎＰ第１
クラッド層４、ＧａＩｎＰ活性層５、第２導電型ＡｌＧ
ａＩｎＰ第２クラッド層６、第２導電型ＧａＩｎＰ中間
層９、第２導電型ＧａＡｓコンタクト層１０が図７
（ａ）のように基板１側からＭＢＥ法により成長され
る。次に、図７（ｂ）のようにＧａＡｓコンタクト層１
０上にレジストパターンを形成し、それをマスクとして
図７（ｃ）のようにＧａＡｓコンタクト層１０、ＧａＩ
ｎＰ中間層９及びＡｌＧａＩｎＰクラッド層６の途中ま
でをエッチングする。次にレジスト膜１７を除去し図７
（ｄ）のように第１導電型ＧａＡｓ電流阻止層１１をＭ
ＢＥ法により成長する。この時ＧａＡｓコンタクト層１
０上にも結晶が成長するためにマスク合わせを用いたフ
ォトリソグラフィーにより図７（ｅ）のようにＧａＡｓ
コンタクト層１０上の不要層を取り除き、図７（ｆ）の
ように上面及び基板１の裏面に電極１２、１３を形成す
ることにより屈折率導波型の半導体レーザが得られる。
上に、第１導電型ＧａＡｓバッファ層２、第１導電型Ｇ
ａＩｎＰバッファ層３、第１導電型ＡｌＧａＩｎＰ第１
クラッド層４、ＧａＩｎＰ活性層５、第２導電型ＡｌＧ
ａＩｎＰ第２クラッド層６、第２導電型ＧａＩｎＰ中間
層９、第２導電型ＧａＡｓコンタクト層１０が図７
（ａ）のように基板１側からＭＢＥ法により成長され
る。次に、図７（ｂ）のようにＧａＡｓコンタクト層１
０上にレジストパターンを形成し、それをマスクとして
図７（ｃ）のようにＧａＡｓコンタクト層１０、ＧａＩ
ｎＰ中間層９及びＡｌＧａＩｎＰクラッド層６の途中ま
でをエッチングする。次にレジスト膜１７を除去し図７
（ｄ）のように第１導電型ＧａＡｓ電流阻止層１１をＭ
ＢＥ法により成長する。この時ＧａＡｓコンタクト層１
０上にも結晶が成長するためにマスク合わせを用いたフ
ォトリソグラフィーにより図７（ｅ）のようにＧａＡｓ
コンタクト層１０上の不要層を取り除き、図７（ｆ）の
ように上面及び基板１の裏面に電極１２、１３を形成す
ることにより屈折率導波型の半導体レーザが得られる。
【０００６】ところでＭＯＣＶＤ法では図７（ｄ）のＧ
ａＡｓ電流阻止層１１を成長する際には一般に選択成長
が可能であり図８（ａ）〜（ｄ）に示す製造工程のよう
にリッジストライプ上にＳｉＯ2等の誘電体膜１６を形
成しておけばＧａＡｓ電流阻止層１１成長時に、ＳｉＯ
2膜１６上に結晶は成長しないためにセルフアラインプ
ロセスで行うことができる。
ａＡｓ電流阻止層１１を成長する際には一般に選択成長
が可能であり図８（ａ）〜（ｄ）に示す製造工程のよう
にリッジストライプ上にＳｉＯ2等の誘電体膜１６を形
成しておけばＧａＡｓ電流阻止層１１成長時に、ＳｉＯ
2膜１６上に結晶は成長しないためにセルフアラインプ
ロセスで行うことができる。
【０００７】ところがＭＢＥ法ではＡｌＧａＩｎＰ系材
料上へのＧａＡｓ選択成長は困難であり、誘電体膜上に
は多結晶が積層される。そして特に誘電体膜としてＳｉ
3Ｎ4を用いた場合は多結晶と共に針状結晶が同時に成長
し、ＧａＡｓ電流阻止層１１の成長に支障をきたす。し
たがって、ＭＢＥ法を使用する場合は、一般に、図７
（ａ）〜（ｆ）に示すような工程が用いられてきた。
料上へのＧａＡｓ選択成長は困難であり、誘電体膜上に
は多結晶が積層される。そして特に誘電体膜としてＳｉ
3Ｎ4を用いた場合は多結晶と共に針状結晶が同時に成長
し、ＧａＡｓ電流阻止層１１の成長に支障をきたす。し
たがって、ＭＢＥ法を使用する場合は、一般に、図７
（ａ）〜（ｆ）に示すような工程が用いられてきた。
【０００８】
【発明が解決しようとする課題】上述したようにＭＢＥ
法を用いて図７（ｆ）のような屈折率導波構造を作製す
る場合、マスク合わせを用いたフォトリソグラフィーを
用いる必要がある。したがってそれを行うには相応の熟
練を要し、またリッジ型のＧａＡｓコンタクト層１０上
に成長する不要な結晶は表面が平坦でないため、不要層
をエッチング除去した後の形状も平坦でない。したがっ
て電極形成に支障をきたす、あるいはマウント時のマウ
ント台との密着が悪いため熱放散が悪くまた接触抵抗が
増大するといった問題が発生するために素子特性が悪
く、また駆動電圧の素子間変動も大きく、突発的な劣化
が生じる場合があり、信頼性に乏しかった。
法を用いて図７（ｆ）のような屈折率導波構造を作製す
る場合、マスク合わせを用いたフォトリソグラフィーを
用いる必要がある。したがってそれを行うには相応の熟
練を要し、またリッジ型のＧａＡｓコンタクト層１０上
に成長する不要な結晶は表面が平坦でないため、不要層
をエッチング除去した後の形状も平坦でない。したがっ
て電極形成に支障をきたす、あるいはマウント時のマウ
ント台との密着が悪いため熱放散が悪くまた接触抵抗が
増大するといった問題が発生するために素子特性が悪
く、また駆動電圧の素子間変動も大きく、突発的な劣化
が生じる場合があり、信頼性に乏しかった。
【０００９】またＭＯＣＶＤ法においても、図８（ａ）
〜（ｄ）に示すような選択成長を用いたセルフアライン
プロセスが可能であり、リッジ型のＧａＡｓコンタクト
層１０上は平坦となるが、リッジ型ＧａＡｓコンタクト
層１０の両サイド付近のＧａＡｓ電流素子層１１は盛り
上がるため平坦とならず、上記と同様の問題があった。
したがってＭＯＣＶＤ法では一般に３回成長、すなわち
図９のようにＧａＡｓコンタクト層１０及びＧａＡｓ電
流阻止層１１上に第２導電型ＧａＡｓ第２コンタクト層
５１９を厚く成長させることにより平坦化を行ってい
る。しかしこの場合ＧａＡｓ第２コンタクト層が厚いた
めに熱放散が悪くなるという問題や、３回成長のため成
長装置の稼働効率が低下するという問題があった。
〜（ｄ）に示すような選択成長を用いたセルフアライン
プロセスが可能であり、リッジ型のＧａＡｓコンタクト
層１０上は平坦となるが、リッジ型ＧａＡｓコンタクト
層１０の両サイド付近のＧａＡｓ電流素子層１１は盛り
上がるため平坦とならず、上記と同様の問題があった。
したがってＭＯＣＶＤ法では一般に３回成長、すなわち
図９のようにＧａＡｓコンタクト層１０及びＧａＡｓ電
流阻止層１１上に第２導電型ＧａＡｓ第２コンタクト層
５１９を厚く成長させることにより平坦化を行ってい
る。しかしこの場合ＧａＡｓ第２コンタクト層が厚いた
めに熱放散が悪くなるという問題や、３回成長のため成
長装置の稼働効率が低下するという問題があった。
【００１０】本発明は上記事情を考慮してなされたもの
で、目的とするところは、ＭＢＥ法２回成長及びセルフ
アラインプロセスを用いた表面が平坦な半導体レーザ素
子及びその製造方法を提供し、良好な電極及び良好なマ
ウントを可能にすることにより、熱放散を良好にし、接
触抵抗を低減させ、素子特性及び信頼性を向上させるこ
とにある。
で、目的とするところは、ＭＢＥ法２回成長及びセルフ
アラインプロセスを用いた表面が平坦な半導体レーザ素
子及びその製造方法を提供し、良好な電極及び良好なマ
ウントを可能にすることにより、熱放散を良好にし、接
触抵抗を低減させ、素子特性及び信頼性を向上させるこ
とにある。
【００１１】
【課題を解決するための手段】上記目的を達成するため
に、本発明による半導体レーザ素子の製造方法は、第１
導電型半導体基板上に、第１導電型クラッド層、活性
層、第２導電型クラッド層及び第２導電型コンタクト層
を順にＭＢＥ（分子線エピタキシー）法を用いて成長す
る工程と、上記第２導電型コンタクト層上に酸化膜から
なるエッチングマスクを形成する工程と、次いで上記マ
スクを用いて、上記第２導電型コンタクト層、及び第２
導電型クラッド層を途中までエッチングして、該第２導
電型クラッド層より上層から構成されるストライプ状の
凸部を形成する工程と、次いでＭＢＥ（分子線エピタキ
シー）法を用いて上記ストライプ状の凸部の側面部に第
１導電型電流阻止層を成長する工程と、次いで表面全体
にレジストを塗布する工程と、上記ストライプ状凸部上
のみのレジストを除去し、レジストマスクを形成する工
程と、次いで上記第１導電型電流阻止層の成長時に上記
ストライプ凸部の酸化膜マスク上に形成された成長層
を、酸化膜マスク上まで選択エッチングする工程と、上
記作製したレジストマスクを除去する工程と、次いでス
トライプ凸部上の酸化膜マスクを除去する工程とを含む
ことを特徴とする。 また、ｎ型半導体基板上に、ｎ型ク
ラッド層、活性層、ｐ型クラッド層及びｐ型コンタクト
層を順にＭＢＥ（分子線エピタキシー）法を用いて成長
する工程と、上記ｐ型コンタクト層上に酸化膜からなる
エッチングマスクを形成する工程と、次いで上記マスク
を用いて、上記ｐ型コンタクト層、及びｐ型クラッド層
を途中までエッチングして、該ｐ型クラッド層より上層
から構成されるストライプ状の凸部を形成する工程と、
次いでＭＢＥ（分子線エピタキシー）法を用いて上記ス
トライプ状の凸部の側面部にｐ型埋め込み層を成長する
工程と、次いで表面全体にレジストを塗布する工程と、
上記ストライプ状凸部上のみのレジストを除去し、レジ
ストマスクを形成する工程と、次いで上記ｐ型埋め込み
層の成長時に上記ストライプ凸部の酸化膜マスク上に形
成された成長層を、酸化膜マスク上まで選択エッチング
する工程と、上記作製したレジストマスクを除去する工
程と、次いでストライプ凸部上の酸化膜マスクを除去す
る工程とを含むことを特徴とする。 ここで、上記酸化膜
エッチングマスクがＡｌ 2 Ｏ 3 、またはＳｉＯ 2 であるこ
とを特徴とする。 また、上記ストライプ凸部上のみのレ
ジスト除去法がＯ 3 −ＵＶアッシング法またはＯ 2 プラズ
マアッシング法であることを特徴とする。
に、本発明による半導体レーザ素子の製造方法は、第１
導電型半導体基板上に、第１導電型クラッド層、活性
層、第２導電型クラッド層及び第２導電型コンタクト層
を順にＭＢＥ（分子線エピタキシー）法を用いて成長す
る工程と、上記第２導電型コンタクト層上に酸化膜から
なるエッチングマスクを形成する工程と、次いで上記マ
スクを用いて、上記第２導電型コンタクト層、及び第２
導電型クラッド層を途中までエッチングして、該第２導
電型クラッド層より上層から構成されるストライプ状の
凸部を形成する工程と、次いでＭＢＥ（分子線エピタキ
シー）法を用いて上記ストライプ状の凸部の側面部に第
１導電型電流阻止層を成長する工程と、次いで表面全体
にレジストを塗布する工程と、上記ストライプ状凸部上
のみのレジストを除去し、レジストマスクを形成する工
程と、次いで上記第１導電型電流阻止層の成長時に上記
ストライプ凸部の酸化膜マスク上に形成された成長層
を、酸化膜マスク上まで選択エッチングする工程と、上
記作製したレジストマスクを除去する工程と、次いでス
トライプ凸部上の酸化膜マスクを除去する工程とを含む
ことを特徴とする。 また、ｎ型半導体基板上に、ｎ型ク
ラッド層、活性層、ｐ型クラッド層及びｐ型コンタクト
層を順にＭＢＥ（分子線エピタキシー）法を用いて成長
する工程と、上記ｐ型コンタクト層上に酸化膜からなる
エッチングマスクを形成する工程と、次いで上記マスク
を用いて、上記ｐ型コンタクト層、及びｐ型クラッド層
を途中までエッチングして、該ｐ型クラッド層より上層
から構成されるストライプ状の凸部を形成する工程と、
次いでＭＢＥ（分子線エピタキシー）法を用いて上記ス
トライプ状の凸部の側面部にｐ型埋め込み層を成長する
工程と、次いで表面全体にレジストを塗布する工程と、
上記ストライプ状凸部上のみのレジストを除去し、レジ
ストマスクを形成する工程と、次いで上記ｐ型埋め込み
層の成長時に上記ストライプ凸部の酸化膜マスク上に形
成された成長層を、酸化膜マスク上まで選択エッチング
する工程と、上記作製したレジストマスクを除去する工
程と、次いでストライプ凸部上の酸化膜マスクを除去す
る工程とを含むことを特徴とする。 ここで、上記酸化膜
エッチングマスクがＡｌ 2 Ｏ 3 、またはＳｉＯ 2 であるこ
とを特徴とする。 また、上記ストライプ凸部上のみのレ
ジスト除去法がＯ 3 −ＵＶアッシング法またはＯ 2 プラズ
マアッシング法であることを特徴とする。
【００１２】
【００１３】
【００１４】
【作用】本発明によれば、組成と膜厚制御性、界面急峻
性、ｐ型ドーピング効率及び安全性に優れたＭＢＥ法を
用いて２回成長で表面が平坦な半導体レーザ素子をセル
フアラインプロセスで作成することが可能となる。
性、ｐ型ドーピング効率及び安全性に優れたＭＢＥ法を
用いて２回成長で表面が平坦な半導体レーザ素子をセル
フアラインプロセスで作成することが可能となる。
【００１５】そして上記要領で作製した半導体レーザ素
子は２回成長であるため熱放散に優れ、また表面が平坦
であるために良好な電極が作成可能であり、更にマウン
ト時のマウント台との密着もよいためより熱放散が良好
となり、接触抵抗も低減できるため素子特性及び信頼性
の向上に有効である。
子は２回成長であるため熱放散に優れ、また表面が平坦
であるために良好な電極が作成可能であり、更にマウン
ト時のマウント台との密着もよいためより熱放散が良好
となり、接触抵抗も低減できるため素子特性及び信頼性
の向上に有効である。
【００１６】
【実施例】以下に本発明の実施例について説明するが、
本発明はこれに限定されるものではない。
本発明はこれに限定されるものではない。
【００１７】＜実施例１＞図１（ａ）〜（ｄ）、図２
（ｅ）〜（ｉ）、及び図３（ｊ）〜（ｍ）は、本発明の
実施例１の半導体レーザ素子の製造方法を示す要部断面
図である。本実施例の方法により作製される半導体レー
ザ素子に於いては、図３（ｍ）に示すように、第１導電
型ＧａＡｓ基板１上に、第１導電型ＧａＡｓバッファ層
２、第１導電型ＧａＩｎＰバッファ層３、第１導電型Ａ
ｌＧａＩｎＰ第１クラッド層４、ＧａＩｎＰ活性層５、
第２導電型ＡｌＧａＩｎＰ第２クラッド層６、ＧａＩｎ
Ｐエッチングストップ層７、第２導電型ＡｌＧａＩｎＰ
第３クラッド層８、第２導電型ＧａＩｎＰ中間層９、及
び第２導電型ＧａＡｓコンタクト層１０が、この順番で
基板１側から積層されている。ＡｌＧａＩｎＰ第３クラ
ッド層８、ＧａＩｎＰ中間層９、及びＧａＡｓコンタク
ト層１０にはストライプ状のメサ（幅４μｍ）が形成さ
れている。
（ｅ）〜（ｉ）、及び図３（ｊ）〜（ｍ）は、本発明の
実施例１の半導体レーザ素子の製造方法を示す要部断面
図である。本実施例の方法により作製される半導体レー
ザ素子に於いては、図３（ｍ）に示すように、第１導電
型ＧａＡｓ基板１上に、第１導電型ＧａＡｓバッファ層
２、第１導電型ＧａＩｎＰバッファ層３、第１導電型Ａ
ｌＧａＩｎＰ第１クラッド層４、ＧａＩｎＰ活性層５、
第２導電型ＡｌＧａＩｎＰ第２クラッド層６、ＧａＩｎ
Ｐエッチングストップ層７、第２導電型ＡｌＧａＩｎＰ
第３クラッド層８、第２導電型ＧａＩｎＰ中間層９、及
び第２導電型ＧａＡｓコンタクト層１０が、この順番で
基板１側から積層されている。ＡｌＧａＩｎＰ第３クラ
ッド層８、ＧａＩｎＰ中間層９、及びＧａＡｓコンタク
ト層１０にはストライプ状のメサ（幅４μｍ）が形成さ
れている。
【００１８】該ストライプ状のメサを埋め込むようにし
て第１導電型ＧａＡｓ電流阻止層１１が形成されてい
る。ＧａＡｓコンタクト層１０及びＧａＡｓ電流阻止層
１１上と基板１の裏面の各々には電極１２、１３が形成
されている。
て第１導電型ＧａＡｓ電流阻止層１１が形成されてい
る。ＧａＡｓコンタクト層１０及びＧａＡｓ電流阻止層
１１上と基板１の裏面の各々には電極１２、１３が形成
されている。
【００１９】次に、図１（ａ）〜（ｄ）、図２（ｅ）〜
（ｉ）、図３（ｊ）〜（ｍ）を参照しながら、上記半導
体レーザ素子の製造方法を説明する。まず、図１（ａ）
に示すように、第１導電型ＧａＡｓ基板１上に第１導電
型ＧａＡｓバッファ層２（０．５μｍ）、第１導電型Ｇ
ａＩｎＰバッファ層３（０．５μｍ）、第１導電型Ａｌ
ＧａＩｎＰ第１クラッド層４（１μｍ）、ＧａＩｎＰ活
性層５（０．０８μｍ）、第２導電型ＡｌＧａＩｎＰ第
２クラッド層６（０．３μｍ）、ＧａＩｎＰエッチング
ストップ層７（８０Å）、第２導電型ＡｌＧａＩｎＰ第
３クラッド層８（０．５μｍ）、第２導電型ＧａＩｎＰ
中間層９（０．０５μｍ）、及び第２導電型ＧａＡｓコ
ンタクト層１０（０．５μｍ）をこの順番で基板１側か
ら、ＭＢＥ法により成長させる。
（ｉ）、図３（ｊ）〜（ｍ）を参照しながら、上記半導
体レーザ素子の製造方法を説明する。まず、図１（ａ）
に示すように、第１導電型ＧａＡｓ基板１上に第１導電
型ＧａＡｓバッファ層２（０．５μｍ）、第１導電型Ｇ
ａＩｎＰバッファ層３（０．５μｍ）、第１導電型Ａｌ
ＧａＩｎＰ第１クラッド層４（１μｍ）、ＧａＩｎＰ活
性層５（０．０８μｍ）、第２導電型ＡｌＧａＩｎＰ第
２クラッド層６（０．３μｍ）、ＧａＩｎＰエッチング
ストップ層７（８０Å）、第２導電型ＡｌＧａＩｎＰ第
３クラッド層８（０．５μｍ）、第２導電型ＧａＩｎＰ
中間層９（０．０５μｍ）、及び第２導電型ＧａＡｓコ
ンタクト層１０（０．５μｍ）をこの順番で基板１側か
ら、ＭＢＥ法により成長させる。
【００２０】次いで、ＧａＡｓコンタクト層１０上に電
子ビーム蒸着法でＡｌ2Ｏ3膜１４を３０００Å〜６００
０Åの膜厚で蒸着する。この時基板温度は３００℃〜３
５０℃の範囲となるようにする。そしてＡｌ2Ｏ3膜１４
の上に幅４μｍのストライプ状のレジストパターン１７
を形成する。
子ビーム蒸着法でＡｌ2Ｏ3膜１４を３０００Å〜６００
０Åの膜厚で蒸着する。この時基板温度は３００℃〜３
５０℃の範囲となるようにする。そしてＡｌ2Ｏ3膜１４
の上に幅４μｍのストライプ状のレジストパターン１７
を形成する。
【００２１】この後、図１（ｂ）に示すように熱リン酸
によりＡｌ2Ｏ3膜１４をストライプ状にエッチングし、
次いで図１（ｃ）に示すようにアッシャーによりレジス
トパターン１７を除去する。そして図１（ｄ）に示すよ
うにＡｌ2Ｏ3膜をマスクとして、アンモニア系または硫
酸系のＧａＡｓ選択エッチャントを用いてＧａＡｓコン
タクト層１０をストライプ状にエッチングする。更に図
２（ｅ）に示すように塩酸系または臭素系エッチャント
を用いてＧａＩｎＰ中間層９及びＡｌＧａＩｎＰ第３ク
ラッド層８の途中までをストライプ状にエッチングす
る。そして次に図２（ｆ）に示すように、フッ酸系エッ
チャントを用いてＡｌ2Ｏ3膜１４をエッチングし、Ｇａ
Ａｓコンタクト層１０そしてＧａＩｎＰ中間層９及びＡ
ｌＧａＩｎＰ第３クラッド層８の途中までをエッチング
した際に生じたＡｌ2Ｏ3膜１４のひさしを除去する。
によりＡｌ2Ｏ3膜１４をストライプ状にエッチングし、
次いで図１（ｃ）に示すようにアッシャーによりレジス
トパターン１７を除去する。そして図１（ｄ）に示すよ
うにＡｌ2Ｏ3膜をマスクとして、アンモニア系または硫
酸系のＧａＡｓ選択エッチャントを用いてＧａＡｓコン
タクト層１０をストライプ状にエッチングする。更に図
２（ｅ）に示すように塩酸系または臭素系エッチャント
を用いてＧａＩｎＰ中間層９及びＡｌＧａＩｎＰ第３ク
ラッド層８の途中までをストライプ状にエッチングす
る。そして次に図２（ｆ）に示すように、フッ酸系エッ
チャントを用いてＡｌ2Ｏ3膜１４をエッチングし、Ｇａ
Ａｓコンタクト層１０そしてＧａＩｎＰ中間層９及びＡ
ｌＧａＩｎＰ第３クラッド層８の途中までをエッチング
した際に生じたＡｌ2Ｏ3膜１４のひさしを除去する。
【００２２】その後、硫酸系あるいはリン酸系のＡｌＧ
ａＩｎＰ選択エッチャントを用いて図２（ｇ）に示すよ
うにＡｌＧａＩｎＰ第３クラッド層８をストライプ状に
エッチングしＧａＩｎＰエッチングストップ層７が露出
するまで行う。次いで、ＭＢＥ法により図２（ｈ）に示
すように第１導電型ＧａＡｓ電流阻止層１１（１．０５
μｍ）を成長する。この時、成長前には充分な量のＡｓ
分子線を照射しながら、基板温度を５００〜５８０℃の
範囲に上昇させ約５分間待機してＧａＩｎＰ表面を清浄
化する。その結果、Ａｌ2Ｏ3膜１４の上にはＧａＡｓ多
結晶１５が成長する。そして次にレジスト１８をスピナ
ーにより塗布する。この場合図２（ｉ）に示すようにＧ
ａＡｓ電流阻止層１１上にはレジストが塗布されるがＧ
ａＡｓ多結晶ストライプ１５上にはレジストはほとんど
塗布されない。この後、表面全体のレジストをＯ3−Ｕ
Ｖでアッシングして、図３（ｊ）に示すようにＧａＡｓ
電流阻止層１１のみレジスト１８が塗布されている状態
にする。そして次に図３（ｋ）に示すように硫酸系のエ
ッチャントによりＧａＡｓ多結晶１５を除去する。この
時Ａｌ2Ｏ3膜１４はエッチストップ層として作用する。
その後、図３（ｌ）に示すようにアッシャーを用いてレ
ジスト１８をすべて除去する。そしてその後、ＨＦ系エ
ッチャントによりＡｌ2Ｏ3膜１４を除去する。
ａＩｎＰ選択エッチャントを用いて図２（ｇ）に示すよ
うにＡｌＧａＩｎＰ第３クラッド層８をストライプ状に
エッチングしＧａＩｎＰエッチングストップ層７が露出
するまで行う。次いで、ＭＢＥ法により図２（ｈ）に示
すように第１導電型ＧａＡｓ電流阻止層１１（１．０５
μｍ）を成長する。この時、成長前には充分な量のＡｓ
分子線を照射しながら、基板温度を５００〜５８０℃の
範囲に上昇させ約５分間待機してＧａＩｎＰ表面を清浄
化する。その結果、Ａｌ2Ｏ3膜１４の上にはＧａＡｓ多
結晶１５が成長する。そして次にレジスト１８をスピナ
ーにより塗布する。この場合図２（ｉ）に示すようにＧ
ａＡｓ電流阻止層１１上にはレジストが塗布されるがＧ
ａＡｓ多結晶ストライプ１５上にはレジストはほとんど
塗布されない。この後、表面全体のレジストをＯ3−Ｕ
Ｖでアッシングして、図３（ｊ）に示すようにＧａＡｓ
電流阻止層１１のみレジスト１８が塗布されている状態
にする。そして次に図３（ｋ）に示すように硫酸系のエ
ッチャントによりＧａＡｓ多結晶１５を除去する。この
時Ａｌ2Ｏ3膜１４はエッチストップ層として作用する。
その後、図３（ｌ）に示すようにアッシャーを用いてレ
ジスト１８をすべて除去する。そしてその後、ＨＦ系エ
ッチャントによりＡｌ2Ｏ3膜１４を除去する。
【００２３】最後に、このようにして形成した積層構造
の上面及び基板１の裏面に、電極１２、１３を形成する
ことにより、図３（ｍ）に示すような屈折率導波型の半
導体レーザ素子が得られる。
の上面及び基板１の裏面に、電極１２、１３を形成する
ことにより、図３（ｍ）に示すような屈折率導波型の半
導体レーザ素子が得られる。
【００２４】以上製造工程によれば、ＭＢＥ法２回成長
で、しかもセルフアラインプロセスにより、表面が平坦
な半導体レーザ素子が得られる。そして本素子は２回成
長であるために熱放散に優れ、また表面が平坦であるた
めに良好な電極が作成でき、マウント時のマウント台と
の密着も良好で、熱放散がより良好となり接触抵抗も低
減できた効果により、閾値電流４５ｍＡ、微分量子効率
片面当たり６０％、単一横モードで光出力２０ｍＷまで
直線的に増大し、良好な電流−光出力特性を示した。ま
た更に駆動電圧の素子間変動も減少し、信頼性が向上し
た。
で、しかもセルフアラインプロセスにより、表面が平坦
な半導体レーザ素子が得られる。そして本素子は２回成
長であるために熱放散に優れ、また表面が平坦であるた
めに良好な電極が作成でき、マウント時のマウント台と
の密着も良好で、熱放散がより良好となり接触抵抗も低
減できた効果により、閾値電流４５ｍＡ、微分量子効率
片面当たり６０％、単一横モードで光出力２０ｍＷまで
直線的に増大し、良好な電流−光出力特性を示した。ま
た更に駆動電圧の素子間変動も減少し、信頼性が向上し
た。
【００２５】＜実施例２〉図４（ａ）〜（ｄ）、図５
（ｅ）〜（ｉ）、及び図６（ｊ）〜（ｍ）は、本発明の
第２の実施例の半導体レーザ素子の製造方法を示す断面
図である。図６（ｍ）の本実施例で作製される半導体レ
ーザ素子は第１の実施例と同じく屈折率導波型の半導体
レーザ素子であるが、電流阻止の方法として、ＡｌＧａ
ＩｎＰとＧａＡｓの価電子帯障壁を利用するものであ
る。通常、上記構造の作製は２回成長で行われるが、表
面を平坦化するためには再成長層を厚く積む必要があ
り、熱放散が悪くなる、あるいは成長時間が長くなると
いった問題があった。しかし本実施例を用いると、同じ
く２回成長で再成長層を薄くして表面を平坦化すること
ができる。
（ｅ）〜（ｉ）、及び図６（ｊ）〜（ｍ）は、本発明の
第２の実施例の半導体レーザ素子の製造方法を示す断面
図である。図６（ｍ）の本実施例で作製される半導体レ
ーザ素子は第１の実施例と同じく屈折率導波型の半導体
レーザ素子であるが、電流阻止の方法として、ＡｌＧａ
ＩｎＰとＧａＡｓの価電子帯障壁を利用するものであ
る。通常、上記構造の作製は２回成長で行われるが、表
面を平坦化するためには再成長層を厚く積む必要があ
り、熱放散が悪くなる、あるいは成長時間が長くなると
いった問題があった。しかし本実施例を用いると、同じ
く２回成長で再成長層を薄くして表面を平坦化すること
ができる。
【００２６】図４（ａ）〜（ｄ）、図５（ｅ）〜
（ｉ）、及び図６（ｊ）〜（ｍ）を参照しながら、上記
半導体レーザ素子の製造方法を説明する。この図４、図
５、及び図６は第１導電型をｎ型、第２導電型をｐ型と
すること、及び第１導電型ＧａＡｓ電流阻止層１１をｐ
型ＧａＡｓ埋め込み層２１１とすること以外は上記実施
例１に示した図１、図２、及び図３の工程と同一であ
る。ただしＧａＩｎＰエッチングストップ層７は８０Å
と薄いためＡｌＧａＩｎＰとＧａＡｓの価電子帯障壁に
影響を及ぼすものではない。そして本実施例で作成した
素子は、閾値電流５０ｍＡ、微分量子効率片面当たり５
０％、単一横モードで光出力１０ｍＷまで直線的に増大
し、良好な電流−光出力特性を示した。また実施例１と
同様に駆動電圧の素子間変動も減少し、信頼性が向上し
た。
（ｉ）、及び図６（ｊ）〜（ｍ）を参照しながら、上記
半導体レーザ素子の製造方法を説明する。この図４、図
５、及び図６は第１導電型をｎ型、第２導電型をｐ型と
すること、及び第１導電型ＧａＡｓ電流阻止層１１をｐ
型ＧａＡｓ埋め込み層２１１とすること以外は上記実施
例１に示した図１、図２、及び図３の工程と同一であ
る。ただしＧａＩｎＰエッチングストップ層７は８０Å
と薄いためＡｌＧａＩｎＰとＧａＡｓの価電子帯障壁に
影響を及ぼすものではない。そして本実施例で作成した
素子は、閾値電流５０ｍＡ、微分量子効率片面当たり５
０％、単一横モードで光出力１０ｍＷまで直線的に増大
し、良好な電流−光出力特性を示した。また実施例１と
同様に駆動電圧の素子間変動も減少し、信頼性が向上し
た。
【００２７】尚、上記実施例１及び実施例２の半導体レ
ーザ素子においてダブルヘテロ構造はクラッド層をＡｌ
ＧａＩｎＰ層、活性層をＧａＩｎＰからなるものとした
が、他の組成のＡｌＧａＩｎＰ系半導体層からなる構造
であってもよい。例えば、クラッド層をＡｌＩｎＰ三元
混晶からなるものを用いてもよい。また、活性層として
ＡｌＧａＩｎＰ四元混晶からなる層を用いてもよい。ま
た、活性層として量子井戸構造や超格子構造を有する層
を用いてもよい。またクラッド層と活性層の間にガイド
層を設けることによりＳＣＨ構造としてもよい。
ーザ素子においてダブルヘテロ構造はクラッド層をＡｌ
ＧａＩｎＰ層、活性層をＧａＩｎＰからなるものとした
が、他の組成のＡｌＧａＩｎＰ系半導体層からなる構造
であってもよい。例えば、クラッド層をＡｌＩｎＰ三元
混晶からなるものを用いてもよい。また、活性層として
ＡｌＧａＩｎＰ四元混晶からなる層を用いてもよい。ま
た、活性層として量子井戸構造や超格子構造を有する層
を用いてもよい。またクラッド層と活性層の間にガイド
層を設けることによりＳＣＨ構造としてもよい。
【００２８】
【発明の効果】以上のように本発明によれば、組成と膜
厚の制御性、界面の急峻性、ｐ型ドーピング効率、安全
性に優れたＭＢＥ法を用いて２回成長で、しかもセルフ
アラインプロセスにより、表面が平坦な半導体レーザの
素子が得られる。そして上記要領で作製した素子は２回
成長であるために熱放散に優れ、また表面が平坦である
ために良好な電極が作成でき、マウント時のマウント台
との密着も良好で熱放散がより良好となり接触抵抗も低
減できるために、素子特性及び信頼性を向上できる。
厚の制御性、界面の急峻性、ｐ型ドーピング効率、安全
性に優れたＭＢＥ法を用いて２回成長で、しかもセルフ
アラインプロセスにより、表面が平坦な半導体レーザの
素子が得られる。そして上記要領で作製した素子は２回
成長であるために熱放散に優れ、また表面が平坦である
ために良好な電極が作成でき、マウント時のマウント台
との密着も良好で熱放散がより良好となり接触抵抗も低
減できるために、素子特性及び信頼性を向上できる。
【図１】本発明の実施例１のプロセスを示す要部断面図
である。
である。
【図２】図１に続く本発明の実施例１のプロセスを示す
要部断面図である。
要部断面図である。
【図３】図２に続く本発明の実施例１のプロセスを示す
要部断面図である。
要部断面図である。
【図４】本発明の実施例２のプロセスを示す要部断面図
である。
である。
【図５】図４に続く本発明の実施例２のプロセスを示す
要部断面図である。
要部断面図である。
【図６】図５に示す本発明の実施例２のプロセスを示す
要部断面図である。
要部断面図である。
【図７】従来例を示す要部断面図である。
【図８】従来例を示す要部断面図である。
【図９】従来例を示す要部断面図である。
１ 第１導電型ＧａＡｓ基板 ２ 第１導電型ＧａＡｓバッファ層 ３ 第１導電型ＧａＩｎＰバッファ層 ４ 第１導電型ＡｌＧａＩｎＰ第１クラッド層 ５ ＧａＩｎＰ活性層 ６ 第２導電型ＡｌＧａＩｎＰ第２クラッド層 ７ ＧａＩｎＰエッチングストップ層 ８ 第２導電型ＡｌＧａＩｎＰ第３クラッド層 ９ 第２導電型ＧａＩｎＰ中間層 １０ 第２導電型ＧａＡｓコンタクト層 １１ 第１導電型ＧａＡｓ電流阻止層 １２，１３ 電極 １４ 酸化膜 １５ ＧａＡｓ多結晶 １６ 誘電体膜 １７，１８ レジスト膜 ２１ ｎ型ＧａＡｓ基板 ２２ ｎ型ＧａＡｓバッファ層 ２３ ｎ型ＧａＩｎＰバッファ層 ２４ ｎ型ＡｌＧａＩｎＰ第１クラッド層 ２６ ｐ型ＡｌＧａＩｎＰ第２クラッド層 ２８ ｐ型ＡｌＧａＩｎＰ第３クラッド層 ２９ ｐ型ＧａＩｎＰ中間層 ２１０ ｐ型ＧａＡｓコンタクト層 ２１１ ｐ型ＧａＡｓ埋め込み層 ５１９ 第２導電型ＧａＡｓ第２コンタクト層
───────────────────────────────────────────────────── フロントページの続き (72)発明者 高橋 向星 大阪市阿倍野区長池町22番22号 シャー プ株式会社内 (72)発明者 谷 健太郎 大阪市阿倍野区長池町22番22号 シャー プ株式会社内 (72)発明者 松井 完益 大阪市阿倍野区長池町22番22号 シャー プ株式会社内 (56)参考文献 特開 平３−136389（ＪＰ，Ａ) 特開 平４−322482（ＪＰ，Ａ)
Claims (4)
- 【請求項１】 第１導電型半導体基板上に、第１導電型
クラッド層、活性層、第２導電型クラッド層及び第２導
電型コンタクト層を順にＭＢＥ（分子線エピタキシー）
法を用いて成長する工程と、上記第２導電型コンタクト
層上に酸化膜からなるエッチングマスクを形成する工程
と、次いで上記マスクを用いて、上記第２導電型コンタ
クト層、及び第２導電型クラッド層を途中までエッチン
グして、該第２導電型クラッド層より上層から構成され
るストライプ状の凸部を形成する工程と、次いでＭＢＥ
（分子線エピタキシー）法を用いて上記ストライプ状の
凸部の側面部に第１導電型電流阻止層を成長する工程
と、次いで表面全体にレジストを塗布する工程と、上記
ストライプ状凸部上のみのレジストを除去し、レジスト
マスクを形成する工程と、次いで上記第１導電型電流阻
止層の成長時に上記ストライプ凸部の酸化膜マスク上に
形成された成長層を、酸化膜マスク上まで選択エッチン
グする工程と、上記作製したレジストマスクを除去する
工程と、次いでストライプ凸部上の酸化膜マスクを除去
する工程とを含むことを特徴とする半導体レーザ素子の
製造方法。 - 【請求項２】 ｎ型半導体基板上に、ｎ型クラッド層、
活性層、ｐ型クラッド層及びｐ型コンタクト層を順にＭ
ＢＥ（分子線エピタキシー）法を用いて成長する工程
と、上記ｐ型コンタクト層上に酸化膜からなるエッチン
グマスクを形成する工程と、次いで上記マスクを用い
て、上記ｐ型コンタクト層、及びｐ型クラッド層を途中
までエッチングして、該ｐ型クラッド層より上層から構
成されるストライプ状の凸部を形成する工程と、次いで
ＭＢＥ（分子線エピタキシー）法を用いて上記ストライ
プ状の凸部の側面部にｐ型埋め込み層を成長する工程
と、次いで表面全体にレジストを塗布する工程と、上記
ストライプ状凸部上のみのレジストを除去し、レジスト
マスクを形成する工程と、次いで上記ｐ型埋め込み層の
成長時に上記ストライプ凸部の酸化膜マスク上に形成さ
れた成長層を、酸化膜マスク上まで選択エッチングする
工程と、上記作製したレジストマスクを除去する工程
と、次いでストライプ凸部上の酸化膜マスクを除去する
工程とを含むことを特徴とする半導体レーザ素子の製造
方法。 - 【請求項３】 上記酸化膜エッチングマスクがＡｌ
2 Ｏ 3 、またはＳｉＯ 2 であることを特徴とする請求項１
または２のいづれかに記載の半導体レーザ素子の製造方
法。 - 【請求項４】 上記ストライプ凸部上のみのレジスト除
去法がＯ 3 −ＵＶアッシング法またはＯ 2 プラズマアッシ
ング法であることを特徴とする請求項１または２のいづ
れかに記載の半導体レーザ素子の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3156592A JP2675692B2 (ja) | 1991-06-27 | 1991-06-27 | 半導体レーザ素子の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3156592A JP2675692B2 (ja) | 1991-06-27 | 1991-06-27 | 半導体レーザ素子の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH057050A JPH057050A (ja) | 1993-01-14 |
| JP2675692B2 true JP2675692B2 (ja) | 1997-11-12 |
Family
ID=15631131
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3156592A Expired - Fee Related JP2675692B2 (ja) | 1991-06-27 | 1991-06-27 | 半導体レーザ素子の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2675692B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2310755A (en) * | 1996-02-28 | 1997-09-03 | Sharp Kk | A method of etching a semiconductor structure |
| JP2004055587A (ja) | 2002-07-16 | 2004-02-19 | Sharp Corp | 半導体レーザ素子および半導体レーザ素子の製造方法 |
| JP4678208B2 (ja) * | 2004-08-20 | 2011-04-27 | 日本ビクター株式会社 | リッジ導波路型半導体レーザ素子の製造方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03136389A (ja) * | 1989-10-23 | 1991-06-11 | Matsushita Electric Ind Co Ltd | 半導体レーザおよびその製造方法 |
-
1991
- 1991-06-27 JP JP3156592A patent/JP2675692B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH057050A (ja) | 1993-01-14 |
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