JP4678208B2 - リッジ導波路型半導体レーザ素子の製造方法 - Google Patents
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Description
従来例のリッジ導波路型半導体レ−ザ素子1は、以下に示す構造をしている。
n型GaAsからなる基板2上には、n型Al0.5Ga0.5Asからなるn型クラッド層3、活性層4、p型Al0.5Ga0.5Asからなるp型第1クラッド層5、p型Al0.7Ga0.3Asからなるエッチングストップ層6が順次積層されている。
エッチングストップ層6上には、n型Al0.6Ga0.4Asからなる電流狭窄層101、102により挟まれたp型Al0.5Ga0.5Asからなるp型第2クラッド層7とp型GaAsからなるキャップ層8とが積層されたリッジストライプ9が形成されている。
なお、これら積層方向と反対側の基板2の面上には、n型オ−ミック電極13が形成されている。
これらp型オ−ミック電極12及びn型オ−ミック電極13側からそれぞれ正孔、電子を注入して電流を流し、それが発振しきい値以上になるとレ−ザ発振が生じ、活性層4からレ−ザ光が放出される。
図6は、従来例のリッジ導波路型半導体レ−ザ素子の製造工程図である。
(第1工程)
まず、例えばMOCVD(Metal Oganic Chemical Vapor Depositin)法により、n型GaAsからなる基板2上に、厚さ1.5μmのn型Al0.5Ga0.5Asからなるn型クラッド層3、厚さ0.07μmのAl0.13Ga0.87Asからなる活性層4、厚さ0.3μmのp型Al0.5Ga0.5Asからなるp型第1クラッド層5、厚さ0.03μmのp型Al0.7Ga0.3Asからなるエッチングストップ層6、厚さ0.7μmのp型Al0.5Ga0.5Asからなるp型第2クラッド層7、厚さ0.3μmのp型GaAsからなるキャップ層8を順次積層する(図6(A))。
更に、このp型GaAsからなるキャップ層8の上に、例えばスパッタ法によりSiO2絶縁膜を形成後、この絶縁膜上に図示しないフォトレジストを塗布し、フォトリソグラフィ法及びドライエッチング法により、SiO2からなるストライプマスク14を形成する(図6(B))。
次に、p型Al0.5Ga0.5Asからなるp型第2クラッド層7及びp−GaAsからなるキャップ層8を、酒石酸により、p型Al0.7Ga0.3Asからなるエッチングストップ層6までエッチングして、SiO2からなるストライプマスク14以外の領域を除去し、リッジストライプ9を形成する(図6(C))。
ここで、p型Al0.7Ga0.3Asからなるエッチングストップ層6に対する酒石酸のエッチングレ−トは、p型Al0.5Ga0.5Asからなるp型第2クラッド層7よりも2桁程度小さいので、制御性良く選択的にエッチングストップ層6でエッチングを停止することができる。
次に、例えばMOCVD法により第2回目の成長を行い、エッチングストップ層6及びリッジストライプ9の両側面にn型Al0.6Ga0.4Asからなる電流狭窄層101、102を積層する(図6(D))。
このとき、n型Al0.6Ga0.4Asからなる電流狭窄層101、102を厚く形成すると、選択成長されずにストライプマスク14上にn型Al0.6Ga0.4Asのポリ結晶が付着するため、ストライプマスク14上に成長が行われない程度の厚さ(0.3μm)までの電流狭窄層101、102を成長させる。
次に、エッチングによりSiO2からなるストライプマスク14を除去して、キャップ層8を露出させる。次いで、例えばMOCVD法により、第3回目の成長を行い、電流狭窄層101、102及びキャップ層8上にp型GaAsからなるコンタクト層11を形成する。次いで、コンタクト層11上にp型オ−ミック電極12を形成すると共にして、基板2の上記した積層方向と反対側の面上に、n型オ−ミック電極13を形成して、図3に示したリッジ導波路型半導体レ−ザ素子1を得る(図6(E))。
しかしながら、図6(D)を参照して先に説明したように、この電流狭窄層101、102の厚さを0.3μm以上の厚さまで成長させようとすると、ストライプマスク14にn型Al0.6Ga0.4Asのポリ結晶が一面に形成されてしまう。このSiO2からなるストライプマスク14上のポリ結晶(導電性が低い)を、エッチングで除去するのが困難であり、従って、ポリ結晶を通してストライプマスク14をエッチングできるエッチング液が沁みこまないため、絶縁性のストライプマスク14を除去出来ない。このため、コンタクト層11を形成しても、ポリ結晶及びストライプマスク14に遮断されて、コンタクト層11はリッジストライプ9と有効なコンタクトをとることができない。そのため、この電流狭窄層101、102の厚さを、0.3μmよりも厚い値に設定することが出来ないといった問題があった。
1)第1導電型の半導体基板上に第1導電型のクラッド層、活性層、第2導電型の第1クラッド層、第2導電型のエッチングストップ層、第2導電型の第2クラッド層及び第2導電型のキャップ層を順次形成する成膜工程と、前記成膜工程の後に、前記第2導電型のキャップ層上の所定の領域にマスク層を形成するマスク層形成工程と、前記マスク層形成工程の後に、前記マスク層をマスクとして前記第2導電型のキャップ層と前記第2導電型の第2クラッド層とをエッチング除去することにより第1の幅を有するリッジストライプを形成するリッジストライプ形成工程と、前記リッジストライプ形成工程の後に、前記マスク層を除去し、さらに前記リッジストライプの両側面を覆うようにして、前記第2導電型のエッチングストップ層上に第1導電型の電流狭窄層を形成すると共に、前記リッジストライプの上面にも前記第1導電型の電流狭窄層の一部が形成される電流狭窄層形成工程と、前記電流狭窄層形成工程の後に、前記第1導電型の電流狭窄層上にフォトレジスト膜を形成するフォトレジスト膜形成工程と、前記フォトレジスト膜形成工程の後に、前記フォトレジスト膜をその上面側からエッチングして、前記リッジストライプの上面に形成された前記第1導電型の電流狭窄層の一部を露出させる、前記第1の幅よりも狭い第2の幅の開口部を有するフォトレジストパターンを形成するフォトレジストパターン形成工程と、前記フォトレジストパターン形成工程の後に、前記リッジストライプの上面上の前記第1の幅方向の両端部の第1導電型の電流狭窄層を残して前記リッジストライプの上面上の前記開口部に対応する領域の第1導電型の電流狭窄層のみをエッチング除去し、前記第2導電型のキャップ層を露出させるエッチング除去工程と、前記エッチング除去工程の後に、前記フォトレジストパターンを除去し、さらに前記第1導電型の電流狭窄層及び前記露出した第2導電型のキャップ層上に第2導電型のコンタクト層を形成するコンタクト層形成工程と、を含むことを特徴とするリッジ導波路型半導体レーザ素子の製造方法。
2)前記電流狭窄層形成工程において、前記リッジストライプの上面に形成される前記第1導電型の電流狭窄層の断面形状が頂部に平坦部を有する台形状となるように、前記第2導電型のエッチングストップ層上に形成される第1導電型の電流狭窄層を所定の厚さに設定することを特徴とする1)記載のリッジ導波路型半導体レーザ素子の製造方法。
なお、説明の簡便のため、前述した従来例の構成と同一の構成については、同一符号を付し、その説明を省略する。
(第1工程)乃至(第3工程)
本実施例1の製造工程においては、まず、第1工程から第3工程までは、前述した従来例の第1工程(図6(A))から第3工程(図6(C))までと同様であるので、その説明を省略する。
前記従来例と同様に第3工程をおえた後、次に、ストライプマスク14を除去し、例えばMOCVD法により第2回目の成長を行い、p−Al0.7Ga0.3Asからなるエッチングストップ層6及びリッジストライプ9の両側面に、厚さ1.0μmのn型Al0.6Ga0.4Asからなる電流狭窄層101A、102Aを形成する。このとき、リッジストライプ9上には、断面が二等辺三角形状であるn型Al0.6Ga0.4Asからなる電流狭窄層103Aが形成される(図1(A))。
次に、フォトレジスト19をスピンコート等の方法で全面に塗布する。このとき、フォトレジスト19は電流狭窄層103Aを覆ってしまうようにする(図1(B))。
次に、フォトレジスト19をアッシング等の方法でエッチバックし、電流狭窄層103Aの頭部が露出するようにした、セルフアライメントで形成されたフォトレジストパターンを得る(図1(C))。
次に、前記したフォトレジストパターンをマスクにして、n型Al0.6Ga0.4Asを選択的にエッチングするウエットエッチング又は非選択的なドライエッチング、又は、上記二種のエッチングの組み合わせによって、電流狭窄層103Aをエッチングし、キャップ層8を露出させる。このとき、フォトレジストパターンでマスクされた部分の電流狭窄層103Aは、左右に電流狭窄層103A1,103A2として残っている(図1(D))。
次に、前記したフォトレジストパターンを除去し、例えばMOCVD法により、第3回目の成長を行い、電流狭窄層101A、102A、103A1、103A2及び前工程で露出したキャップ層8上に、p型GaAsからなるコンタクト層11Aを形成する。次いで、コンタクト層11A上にp型オ−ミック電極12を形成すると共に、n型GaAsからなる基板2の前記した積層方向と反対側の面上にn型オ−ミック電極13を形成して、リッジ導波路型半導体レ−ザ素子1Aを得る(図1(E))。
(第1工程)乃至(第3工程)
本実施例2の製造工程においては、実施例1と同様に、まず、第1工程から第3工程までは、前述した従来例の第1工程(図6(A))から第3工程(図6(C))までと同様であるので、その説明を省略する。
次に、前記従来例と同様に第3工程をおえた後、次に、ストライプマスク14を除去し、例えばMOCVD法により第2回目の成長を行い、p型Al0.7Ga0.3Asからなるエッチングストップ層6上及びリッジストライプ9の両側面に、厚さ0.7μmのn型Al0.6Ga0.4Asからなる電流狭窄層101B,102Bを形成する。このとき、リッジストライプ9のキャップ層8上にもn型Al0.6Ga0.4Asからなる電流狭窄層103Bが成長・形成されるが、この膜厚では、断面が頂部に平坦部を有する台形状に成長される(図2(A))。
次に、フォトレジスト19をスピンコート等の方法で全面に塗布する。このとき、フォトレジスト19は電流狭窄層103Bを覆ってしまうようにする(図2(B))。
次に、フォトレジスト19をアッシング等の方法でエッチバックし、電流狭窄層103Bの頭部が露出するようにした、セルフアライメントで形成されたフォトレジストパターンを得る(図2(C))。
次に、前記したフォトレジストパターンをマスクにして、n型Al0.6Ga0.4Asを選択的にエッチングするウエットエッチング又は非選択的なドライエッチング、又は、上記二種のエッチングの組み合わせによって、電流狭窄層103Bをエッチングし、キャップ層8を露出させる。このとき、フォトレジスト19でマスクされた部分の電流狭窄層103Bは、左右に電流狭窄層103B1,103B2として残っている(図2(D))。
次に、フォトレジスト19を除去し、例えばMOCVD法により、第3回目の成長を行い、電流狭窄層101B、102B、103B1、103B2及び前工程で露出したキャップ層8上に、p型GaAsからなるコンタクト層11Bを形成する。次いで、コンタクト層11B上にp型オ−ミック電極12を形成すると共に、n型GaAsからなる基板2の前記した積層方向と反対側の面上にn型オ−ミック電極13を形成して、リッジ導波路型半導体レ−ザ素子1Bを得る(図2(E))。
本実施例1の製造工程においては、まず、第1工程から第3工程までは、前述した従来例の第1工程(図6(A))から第3工程(図6(C))までと同様であるので、その説明を省略する。
従来例と同様に第3工程を行った後、ストライプマスク14を除去し、例えば、MOCVD法により第2回目の成長を行い、p型Al0.7Ga0.3Asからなるエッチングストップ層6及びリッジストライプ9の両側面に、厚さ1.0μmのn型Al0.6Ga0.4Asからなる電流狭窄層104を形成する。このとき、リッジストライプ9のキャップ層8上に形成される電流狭窄層104は台形状となる(図3(A))。この際、MOCVD法の条件によってはリッジストライプ9の両端部にも電流狭窄層104が形成されることがある。
次に、電流狭窄層104上にフォトレジスト19をスピンコート等の方法で全面に塗布する(図3(B))。
次に、フォトレジスト19をアッシング等の方法でエッチバックし、電流狭窄層104の頂部が露出するようにしたセルフアライメントで形成されたフォトレジストパターンを得る(図3(C))。このとき、キャップ層8の幅W1よりもフォトレジスト19の開口幅W2が小さくなるようにする。
次に、前記したフォトレジストパターンをマスクとして、例えばn型Al0.6Ga0.4Asを選択的にエッチング液を用いてウェットエッチングによって電流狭窄層104をエッチングしてキャップ層8を露出させる(図3(D))。
図3(D)に示すように、リッジストライプ9の両端部には電流狭窄層104の一部である104A1、104A2が形成されることになる。
このとき、リッジストライプ9の両端部に形成された電流狭窄層104は、フォトレジスト19によって被覆されているので、エッチング液がリッジストライプ9の両端部まで達することがない。
次に、フォトレジスト19を除去した後、例えばMOCVD法により第3回目の成長を行って、電流狭窄層104及びリッジストライプ9のキャップ層8上にp型GaAsからなるコンタクト層11を形成する。このコンタクト層11上にはp型オーミック電極12を形成すると共に、積層方向と反対側のn型GaAsからなる基板2にn型オーミック電極13を形成してリッジ導波路型半導体レーザ素子を得る(図3(E))。
本実施例1の製造工程においては、まず、第1工程から第3工程までは、前述した従来例の第1工程(図4(A))から第3工程(図4(C))までと同様であるので、その説明を省略する。
従来例と同様に第3工程を行った後、ストライプマスク14を除去し、例えば、MOCVD法により第2回目の成長を行い、p型Al0.7Ga0.3Asからなるエッチングストップ層6及びリッジストライプ9の両側面に、厚さ1.0μmのn型Al0.6Ga0.4Asからなる電流狭窄層104を形成する。このとき、リッジストライプ9のキャップ層8上に形成される電流狭窄層104は台形状となる(図4(A))。
次に、電流狭窄層104上にフォトレジスト19をスピンコート等の方法で全面に塗布する(図4(B))。
次に、フォトレジスト19をアッシング等の方法でエッチバックし、電流狭窄層104の頂部が露出するようにしたセルフアライメントで形成されたフォトレジストパターンを得る(図4(C))。このとき、エッチバック量を調節することにより、キャップ層8の幅W1よりもフォトレジスト19の開口幅W2が小さくなるようにする。
次に、前記したフォトレジストパターンをマスクとして、例えばn型Al0.6Ga0.4Asを選択的にエッチングする異方性ドライエッチングによって電流狭窄層104をエッチングしてキャップ層8を露出させる(図4(D))。
図4(D)に示すように、リッジストライプ9の両端部には電流狭窄層104の一部である104A1、104A2が形成されることになる。
このとき、異方性ドライエッチングによれば、リッジストライプ9上に形成された電流狭窄層104は、上端部から幅W2と同じ幅でエッチングされていくので、リッジストライプ9の両端部が削られることがない。
次に、フォトレジスト19を除去した後、例えばMOCVD法により第3回目の成長を行って、電流狭窄層104及びリッジストライプ9のキャップ層8上にp型GaAsからなるコンタクト層11を形成する。このコンタクト層11上にはp型オーミック電極12を形成すると共に、積層方向と反対側のn型GaAsからなる基板2にn型オーミック電極13を形成してリッジ導波路型半導体レーザ素子を得る(図4(E))。
Claims (2)
- 第1導電型の半導体基板上に第1導電型のクラッド層、活性層、第2導電型の第1クラッド層、第2導電型のエッチングストップ層、第2導電型の第2クラッド層及び第2導電型のキャップ層を順次形成する成膜工程と、
前記成膜工程の後に、前記第2導電型のキャップ層上の所定の領域にマスク層を形成するマスク層形成工程と、
前記マスク層形成工程の後に、前記マスク層をマスクとして前記第2導電型のキャップ層と前記第2導電型の第2クラッド層とをエッチング除去することにより第1の幅を有するリッジストライプを形成するリッジストライプ形成工程と、
前記リッジストライプ形成工程の後に、前記マスク層を除去し、さらに前記リッジストライプの両側面を覆うようにして、前記第2導電型のエッチングストップ層上に第1導電型の電流狭窄層を形成すると共に、前記リッジストライプの上面にも前記第1導電型の電流狭窄層の一部が形成される電流狭窄層形成工程と、
前記電流狭窄層形成工程の後に、前記第1導電型の電流狭窄層上にフォトレジスト膜を形成するフォトレジスト膜形成工程と、
前記フォトレジスト膜形成工程の後に、前記フォトレジスト膜をその上面側からエッチングして、前記リッジストライプの上面に形成された前記第1導電型の電流狭窄層の一部を露出させる、前記第1の幅よりも狭い第2の幅の開口部を有するフォトレジストパターンを形成するフォトレジストパターン形成工程と、
前記フォトレジストパターン形成工程の後に、前記リッジストライプの上面上の前記第1の幅方向の両端部の第1導電型の電流狭窄層を残して前記リッジストライプの上面上の前記開口部に対応する領域の第1導電型の電流狭窄層のみをエッチング除去し、前記第2導電型のキャップ層を露出させるエッチング除去工程と、
前記エッチング除去工程の後に、前記フォトレジストパターンを除去し、さらに前記第1導電型の電流狭窄層及び前記露出した第2導電型のキャップ層上に第2導電型のコンタクト層を形成するコンタクト層形成工程と、
を含むことを特徴とするリッジ導波路型半導体レーザ素子の製造方法。 - 前記電流狭窄層形成工程において、前記リッジストライプの上面に形成される前記第1導電型の電流狭窄層の断面形状が頂部に平坦部を有する台形状となるように、前記第2導電型のエッチングストップ層上に形成される第1導電型の電流狭窄層を所定の厚さに設定することを特徴とする請求項1記載のリッジ導波路型半導体レーザ素子の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005043660A JP4678208B2 (ja) | 2004-08-20 | 2005-02-21 | リッジ導波路型半導体レーザ素子の製造方法 |
Applications Claiming Priority (2)
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---|---|---|---|
JP2004240528 | 2004-08-20 | ||
JP2005043660A JP4678208B2 (ja) | 2004-08-20 | 2005-02-21 | リッジ導波路型半導体レーザ素子の製造方法 |
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Publication Number | Publication Date |
---|---|
JP2006086494A JP2006086494A (ja) | 2006-03-30 |
JP4678208B2 true JP4678208B2 (ja) | 2011-04-27 |
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JP (1) | JP4678208B2 (ja) |
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Date | Code | Title | Description |
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A131 | Notification of reasons for refusal |
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A977 | Report on retrieval |
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A01 | Written decision to grant a patent or to grant a registration (utility model) |
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A61 | First payment of annual fees (during grant procedure) |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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