JP2827326B2 - 半導体レーザの製造方法 - Google Patents
半導体レーザの製造方法Info
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体レーザ、特にメサ埋め込み型半導体
レーザの製造方法に関するものである。
レーザの製造方法に関するものである。
有機金属気相成長法等によるメサ埋め込み型半導体レ
ーザ（特にInP系長波長帯レーザ）の製造方法としては
次のようなものがある。
ーザ（特にInP系長波長帯レーザ）の製造方法としては
次のようなものがある。
すなわち、第３図（Ａ）に示すようにInPクラッド層2
1上に形成したストライプ状のマスク22をエッチングマ
スクとして逆メサ23を形成し、同図（Ｂ）に示すように
埋込層24でこの逆メサ23を埋め込もうとする方法があ
る。この方法は、ジャーナル オブ アプライド フィ
ジックス（Journal of Applied Pysics vol.64（1988）
p3684−3688）に開示されている。
1上に形成したストライプ状のマスク22をエッチングマ
スクとして逆メサ23を形成し、同図（Ｂ）に示すように
埋込層24でこの逆メサ23を埋め込もうとする方法があ
る。この方法は、ジャーナル オブ アプライド フィ
ジックス（Journal of Applied Pysics vol.64（1988）
p3684−3688）に開示されている。
別の従来技術として、第４図（Ａ）に示すように垂直
メサ31を形成し、同図（Ｂ）に示すようにこれを埋め込
む方法もある。この方法は、上述のジャーナル オブ
アプライド フィジックス（Journal of Applied Pysic
s vol.64（1988）p3684−3688）やジャーナル オブ
クリスタル グルース（Journal of Crystal Growth vo
l.93（1988）p248−253）に開示されている。
メサ31を形成し、同図（Ｂ）に示すようにこれを埋め込
む方法もある。この方法は、上述のジャーナル オブ
アプライド フィジックス（Journal of Applied Pysic
s vol.64（1988）p3684−3688）やジャーナル オブ
クリスタル グルース（Journal of Crystal Growth vo
l.93（1988）p248−253）に開示されている。
さらに別の従来技術として、順メサを形成し、これを
埋め込む方法もある。
埋め込む方法もある。
しかし、上記第１の従来技術によると、第３図（Ｂ）
に示すように、埋込層24には逆メサ23の付け根付近に、
気相からの原料拡散不足に起因する成長残し（溝）25が
形成され易い。
に示すように、埋込層24には逆メサ23の付け根付近に、
気相からの原料拡散不足に起因する成長残し（溝）25が
形成され易い。
上記第２の従来技術は、第１の従来技術を用いるより
は、成長残し（溝）が生じにくい。しかし、そのために
はメサ31の高さ32とマスク34の下のアンダーカット量33
を一定の範囲内に収めなければならないという制約を伴
う。前述の文献によれば、メサ高さは３μｍ以内、アン
ダーカット量はメサ高さが2.5μｍの場合で約１μｍと
示されている。
は、成長残し（溝）が生じにくい。しかし、そのために
はメサ31の高さ32とマスク34の下のアンダーカット量33
を一定の範囲内に収めなければならないという制約を伴
う。前述の文献によれば、メサ高さは３μｍ以内、アン
ダーカット量はメサ高さが2.5μｍの場合で約１μｍと
示されている。
また、順メサを形成する結晶方位で埋め込み成長を行
う上記第３の従来技術によれば、第５図に示すように、
埋込層41が（111）Ａ面を形成し、その結晶面に沿って
マスク42の上に埋込層41が成長してしまう。したがっ
て、表面の平坦化ができない。
う上記第３の従来技術によれば、第５図に示すように、
埋込層41が（111）Ａ面を形成し、その結晶面に沿って
マスク42の上に埋込層41が成長してしまう。したがっ
て、表面の平坦化ができない。
本発明の課題は、このような問題点を解消することに
ある。
ある。
上記課題を解決するために、本発明の半導体レーザ
は、第１導電型半導体基板の（100）面上に、第１導電
型の第１クラッド層、活性層、第２導電型の第２クラッ
ド層およびこれらの各層よりもサイドエッチの生じやす
いキャップ層を順次積層する工程と、この積層基板上に
〈011〉方向に伸びるストライプ状のマスクを形成する
工程と、マスクを耐エッチング材として前記積層基板を
その表面から第１クラッド層に達するまでエッチングす
る工程と、マスクを選択成長マスクとしてエッチング工
程により除去された領域に埋込層を形成する工程と、マ
スクおよびキャップ層を除去した後、表面に第２導電型
の第３クラッド層および第２導電型のコンタクト層を積
層する工程を含むものである。
は、第１導電型半導体基板の（100）面上に、第１導電
型の第１クラッド層、活性層、第２導電型の第２クラッ
ド層およびこれらの各層よりもサイドエッチの生じやす
いキャップ層を順次積層する工程と、この積層基板上に
〈011〉方向に伸びるストライプ状のマスクを形成する
工程と、マスクを耐エッチング材として前記積層基板を
その表面から第１クラッド層に達するまでエッチングす
る工程と、マスクを選択成長マスクとしてエッチング工
程により除去された領域に埋込層を形成する工程と、マ
スクおよびキャップ層を除去した後、表面に第２導電型
の第３クラッド層および第２導電型のコンタクト層を積
層する工程を含むものである。
キャップ層上に形成されたマスクの方向は、本来なら
次のエッチング工程において逆メサを形成する方向であ
るが、キャップ層にサイドエッチングが生じやすい材料
が用いられているため、上部に行く程細い順メサが形成
される。そのため、次の埋め込み工程において、メサの
付け根に成長残しが生じない。しかも、本来の順メサを
形成する結晶方位で埋め込み成長を行うときとは異なり
（111）Ａ面が形成されないのでマスク上への異常成長
もなく、表面の平坦な埋込層が形成される。
次のエッチング工程において逆メサを形成する方向であ
るが、キャップ層にサイドエッチングが生じやすい材料
が用いられているため、上部に行く程細い順メサが形成
される。そのため、次の埋め込み工程において、メサの
付け根に成長残しが生じない。しかも、本来の順メサを
形成する結晶方位で埋め込み成長を行うときとは異なり
（111）Ａ面が形成されないのでマスク上への異常成長
もなく、表面の平坦な埋込層が形成される。
以下、第１図を用いて本発明の一実施例を説明する。
まず、減圧有機金属気相成長法（OMVPE法）によっ
て、Snドープのｎ型InP（100）基板１上に、Siドープの
ｎ型InP第１クラッド層２、アンドープGaInAsP活性層
３、Znドープのｐ型InP第２クラッド層４およびZnドー
プのｐ型GaInAsキャップ層５を順に成長させ、積層基板
６を形成する（第１図（Ａ）参照）。各層の厚さは、ｎ
型InP第１クラッド層２が１μｍ、アンドープGaInAsP活
性層３が0.15μｍ、ｐ型InP第２クラッド層４が0.4μ
ｍ、ｐ型GaInAsキャップ層５が0.2μｍである。
て、Snドープのｎ型InP（100）基板１上に、Siドープの
ｎ型InP第１クラッド層２、アンドープGaInAsP活性層
３、Znドープのｐ型InP第２クラッド層４およびZnドー
プのｐ型GaInAsキャップ層５を順に成長させ、積層基板
６を形成する（第１図（Ａ）参照）。各層の厚さは、ｎ
型InP第１クラッド層２が１μｍ、アンドープGaInAsP活
性層３が0.15μｍ、ｐ型InP第２クラッド層４が0.4μ
ｍ、ｐ型GaInAsキャップ層５が0.2μｍである。
次に、積層基板６上に熱CVD法によりSiO2膜をデポジ
ションする。そして、SiO2膜上にレジストを塗布し、フ
ォトリソグラフィ法により、〈011〉方向（図面に垂直
な方向）すなわち逆メサを形成する方向に幅６μｍのレ
ジストのストライプパターンを形成する。このレジスト
をマスクとして、バッファ弗酸によりSiO2膜を選択エッ
チングしてストライプSiO2膜７を形成し、残余のレジス
トを除去する（第１図（Ｂ）参照）。このときのストラ
イプSiO2膜７の幅は、サイドエッチングによりやや狭く
なり５μｍ程度となっている。
ションする。そして、SiO2膜上にレジストを塗布し、フ
ォトリソグラフィ法により、〈011〉方向（図面に垂直
な方向）すなわち逆メサを形成する方向に幅６μｍのレ
ジストのストライプパターンを形成する。このレジスト
をマスクとして、バッファ弗酸によりSiO2膜を選択エッ
チングしてストライプSiO2膜７を形成し、残余のレジス
トを除去する（第１図（Ｂ）参照）。このときのストラ
イプSiO2膜７の幅は、サイドエッチングによりやや狭く
なり５μｍ程度となっている。
次に、氷水で十分に冷却したBr・メタノールのエッチ
ャント（Br2:メタノール＝2.5:1000）により、ストライ
プSiO2膜７をマスクとして各層２〜５を選択エッチング
する。エッチングは、エッチャントを撹拌しながら約５
分間行い、深さ12が約2.5μｍ、サイドエッチング量
（アンダーカット量）11が約1.7μｍのメサを形成する
（第１図（Ｃ）参照）。本発明者の実験では、氷水で冷
却したBr・メタノールエッチャント（Br2:メタノール＝
2.5:1000）によると、エッチング深さ１に対してアンダ
ーカット量が0.5〜0.7という結果が得られている。本来
ならBr・メタノールエッチャントによるエッチングにお
いて、逆メサを形成する結晶方位であるにもかかわら
ず、ここでは、図示のような上部ほど細い順メサ形状が
得られる。これは、選択エッチング用のストライプSiO2
膜７の直ぐ下に、Br・メタノールによりサイドエッチン
グの生じやすいキャップ層５が形成されているからであ
る。なお、本実施例の活性層３の幅は、単一モード発振
が可能となる1.5μｍである。
ャント（Br2:メタノール＝2.5:1000）により、ストライ
プSiO2膜７をマスクとして各層２〜５を選択エッチング
する。エッチングは、エッチャントを撹拌しながら約５
分間行い、深さ12が約2.5μｍ、サイドエッチング量
（アンダーカット量）11が約1.7μｍのメサを形成する
（第１図（Ｃ）参照）。本発明者の実験では、氷水で冷
却したBr・メタノールエッチャント（Br2:メタノール＝
2.5:1000）によると、エッチング深さ１に対してアンダ
ーカット量が0.5〜0.7という結果が得られている。本来
ならBr・メタノールエッチャントによるエッチングにお
いて、逆メサを形成する結晶方位であるにもかかわら
ず、ここでは、図示のような上部ほど細い順メサ形状が
得られる。これは、選択エッチング用のストライプSiO2
膜７の直ぐ下に、Br・メタノールによりサイドエッチン
グの生じやすいキャップ層５が形成されているからであ
る。なお、本実施例の活性層３の幅は、単一モード発振
が可能となる1.5μｍである。
次に、ストライプSiO2膜７を選択成長マスクとして用
い、減圧OMVPE法によりZnドープＰ型InP層（厚さ約１μ
ｍ）８及びSiドープｎ型InP層（厚さ約１μｍ）９から
なる積層埋込層10をデポジションする（第１図（Ｄ）参
照）。埋込層10を構成するInP層８および９は、メサの
下部から上部に向かうにつれて徐々に薄くなっており、
したがって、埋込層10をその表面が基板１の表面とほぼ
平行となるように形成することができる。しかも、埋込
層10は、メサ側面のいかなる場所においても、必ず順序
正しく２層構造となっている。したがって、後に形成さ
れる第２クラッド層13、埋込InP層９、８および第１ク
ラッド層２によりメサの外側全体に渡って確実にpnpn構
造（サイリスタ）が形成され、Ｐ型InP層８およびｎ型I
nP層９を電流ブロック層として機能させることができ
る。そのうえ、ｐ型InP層８がメサ側面において上部に
ゆくほど薄くなっているため、第２クラッド層４からｐ
型InP層８を経由して第１クラッド層２へ抜けるリーク
電流の経路が狭く、リーク電流の低減に非常に効果的な
構造となっている。
い、減圧OMVPE法によりZnドープＰ型InP層（厚さ約１μ
ｍ）８及びSiドープｎ型InP層（厚さ約１μｍ）９から
なる積層埋込層10をデポジションする（第１図（Ｄ）参
照）。埋込層10を構成するInP層８および９は、メサの
下部から上部に向かうにつれて徐々に薄くなっており、
したがって、埋込層10をその表面が基板１の表面とほぼ
平行となるように形成することができる。しかも、埋込
層10は、メサ側面のいかなる場所においても、必ず順序
正しく２層構造となっている。したがって、後に形成さ
れる第２クラッド層13、埋込InP層９、８および第１ク
ラッド層２によりメサの外側全体に渡って確実にpnpn構
造（サイリスタ）が形成され、Ｐ型InP層８およびｎ型I
nP層９を電流ブロック層として機能させることができ
る。そのうえ、ｐ型InP層８がメサ側面において上部に
ゆくほど薄くなっているため、第２クラッド層４からｐ
型InP層８を経由して第１クラッド層２へ抜けるリーク
電流の経路が狭く、リーク電流の低減に非常に効果的な
構造となっている。
なお、本発明者は、この埋め込み成長においては、平
坦に埋め込むためのメサ深さ制約はないことを確認して
いる。また、本発明者は、この埋め込み成長において、
マスク７直下のキャップ層（GaInAs）５の側面には、埋
込層10の成長が生じないことを確認している。そのた
め、埋め込み成長が進んでも、ストライプSiO2膜７の下
のアンダーカット部に気相領域を十分に残しておくこと
ができ、原料拡散不足を防止できる。
坦に埋め込むためのメサ深さ制約はないことを確認して
いる。また、本発明者は、この埋め込み成長において、
マスク７直下のキャップ層（GaInAs）５の側面には、埋
込層10の成長が生じないことを確認している。そのた
め、埋め込み成長が進んでも、ストライプSiO2膜７の下
のアンダーカット部に気相領域を十分に残しておくこと
ができ、原料拡散不足を防止できる。
この埋め込み成長においては、埋込層10の表面の高さ
をストライプSiO2膜７のそれを越えないようにすること
が、後の工程で形成される第３クラッド層およびコンタ
クト層の表面を平坦化する上で重要である。すなわち、
埋込層10の表面高さがストライプSiO2膜７の表面高さを
大きく越えた場合、第２図（Ａ）に示すように埋込層10
が（111）Ｂ面を形成してしまう。そして、（111）Ｂ面
においては第３クラッド層およびコンタクト層の成長が
他の面に比べて遅いため、第２図（Ｂ）に示すように表
面に「Ｗ」字状の溝が形成され、平坦化できない。した
がって、換言すれば、埋込層10の表面がストライプSiO2
膜７の表面高さを越える場合でも、（111）Ｂ面を形成
しない程度であれば、第３クラッド層およびコンタクト
層の成長に支障がない。「Ｗ」字状の溝は、不良および
信頼性の低下の原因となり、特に、（111）Ｂ面上のコ
ンタクト層が薄くなるため、デバイスとしてのコンタク
ト抵抗が大きくなり、特性劣化をもたらす。
をストライプSiO2膜７のそれを越えないようにすること
が、後の工程で形成される第３クラッド層およびコンタ
クト層の表面を平坦化する上で重要である。すなわち、
埋込層10の表面高さがストライプSiO2膜７の表面高さを
大きく越えた場合、第２図（Ａ）に示すように埋込層10
が（111）Ｂ面を形成してしまう。そして、（111）Ｂ面
においては第３クラッド層およびコンタクト層の成長が
他の面に比べて遅いため、第２図（Ｂ）に示すように表
面に「Ｗ」字状の溝が形成され、平坦化できない。した
がって、換言すれば、埋込層10の表面がストライプSiO2
膜７の表面高さを越える場合でも、（111）Ｂ面を形成
しない程度であれば、第３クラッド層およびコンタクト
層の成長に支障がない。「Ｗ」字状の溝は、不良および
信頼性の低下の原因となり、特に、（111）Ｂ面上のコ
ンタクト層が薄くなるため、デバイスとしてのコンタク
ト抵抗が大きくなり、特性劣化をもたらす。
最後に、バッファ弗酸を用いてストライプSiO2膜７を
除去し、ついでキャップ層５を燐酸：過酸化水素＝5:1
からなるエッチャントにより除去する。その後、減圧OM
VPE法によりZnドープｐ型InP第３クラッド層（厚さ約1.
5μｍ）13及びZnドープｐ型GaInAsコンタクト層（厚さ
約0.5μｍ）14を順次成長させる（第１図（Ｅ）参
照）。
除去し、ついでキャップ層５を燐酸：過酸化水素＝5:1
からなるエッチャントにより除去する。その後、減圧OM
VPE法によりZnドープｐ型InP第３クラッド層（厚さ約1.
5μｍ）13及びZnドープｐ型GaInAsコンタクト層（厚さ
約0.5μｍ）14を順次成長させる（第１図（Ｅ）参
照）。
なお、本実施例では埋込層10は導電型の異なる２層構
造であり、これによりpn接合を利用したブロック層が形
作られているが、これに代えて埋込層10を高抵抗層とす
るか、若しくは高抵抗層を含む積層構造とすることによ
り抵抗体によるブロック層を構成してもよい。
造であり、これによりpn接合を利用したブロック層が形
作られているが、これに代えて埋込層10を高抵抗層とす
るか、若しくは高抵抗層を含む積層構造とすることによ
り抵抗体によるブロック層を構成してもよい。
また、InP基板１、第１〜第３クラッド層およびコン
タクト層の各導電型を逆にしてもよい。その場合の埋込
層10は、ｐ型InP層、ｎ型InP層およびｐ型InP層を積層
した構造とするか、またはそれに代えて高抵抗層を含む
構造とする。
タクト層の各導電型を逆にしてもよい。その場合の埋込
層10は、ｐ型InP層、ｎ型InP層およびｐ型InP層を積層
した構造とするか、またはそれに代えて高抵抗層を含む
構造とする。
さらに、キャップ層はGaInAs層に限定されるものでは
なく、たとえば、GaxIn1-xAsyP1-y（ｘ0.47y）であっ
てもよい。
なく、たとえば、GaxIn1-xAsyP1-y（ｘ0.47y）であっ
てもよい。
以上説明したように、本発明の半導体レーザの製造方
法によれば、キャップ層にサイドエッチングが生じやす
い材料を用い、本来は逆メサとなる結晶方位で選択エッ
チングを行うことにより、最適形状の順メサを作ること
ができる。そのため、成長残しのない、しかも表面の平
坦な埋込層を形成することができる。
法によれば、キャップ層にサイドエッチングが生じやす
い材料を用い、本来は逆メサとなる結晶方位で選択エッ
チングを行うことにより、最適形状の順メサを作ること
ができる。そのため、成長残しのない、しかも表面の平
坦な埋込層を形成することができる。
第１図は本発明の一実施例を示す工程断面図、第２図は
埋込層の適切な高さを説明するための断面図、第３図か
ら第５図はそれぞれ従来技術を示す断面図である。 １……Sn4ドープのｎ型InP（100）基板、２……Siドー
プのｎ型InP第１クラッド層、３……アンドープGaInAsP
活性層、４……Znドープのｐ型InP第２クラッド層、５
……Znドープのｐ型GaInAsキャップ層、６……積層基
板、７……ストライプSiO2膜、８……Znドープのｐ型In
P層、９……Siドープのｎ型InP層、10……埋込層、13…
…Znドープｐ型InP第３クラッド層、14……Znドープｐ
型GaInAsコンタクト層。
埋込層の適切な高さを説明するための断面図、第３図か
ら第５図はそれぞれ従来技術を示す断面図である。 １……Sn4ドープのｎ型InP（100）基板、２……Siドー
プのｎ型InP第１クラッド層、３……アンドープGaInAsP
活性層、４……Znドープのｐ型InP第２クラッド層、５
……Znドープのｐ型GaInAsキャップ層、６……積層基
板、７……ストライプSiO2膜、８……Znドープのｐ型In
P層、９……Siドープのｎ型InP層、10……埋込層、13…
…Znドープｐ型InP第３クラッド層、14……Znドープｐ
型GaInAsコンタクト層。
Claims (4)
- 【請求項１】第１導電型半導体基板の（100）面上に、
第１導電型の第１クラッド層、活性層、第２導電型の第
２クラッド層およびこれらの各層よりもサイドエッチの
生じやすいキャップ層を順次積層する工程と、 この積層基板上に〈011〉方向に伸びるストライプ状の
マスクを形成する工程と、 前記マスクを耐エッチング材として前記積層基板をその
表面から前記第１クラッド層に達するまでエッチングす
る工程と、 前記マスクを選択成長マスクとして前記エッチング工程
により除去された領域に埋込層を形成する工程と、 前記マスクおよびキャップ層を除去した後、表面に第２
導電型の第３クラッド層および第２導電型のコンタクト
層を積層する工程 を含む半導体レーザの製造方法。 - 【請求項２】前記埋込層の成長方法が有機金属気相成長
法である請求項１に記載の半導体レーザの製造方法。 - 【請求項３】前記半導体基板、第１、第２および第３ク
ラッド層がInPであり、前記キャップ層がGaInAsである
請求項２に記載の半導体レーザの製造方法。 - 【請求項４】前記エッチングにおけるエッチャントがBr
・メタノール系である請求項３に記載の半導体レーザの
製造方法。
Priority Applications (5)
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|---|---|---|---|
| JP1251079A JP2827326B2 (ja) | 1989-09-27 | 1989-09-27 | 半導体レーザの製造方法 |
| US07/586,226 US5093278A (en) | 1989-09-27 | 1990-09-21 | Method of manufacturing a semiconductor laser |
| DE69018558T DE69018558T2 (de) | 1989-09-27 | 1990-09-25 | Verfahren zur Herstellung eines Halbleiterlasers. |
| EP90118380A EP0420143B1 (en) | 1989-09-27 | 1990-09-25 | Method of manufacturing semiconductor laser |
| CA002026289A CA2026289C (en) | 1989-09-27 | 1990-09-26 | Method of manufacturing semiconductor laser |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1251079A JP2827326B2 (ja) | 1989-09-27 | 1989-09-27 | 半導体レーザの製造方法 |
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| Publication Number | Publication Date |
|---|---|
| JPH03112185A JPH03112185A (ja) | 1991-05-13 |
| JP2827326B2 true JP2827326B2 (ja) | 1998-11-25 |
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ID=17217325
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1251079A Expired - Lifetime JP2827326B2 (ja) | 1989-09-27 | 1989-09-27 | 半導体レーザの製造方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5093278A (ja) |
| EP (1) | EP0420143B1 (ja) |
| JP (1) | JP2827326B2 (ja) |
| CA (1) | CA2026289C (ja) |
| DE (1) | DE69018558T2 (ja) |
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| JPH0513881A (ja) * | 1990-11-28 | 1993-01-22 | Matsushita Electric Ind Co Ltd | 半導体レーザの製造方法 |
| JPH0548210A (ja) * | 1991-08-09 | 1993-02-26 | Mitsubishi Electric Corp | 半導体レーザ装置 |
| DE4240539C2 (de) * | 1992-01-21 | 1997-07-03 | Mitsubishi Electric Corp | Verfahren zur Herstellung eines Halbleiterlasers |
| DE4244822C2 (de) * | 1992-01-21 | 1997-06-12 | Mitsubishi Electric Corp | Verfahren zur Herstellung einer Halbleitervorrichtung |
| JPH065975A (ja) * | 1992-06-22 | 1994-01-14 | Matsushita Electric Ind Co Ltd | 半導体レーザ |
| JPH06132608A (ja) * | 1992-10-20 | 1994-05-13 | Sony Corp | 半導体レーザ及びその製造方法 |
| US5384151A (en) * | 1993-08-11 | 1995-01-24 | Northwestern University | InGaAsP/GaAs diode laser |
| JP2685720B2 (ja) * | 1993-11-01 | 1997-12-03 | 松下電器産業株式会社 | 半導体レーザ及びその製造方法 |
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| JP3718129B2 (ja) * | 2001-02-28 | 2005-11-16 | アンリツ株式会社 | 半導体レーザ及びその製造方法 |
| KR100640393B1 (ko) | 2004-05-20 | 2006-10-30 | 삼성전자주식회사 | 역메사 구조를 이용한 광집적 소자 및 그 제조방법 |
| JP4753643B2 (ja) * | 2005-07-04 | 2011-08-24 | 株式会社ニッセイ エコ | ワイヤーハーネス外装用コルゲートチューブ継手 |
| JP4529890B2 (ja) * | 2005-12-13 | 2010-08-25 | 住友電気工業株式会社 | 半導体光素子の製造方法 |
| JP4853008B2 (ja) * | 2005-12-14 | 2012-01-11 | 住友電気工業株式会社 | 半導体光素子を作製する方法 |
| KR100842277B1 (ko) * | 2006-12-07 | 2008-06-30 | 한국전자통신연구원 | 반사형 반도체 광증폭기 및 수퍼 루미네센스 다이오드 |
| JP5151627B2 (ja) | 2008-04-02 | 2013-02-27 | 住友電気工業株式会社 | 半導体レーザの製造方法 |
| US20210313772A1 (en) * | 2018-11-01 | 2021-10-07 | Mitsubishi Electric Corporation | Optical semiconductor device and method for manufacturing optical semiconductor device |
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| US4354898A (en) * | 1981-06-24 | 1982-10-19 | Bell Telephone Laboratories, Incorporated | Method of preferentially etching optically flat mirror facets in InGaAsP/InP heterostructures |
| GB2114808B (en) * | 1981-12-01 | 1985-10-09 | Standard Telephones Cables Ltd | Semiconductor laser manufacture |
| JPS58127392A (ja) * | 1982-01-25 | 1983-07-29 | Hitachi Ltd | 半導体レ−ザ−素子の製造方法 |
| GB2115608B (en) * | 1982-02-24 | 1985-10-30 | Plessey Co Plc | Semi-conductor lasers |
| JPS60154689A (ja) * | 1984-01-25 | 1985-08-14 | Hitachi Ltd | 発光素子およびこれを用いた光通信装置 |
| US4573255A (en) * | 1984-03-22 | 1986-03-04 | At&T Bell Laboratories | Purging: a reliability assurance technique for semiconductor lasers utilizing a purging process |
| US4660208A (en) * | 1984-06-15 | 1987-04-21 | American Telephone And Telegraph Company, At&T Bell Laboratories | Semiconductor devices employing Fe-doped MOCVD InP-based layer for current confinement |
| CA1247947A (en) * | 1984-07-31 | 1989-01-03 | Masaru Wada | Method of manufacturing semiconductor device |
| GB8516853D0 (en) * | 1985-07-03 | 1985-08-07 | British Telecomm | Manufacture of semiconductor structures |
| US4905057A (en) * | 1985-12-18 | 1990-02-27 | Hitachi, Ltd. | Semiconductor devices |
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| JPH0646669B2 (ja) * | 1987-07-28 | 1994-06-15 | 日本電気株式会社 | 半導体レ−ザ及びその製造方法 |
| JPH0279486A (ja) * | 1988-09-14 | 1990-03-20 | Sharp Corp | 半導体レーザ素子 |
-
1989
- 1989-09-27 JP JP1251079A patent/JP2827326B2/ja not_active Expired - Lifetime
-
1990
- 1990-09-21 US US07/586,226 patent/US5093278A/en not_active Expired - Lifetime
- 1990-09-25 DE DE69018558T patent/DE69018558T2/de not_active Expired - Lifetime
- 1990-09-25 EP EP90118380A patent/EP0420143B1/en not_active Expired - Lifetime
- 1990-09-26 CA CA002026289A patent/CA2026289C/en not_active Expired - Lifetime
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| EP0420143B1 (en) | 1995-04-12 |
| US5093278A (en) | 1992-03-03 |
| EP0420143A3 (en) | 1991-10-23 |
| DE69018558T2 (de) | 1996-01-18 |
| CA2026289A1 (en) | 1991-03-28 |
| CA2026289C (en) | 1998-12-29 |
| JPH03112185A (ja) | 1991-05-13 |
| DE69018558D1 (de) | 1995-05-18 |
| EP0420143A2 (en) | 1991-04-03 |
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