JP5151627B2

JP5151627B2 - 半導体レーザの製造方法

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Publication number: JP5151627B2
Application number: JP2008096354A
Authority: JP
Inventors: 学吉村; 暢之生駒; 健二平塚
Original assignee: Sumitomo Electric Industries Ltd
Current assignee: Sumitomo Electric Industries Ltd
Priority date: 2008-04-02
Filing date: 2008-04-02
Publication date: 2013-02-27
Anticipated expiration: 2028-04-02
Also published as: US20090252190A1; US8039282B2; JP2009252839A

Description

本発明は、メサ構造を有する半導体レーザ及びその製造方法に関する。

従来より、メサ構造を採用した半導体レーザが知られている。半導体レーザの作製にＩｎＰ基板を利用する場合には、一般に、下記特許文献１に示されるような半導体メサが形成される。この半導体メサは、ＩｎＰ基板上に、下側ＩｎＰクラッド層、ＩｎＧａＡｓＰ活性層、上側ＩｎＰクラッド層、ＩｎＧａＡｓキャップ層を順次積層した後、ストライプ状マスクを利用したウェットエッチングにより形成される。また、半導体メサを埋め込む埋込層として、メサ側面上にｐ型ＩｎＰ埋込層、ｎ型ＩｎＰ埋込層が順次積層される。
なお、上記ＩｎＧａＡｓＰ活性層は、温度特性の改善等を目的として、Ａｌを含む活性層（例えば、ＡｌＧａＩｎＡｓ活性層）に代替される場合がある。
特開平３−１１２１８５号公報

Ａｌを含む活性層を備えた半導体メサは、従来のＩｎＧａＡｓＰ系材料を用いた場合よりも、活性層がエッチングされやすく、図８に示すように、上側ＩｎＰクラッド層２６Ａの下端面の縁端部位置Ｐが上端面の縁端部位置Ｑよりも内側にくる形態になる傾向があり、このような半導体メサの側面に埋込層３２Ａを形成すると、形成の初期段階で、活性層２４部分を避けるようにして埋込層３２Ａが成長する（図１０参照）。その結果、埋込層３２Ａの形成を高い精度で制御することが困難となり、リーク電流が増加する原因となっていた。

本発明は上記事情を鑑みてなされたものであり、リーク電流の抑制が図られた半導体レーザ及びその製造方法を提供することを課題とする。

本発明に係る半導体レーザの製造方法は、半導体メサを有する半導体レーザの製造方法であって、ＩｎＰ基板上に、下側ＩｎＰクラッド層、Ａｌを含む活性層、上側ＩｎＰクラッド層及びＩｎＧａＡｓキャップ層が順次積層された積層体を形成するステップと、積層体上に、ストライプ状マスクを形成するステップと、マスクが形成された積層体に対してエッチングをおこない、延在方向に直交する断面において、上側ＩｎＰクラッド層の下端面の縁端部位置がその上端面の縁端部位置よりも外側にある半導体メサを形成するステップと、半導体メサの側面のうちの上側ＩｎＰクラッド層の側面に、マストランスポート部を形成するステップと、半導体メサの側面全体を覆うＩｎＰ埋込層を形成するステップとを含む。

この半導体レーザの製造方法においては、半導体メサの側面のうちの上側ＩｎＰクラッド層の側面に、マストランスポート部が形成される。そして、この半導体メサは、延在方向に直交する断面において、上側ＩｎＰクラッド層の下端面の縁端部位置がその上端面の縁端部位置よりも外側にある。このような上側ＩｎＰクラッド層の側面にマストランスポート部を形成した場合、ＩｎＰ埋込層を高い精度で形成できることを発明者らは新たに見いだした。従って、この方法により半導体レーザを作製することで、ＩｎＰ埋込層が高い精度で形成され、それにより、作製される半導体レーザにおけるリーク電流が有意に抑制される。

本発明の半導体レーザの製造方法は、半導体メサを有する半導体レーザの製造方法であって、ＩｎＰ基板上に、下側ＩｎＰクラッド層、Ａｌを含む活性層、上側ＩｎＰクラッド層及びＩｎＧａＡｓキャップ層が順次積層された積層体を形成するステップと、積層体上に、ストライプ状マスクを形成するステップと、マスクが形成された積層体に対してウェットエッチングをおこない、上側クラッド層よりも高いレートでＩｎＧａＡｓキャップ層を選択的にエッチングするステップと、ウェットエッチングされた積層体に対して、ブロムメタノールによるエッチングをおこない、半導体メサを形成するステップと、半導体メサの側面のうちの上側ＩｎＰクラッド層の側面に、マストランスポート部を形成するステップと、半導体メサの側面全体を覆うＩｎＰ埋込層を形成するステップとを含む。

この半導体レーザの製造方法においては、半導体メサの側面のうちの上側ＩｎＰクラッド層の側面に、マストランスポート部が形成される。そして、この半導体メサは、ウェットエッチング及びブロムメタノールによって形成された結果、延在方向に直交する断面において、上側ＩｎＰクラッド層の下端面の縁端部位置がその上端面の縁端部位置よりも外側になる。このような上側ＩｎＰクラッド層の側面にマストランスポート部を形成した場合、ＩｎＰ埋込層を高い精度で形成できることを発明者らは新たに見いだした。従って、この方法により半導体レーザを作製することで、ＩｎＰ埋込層が高い精度で形成され、それにより、作製される半導体レーザにおけるリーク電流が有意に抑制される。

また、ストライプ状マスクを形成するステップにおいて、積層体のＩｎＧａＡｓキャップ層の表面を酸化した後、その表面が酸化されたＩｎＧａＡｓキャップ層上にストライプ状マスクを形成する態様であってもよい。

この半導体レーザの製造方法においては、積層体のＩｎＧａＡｓキャップ層の表面が酸化され、その表面上にストライプ状マスクが形成されて、その後、ウェットエッチングにより半導体メサが形成される際に、ＩｎＧａＡｓキャップ層のサイドエッチングレートをより大きくすることができるので、半導体メサにおいて、延在方向に直交する断面において、上側ＩｎＰクラッド層の下端面の縁端部位置がその上端面の縁端部位置よりも外側となる形状を、さらに再現性良く安定的に得ることができる。その結果、このような上側ＩｎＰクラッド層の側面にマストランスポート部を形成した場合、ＩｎＰ埋込層を高い精度で安定的に形成することができるので、リーク電流が抑制された半導体レーザを歩留まりよく得ることができる。

なお、ＩｎＰ埋込層を形成するステップが、複数の層で構成されるＩｎＰ埋込層を形成するステップであって、ＩｎＰ埋込層の最初に形成される層がノンドープＩｎＰで構成されている態様であってもよい。

本発明に係る半導体レーザは、ＩｎＰ基板と、ＩｎＰ基板上に形成され、ＩｎＰ基板側から順に下側ＩｎＰクラッド層、Ａｌを含む活性層及び上側ＩｎＰクラッド層が積層された半導体メサと、半導体メサの側面のうちの上側ＩｎＰクラッド層の側面に形成されたマストランスポート部と、半導体メサの側面全体を覆うＩｎＰ埋込層とを備え、半導体メサの延在方向に直交する断面において、上側ＩｎＰクラッド層の下端面の縁端部位置が、その上端面の縁端部位置よりも外側にある。

この半導体レーザにおいては、半導体メサの側面のうちの上側ＩｎＰクラッド層の側面に、マストランスポート部が形成されている。そして、この半導体メサは、延在方向に直交する断面において、上側ＩｎＰクラッド層の下端面の縁端部位置がその上端面の縁端部位置よりも外側にある。このような上側ＩｎＰクラッド層の側面にマストランスポート部が形成される場合、精度の高いＩｎＰ埋込層が形成されることを発明者らは新たに見いだした。従って、この半導体レーザにおいては、高い精度で形成されたＩｎＰ埋込層により、リーク電流の抑制が実現されている。

本発明によれば、リーク電流の抑制が図れた半導体レーザ及びその製造方法が提供される。

以下、添付図面を参照して本発明を実施するにあたり最良と思われる形態について詳細に説明する。なお、同一又は同等の要素については同一の符号を付し、説明が重複する場合にはその説明を省略する。

図１は、本発明の実施形態に係る半導体レーザ１を示した断面図であり、発光面に対して平行な面の断面を模式的に示している。

図１に示すように、半導体レーザ１はＩｎＰ基板１０を備えており、このＩｎＰ基板１０上に半導体メサ２０が形成されている。半導体メサ２０は、ＩｎＰ基板１０側から順に、下側ＩｎＰクラッド層２２、ＡｌＧａＩｎＡｓ活性層２４及び上側ＩｎＰクラッド層２６が積層されて構成されている。

半導体メサ２０の両側には、複数層構造のＩｎＰ埋込層３０が形成されており、半導体メサ２０の両側面を全体的に覆っている。そして、半導体メサ２０及びＩｎＰ埋込層３０の上には、ＩｎＰクラッド層４０が一様に積層されており、さらにその上には、コンタクト層５０が一様に積層されている。コンタクト層５０上には、半導体メサ２０の対応位置に開口部を有する絶縁層６０が形成されている。この絶縁層６０とその開口部内において露出するコンタクト層５０とを覆うようにして、第１の電極７０Ａ（例えば、アノード）が設けられている。また、ＩｎＰ基板１０の裏面には、第２の電極７０Ｂ（例えば、カソード）が設けられている。

続いて、上述した半導体レーザ１を、その作製する手順に沿ってより詳しく説明する。なお、本実施形態においては、有機金属気相成長法（ＭＯＶＰＥ法）でエピタキシャル成長をおこない、ｐ型の不純物原料ガスとしてはＤＥＺｎガスを用い、ｎ型の不純物原料ガスとしてはシランガスを用いる。

半導体レーザ１を作製する際には、まず、成長面として（１００）面を有するｎ型ＩｎＰ基板１０を準備する。そして、ＩｎＰ基板１０上に、ｎ型ＩｎＰで構成される下側ＩｎＰクラッド層２２、ＡｌＧａＩｎＡｓ活性層２４、ｐ型ＩｎＰで構成される上側ＩｎＰクラッド層２６及びｐ型ＩｎＧａＡｓで構成されるＩｎＧａＡｓキャップ層２８を順次積層して、図２に示すような積層体２を形成する。

次に、図３に示すように、積層体２上にストライプ状マスク８０を形成する。このマスク８０は、ＩｎＧａＡｓキャップ層２８の表面を酸化させた後、ＳｉＮで構成される絶縁層を積層体２上に積層し、公知のフォトリソグラフィー技術を用いて＜１１０＞方向に延びるストライプ形状に成形して得られる。ここで行われるＩｎＧａＡｓキャップ層２８の表面酸化は、酸素を含む雰囲気で、３５０℃、１０分間の条件で行われる。また、その後にＩｎＧａＡｓキャップ層２８上に形成されるマスク８０の材料としては、ＳｉＮの他にＳｉＯ_２やＳｉＯＮから構成される絶縁層でもよい。

その後、マスク８０をエッチングマスクとして、ＩｎＰ基板１０が露出するまで、積層体２に対して一回目のウェットエッチングをおこなう。このエッチングにおいては、エッチング材料にリン酸と過酸化水素水と水とが５：１：４０の割合で混合された混合水溶液が用いられ、２５℃に維持した水浴内の石英製容器にエッチング材料を入れて６０秒間のエッチングが行われ、それにより最上層のＩｎＧａＡｓ層２８が選択的にエッチングされる。なお、上側ＩｎＰクラッド層２６はエッチングされず、ストライプ状マスク８０の下のＩｎＧａＡｓ層にもわずかにサイドエッチングが入る。

さらに、マスク８０をエッチングマスクとして、上記積層体２に対して２回目のウェットエッチングをおこなう。このエッチングにおいては、エッチング材料にブロムメタノールが用いられ、氷水で冷却したブロムとメタノールとが１：４００の割合で混合された混合溶液を用いてエッチング深さが約２．４μｍで、サイドエッチングによってＡｌＧａＩｎＡｓ活性層の幅が１．１μｍになるというエッチング条件により、１回目のエッチングのような選択的なエッチングではなく、積層体２の各層が一様なレートでエッチングされる。上記２段階のエッチングを積層体２に対しておこなうことで、図４に示すような半導体メサ２１が形成される。この半導体メサ２１では、ＩｎＰ基板１０側から順に、下側ＩｎＰクラッド層２２、ＡｌＧａＩｎＡｓ活性層２４、上側ＩｎＰクラッド層２６及びＩｎＧａＡｓキャップ層２８が順次積層されている。

この半導体メサ２１においては、その最も細い部分（（１１０）面を呈する部分）が上側ＩｎＰクラッド層２６の厚さ中心よりも上側に位置しており、上側ＩｎＰクラッド層２６の上部が逆メサ（上方に向かうに従い次第に拡幅する形態）となり、下部が順メサ（下方に向かうに従い次第に拡幅する形態）となっている。また、半導体メサ２１では、その延在方向に直交する断面（図１及び図４に示す断面）において、上側ＩｎＰクラッド層２６の下端面２６ａの縁端部位置Ｐが、その上端面２６ｂの縁端部位置Ｑよりも外側（図４の矢印方向側）となっている。

また、ストライプ状マスク８０を形成するステップにおいて、ストライプ状マスク８０を形成する前に、ＩｎＧａＡｓキャップ層２８の表面を酸化させることにより、その後の半導体メサを形成するステップにおいて、ウェットエッチングによるＩｎＧａＡｓキャップ層２８のサイドエッチングレートをより大きくすることができる。その結果、上記半導体メサ２１において、その最も細い部分が上側ＩｎＰクラッド層２６の厚さ中心よりも上側に位置しており、上側ＩｎＰクラッド層２６の上部が逆メサとなり、下部が順メサとなっており、また、その延在方向に直交する断面において、上側ＩｎＰクラッド層２６の下端面２６ａの縁端部位置Ｐが、その上端面２６ｂの縁端部位置Ｑよりも外側となる形状を、より安定して得ることができる。

続いて、図５に示すように、上側ＩｎＰクラッド層２６の側面にマストランスポート部３０ａを形成する。このマストランスポート部３０ａは、エピタキシャル成長の原料とならないガス（例えば、水素ガス）及びＶ族原料ガスを成長炉内に供給し、良好なエピタキシャル成長が望める温度（例えば、６５０℃）まで昇温した状態で、Ｉｎ原子を下側ＩｎＰクラッド層２２、ＡｌＧａＩｎＡｓ活性層２４及びＩｎＧａＡｓキャップ層２８からマストランスポートさせて形成する。なお、このようなＩｎ原子のマストランスポートは、ＡｌＧａＩｎＡｓ活性層２４の側面には生じにくい。マストランスポート部３０ａは、上述した上側ＩｎＰクラッド層２６の断面形状に応じて形成され、上側ＩｎＰクラッド層２６側とは反対側の面に形成された（１１０）ファセットと、その上端部に形成された（１１１）Ｂ面のファセットとによって画成される。その結果、半導体メサ２１のうち、ＩｎＧａＡｓキャップ層２８よりも下側では逆メサの部分がなくなり全体的に見て順メサの形態となる。

次に、上述した半導体メサ２１を埋め込む埋込層３０を形成する。この埋込層３０は、複数の層で構成されており、具体的には、第１埋込層３２、第２埋込層３４及び第３埋込層３６の３層構造となっている。埋込層３０は、上記マストランスポート部３０ａを取り込むような形で、半導体メサ２１の側面からＩｎＰ基板１０の表面まで連続して全体的に覆っている。

第１埋込層３２は、図６に示すように、活性層２４の側面を覆うノンドープＩｎＰ層３１を含んでおり、この層３１の上に積層される残りの部分はＺｎを含むｐ型ＩｎＰで構成されている。ノンドープＩｎＰ層３１は、Ｚｎが活性層２４に拡散する事態を抑制する機能を有し、その厚さは例えば活性層２４の厚さと同程度に設定される。また、ノンドープＩｎＰ層３１の厚さは、０．４μｍ以下が好ましく、第１埋込層３２の厚さの１／２以下であることが好ましい。このようにすることで、埋込層３２や埋込層３４に十分な不純物（ｐ型不純物やｎ型不純物）が存在することとなり、十分な電流阻止機能（サイリスタ機能）が発現する。なお、ノンドープＩｎＰ層３１は、マストランスポート部３０ａの（１１０）面を維持するように、例えば２μｍ／ｈ程度の低速で成長させる。

上述したとおり、マストランスポート部３０ａの上端部には（１１１）Ｂ面のファセットが形成されており、この面における埋込層３２の成長速度は（１１０）における成長速度よりも遅いため、成長表面がキャップ層２８の下面の縁端部位置に固定されたまま埋込層３２の形成が進行していく。埋込層３２の形成が進行して（１１０）面が消失すると（１１１）Ｂ面の面が拡大していくと共にキャップ層２８の側面が埋込層３２で覆われるが、キャップ層２８は逆メサの形態であり、逆メサと埋込層３２の成長面とのなす角度が９０度よりも小さいため、より優先的にこの溝が埋められる。そして、埋込層３２の（１１１）Ｂ面の成長面がキャップ層２８の上面の縁端部位置に固定される。

第１埋込層３２上には、図７に示すように、第２埋込層３４及び第３埋込層３６が順次積層される。第２埋込層３４はｎ型ＩｎＰで構成され、第３埋込層３６はｐ型ＩｎＰで構成される。

なお、埋込層３０を構成する各層の厚さ（平坦部における厚さ）は、例えば、半導体メサ２１の高さが２．４μｍの場合で、ノンドープＩｎＰ層３１が０．１５μｍ、第１埋込層３２が１．１μｍ、第２埋込層３４が１．１μｍ、第３埋込層３６が０．２５μｍとなっている。

埋込層３０を形成した後、例えばフッ酸水溶液を用いたウェットエッチングにより、マスク８０を除去する。そして、さらにエッチングを続けて、半導体メサ２１のキャップ層２８を除去し、図１に示した半導体レーザ１の半導体メサ２０を得る。このキャップ層２８の除去は、例えばリン酸と過酸化水素水との混合水溶液を用いたウェットエッチングによりおこなわれる。

そして、図１に示すように、クラッド層４０及びコンタクト層５０を形成する。この工程では、半導体メサ２０及び埋込層３０の上に、クラッド層４０及びコンタクト層５０を順次成長させる。

さらに、コンタクト層５０上に、半導体メサ２０の対応位置にストライプ状開口部を有する絶縁層６０を形成する。この絶縁層６０の構成材料には、例えば、ＳｉＮ等のシリコン系無機絶縁材料を採用することができる。絶縁層６０の開口部は、公知のフォトリソグラフィー技術を利用して形成することができ、その幅は、半導体メサ２０の上端面の幅よりも広いことが好ましい。このような開口部を有する絶縁層６０を形成することにより、半導体レーザ１を駆動させたときに、半導体メサ２０の活性層２４に注入される電流の流れる領域を効果的に制限することができる。

最後に、絶縁層６０及び絶縁層６０の開口部から露出するコンタクト層５０の上に第１の電極７０Ａを形成すると共に、ＩｎＰ基板１０の裏面に第２の電極７０Ｂを形成して、図１に示す半導体レーザ１の作製が完了する。第１及び第２の電極７０Ａ，７０Ｂの形成には、例えば蒸着装置を用いることができる。なお、第２の電極７０Ｂの形成に先立ち、ＩｎＰ基板１０を石英基板に貼り付けた上でその裏面を研磨して、ＩｎＰ基板１０の薄型化を図ることが好ましい。

以上で説明した工程を経て、図１に示した半導体レーザ１が完成する。

発明者らは、上述した手順によって作製された半導体レーザ１では、高い形成精度の第１埋込層３２が得られることを新たに見いだした。以下、図８〜図１０を参照しつつ、第１埋込層３２の形成精度について説明する。

図８は、半導体メサ２１Ａが、その延在方向に直交する断面において、上側ＩｎＰクラッド層２６Ａの下端面の縁端部位置Ｐが上端面の縁端部位置Ｑよりも外側にある形態を示した図である。このような半導体メサ２１Ａの側面にマストランスポート部３０ａを形成した場合には、図９に示すように、上側ＩｎＰクラッド層２６Ａの断面形状に応じて、上側ＩｎＰクラッド層２６Ａ側とは反対側の面に（１１０）ファセットが形成され、且つ、その下端部に（１１１）Ａ面のファセットが形成される。これは、ＡｌＧａＩｎＡｓからなる活性層２４の側面に、マストランスポートが生じにくいためである。

そして、このようなマストランスポート部３０ａの上に埋込層３２Ａを形成すると、図１０に示すように、形成の初期段階では、マストランスポート部３０ａの（１１０）面及び（１１１）Ａ面の面を維持するようにして埋込層３２Ａが成長する。そのため、埋込層３２Ａの一部は活性層２４よりも上側で成長し、埋込層３２Ａの他の部分は活性層２４よりも下側の下側ＩｎＰクラッド層２２で成長し、活性層２４の部分で分断された状態で埋込層３２Ａが成長していく。これは、ＡｌＧａＩｎＡｓからなる活性層２４における埋込層３２Ａの成長速度が、上側ＩｎＰクラッド層２６Ａや下側ＩｎＰクラッド層２２における成長速度に比べて著しく低いためであると考えられる。その後、埋込層３２Ａの厚さがある程度まで達すると、分断された部分同士が結合すると共に、活性層２４の側面が埋込層３２Ａで覆われるようになる。

このように、埋込層３２Ａが分断された状態になると、エピタキシャル成長の制御性が著しく劣化し、マスク８０の下面において、キャップ層２８の上端面の縁端部位置（図１０のＸ１の位置）と埋込層３２Ａの成長面の位置（図１０のＸ２の位置）とが離れてしまう。これは、マストランスポート部３０ａの下端部のＡｌＧａＩｎＡｓ活性層側面における埋込層３２の埋込初期の成長速度が遅いために、埋込層３２Ａがマストランスポート部３０ａの側方や上方に優先的に形成され、成長面がキャップ層２８の縁端部位置に達しても側方への成長が止まらずに進行していくためであると考えられる。その結果、半導体メサ２０Ａの両側に位置する埋込層３２Ａの成長面同士の離間距離が大きくなり、埋込層３２Ａ上に積層される埋込層３４においてもその間隔が広がる。それにより、図１１に示すように、互いに最も近接するエッジ部分の距離Ｄが長くなり、それに伴って図１１の矢印方向で示されるリーク電流の増加が招かれる。

さらに、キャップ層２８の上端面の縁端部位置Ｘ１と埋込層３２の成長面の位置Ｘ２との離間距離の制御が困難であることから、素子ごとに上記距離Ｄの長さを精度よく制御することが難しい。そのため、距離Ｄに依存するリーク電流の量が素子ごとにばらつき、素子特性のばらつきの原因となる。

一方、上述した半導体レーザ１においては、形成の初期段階に埋込層３２が分断されることがなく、埋込層３２の形成の際に高い制御性が実現される。すなわち、図６に示すように、マスク８０の下面において、埋込層３２の成長面の位置がキャップ層２８の上端面の縁端部位置と位置Ｘで実質的に重なり、半導体メサ２０の両側に位置する埋込層３２の成長面同士が十分に近接している。

そのため、埋込層３２上に積層される埋込層３４においても、その間隔が十分に狭く、半導体メサ２０両側の埋込層３４の離間距離Ｄが図１０に示した態様に比べて短縮された結果、リーク電流の抑制が図られる。

また、埋込層３２の成長面の位置がキャップ層２８の上端面の縁端部位置と位置Ｘで実質的に重なることで、埋込層３４が高い精度で正確に位置決めされる。従って、上記距離Ｄを高い精度で均一化することができるため、リーク電流の量の均一化が図られ、素子特性のばらつきが有意に抑制される。

以上で詳細に説明したように、上述した製造方法により作製した半導体レーザ１においては、埋込層３２及び埋込層３４を含むＩｎＰ埋込層３０が高い精度で形成され、それによりリーク電流が効果的に抑制される。また、埋込層３０の形成を高い精度で制御できることで、素子ごとの特性ばらつきの抑制が図られる。

ここで、埋込層３０を形成する際に、埋込層３０中のＺｎが活性層２４に拡散した場合には、そのＺｎが活性層２４内において非発光再結合中心を形成して、素子の特性や信頼性に悪影響を及ぼしてしまうことが知られている。特に、（１１０）面はＺｎの取り込み効率が極めて高い面である。従って、第１埋込層３２形成の初期段階は、マストランスポート部３０ａの（１１０）面を維持しつつ第１埋込層３２が成長し、且つ、第１埋込層３２の成長面と活性層２４の側面とが極めて近接するため、埋込層３２中のＺｎが活性層２４に拡散しやすい状態となっている。

そのために、上述した半導体レーザ１の製造方法においては、ＩｎＰ埋込層３０の最初に形成される層３１をノンドープＩｎＰで構成している。こうすることで、活性層２４にＺｎが拡散する事態が有意に抑制され、半導体レーザ１の発光効率の向上が図られる。なお、ノンドープＩｎＰ層３１は、後続の埋込層形成やキャップ層形成の際の加熱により、埋込層３２中のＺｎが拡散してきてｐ型化され、半導体レーザ１の作製が完了したときにはｐ型ＩｎＰ層になって、リーク電流の抑制に寄与する。

埋込層３０の厚さを変更することなく、ノンドープＩｎＰ層３１の厚さを調整した場合には、０．４μｍまではノンドープＩｎＰ層３１の厚さが厚くなるほど閾値電流が低下して、光出力が増加する。これ以上にノンドープＩｎＰ層３１の厚さを厚くすると、埋込界面付近のノンドープＩｎＰ層３１へのＺｎ拡散が及ばず、ノンドープＩｎＰ層３１の導電型がわずかにｎ型となり、メサ側面でのリーク電流が流れてしまうことがある。ただし、熱処理の時間や温度を調整して、Ｚｎ拡散を促進させることで、ノンドープＩｎＰ層３１の導電型をｐ型にすることが可能である。なお、半導体レーザ１を光通信用のパッケージに搭載して、１０Ｇｂｉｔ／ｓで直接変調動作させる場合には、ノンドープＩｎＰ層３１の厚さは０．３μｍ以下に設定することが好ましい。なぜなら、ノンドープＩｎＰ層３１の厚さが厚くなると、下降時間ｔＦが長くなるためである。これは、ノンドープＩｎＰ層３１のＺｎ濃度が減少することで、埋込界面に空乏層が拡大し、寄生容量が増加して遅延を招くためである。

本発明の実施形態に係る半導体レーザを示す断面図である。図１に示した半導体レーザの製造工程のうちの一工程を示した図である。図１に示した半導体レーザの製造工程のうちの一工程を示した図である。図１に示した半導体レーザの製造工程のうちの一工程を示した図である。図１に示した半導体レーザの製造工程のうちの一工程を示した図である。図１に示した半導体レーザの製造工程のうちの一工程を示した図である。図１に示した半導体レーザの製造工程のうちの一工程を示した図である。従来技術に係る半導体メサの態様を示す断面図である。図８に示した半導体メサの側面にマストランスポート部が形成された状態を示した図である。図８に示した半導体メサの側面に埋込層が形成された状態を示した図である。半導体レーザにおけるリーク電流を示した図である。

符号の説明

１…半導体レーザ、２…積層体、１０…ＩｎＰ基板、２０，２１…半導体メサ、２２…下側ＩｎＰクラッド層、２４…ＡｌＧａＩｎＡｓ活性層、２６…上側ＩｎＰクラッド層、２８…ＩｎＧａＡｓキャップ層、３０…ＩｎＰ埋込層、３０ａ…マストランスポート部、３２…第１埋込層、３４…第２埋込層、３６…第３埋込層、４０…ＩｎＰクラッド層、５０…コンタクト層、６０…絶縁層、７０Ａ，７０Ｂ…電極、８０…マスク。

Claims

半導体メサを有する半導体レーザの製造方法であって、
ＩｎＰ基板上に、下側ＩｎＰクラッド層、Ａｌを含む活性層、上側ＩｎＰクラッド層及びＩｎＧａＡｓキャップ層が順次積層された積層体を形成するステップと、
前記積層体上に、ストライプ状マスクを形成するステップと、
前記マスクが形成された前記積層体に対してエッチングをおこない、延在方向に直交する断面において、前記上側ＩｎＰクラッド層の下端面の縁端部位置がその上端面の縁端部位置よりも外側にある前記半導体メサを形成するステップと、
前記半導体メサの側面のうちの前記上側ＩｎＰクラッド層の側面に、マストランスポート部を形成するステップと、
前記半導体メサの側面全体を覆うＩｎＰ埋込層を形成するステップと
を含み、
前記ストライプ状マスクを形成するステップにおいて、前記積層体の前記ＩｎＧａＡｓキャップ層の表面を酸化した後、その表面が酸化された前記ＩｎＧａＡｓキャップ層上に前記ストライプ状マスクを形成する、半導体レーザの製造方法。
半導体メサを有する半導体レーザの製造方法であって、
ＩｎＰ基板上に、下側ＩｎＰクラッド層、Ａｌを含む活性層、上側ＩｎＰクラッド層及びＩｎＧａＡｓキャップ層が順次積層された積層体を形成するステップと、
前記積層体上に、ストライプ状マスクを形成するステップと、
前記マスクが形成された前記積層体に対してウェットエッチングをおこない、前記上側クラッド層よりも高いレートで前記ＩｎＧａＡｓキャップ層を選択的にエッチングするステップと、
ウェットエッチングされた前記積層体に対して、ブロムメタノールによるエッチングをおこない、前記半導体メサを形成するステップと、
前記半導体メサの側面のうちの前記上側ＩｎＰクラッド層の側面に、マストランスポート部を形成するステップと、
前記半導体メサの側面全体を覆うＩｎＰ埋込層を形成するステップと
を含み、
前記ストライプ状マスクを形成するステップにおいて、前記積層体の前記ＩｎＧａＡｓキャップ層の表面を酸化した後、その表面が酸化された前記ＩｎＧａＡｓキャップ層上に前記ストライプ状マスクを形成する、半導体レーザの製造方法。
前記ストライプ状マスクが絶縁層からなる、請求項１または２に記載の半導体レーザの製造方法。
前記ＩｎＰ埋込層を形成するステップが、複数の層で構成される前記ＩｎＰ埋込層を形成するステップであって、
前記ＩｎＰ埋込層の最初に形成される層がノンドープＩｎＰで構成されている、請求項１〜３のいずれか一項に記載の半導体レーザの製造方法。