JP3825987B2 - 半導体装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、ＭＯＳＦＥＴ（絶縁ゲート型電界効果トランジスタ），ＩＧＢＴ（伝導度変調型トランジスタ），バイポーラトランジスタ，ダイオード等に適用可能の高耐圧且つ大電流容量の半導体装置に関する。
【０００２】
【従来の技術】
一般に半導体素子は片面に電極部を持つ横型構造と両面に電極部を持つ縦型構造に大別できる。例えば、図１０は横型構造のＳＯＩ（ｓｉｌｉｃｏｎ ｏｎ ｉｎｓｕｌａｔｏｒ)−ＭＯＳＦＥＴを示す。このＳＯＩ−ＭＯＳＦＥＴの構造はｎチャネルＭＯＳＦＥＴのオフセット・ゲート構造であり、半導体基体５上の絶縁膜６の上に形成されたｐ型のチャネル拡散層７と、チャネル拡散層７の上にゲート絶縁膜１０を介して形成されたフィールドプレート付きゲート電極１１と、チャネル拡散層７のうちゲート電極１１の一端側に形成されたｎ＋ 型のソース領域８と、ゲート電極１１の他端から離間した位置に形成されたｎ＋ 型のドレイン領域９と、ドレイン・ゲート間に延在するｎ型低濃度ドレイン領域（ドレイン・ドリフト領域）９０と、この低濃度ドレイン領域９０上に形成された厚い絶縁膜１２とを有する。
【０００３】
低濃度ドレイン領域９０の部分は、ＭＯＳＦＥＴがオン状態のときはキャリアを電界によって流すドリフト領域として働き、オフ状態のときは空乏化して電界強度を緩和し耐圧を高める。低濃度ドレイン領域９０の不純物濃度を高くすることと、その領域９０の電流経路長を短くすることは、ドリフト抵抗が低くなるのでＭＯＳＦＥＴの実質的なオン抵抗（ドレイン−ソース抵抗）を下げる効果に繋がるものの、逆に、ｐ型のチャネル拡散層７とｎ型低濃度ドレイン領域９０とのｐｎ接合Ｊａから進行するドレイン−チャネル間空乏層が広がり難く、シリコンの最大（臨界）電界強度に早く達するため、耐圧（ドレイン−ソース電圧）が低下してしまう。即ち、オン抵抗（電流容量）と耐圧間にはトレードオフ関係がある。このトレードオフ関係はＩＧＢＴ，バイポーラトランジスタ，ダイオード等の半導体素子においても同様に成立することが知られている。
【０００４】
図１１は横型構造のＭＯＳＦＥＴの別の構造を示す。図１１（ａ）はｐチャネルＭＯＳＦＥＴであり、ｐ− 型半導体層４上に形成されたｎ型チャネル拡散層３と、チャネル拡散層３の上にゲート絶縁膜１０を介して形成されたフィールドプレート付きゲート電極１１と、チャネル拡散層３のうちゲート電極１１の一端側に形成されたｐ＋ 型のソース領域１８と、ゲート電極１１の他端側真下にウェル端が位置するｐ型低濃度ドレイン領域（ドレイン・ドリフト領域）１４と、ゲート電極１１の他端から離間した位置に形成されたｐ＋ 型のドレイン領域１９と、ｐ＋ 型のソース領域１８に隣接するｎ＋ 型のコンタクト領域７１と、ｐ型低濃度ドレイン１４上に形成された厚い絶縁膜１２とを有する。このような構造においてもウェル状のｐ型低濃度ドレイン領域１４の電流経路長さと不純物濃度とによりオン抵抗と耐圧がトレードオフの関係で決定される。
【０００５】
図１１（ｂ）は２重拡散型ｎチャネルＭＯＳＦＥＴであり、ｐ− 型半導体層４上に形成されたｎ型低濃度ドレイン層（ドレイン・ドリフト層）２２と、低濃度ドレイン層２２の上にゲート絶縁膜１０を介して形成されたフィールドプレート付きゲート電極１１と、低濃度ドレイン層２２のうちゲート電極１１の一端側に形成されたウェル状のｐ型チャネル拡散領域１７と、ｐ型チャネル拡散領域１７内にウェル状に形成されたｎ＋ 型のソース領域８と、ゲート電極１１とこれに離間したｎ＋ 型ドレイン領域９との間の表面層に形成されたウェル状のｐ型トップ層２４と、ｎ＋ 型のソース領域８に隣接するｐ＋ 型のコンタクト領域７２と、ｐ型トップ層２４上に形成された厚い絶縁膜１２とを有する。このような構造においてもｎ型低濃度ドレイン層域２２の電流経路長さと不純物濃度とによりオン抵抗と耐圧がトレードオフの関係で決定される。
【０００６】
ただし、図１１（ｂ）の構造では、ｎ型低濃度ドレイン層２２が下側のｐ− 型半導体層４と上側のｐ型トップ層２４とに挟まれているので、ＭＯＳＦＥＴのオフ状態のときにはｐ型チャネル拡散領域１７とのｐｎ接合Ｊａからだけでは無く、ｎ型低濃度ドレイン層２２の上下のｐｎ接合Ｊｂ，Ｊｂからも空乏層が広がる。このため、低濃度ドレイン層２２が早く空乏化するので、高耐圧構造となっている。その分、低濃度ドレイン層２２の不純物濃度を高くでき、オン抵抗の低減により電流容量の増大を図ることが可能である。
【０００７】
他方、縦型構造の半導体素子としては、例えば図１２に示すトレンチゲート型のｎチャネルＭＯＳＦＥＴが知られている。この構造は、裏面電極（図示せず）が導電接触したｎ＋ 型ドレイン層２９の上に形成されたｎ型低濃度ドレイン層３９と、低濃度ドレイン層３９の表面側に堀り込まれたトレンチ溝内にゲート絶縁膜１０を介して埋め込まれたトレンチゲート電極２１と、低濃度ドレイン層３９の表層にトレンチゲート電極２１の深さ程度に浅く形成されたｐ型チャネル拡散層２７と、トレンチゲート電極２１の上縁に沿って形成されたｎ＋ 型ソース領域１８と、ゲート電極２１を覆う厚い絶縁膜１２とを有する。なお、単層のｎ＋ 型ドレイン層２９に代えて、ｎ＋ 型上層とｐ＋ 型下層から成る２層構造とすると、ｎ型のＩＧＢＴ構造を得ることができる。このような縦型構造においても、低濃度ドレイン層３９の部分は、ＭＯＳＦＥＴがオン状態のときは縦方向にドリフト電流を成すドリフト領域として働き、オフ状態のときは空乏化して耐圧を高めるが、やはり、オン抵抗と耐圧とは低濃度ドレイン層３９の厚さと不純物濃度の如何に支配され、両者間にはトレードオフの関係にある。
【０００８】
【発明が解決しようとする課題】
図１３はシリコンのｎチャネルＭＯＳＦＥＴの理想耐圧と理想オン抵抗との関係を示すグラフである。理想耐圧は形状効果によるｐｎ接合耐圧の低下がないと仮定した。理想オン抵抗は低濃度ドレイン領域以外の部分の抵抗を無視できるほど小さいと仮定した。図１３の▲１▼は図１２に示す縦型のｎチャネルＭＯＳＦＥＴの理想耐圧と理想オン抵抗との関係を示す。縦型素子はオン時にドリフト電流が流れる方向とオフ時の逆バイアスによる空乏層が延びて広がる方向とが同じである。図１２の低濃度ドレイン層３９のみに着目すると、オフ時の理想耐圧ＢＶは次式により近似的に求まる。
ＢＶ＝Ｅｃ ２ ε０ εＳｉα（２−α）／２ｑＮＤ （１）
Ｅｃ ：Ｅｃ （ＮＤ ），不純物濃度ＮＤ でのシリコンの最大電界強度
ε０ ：真空の誘電率
εＳｉ：シリコンの比誘電率
ｑ：単位電荷
ＮＤ ：低濃度ドレイン領域の不純物濃度
α：係数 （０＜α＜１）
また、オン時の単位面積当たりの理想オン抵抗は次式により近似的に求まる。
Ｒ＝αＷ／μｑＮＤ
μ：μ（ＮＤ ），不純物濃度ＮＤ での電子の移動度
ここで、Ｗ＝Ｅｃ ε０ εＳｉ／ｑＮＤ であるので、Ｒは、
Ｒ＝Ｅｃ ε０ εＳｉα／μｑ２ ＮＤ ２ （２）
となる。（１），（２）式よりｑＮＤ を消去し、αの最適値として例えば２／３を用いると、
Ｒ＝ＢＶ２ （２７／８Ｅｃ ３ ε０ εＳｉμ） （３）
が得られる。ここに、オン抵抗Ｒは耐圧ＢＶの二乗に比例するように見えるが、Ｅｃ やμがＮＤ に依存しているので、図１３の▲１▼は実際にはＢＶの２．４〜２．６乗程度に比例している。
【０００９】
図１３の▲２▼は図１１（ａ）に示す横型のＭＯＳＦＥＴの構造をｎチャネル型に置き換えたＭＯＳＦＥＴの理想耐圧と理想オン抵抗との関係を示す。このｎチャネル型のＭＯＳＦＥＴにおいて、オン時にドリフト電流の流れる方向は横方向であるのに対し、オフ時に空乏層の延びる方向はウェル端から横方向ではなく実質的にウェル底から縦方向（上方向）の方が早い。縦方向に延びる空乏層で高耐圧を得るには、低濃度ドレイン領域１４とチャネル拡散層３とのｐｎ接合面（ウェル底）から低濃度ドレイン層１４の表面（ウェル表面）まで空乏化されなければならない。従って、低濃度ドレイン領域１４のネットのドーピング量の最大値は、
ＳＤ ＝Ｅｃ ε０ εＳｉ／ｑ （４）
に制限される。低濃度ドレイン領域１４の横方向の長さをＬとしたとき、理想耐圧ＢＶは、
ＢＶ＝Ｅｃ Ｌβ （５）
となる。ただし、βは未知の係数（０＜β＜１）である。また、単位面積当たりの理想オン抵抗Ｒは、
Ｒ＝Ｌ２ ／μｑＳＤ （６）
で近似的に求まる。従って、（５），（６）式からＬを消去して（４）式を代入すると、
Ｒ＝ＢＶ２ ／β２ Ｅｃ ３ ε０ εＳｉμ （７）
【００１０】
図１３の▲３▼は図１１（ｂ）に示す横型の２重拡散型のｎチャネルＭＯＳＦＥＴの構造の理想耐圧と理想オン抵抗との関係を示す。図１１（ｂ）の構造においては、図１１（ａ）の構造にｐ型トップ層２４が設けられており、上下両側から延びる空乏層により低濃度ドレイン層２２がピンチ的に早期空乏化する。低濃度ドレイン領域２２のネットドーピング量ＳＤ は図１１（ａ）のそれに比して２倍程度まで高めることが可能である。
ＳＤ ＝２Ｅｃ ε０ εＳｉ／ｑ （８）
かかる場合の理想オン抵抗Ｒと理想耐圧ＢＶとの関係は、
Ｒ＝ＢＶ２ ／２β２ Ｅｃ ３ ε０ εＳｉμ （９）
となる。
【００１１】
図１３の▲３▼は▲２▼に比べオン抵抗と耐圧のトレードオフ関係が多少改善されているものの、高々２倍の濃度にまでしか設定することができず、半導体素子の電流容量と耐圧の設計自由度は依然として、低いものとなっている。
【００１２】
そこで、上記問題点に鑑み、本発明の課題は、ドリフト領域の構造を改善することにより、オン抵抗と耐圧とのトレードオフ関係を大幅に緩和させて、高耐圧でありながら、オン抵抗の低減化による電流容量の増大が可能の半導体装置を提供することにある。
【００１３】
【課題を解決するための手段】
上記課題を解決するため、本発明の講じた手段は、例えばＭＯＳＦＥＴの低濃度ドレイン領域の如く、オン状態でドリフト電流を流すと共にオフ状態で空乏化するドリフト領域を有する半導体装置において、そのドリフト領域を図１に模式的に示す如く、層状構造，繊維状構造ないし蜂の巣構造等の並行分割構造とすると共に、第１導電型分割ドリフト経路域１の相隣る同士の側面間（境界）に介在してｐｎ接合分離する第２導電型仕切領域２を設けたところにある。
【００１４】
即ち、図１（ａ）に示す如く、ドリフト領域は、少なくとも端部において互いに並列接続する２枚以上のプレート状の第１導電型（例えばｎ型）分割ドリフト経路域１を持つ層状構造の並行ドリフト経路群（分割ドリフト経路集合体）１００と、分割ドリフト経路域１，１間に介在してｐｎ接合分離するプレート状の第２導電型（例えばｐ型）仕切領域２とを有して成る。複数枚の第２導電型仕切領域２は少なくとも端部において互いに並列接続している。
【００１５】
また、図１（ｂ）に示すドリフト領域の構造は繊維状構造であり、筋状の第１導電型（ｎ型）分割ドリフト経路域１と、筋状の第２導電型（ｐ型）仕切領域２とは集合体断面で市松状に配置されている。
【００１６】
更に、図１（ｃ）に示す第１導電型（ｎ型）分割ドリフト経路域１は四隅に連結部位１ａを有している。
【００１７】
図１（ａ）で良く判るように、並行ドリフト経路群１００の最側端（最上端又は最下端）の第１導電型分割ドリフト経路域１の外側に沿ってｐｎ接合分離する第２導電型側端領域２ａを設けても良い。
【００１８】
半導体装置がオン状態のときは、複数の並列接続した分割ドリフト経路域１，１を介してドリフト電流が流れるが、他方、オフ状態のときは第１導電型分割ドリフト経路域１と第２導電型仕切領域２とのｐｎ接合からそれぞれ空乏層が第１導電型分割ドリフト経路１内に広がってこれが空乏化される。一筋の第２導電型仕切領域２の両側面から空乏端が側方へ広がるので空乏化が非常に早まる。また第２導電型仕切領域２も同時に空乏化される。このため、半導体装置は高耐圧となり、ｎ型分割ドリフト経路域１の不純物濃度を高めることが可能であるので、オン抵抗の低減を実現できる。特に、本発明では、一筋の第２導電型仕切領域２の両側面から隣接する第１導電型分割ドリフト経路域１，１の双方へ空乏端が進入するようになっており、双方へ広がる空乏端が分割ドリフト経路域１，１へ有効的に作用しているので、空乏層形成のための第２導電型仕切領域２の総占有幅を半減でき、その分、第１導電型分割ドリフト経路域１の断面積の拡大を図ることができ、従前に比してオン抵抗が頗る低減する。第２導電型仕切領域２の占有幅は僅少であることが好ましい。また、第２導電型仕切領域２の不純物濃度は低い方が望ましい。第１導電型分割ドリフト経路域１の単位面積当たりの本数（分割数）を増やすにつれ、オン抵抗と耐圧とのトレードオフ関係を大幅に緩和できる。
【００１９】
本発明において一筋の第１導電型分割ドリフト経路域１に関する理想オン抵抗ｒと理想耐圧ＢＶとのトレードオフ関係式は、第２導電型仕切領域２の幅を無限小と仮定すれば、一筋の理想オン抵抗ｒは（９）式の理想オン抵抗ＲのＮ倍に相当しているので、
ｒ＝ＮＲ＝ＢＶ２ ／２β２ Ｅｃ ３ ε０ εＳｉμ （１０）
であり、並行ドリフト経路群全体の理想オン抵抗Ｒと理想耐圧ＢＶの関係は、
Ｒ＝ＢＶ２ ／２Ｎβ２ Ｅｃ ３ ε０ εＳｉμ （１１）
となる。従って、ドリフト領域の分割数Ｎを多ければ多い程、オン抵抗の頗る低減した半導体装置を実現できることが判る。
【００２０】
即ち、本発明は、基板の裏面電極に導電接続した第１導電型ドレイン層と、基板の表面側で間隔をあけて基板の横方向に繰り返して形成された複数の第２導電型チャネル層と、第１導電型ドレイン層と第２導電型チャネル層との間に介在し、オン状態で基板の縦方向にドリフト電流を流すと共にオフ状態で空乏化するドリフト領域を有する半導体装置において、ドリフト領域は、縦方向に配向する第１導電型分割ドリフト経路域と縦方向に配向する第２導電型仕切領域とを交互に基板の上記横方向とは直交する方向に繰り返して隣接して成る並行構造であり、第２導電型仕切領域が複数の第２導電型チャネル層に接していることを特徴とする。斯かる構成により、オフ状態では並行構造を空乏化でき、高耐圧化を図ることができる。
【００２２】
なお、上記第１導電型ドレイン層に代えて、基板の裏面電極に導電接触した第２導電型層を有する構成や、第１導電型ドレイン層に代えて、基板の裏面電極に導電接触した第２導電型層と、この第２導電型層の上に形成された第１導電型層とを有する構成を採用することができる。
【００２３】
上記並行構造のうち、最外側の第２導電型仕切領域の長さ及び幅は最外側の第１導電型分割ドリフト経路域の長さ及び幅と略等しい。斯かる構成により、高耐圧化を図ることができる。
【００２７】
【発明の実施の形態】
次に、本発明の実施形態を添付図面に基づいて説明する。
【００２８】
〔実施形態１〕
図２（ａ）は本発明の実施形態１に係る横型構造のＳＯＩ−ＭＯＳＦＥＴを示す平面図、図２（ｂ）は図２（ａ）中のＡ−Ａ′線で切断した状態を示す切断図、図２（ｃ）は図２（ａ）中のＢ−Ｂ′線で切断した状態を示す切断図である。
【００２９】
本例のＳＯＩ−ＭＯＳＦＥＴの構造は、図１０に示す構造と同様に、ｎチャネルＭＯＳＦＥＴのオフセット・ゲート構造であり、半導体基体５上の絶縁膜６の上に形成されたｐ型のチャネル拡散領域７と、チャネル拡散領域７の上にゲート絶縁膜１０を介して形成されたフィールドプレート付きゲート電極１１と、チャネル拡散領域７のうちゲート電極１１の一端側に形成されたｎ＋ 型のソース領域８と、ゲート電極１１の他端から離間した位置に形成されたｎ＋ 型のドレイン領域９と、ドレイン・ゲート間に延在するドレイン・ドリフト領域１９０と、このドレイン・ドリフト領域１９０上に形成された厚い絶縁膜１２とを有する。
【００３０】
本例におけるドレイン・ドリフト領域１９０は、短冊状のｎ型分割ドリフト経路域１と短冊状のｐ型仕切領域２とが平面上で交互に繰り返し配列されたストライプ状並行構造となっている。複数のｎ型分割ドリフト経路域１の一方端はｐ型のチャネル拡散領域７にｐｎ接合し、それらの他端はｎ＋ 型のドレイン領域９に接続しており、ｎ＋ 型のドレイン領域９側から分岐して並列接続のドリフト経路群１００を形成している。並行ドリフト経路群１００の最側端の分割ドリフト経路域１の外側にはストライプ状のｐ型側端領域２ａが設けられており、すべての分割ドリフト経路域１が側面に沿ってｐ型半導体領域２（２ａ）に挟まれている。また、複数のｐ型仕切領域２の一方端はｐ型のチャネル拡散領域７に接続し、それらの他端はｎ＋ 型のドレイン領域９にｐｎ接合しており、ｐ型のチャネル拡散領域７側から分岐して並列接続となっている。
【００３１】
ＭＯＳＦＥＴがオン状態のときは、ゲート絶縁膜１０直下のチャネル反転層１３を介してｎ＋ 型のソース領域８から複数のｎ型分割ドリフト経路域１にキャリア（電子）が流れ込み、ドレイン・ソース間電圧による電界でドリフト電流が流れる。他方、オフ状態のときはゲート絶縁膜１０直下のチャネル反転層１３が消失し、ドレイン・ソース間電圧により、ｎ型分割ドリフト経路域１とｐ型のチャネル拡散領域７とのｐｎ接合Ｊａ，ｎ型分割ドリフト経路域１とｐ型仕切領域２とのｐｎ接合Ｊｂからそれぞれ空乏層がｎ型分割ドリフト経路域１内に広がってこれが空乏化される。ｐｎ接合Ｊａからの空乏端はｎ型分割ドリフト経路域１内の経路長さ方向に広がるが、ｐｎ接合Ｊｂからの空乏端ｅはｎ型分割ドリフト経路域１内の経路幅方向に広がり、しかも両側面から空乏端が広がるので空乏化が非常に早まる。またｐ型仕切領域２も同時に空乏化される。このため、電界強度が緩和され、高耐圧となり、その分、ｎ型分割ドリフト経路域１の不純物濃度を高めることが可能であるので、オン抵抗が低減する。特に、本例では、ｐ型仕切領域２の両側面から隣接するｎ型分割ドリフト経路域１，１の双方へ空乏端ｅが進入するようになっているので、空乏層形成のためのｐ型仕切領域２の総占有幅を半減でき、その分、ｎ型分割ドリフト経路域１の断面積の拡大を図ることができ、従前に比してオン抵抗が低減する。ｎ型分割ドリフト経路域１の単位面積当たりの本数（分割数）Ｎを増やすにつれ、オン抵抗と耐圧とのトレードオフ関係を大幅に緩和できる。２本より３本以上の方が顕著となる。なお、ｐ型仕切領域２の占有幅は僅少であることが好ましい。
【００３２】
ここで、理想耐圧ＢＶを例えば１００Ｖと仮定し、ｎ型分割ドリフト経路域１の不純物濃度ＮＤ ＝３×１０１５（ｃｍ−３），シリコンの最大電界強度Ｅｃ ＝３×１０５ （Ｖ／ｃｍ），電子の移動度μ＝１０００（ｃｍ２ ／Ｖ・ｓｅｃ），真空の誘電率ε０ ＝８．８×１０−１２ （Ｃ／Ｖ・ｍ），シリコンの比誘電率εＳｉ＝１２，単位電荷ｑ＝１．６×１０−１９ （Ｃ）とする。図１０に示す低濃度ドレイン領域９０では、長さ６．６μｍ,厚さ１μｍのとき、理想オン抵抗Ｒは９．１（ｍオーム・ｃｍ２ ）である。これに対して本例では、ｎ型分割ドリフト経路域１とｐ型仕切領域２の幅を例えば１０μｍ,１μｍ,０．１μｍの値として理想オン抵抗Ｒを計算すると（β＝２／３，ｎ型分割ドリフト経路域１とｐ型仕切領域の長さを５μｍと仮定）、
幅１０μｍ,のとき、７．９（ｍオーム・ｃｍ２ ）
幅１μｍ,のとき、０．８（ｍオーム・ｃｍ２ ）
幅０．１μｍ,のとき、０．０８（ｍオーム・ｃｍ２ ）
となり、幅１μｍ以下になると劇的な低オン抵抗化が可能である。ｐ型仕切領域２の幅をｎ型分割ドリフト経路域１の幅よりも僅少にすれば、なおその効果が顕著となる。ｎ型分割ドリフト経路域１とｐ型仕切領域の幅はフォトリソグラフィとイオン注入により現在０．５μｍ程度までが量産レベルの限界であるが、微細加工技術の着実な進展により今後更なる幅寸法の縮小化が可能となるので、オン抵抗を顕著に低減できる。
【００３３】
特に、本例のドリフト領域の構造は、平面上のストライプ状のｐｎの繰り返し構造であるため、１回のフォトリソグラフィーで形成可能であるので、製造プロセスの簡易化により素子の低コスト化も図ることができる。
【００３４】
〔実施形態２〕
図３（ａ）は本発明の実施形態２に係る２重拡散型ｎチャネルＭＯＳＦＥＴを示す平面図、図３（ｂ）は図３（ａ）中のＡ−Ａ′線で切断した状態を示す切断図、図３（ｃ）は図３（ａ）中のＢ−Ｂ′線で切断した状態を示す切断図である。
【００３５】
本例の２重拡散型ｎチャネルＭＯＳＦＥＴの構造は図１１（ｂ）に示す構造を改善したものであり、ｐ− 型又はｎ− 型の半導体層４上に形成されたドレイン・ドリフト領域１２２と、ドレイン・ドリフト領域１２２の上にゲート絶縁膜１０を介して形成されたフィールドプレート付きゲート電極１１と、ドレイン・ドリフト領域１２２のうちゲート電極１１の一端側に形成されたウェル状のｐ型チャネル拡散領域１７と、ｐ型チャネル拡散領域１７内にウェル状に形成されたｎ＋ 型のソース領域８と、ゲート電極１１に離間したｎ＋ 型ドレイン領域９と、ドレイン・ドリフト領域１２２上に形成された厚い絶縁膜１２とを有する。
【００３６】
本例におけるドレイン・ドリフト領域１２２も、図２に示す実施例１と同様に、短冊状のｎ型分割ドリフト経路域１と短冊状のｐ型仕切領域２とが平面上で交互に繰り返し配列されたストライプ状の並行構造となっている。そして、複数のｎ型分割ドリフト経路域１の一方端はｐ型のチャネル拡散領域１７にｐｎ接合し、それらの他端はｎ＋ 型のドレイン領域９に接続しており、ｎ＋ 型のドレイン９側から分岐して並列接続の並行ドリフト経路群１００を形成している。並行ドリフト経路群１００の最側端の分割ドリフト経路域１の外側にはこれを挟み込むためのｐ型側端領域２ａが設けられており、すべての分割ドリフト経路域１が側面に沿ってｐ型領域２（２ａ）に挟まれている。また、複数のｐ型仕切領域２の一方端はｐ型のチャネル拡散領域７に接続し、それらの他端はｎ＋ 型のドレイン領域９にｐｎ接合しており、ｐ型のチャネル拡散領域７側から分岐して並列接続となっている。
【００３７】
本例においても、オフ状態のときは、ｐｎ接合Ｊｂからの空乏端がｎ型分割ドリフト経路域１内の経路幅方向に広がり、しかも両側面から空乏端が広がるので空乏化が非常に早まる。また同時にｐ型仕切領域２も空乏化される。このため、実施例１と同様に、高耐圧となり、ｎ型分割ドリフト経路域１の不純物濃度を高めることが可能であるので、オン抵抗の低減を実現できる。
【００３８】
ここで、図１１（ｂ）に示す従来構造と理想耐圧１００Ｖで比較してみると、図１１（ｂ）に示す従来構造ではオン抵抗が約０．５（ｍオーム・ｃｍ２ ）であるのに対して、本例の構造では実施例１と同様に分割ドリフト経路域１とｐ型仕切領域２の厚さが１μｍ，幅が０．５μｍであるとき、オン抵抗が０．４（ｍオーム・ｃｍ２ ）である。分割ドリフト経路域１とｐ型仕切領域２の幅を更に僅少化することによりオン抵抗の大幅低減が可能である。なお、分割ドリフト経路域１とｐ型仕切領域２の厚さを厚くすることで、分割ドリフト経路１の抵抗断面積を大きくしてオン抵抗の低減を図ることができる。例えば１０μｍにすればオン抵抗は１／１０、１００μｍにすればオン抵抗は１／１００にすることができる。このような厚い領域のドーピングのためには、同じ部位に複数の（若しくは連続的に異なる）エネルギーで不純物イオン注入を行えば良い。
【００３９】
〔実施形態３〕
図４（ａ）は本発明の実施形態３に係る横型構造のＳＯＩ−ＭＯＳＦＥＴを示す平面図、図４（ｂ）は図４（ａ）中のＡ−Ａ′線で切断した状態を示す切断図、図４（ｃ）は図４（ａ）中のＢ−Ｂ′線で切断した状態を示す切断図である。
【００４０】
本例のＳＯＩ−ＭＯＳＦＥＴの構造は、半導体基体５上の絶縁膜６の上に形成されたｐ型のチャネル拡散層７７と、チャネル拡散層７７の側壁上にゲート絶縁膜１０を介して形成されたトレンチゲート電極１１１と、トレンチゲート電極１１１の上縁に沿って形成されたｎ＋ 型のソース領域８８と、トレンチゲート電極１１１から離間した位置に形成されたｎ＋ 型のドレイン領域９９と、ドレイン・ゲート間に延在するドレイン・ドリフト領域２９０と、このドレイン・ドリフト領域２９０上に形成された厚い絶縁膜１２とを有する。
【００４１】
本例におけるドレイン・ドリフト領域２９０は、実施形態１の場合とは異なり、プレート状のｎ型分割ドリフト経路域１とプレート状のｐ型仕切領域２とが交互に繰り返し積み重ねて積層された重畳並行構造となっている。最下位のｎ型分割ドリフト経路域１の真下にはｐ型側端領域２ａが形成されており、また最上位のｎ型分割ドリフト経路域１の上にもｐ型側端領域２ａが形成されている。このｐ型側端領域２ａのネットドーピング量は２×１０１２／cm２ 以下とする。複数のｎ型分割ドリフト経路域１の一方端はｐ型のチャネル拡散層７７にｐｎ接合し、それらの他端はｎ＋ 型のドレイン領域９９に接続しており、ｎ＋ 型のドレイン９９側から分岐して並列接続の並行ドリフト経路群１００を形成している。また、複数のｐ型仕切領域２の一方端はｐ型のチャネル拡散層７７に接続し、それらの他端はｎ＋ 型のドレイン領域９９にｐｎ接合しており、ｐ型のチャネル拡散層７７側から分岐して並列接続となっている。
【００４２】
この層状構造においても、理想オン抵抗は前述の（１１）式で与えられ、Ｎはｎ型分割ドリフト経路域１の積み重ね枚数である。理想耐圧１００Ｖとしたとき、従来構造（Ｎ＝１）では、理想オン抵抗Ｒ＝０．５（ｍオーム・ｃｍ２ ）であるが、本例ではＮ＝１０の場合、Ｒ＝０．０５（ｍオーム・ｃｍ２ ）となり、分割数Ｎに逆比例してオン抵抗が激減する。
【００４３】
ところで、図２及び図３に示す実施形態のキーテクノロジーはフォトリソグラフィーとイオン注入であったのに対し、図４に示す本例のキーテクノロジーは、プレート状のｎ型分割ドリフト経路域１とプレート状のｐ型仕切領域２とを交互に繰り返し積層するための結晶成長法である。積層数を増やして行くと総厚が厚くなり、また結晶成長に要する時間が長くなるため、不純物の拡散による不純物分布の乱れが無視できなくなる。理想的には、ｎ型分割ドリフト経路域１とｐ型仕切領域２を可能な限り薄く形成し、不純物分布の乱れが無視できる位の低温で結晶成長させることが好ましい。そのためには、シリコン技術で多用されているエピタキシャル成長法よりも、ガリウム−砒素等の化合物半導体で用いられるＭＯＣＶＤ（有機金属気相分解結晶成長法）やＭＢＥ（分子線結晶成長法）が適している。これによれば、層状のｎ型分割ドリフト経路域１と層状のｐ型仕切領域２の層厚を微細化でき、オン抵抗の頗る低減が可能となる。
【００４４】
なお、本例の場合、ｎ型分割ドリフト経路域１とｐ型仕切領域２を薄く形成し、不純物濃度を高めると、チャネル反転層１３が形成し難くなり、チャネル抵抗が下げ難く、結果としてオン抵抗が下げ難い。これを改善するためには、ｎ型分割ドリフト経路域１とｐ型仕切領域２のうちゲート絶縁膜１０に接する部分を局部的に低濃度領域とすることが有効である。
【００４５】
〔実施形態４〕
図５（ａ）は本発明の実施形態４に係る横型構造のＭＯＳＦＥＴを示す平面図、図５（ｂ）は図５（ａ）中のＡ−Ａ′線で切断した状態を示す切断図、図５（ｃ）は図５（ａ）中のＢ−Ｂ′線で切断した状態を示す切断図である。
【００４６】
本例のＭＯＳＦＥＴの構造は、ｐ− 型又はｎ− 型の半導体層４上に形成されたｐ型のチャネル拡散層７７と、チャネル拡散層７７の側壁上にゲート絶縁膜１０を介して形成されたトレンチゲート電極１１１と、トレンチゲート電極１１１の上縁に沿って形成されたｎ＋ 型のソース領域８８と、トレンチゲート電極１１１から離間した位置に形成されたｎ＋ 型のドレイン領域９９と、ドレイン・ゲート間に延在するドレイン・ドリフト領域２９０と、このドレイン・ドリフト領域２９０上に形成された厚い絶縁膜１２とを有する。
【００４７】
本例におけるドレイン・ドリフト領域２９０は、実施形態３の場合と同様であり、プレート状のｎ型分割ドリフト経路域１とプレート状のｐ型仕切領域２とが交互に繰り返し積層された並行構造となっている。最下位のｎ型分割ドリフト経路域１の真下にはｐ型側端領域２ａが形成されており、また最上位のｎ型分割ドリフト経路域１の上にもｐ型側端領域２ａが形成されている。このｐ型側端領域２ａのネットドーピング量は２×１０１２／ｃｍ２ 以下とする。複数のｎ型分割ドリフト経路域１の一方端はｐ型のチャネル拡散層７７にｐｎ接合し、それらの他端はｎ＋ 型のドレイン領域９９に接続しており、ｎ＋ 型のドレイン９９側から分岐して並列接続の並行ドリフト経路群１００を形成している。また、複数のｐ型仕切領域２の一方端はｐ型のチャネル拡散層７７に接続し、それらの他端はｎ＋ 型のドレイン領域９９にｐｎ接合しており、ｐ型のチャネル拡散層７７側から分岐して並列接続となっている。
【００４８】
本例は実施形態３と同様にオン抵抗の低減と高耐圧化を図ることができる。なお、本例と図４に示す実施形態３との関係は、図３に示す実施形態２と図２に示す実施形態１との関係に相当している。図２の実施形態に対する図３の実施形態と同じく、本例はＳＯＩではない点で低コスト化を図ることができる。
【００４９】
〔実施形態５〕
図６（ａ）は本発明の実施形態５に係る横型構造のｐチャネルＭＯＳＦＥＴを示す断面図であり、図１１（ａ）の改善例に相当している。
【００５０】
本例の構造は、ｐ− 型半導体層４上に形成されたｎ型チャネル拡散層３と、チャネル拡散層３の上にゲート絶縁膜１０を介して形成されたフィールドプレート付きゲート電極１１と、チャネル拡散層３のうちゲート電極１１の一端側に形成されたｐ＋ 型のソース領域１８と、ゲート電極１１の他端側真下にウェル端が位置するｐ型ドレイン・ドリフト領域１４と、このｐ型ドレイン・ドリフト領域１４の表層に形成されたｎ型側端領域２ｂと、ゲート電極１１の他端から離間した位置に形成されたｐ＋ 型のドレイン領域１９と、ｐ＋ 型のソース領域１８に隣接するｎ＋ 型のコンタクト領域７１と、ｐ型ドレイン・ドリフト１４上に形成された厚い絶縁膜１２とを有する。
【００５１】
本例の場合、ドレイン領域の分割数は１で、ｐ型ドレイン・ドリフト領域１４は断面上では一筋の分割ドレイン経路域１に相当している。このｐ型ドレイン・ドリフト領域１４の上のｎ型側端領域２ｂの厚さは空乏化を早めるため薄く形成されている。図１１（ａ）の構造と比べると、本例ではｎ型側端領域２ｂが形成されており、ｐ型ドレイン・ドリフト領域１４の下側のチャネル拡散層３からの空乏層と上側のｎ型側端領域２ａからの空乏層とで空乏化を促進するようにしている。図１１（ａ）のドレイン・ドリフト領域１４のネットドーピング量は１×１０１２／ｃｍ２ 程度であるのに対し、本例では約２×１０１２／ｃｍ２ 程度と２倍になっている。従って、高耐圧化を実現できる分、ドレイン・ドリフト領域１４の不純物濃度を高めることができ、低オン抵抗化が可能である。
【００５２】
〔実施形態６〕
図６（ｂ）は本発明の実施形態６に係る横型構造のｎチャネルＭＯＳＦＥＴを示す断面図であり、図１１（ｂ）の改善例に相当している。
【００５３】
本例は２重拡散型ｎチャネルＭＯＳＦＥＴであり、ｐ− 型半導体層４（ｐ型側端領域２ａ）上に形成されたドレイン・ドリフト領域２２（第１のｎ型分割ドリフト経路域１）と、ゲート絶縁膜１０を介して形成されたフィールドプレート付きゲート電極１１と、ドレイン・ドリフト領域２２のうちゲート電極１１の一端側に形成されたウェル状のｐ型チャネル拡散領域１７と、ｐ型チャネル拡散領域１７内にウェル状に形成されたｎ＋ 型のソース領域８と、ゲート電極１１とこれに離間したｎ＋ 型ドレイン領域９との間の表面層に形成されたｐ型トップ層２４（ｐ型仕切領域２）と、ｐ型仕切領域２の表層に形成された第２のｎ型分割ドリフト経路域１と、ｎ＋ 型のソース領域８に隣接するｐ＋ 型のコンタクト領域７２と、ｐ型仕切領域２上に形成された厚い絶縁膜１２とを有する。
【００５４】
下層のドレイン・ドリフト領域２２と上層の分割ドリフト経路域１はｐ型仕切領域２を挟んで並列接続している。図１１（ｂ）の構造と比べると、本例ではｐ型仕切領域２の上に分割ドリフト経路域１を並設した点にある。前述したように、ｐ型仕切領域２から下層のドレイン・ドリフト領域２２と上層の分割ドリフト経路域１の双方に空乏層が広がるようになっているため、高耐圧化を図ることができ、その分、オン抵抗を低減させることができる。図１１（ｂ）のドリフト領域２２のネットドーピング量は２×１０１２／ｃｍ２ 程度であるのに対し、本例では下層のドレイン・ドリフト領域２２と上層の分割ドリフト経路域１とのドーピング量を合わせて、約３×１０１２／ｃｍ２ 程度と１．５倍にすることができる。本例の構造によれば、図１３中の▲４▼に示す理想耐圧と理想オン抵抗とのトレードオフ関係を得ることができる。明らかに、従来構造に比して理想耐圧と理想オン抵抗のトレードオフ関係を緩和できることが判明した。
【００５５】
なお、実施形態５，６の構造を得るための製造方法としては、まず、ｐ− 型半導体層４へのリンのイオン注入と熱処理（熱拡散）によりｎ型半導体層３（２２）を形成した後、このｎ型半導体層３（２２）表面への選択的な硼素のイオン注入と熱処理（熱拡散）によってｐ型領域１４（２４）を形成し、しかる後、熱酸化処理を施し、シリコン表面でのリンの偏析による高濃度化と硼素の酸化膜中への偏析による低濃度化を利用して表層に薄いｎ型側端領域２ｂ（ｎ型分割ドリフト経路域１）を形成する。ｎ型側端領域２ｂやｎ型分割ドリフト経路域１の上層には逆導電型層が隣接していないため、空乏化し易くするには薄層であればある程よい。従って、熱酸化処理工程だけでｎ型側端領域２ｂ（ｎ型分割ドリフト経路１）を形成できる利益は、工程数の削減に寄与し、量産化を可能とする。
【００５６】
実施形態５においては、ｎ型側端領域２ｂがゲート絶縁膜１０とドレイン・ドリフト領域１４と隔てているが、これは上記の製造方法を用いているため、シリコン表層に全面的にｎ型側端領域２ｂが形成されてしまうからである。しかし、ｎ型側端領域２ｂが薄ければ、ゲート１０直下に形成されるチャネル反転層によってドレイン・ドリフト領域１４が導通するので問題は起こらない。
【００５７】
〔実施形態７〕
図７（ａ）は本発明の実施形態７に係る縦型構造のトレンチゲート型のｎチャネルＭＯＳＦＥＴを示す平面図、図７（ｂ）は図７（ａ）中のＡ−Ａ′線に沿って切断した状態を示す切断図、図８（ａ）は図７（ａ）中のＢ−Ｂ′線に沿って切断した状態を示す切断図、図８（ｂ）は図７（ｂ）中のＣ−Ｃ′線に沿って切断した状態を示す切断図、図９（ａ）は図７（ａ）中のＤ−Ｄ′線に沿って切断した状態を示す切断図、図９（ｂ）は図７（ａ）中のＥ−Ｅ′線に沿って切断した状態を示す切断図である。
【００５８】
本例の構造は、裏面電極（図示せず）が導電接触したｎ＋ 型ドレイン層２９と、この上に形成されたドレイン・ドリフト層１３９と、ドレイン・ドリフト層１３９の表面側に堀り込まれたトレンチ溝内にゲート絶縁膜１０を介して埋め込まれたトレンチゲート電極２１と、ドレイン・ドリフト層１３９の表層にトレンチゲート電極２１の深さ程度に浅く形成されたｐ型チャネル層２７と、トレンチゲート電極２１の上縁に沿って形成されたｎ＋ 型ソース領域２８と、ゲート電極２１を覆う厚い絶縁膜１２とを有する。なお、単層のｎ＋ 型ドレイン層２９に代えて、ｎ＋ 型上層とｐ＋ 型下層から成る２層構造又はｐ型層とすると、ｎ型のＩＧＢＴ構造を得ることができる。
【００５９】
本例におけるドレイン・ドリフト層１３９は、図８（ｂ）及び図９に示す如く、縦方向にプレート状のｎ型分割ドリフト経路域１と縦方向にプレート状のｐ型仕切領域２とが交互に繰り返し隣接した横並び並行構造となっている。複数枚のｎ型分割ドリフト経路域１の上端はｐ型のチャネル拡散層２７にｐｎ接合し、それらの下端はｎ＋ 型のドレイン層２９に接続しており、ｎ＋ 型のドレイン層２９側から分岐して並列接続の並行ドリフト経路群１００を形成している。図示されていないが、並行ドリフト経路群１００の最側端の分割ドリフト経路域１の外側にはｐ型側端領域が設けられており、すべての分割ドリフト経路域１が側面に沿ってｐ型仕切領域２又はｐ型側端領域に挟まれている。また、複数のｐ型仕切領域２の上方端はｐ型のチャネル拡散層２７に接続し、それらの下端はｎ＋ 型のドレイン層２９にｐｎ接合しており、ｐ型のチャネル拡散層２７側から分岐して並列接続となっている。
【００６０】
オフ状態のときはゲート絶縁膜１０直下のチャネル反転層１３が消失し、ドレイン・ソース間電圧により、ｎ型分割ドリフト経路域１とｐ型のチャネル拡散層２７とのｐｎ接合Ｊａ，ｎ型分割ドリフト経路域１とｐ型仕切領域２とのｐｎ接合Ｊｂからそれぞれ空乏層がｎ型分割ドリフト経路域１内に広がってこれが空乏化される。ｐｎ接合Ｊａからの空乏端はｎ型分割ドリフト経路域１内の経路長さ方向に広がるが、ｐｎ接合Ｊｂからの空乏端はｎ型分割ドリフト経路域１内の経路幅方向に広がり、しかも両側面から空乏端が広がるので空乏化が非常に早まる。またｐ型仕切領域２も同時に空乏化される。特に、ｐ型仕切領域２の両側面から隣接するｎ型分割ドリフト経路１，１の双方へ空乏端が進入するようになっているので、空乏層形成のためのｐ型仕切領域２の総占有幅を半減でき、その分、ｎ型分割ドリフト経路域１の断面積の拡大を図ることができ、従前に比してオン抵抗が低減する。ｎ型分割ドリフト経路１の単位面積当たりの本数（分割数）を増やすにつれ、オン抵抗と耐圧とのトレードオフ関係を大幅に緩和できる。
【００６１】
理想耐圧１００ＶのｎチャネルＭＯＳＦＥＴ（図１２に示す従来構造）での理想オン抵抗と比較すると、従来構造の場合、図１３の▲１▼により、理想オン抵抗Ｒ＝約０．６（ｍオーム・ｃｍ２ ）であるが、本例の場合は、ｎ型分割ドリフト経路域１とｐ型仕切領域２の深さ（経路長）を約５μｍ、β＝２／３と仮定し、ｎ型分割ドリフト経路域１とｐ型仕切領域２の積層方向の厚さを例えば１０μｍ,１μｍ,０．１μｍの値として計算すると、
厚さ１０μｍ,のとき、１．６（ｍオーム・ｃｍ２ ）
厚さ１μｍ,のとき、０．１６（ｍオーム・ｃｍ２ ）
厚さ０．１μｍ,のとき、０．０１６（ｍオーム・ｃｍ２ ）
となり、μｍオーダでも劇的な低オン抵抗化が可能である。ｐ型仕切領域２の幅をｎ型分割ドリフト経路域１の幅よりも僅少にすれば、なおその効果が顕著となる。ｎ型分割ドリフト経路域１とｐ型仕切領域の幅はフォトリソグラフィとイオン注入により現在０．５μm 程度までが量産レベルの限界であるが、微細加工技術の着実な進展により今後更なる幅寸法の縮小化が可能となるので、オン抵抗を顕著に低減できる。
【００６２】
本例のように、縦方向に配列したｎ型分割ドリフト経路域１とｐ型仕切領域２の繰り返し構造は、横型半導体構造の場合に比して製法上難しい面もあるが、例えば、ドレイン層２９の上にエピタキシャル成長によりｎ型層を形成した後、そのｎ型層をストライプ状に間隔を空けてエッチング除去し、そのエッチング溝をｐ型のエピタキシャル成長によリ埋め、不要部分を研磨除去する方法を採用することができる。また、中性子線や飛程の大きい高エネルギー粒子の選択的打ち込みとこれによる核変換を利用して選択的に逆導電型領域を深く形成する方法も考えられる。
【００６３】
なお、本発明に係る構造は、ＭＯＳＦＥＴのドレイン・ドリフト領域に限らず、オン時にドリフト領域となり、オフ時に空乏化領域となる半導体領域に適用でき、ＩＧＢＴ，バイポラーラトランジスタ，ダイオード，ＪＦＥＴ、サイリスタ，ＭＥＳＦＥＴ，ＨＥＭＴ等の殆ど総ての半導体素子に適用可能である。また、導電型は逆導電型に適宜変更できる。また、図１では並行分割ドリフト群として層状、繊維状、網状又は蜂の巣状を示してあるが、これに限らず、他の繰り返し形状を採用可能である。
【００６４】
【発明の効果】
以上説明したように、本発明におけるドリフト領域の並列構造の第２導電型仕切領域が複数の第２導電型チャネル層に直交して接していることを特徴とする。このため、オフ状態では並行構造を空乏化でき、高耐圧化を図ることができる。
【図面の簡単な説明】
【図１】（ａ）乃至（ｃ）は本発明に係る半導体装置におけるドリフト領域の構造をそれぞれ示す模式図である。
【図２】（ａ）は本発明の実施形態１に係る横型構造のＳＯＩ−ＭＯＳＦＥＴを示す平面図、（ｂ）は（ａ）中のＡ−Ａ′線で切断した状態を示す切断図、（ｃ）は（ａ）中のＢ−Ｂ′線で切断した状態を示す切断図である。
【図３】（ａ）は本発明の実施形態２に係る２重拡散型ｎチャネルＭＯＳＦＥＴを示す平面図、（ｂ）は（ａ）中のＡ−Ａ′線で切断した状態を示す切断図、（ｃ）は（ａ）中のＢ−Ｂ′線で切断した状態を示す切断図である。
【図４】（ａ）は本発明の実施形態３に係る横型構造のＳＯＩ−ＭＯＳＦＥＴを示す平面図、（ｂ）は（ａ）中のＡ−Ａ′線で切断した状態を示す切断図、（ｃ）は（ａ）中のＢ−Ｂ′線で切断した状態を示す切断図である。
【図５】（ａ）は本発明の実施形態例４に係る横型構造のＭＯＳＦＥＴを示す平面図、（ｂ）は（ａ）中のＡ−Ａ′線で切断した状態を示す切断図、（ｃ）は（ａ）中のＢ−Ｂ′線で切断した状態を示す切断図である。
【図６】（ａ）は本発明の実施形態５に係る横型構造のｐチャネルＭＯＳＦＥＴを示す断面図、（ｂ）は本発明の実施形態６に係る横型構造のｎチャネルＭＯＳＦＥＴを示す断面図である。
【図７】（ａ）は本発明の実施形態例７に係る縦型構造のトレンチゲート型のｎチャネルＭＯＳＦＥＴを示す平面図、（ｂ）は（ａ）中のＡ−Ａ′線に沿って切断した状態を示す切断図である。
【図８】（ａ）は図７（ａ）中のＢ−Ｂ′線に沿って切断した状態を示す切断図、（ｂ）は図７（ｂ）中のＣ−Ｃ′線に沿って切断した状態を示す切断図である。
【図９】（ａ）は図７（ａ）中のＤ−Ｄ′線に沿って切断した状態を示す切断図、（ｂ）は図７（ａ）中のＥ−Ｅ′線に沿って切断した状態を示す切断図である。
【図１０】（ａ）は従来の横型構造のＳＯＩ−ＭＯＳＦＥＴを示す平面図、（ｂ）はその断面図である。
【図１１】（ａ）は従来の横型構造のＭＯＳＦＥＴの別の構造を示す断面図、（ｂ）は従来の２重拡散型ｎチャネルＭＯＳＦＥＴの構造を示す断面図である。
【図１２】従来のトレンチゲート型のｎチャネルＭＯＳＦＥＴを示す断面図である。
【図１３】各種のシリコンｎチャネルＭＯＳＦＥＴの理想耐圧と理想オン抵抗とのトレードオフ関係を示すグラフである。
【符号の説明】
１…ｎ型分割ドリフト経路域
１ａ…連結部位
２…ｐ型仕切領域
２ａ…ｐ型側端領域
３…ｎ型チャネル拡散層
４…ｐ− 型半導体層
５…半導体基体
６…絶縁膜
７…ｐ型チャネル拡散層
８…ｎ＋ 型ソース領域
９…ｎ＋ 型ドレイン領域
１０…ゲート絶縁膜
１１…フィールドプレート付きゲート電極
１２…厚い絶縁膜
１３…チャネル反転層
１４…ｐ型低濃度領域
１７…ｐ型チャネル拡散領域
１８，２８…ｐ＋ 型ソース領域
１９…ｐ＋ 型ドレイン領域
２１…トレンチゲート電極
２２…ｎ型低濃度ドレイン層
２４…ｐ型トップ層
２７…ｐ型チャネル層
２９…ｎ＋ 型ドレイン層
３９…ｎ型低濃度ドレイン層
７１…ｎ＋ 型コンタクト領域
７２…ｐ＋ 型コンタクト領域
７７…ｐ型チャネル拡散層
８８…ｎ＋ 型ソース領域
９０…ｎ型低濃度ドレイン領域（ドレイン・ドリフト領域）
９９…ｐ型ドレイン領域
１００…並行ドリフト経路群
１１１…トレンチゲート電極
９０，１２２，１３９，２９０…ドレイン・ドリフト領域
ｅ…空乏端
Ｊａ，Ｊｂ…ｐｎ接合。
【発明の属する技術分野】
本発明は、ＭＯＳＦＥＴ（絶縁ゲート型電界効果トランジスタ），ＩＧＢＴ（伝導度変調型トランジスタ），バイポーラトランジスタ，ダイオード等に適用可能の高耐圧且つ大電流容量の半導体装置に関する。
【０００２】
【従来の技術】
一般に半導体素子は片面に電極部を持つ横型構造と両面に電極部を持つ縦型構造に大別できる。例えば、図１０は横型構造のＳＯＩ（ｓｉｌｉｃｏｎ ｏｎ ｉｎｓｕｌａｔｏｒ)−ＭＯＳＦＥＴを示す。このＳＯＩ−ＭＯＳＦＥＴの構造はｎチャネルＭＯＳＦＥＴのオフセット・ゲート構造であり、半導体基体５上の絶縁膜６の上に形成されたｐ型のチャネル拡散層７と、チャネル拡散層７の上にゲート絶縁膜１０を介して形成されたフィールドプレート付きゲート電極１１と、チャネル拡散層７のうちゲート電極１１の一端側に形成されたｎ＋ 型のソース領域８と、ゲート電極１１の他端から離間した位置に形成されたｎ＋ 型のドレイン領域９と、ドレイン・ゲート間に延在するｎ型低濃度ドレイン領域（ドレイン・ドリフト領域）９０と、この低濃度ドレイン領域９０上に形成された厚い絶縁膜１２とを有する。
【０００３】
低濃度ドレイン領域９０の部分は、ＭＯＳＦＥＴがオン状態のときはキャリアを電界によって流すドリフト領域として働き、オフ状態のときは空乏化して電界強度を緩和し耐圧を高める。低濃度ドレイン領域９０の不純物濃度を高くすることと、その領域９０の電流経路長を短くすることは、ドリフト抵抗が低くなるのでＭＯＳＦＥＴの実質的なオン抵抗（ドレイン−ソース抵抗）を下げる効果に繋がるものの、逆に、ｐ型のチャネル拡散層７とｎ型低濃度ドレイン領域９０とのｐｎ接合Ｊａから進行するドレイン−チャネル間空乏層が広がり難く、シリコンの最大（臨界）電界強度に早く達するため、耐圧（ドレイン−ソース電圧）が低下してしまう。即ち、オン抵抗（電流容量）と耐圧間にはトレードオフ関係がある。このトレードオフ関係はＩＧＢＴ，バイポーラトランジスタ，ダイオード等の半導体素子においても同様に成立することが知られている。
【０００４】
図１１は横型構造のＭＯＳＦＥＴの別の構造を示す。図１１（ａ）はｐチャネルＭＯＳＦＥＴであり、ｐ− 型半導体層４上に形成されたｎ型チャネル拡散層３と、チャネル拡散層３の上にゲート絶縁膜１０を介して形成されたフィールドプレート付きゲート電極１１と、チャネル拡散層３のうちゲート電極１１の一端側に形成されたｐ＋ 型のソース領域１８と、ゲート電極１１の他端側真下にウェル端が位置するｐ型低濃度ドレイン領域（ドレイン・ドリフト領域）１４と、ゲート電極１１の他端から離間した位置に形成されたｐ＋ 型のドレイン領域１９と、ｐ＋ 型のソース領域１８に隣接するｎ＋ 型のコンタクト領域７１と、ｐ型低濃度ドレイン１４上に形成された厚い絶縁膜１２とを有する。このような構造においてもウェル状のｐ型低濃度ドレイン領域１４の電流経路長さと不純物濃度とによりオン抵抗と耐圧がトレードオフの関係で決定される。
【０００５】
図１１（ｂ）は２重拡散型ｎチャネルＭＯＳＦＥＴであり、ｐ− 型半導体層４上に形成されたｎ型低濃度ドレイン層（ドレイン・ドリフト層）２２と、低濃度ドレイン層２２の上にゲート絶縁膜１０を介して形成されたフィールドプレート付きゲート電極１１と、低濃度ドレイン層２２のうちゲート電極１１の一端側に形成されたウェル状のｐ型チャネル拡散領域１７と、ｐ型チャネル拡散領域１７内にウェル状に形成されたｎ＋ 型のソース領域８と、ゲート電極１１とこれに離間したｎ＋ 型ドレイン領域９との間の表面層に形成されたウェル状のｐ型トップ層２４と、ｎ＋ 型のソース領域８に隣接するｐ＋ 型のコンタクト領域７２と、ｐ型トップ層２４上に形成された厚い絶縁膜１２とを有する。このような構造においてもｎ型低濃度ドレイン層域２２の電流経路長さと不純物濃度とによりオン抵抗と耐圧がトレードオフの関係で決定される。
【０００６】
ただし、図１１（ｂ）の構造では、ｎ型低濃度ドレイン層２２が下側のｐ− 型半導体層４と上側のｐ型トップ層２４とに挟まれているので、ＭＯＳＦＥＴのオフ状態のときにはｐ型チャネル拡散領域１７とのｐｎ接合Ｊａからだけでは無く、ｎ型低濃度ドレイン層２２の上下のｐｎ接合Ｊｂ，Ｊｂからも空乏層が広がる。このため、低濃度ドレイン層２２が早く空乏化するので、高耐圧構造となっている。その分、低濃度ドレイン層２２の不純物濃度を高くでき、オン抵抗の低減により電流容量の増大を図ることが可能である。
【０００７】
他方、縦型構造の半導体素子としては、例えば図１２に示すトレンチゲート型のｎチャネルＭＯＳＦＥＴが知られている。この構造は、裏面電極（図示せず）が導電接触したｎ＋ 型ドレイン層２９の上に形成されたｎ型低濃度ドレイン層３９と、低濃度ドレイン層３９の表面側に堀り込まれたトレンチ溝内にゲート絶縁膜１０を介して埋め込まれたトレンチゲート電極２１と、低濃度ドレイン層３９の表層にトレンチゲート電極２１の深さ程度に浅く形成されたｐ型チャネル拡散層２７と、トレンチゲート電極２１の上縁に沿って形成されたｎ＋ 型ソース領域１８と、ゲート電極２１を覆う厚い絶縁膜１２とを有する。なお、単層のｎ＋ 型ドレイン層２９に代えて、ｎ＋ 型上層とｐ＋ 型下層から成る２層構造とすると、ｎ型のＩＧＢＴ構造を得ることができる。このような縦型構造においても、低濃度ドレイン層３９の部分は、ＭＯＳＦＥＴがオン状態のときは縦方向にドリフト電流を成すドリフト領域として働き、オフ状態のときは空乏化して耐圧を高めるが、やはり、オン抵抗と耐圧とは低濃度ドレイン層３９の厚さと不純物濃度の如何に支配され、両者間にはトレードオフの関係にある。
【０００８】
【発明が解決しようとする課題】
図１３はシリコンのｎチャネルＭＯＳＦＥＴの理想耐圧と理想オン抵抗との関係を示すグラフである。理想耐圧は形状効果によるｐｎ接合耐圧の低下がないと仮定した。理想オン抵抗は低濃度ドレイン領域以外の部分の抵抗を無視できるほど小さいと仮定した。図１３の▲１▼は図１２に示す縦型のｎチャネルＭＯＳＦＥＴの理想耐圧と理想オン抵抗との関係を示す。縦型素子はオン時にドリフト電流が流れる方向とオフ時の逆バイアスによる空乏層が延びて広がる方向とが同じである。図１２の低濃度ドレイン層３９のみに着目すると、オフ時の理想耐圧ＢＶは次式により近似的に求まる。
ＢＶ＝Ｅｃ ２ ε０ εＳｉα（２−α）／２ｑＮＤ （１）
Ｅｃ ：Ｅｃ （ＮＤ ），不純物濃度ＮＤ でのシリコンの最大電界強度
ε０ ：真空の誘電率
εＳｉ：シリコンの比誘電率
ｑ：単位電荷
ＮＤ ：低濃度ドレイン領域の不純物濃度
α：係数 （０＜α＜１）
また、オン時の単位面積当たりの理想オン抵抗は次式により近似的に求まる。
Ｒ＝αＷ／μｑＮＤ
μ：μ（ＮＤ ），不純物濃度ＮＤ での電子の移動度
ここで、Ｗ＝Ｅｃ ε０ εＳｉ／ｑＮＤ であるので、Ｒは、
Ｒ＝Ｅｃ ε０ εＳｉα／μｑ２ ＮＤ ２ （２）
となる。（１），（２）式よりｑＮＤ を消去し、αの最適値として例えば２／３を用いると、
Ｒ＝ＢＶ２ （２７／８Ｅｃ ３ ε０ εＳｉμ） （３）
が得られる。ここに、オン抵抗Ｒは耐圧ＢＶの二乗に比例するように見えるが、Ｅｃ やμがＮＤ に依存しているので、図１３の▲１▼は実際にはＢＶの２．４〜２．６乗程度に比例している。
【０００９】
図１３の▲２▼は図１１（ａ）に示す横型のＭＯＳＦＥＴの構造をｎチャネル型に置き換えたＭＯＳＦＥＴの理想耐圧と理想オン抵抗との関係を示す。このｎチャネル型のＭＯＳＦＥＴにおいて、オン時にドリフト電流の流れる方向は横方向であるのに対し、オフ時に空乏層の延びる方向はウェル端から横方向ではなく実質的にウェル底から縦方向（上方向）の方が早い。縦方向に延びる空乏層で高耐圧を得るには、低濃度ドレイン領域１４とチャネル拡散層３とのｐｎ接合面（ウェル底）から低濃度ドレイン層１４の表面（ウェル表面）まで空乏化されなければならない。従って、低濃度ドレイン領域１４のネットのドーピング量の最大値は、
ＳＤ ＝Ｅｃ ε０ εＳｉ／ｑ （４）
に制限される。低濃度ドレイン領域１４の横方向の長さをＬとしたとき、理想耐圧ＢＶは、
ＢＶ＝Ｅｃ Ｌβ （５）
となる。ただし、βは未知の係数（０＜β＜１）である。また、単位面積当たりの理想オン抵抗Ｒは、
Ｒ＝Ｌ２ ／μｑＳＤ （６）
で近似的に求まる。従って、（５），（６）式からＬを消去して（４）式を代入すると、
Ｒ＝ＢＶ２ ／β２ Ｅｃ ３ ε０ εＳｉμ （７）
【００１０】
図１３の▲３▼は図１１（ｂ）に示す横型の２重拡散型のｎチャネルＭＯＳＦＥＴの構造の理想耐圧と理想オン抵抗との関係を示す。図１１（ｂ）の構造においては、図１１（ａ）の構造にｐ型トップ層２４が設けられており、上下両側から延びる空乏層により低濃度ドレイン層２２がピンチ的に早期空乏化する。低濃度ドレイン領域２２のネットドーピング量ＳＤ は図１１（ａ）のそれに比して２倍程度まで高めることが可能である。
ＳＤ ＝２Ｅｃ ε０ εＳｉ／ｑ （８）
かかる場合の理想オン抵抗Ｒと理想耐圧ＢＶとの関係は、
Ｒ＝ＢＶ２ ／２β２ Ｅｃ ３ ε０ εＳｉμ （９）
となる。
【００１１】
図１３の▲３▼は▲２▼に比べオン抵抗と耐圧のトレードオフ関係が多少改善されているものの、高々２倍の濃度にまでしか設定することができず、半導体素子の電流容量と耐圧の設計自由度は依然として、低いものとなっている。
【００１２】
そこで、上記問題点に鑑み、本発明の課題は、ドリフト領域の構造を改善することにより、オン抵抗と耐圧とのトレードオフ関係を大幅に緩和させて、高耐圧でありながら、オン抵抗の低減化による電流容量の増大が可能の半導体装置を提供することにある。
【００１３】
【課題を解決するための手段】
上記課題を解決するため、本発明の講じた手段は、例えばＭＯＳＦＥＴの低濃度ドレイン領域の如く、オン状態でドリフト電流を流すと共にオフ状態で空乏化するドリフト領域を有する半導体装置において、そのドリフト領域を図１に模式的に示す如く、層状構造，繊維状構造ないし蜂の巣構造等の並行分割構造とすると共に、第１導電型分割ドリフト経路域１の相隣る同士の側面間（境界）に介在してｐｎ接合分離する第２導電型仕切領域２を設けたところにある。
【００１４】
即ち、図１（ａ）に示す如く、ドリフト領域は、少なくとも端部において互いに並列接続する２枚以上のプレート状の第１導電型（例えばｎ型）分割ドリフト経路域１を持つ層状構造の並行ドリフト経路群（分割ドリフト経路集合体）１００と、分割ドリフト経路域１，１間に介在してｐｎ接合分離するプレート状の第２導電型（例えばｐ型）仕切領域２とを有して成る。複数枚の第２導電型仕切領域２は少なくとも端部において互いに並列接続している。
【００１５】
また、図１（ｂ）に示すドリフト領域の構造は繊維状構造であり、筋状の第１導電型（ｎ型）分割ドリフト経路域１と、筋状の第２導電型（ｐ型）仕切領域２とは集合体断面で市松状に配置されている。
【００１６】
更に、図１（ｃ）に示す第１導電型（ｎ型）分割ドリフト経路域１は四隅に連結部位１ａを有している。
【００１７】
図１（ａ）で良く判るように、並行ドリフト経路群１００の最側端（最上端又は最下端）の第１導電型分割ドリフト経路域１の外側に沿ってｐｎ接合分離する第２導電型側端領域２ａを設けても良い。
【００１８】
半導体装置がオン状態のときは、複数の並列接続した分割ドリフト経路域１，１を介してドリフト電流が流れるが、他方、オフ状態のときは第１導電型分割ドリフト経路域１と第２導電型仕切領域２とのｐｎ接合からそれぞれ空乏層が第１導電型分割ドリフト経路１内に広がってこれが空乏化される。一筋の第２導電型仕切領域２の両側面から空乏端が側方へ広がるので空乏化が非常に早まる。また第２導電型仕切領域２も同時に空乏化される。このため、半導体装置は高耐圧となり、ｎ型分割ドリフト経路域１の不純物濃度を高めることが可能であるので、オン抵抗の低減を実現できる。特に、本発明では、一筋の第２導電型仕切領域２の両側面から隣接する第１導電型分割ドリフト経路域１，１の双方へ空乏端が進入するようになっており、双方へ広がる空乏端が分割ドリフト経路域１，１へ有効的に作用しているので、空乏層形成のための第２導電型仕切領域２の総占有幅を半減でき、その分、第１導電型分割ドリフト経路域１の断面積の拡大を図ることができ、従前に比してオン抵抗が頗る低減する。第２導電型仕切領域２の占有幅は僅少であることが好ましい。また、第２導電型仕切領域２の不純物濃度は低い方が望ましい。第１導電型分割ドリフト経路域１の単位面積当たりの本数（分割数）を増やすにつれ、オン抵抗と耐圧とのトレードオフ関係を大幅に緩和できる。
【００１９】
本発明において一筋の第１導電型分割ドリフト経路域１に関する理想オン抵抗ｒと理想耐圧ＢＶとのトレードオフ関係式は、第２導電型仕切領域２の幅を無限小と仮定すれば、一筋の理想オン抵抗ｒは（９）式の理想オン抵抗ＲのＮ倍に相当しているので、
ｒ＝ＮＲ＝ＢＶ２ ／２β２ Ｅｃ ３ ε０ εＳｉμ （１０）
であり、並行ドリフト経路群全体の理想オン抵抗Ｒと理想耐圧ＢＶの関係は、
Ｒ＝ＢＶ２ ／２Ｎβ２ Ｅｃ ３ ε０ εＳｉμ （１１）
となる。従って、ドリフト領域の分割数Ｎを多ければ多い程、オン抵抗の頗る低減した半導体装置を実現できることが判る。
【００２０】
即ち、本発明は、基板の裏面電極に導電接続した第１導電型ドレイン層と、基板の表面側で間隔をあけて基板の横方向に繰り返して形成された複数の第２導電型チャネル層と、第１導電型ドレイン層と第２導電型チャネル層との間に介在し、オン状態で基板の縦方向にドリフト電流を流すと共にオフ状態で空乏化するドリフト領域を有する半導体装置において、ドリフト領域は、縦方向に配向する第１導電型分割ドリフト経路域と縦方向に配向する第２導電型仕切領域とを交互に基板の上記横方向とは直交する方向に繰り返して隣接して成る並行構造であり、第２導電型仕切領域が複数の第２導電型チャネル層に接していることを特徴とする。斯かる構成により、オフ状態では並行構造を空乏化でき、高耐圧化を図ることができる。
【００２２】
なお、上記第１導電型ドレイン層に代えて、基板の裏面電極に導電接触した第２導電型層を有する構成や、第１導電型ドレイン層に代えて、基板の裏面電極に導電接触した第２導電型層と、この第２導電型層の上に形成された第１導電型層とを有する構成を採用することができる。
【００２３】
上記並行構造のうち、最外側の第２導電型仕切領域の長さ及び幅は最外側の第１導電型分割ドリフト経路域の長さ及び幅と略等しい。斯かる構成により、高耐圧化を図ることができる。
【００２７】
【発明の実施の形態】
次に、本発明の実施形態を添付図面に基づいて説明する。
【００２８】
〔実施形態１〕
図２（ａ）は本発明の実施形態１に係る横型構造のＳＯＩ−ＭＯＳＦＥＴを示す平面図、図２（ｂ）は図２（ａ）中のＡ−Ａ′線で切断した状態を示す切断図、図２（ｃ）は図２（ａ）中のＢ−Ｂ′線で切断した状態を示す切断図である。
【００２９】
本例のＳＯＩ−ＭＯＳＦＥＴの構造は、図１０に示す構造と同様に、ｎチャネルＭＯＳＦＥＴのオフセット・ゲート構造であり、半導体基体５上の絶縁膜６の上に形成されたｐ型のチャネル拡散領域７と、チャネル拡散領域７の上にゲート絶縁膜１０を介して形成されたフィールドプレート付きゲート電極１１と、チャネル拡散領域７のうちゲート電極１１の一端側に形成されたｎ＋ 型のソース領域８と、ゲート電極１１の他端から離間した位置に形成されたｎ＋ 型のドレイン領域９と、ドレイン・ゲート間に延在するドレイン・ドリフト領域１９０と、このドレイン・ドリフト領域１９０上に形成された厚い絶縁膜１２とを有する。
【００３０】
本例におけるドレイン・ドリフト領域１９０は、短冊状のｎ型分割ドリフト経路域１と短冊状のｐ型仕切領域２とが平面上で交互に繰り返し配列されたストライプ状並行構造となっている。複数のｎ型分割ドリフト経路域１の一方端はｐ型のチャネル拡散領域７にｐｎ接合し、それらの他端はｎ＋ 型のドレイン領域９に接続しており、ｎ＋ 型のドレイン領域９側から分岐して並列接続のドリフト経路群１００を形成している。並行ドリフト経路群１００の最側端の分割ドリフト経路域１の外側にはストライプ状のｐ型側端領域２ａが設けられており、すべての分割ドリフト経路域１が側面に沿ってｐ型半導体領域２（２ａ）に挟まれている。また、複数のｐ型仕切領域２の一方端はｐ型のチャネル拡散領域７に接続し、それらの他端はｎ＋ 型のドレイン領域９にｐｎ接合しており、ｐ型のチャネル拡散領域７側から分岐して並列接続となっている。
【００３１】
ＭＯＳＦＥＴがオン状態のときは、ゲート絶縁膜１０直下のチャネル反転層１３を介してｎ＋ 型のソース領域８から複数のｎ型分割ドリフト経路域１にキャリア（電子）が流れ込み、ドレイン・ソース間電圧による電界でドリフト電流が流れる。他方、オフ状態のときはゲート絶縁膜１０直下のチャネル反転層１３が消失し、ドレイン・ソース間電圧により、ｎ型分割ドリフト経路域１とｐ型のチャネル拡散領域７とのｐｎ接合Ｊａ，ｎ型分割ドリフト経路域１とｐ型仕切領域２とのｐｎ接合Ｊｂからそれぞれ空乏層がｎ型分割ドリフト経路域１内に広がってこれが空乏化される。ｐｎ接合Ｊａからの空乏端はｎ型分割ドリフト経路域１内の経路長さ方向に広がるが、ｐｎ接合Ｊｂからの空乏端ｅはｎ型分割ドリフト経路域１内の経路幅方向に広がり、しかも両側面から空乏端が広がるので空乏化が非常に早まる。またｐ型仕切領域２も同時に空乏化される。このため、電界強度が緩和され、高耐圧となり、その分、ｎ型分割ドリフト経路域１の不純物濃度を高めることが可能であるので、オン抵抗が低減する。特に、本例では、ｐ型仕切領域２の両側面から隣接するｎ型分割ドリフト経路域１，１の双方へ空乏端ｅが進入するようになっているので、空乏層形成のためのｐ型仕切領域２の総占有幅を半減でき、その分、ｎ型分割ドリフト経路域１の断面積の拡大を図ることができ、従前に比してオン抵抗が低減する。ｎ型分割ドリフト経路域１の単位面積当たりの本数（分割数）Ｎを増やすにつれ、オン抵抗と耐圧とのトレードオフ関係を大幅に緩和できる。２本より３本以上の方が顕著となる。なお、ｐ型仕切領域２の占有幅は僅少であることが好ましい。
【００３２】
ここで、理想耐圧ＢＶを例えば１００Ｖと仮定し、ｎ型分割ドリフト経路域１の不純物濃度ＮＤ ＝３×１０１５（ｃｍ−３），シリコンの最大電界強度Ｅｃ ＝３×１０５ （Ｖ／ｃｍ），電子の移動度μ＝１０００（ｃｍ２ ／Ｖ・ｓｅｃ），真空の誘電率ε０ ＝８．８×１０−１２ （Ｃ／Ｖ・ｍ），シリコンの比誘電率εＳｉ＝１２，単位電荷ｑ＝１．６×１０−１９ （Ｃ）とする。図１０に示す低濃度ドレイン領域９０では、長さ６．６μｍ,厚さ１μｍのとき、理想オン抵抗Ｒは９．１（ｍオーム・ｃｍ２ ）である。これに対して本例では、ｎ型分割ドリフト経路域１とｐ型仕切領域２の幅を例えば１０μｍ,１μｍ,０．１μｍの値として理想オン抵抗Ｒを計算すると（β＝２／３，ｎ型分割ドリフト経路域１とｐ型仕切領域の長さを５μｍと仮定）、
幅１０μｍ,のとき、７．９（ｍオーム・ｃｍ２ ）
幅１μｍ,のとき、０．８（ｍオーム・ｃｍ２ ）
幅０．１μｍ,のとき、０．０８（ｍオーム・ｃｍ２ ）
となり、幅１μｍ以下になると劇的な低オン抵抗化が可能である。ｐ型仕切領域２の幅をｎ型分割ドリフト経路域１の幅よりも僅少にすれば、なおその効果が顕著となる。ｎ型分割ドリフト経路域１とｐ型仕切領域の幅はフォトリソグラフィとイオン注入により現在０．５μｍ程度までが量産レベルの限界であるが、微細加工技術の着実な進展により今後更なる幅寸法の縮小化が可能となるので、オン抵抗を顕著に低減できる。
【００３３】
特に、本例のドリフト領域の構造は、平面上のストライプ状のｐｎの繰り返し構造であるため、１回のフォトリソグラフィーで形成可能であるので、製造プロセスの簡易化により素子の低コスト化も図ることができる。
【００３４】
〔実施形態２〕
図３（ａ）は本発明の実施形態２に係る２重拡散型ｎチャネルＭＯＳＦＥＴを示す平面図、図３（ｂ）は図３（ａ）中のＡ−Ａ′線で切断した状態を示す切断図、図３（ｃ）は図３（ａ）中のＢ−Ｂ′線で切断した状態を示す切断図である。
【００３５】
本例の２重拡散型ｎチャネルＭＯＳＦＥＴの構造は図１１（ｂ）に示す構造を改善したものであり、ｐ− 型又はｎ− 型の半導体層４上に形成されたドレイン・ドリフト領域１２２と、ドレイン・ドリフト領域１２２の上にゲート絶縁膜１０を介して形成されたフィールドプレート付きゲート電極１１と、ドレイン・ドリフト領域１２２のうちゲート電極１１の一端側に形成されたウェル状のｐ型チャネル拡散領域１７と、ｐ型チャネル拡散領域１７内にウェル状に形成されたｎ＋ 型のソース領域８と、ゲート電極１１に離間したｎ＋ 型ドレイン領域９と、ドレイン・ドリフト領域１２２上に形成された厚い絶縁膜１２とを有する。
【００３６】
本例におけるドレイン・ドリフト領域１２２も、図２に示す実施例１と同様に、短冊状のｎ型分割ドリフト経路域１と短冊状のｐ型仕切領域２とが平面上で交互に繰り返し配列されたストライプ状の並行構造となっている。そして、複数のｎ型分割ドリフト経路域１の一方端はｐ型のチャネル拡散領域１７にｐｎ接合し、それらの他端はｎ＋ 型のドレイン領域９に接続しており、ｎ＋ 型のドレイン９側から分岐して並列接続の並行ドリフト経路群１００を形成している。並行ドリフト経路群１００の最側端の分割ドリフト経路域１の外側にはこれを挟み込むためのｐ型側端領域２ａが設けられており、すべての分割ドリフト経路域１が側面に沿ってｐ型領域２（２ａ）に挟まれている。また、複数のｐ型仕切領域２の一方端はｐ型のチャネル拡散領域７に接続し、それらの他端はｎ＋ 型のドレイン領域９にｐｎ接合しており、ｐ型のチャネル拡散領域７側から分岐して並列接続となっている。
【００３７】
本例においても、オフ状態のときは、ｐｎ接合Ｊｂからの空乏端がｎ型分割ドリフト経路域１内の経路幅方向に広がり、しかも両側面から空乏端が広がるので空乏化が非常に早まる。また同時にｐ型仕切領域２も空乏化される。このため、実施例１と同様に、高耐圧となり、ｎ型分割ドリフト経路域１の不純物濃度を高めることが可能であるので、オン抵抗の低減を実現できる。
【００３８】
ここで、図１１（ｂ）に示す従来構造と理想耐圧１００Ｖで比較してみると、図１１（ｂ）に示す従来構造ではオン抵抗が約０．５（ｍオーム・ｃｍ２ ）であるのに対して、本例の構造では実施例１と同様に分割ドリフト経路域１とｐ型仕切領域２の厚さが１μｍ，幅が０．５μｍであるとき、オン抵抗が０．４（ｍオーム・ｃｍ２ ）である。分割ドリフト経路域１とｐ型仕切領域２の幅を更に僅少化することによりオン抵抗の大幅低減が可能である。なお、分割ドリフト経路域１とｐ型仕切領域２の厚さを厚くすることで、分割ドリフト経路１の抵抗断面積を大きくしてオン抵抗の低減を図ることができる。例えば１０μｍにすればオン抵抗は１／１０、１００μｍにすればオン抵抗は１／１００にすることができる。このような厚い領域のドーピングのためには、同じ部位に複数の（若しくは連続的に異なる）エネルギーで不純物イオン注入を行えば良い。
【００３９】
〔実施形態３〕
図４（ａ）は本発明の実施形態３に係る横型構造のＳＯＩ−ＭＯＳＦＥＴを示す平面図、図４（ｂ）は図４（ａ）中のＡ−Ａ′線で切断した状態を示す切断図、図４（ｃ）は図４（ａ）中のＢ−Ｂ′線で切断した状態を示す切断図である。
【００４０】
本例のＳＯＩ−ＭＯＳＦＥＴの構造は、半導体基体５上の絶縁膜６の上に形成されたｐ型のチャネル拡散層７７と、チャネル拡散層７７の側壁上にゲート絶縁膜１０を介して形成されたトレンチゲート電極１１１と、トレンチゲート電極１１１の上縁に沿って形成されたｎ＋ 型のソース領域８８と、トレンチゲート電極１１１から離間した位置に形成されたｎ＋ 型のドレイン領域９９と、ドレイン・ゲート間に延在するドレイン・ドリフト領域２９０と、このドレイン・ドリフト領域２９０上に形成された厚い絶縁膜１２とを有する。
【００４１】
本例におけるドレイン・ドリフト領域２９０は、実施形態１の場合とは異なり、プレート状のｎ型分割ドリフト経路域１とプレート状のｐ型仕切領域２とが交互に繰り返し積み重ねて積層された重畳並行構造となっている。最下位のｎ型分割ドリフト経路域１の真下にはｐ型側端領域２ａが形成されており、また最上位のｎ型分割ドリフト経路域１の上にもｐ型側端領域２ａが形成されている。このｐ型側端領域２ａのネットドーピング量は２×１０１２／cm２ 以下とする。複数のｎ型分割ドリフト経路域１の一方端はｐ型のチャネル拡散層７７にｐｎ接合し、それらの他端はｎ＋ 型のドレイン領域９９に接続しており、ｎ＋ 型のドレイン９９側から分岐して並列接続の並行ドリフト経路群１００を形成している。また、複数のｐ型仕切領域２の一方端はｐ型のチャネル拡散層７７に接続し、それらの他端はｎ＋ 型のドレイン領域９９にｐｎ接合しており、ｐ型のチャネル拡散層７７側から分岐して並列接続となっている。
【００４２】
この層状構造においても、理想オン抵抗は前述の（１１）式で与えられ、Ｎはｎ型分割ドリフト経路域１の積み重ね枚数である。理想耐圧１００Ｖとしたとき、従来構造（Ｎ＝１）では、理想オン抵抗Ｒ＝０．５（ｍオーム・ｃｍ２ ）であるが、本例ではＮ＝１０の場合、Ｒ＝０．０５（ｍオーム・ｃｍ２ ）となり、分割数Ｎに逆比例してオン抵抗が激減する。
【００４３】
ところで、図２及び図３に示す実施形態のキーテクノロジーはフォトリソグラフィーとイオン注入であったのに対し、図４に示す本例のキーテクノロジーは、プレート状のｎ型分割ドリフト経路域１とプレート状のｐ型仕切領域２とを交互に繰り返し積層するための結晶成長法である。積層数を増やして行くと総厚が厚くなり、また結晶成長に要する時間が長くなるため、不純物の拡散による不純物分布の乱れが無視できなくなる。理想的には、ｎ型分割ドリフト経路域１とｐ型仕切領域２を可能な限り薄く形成し、不純物分布の乱れが無視できる位の低温で結晶成長させることが好ましい。そのためには、シリコン技術で多用されているエピタキシャル成長法よりも、ガリウム−砒素等の化合物半導体で用いられるＭＯＣＶＤ（有機金属気相分解結晶成長法）やＭＢＥ（分子線結晶成長法）が適している。これによれば、層状のｎ型分割ドリフト経路域１と層状のｐ型仕切領域２の層厚を微細化でき、オン抵抗の頗る低減が可能となる。
【００４４】
なお、本例の場合、ｎ型分割ドリフト経路域１とｐ型仕切領域２を薄く形成し、不純物濃度を高めると、チャネル反転層１３が形成し難くなり、チャネル抵抗が下げ難く、結果としてオン抵抗が下げ難い。これを改善するためには、ｎ型分割ドリフト経路域１とｐ型仕切領域２のうちゲート絶縁膜１０に接する部分を局部的に低濃度領域とすることが有効である。
【００４５】
〔実施形態４〕
図５（ａ）は本発明の実施形態４に係る横型構造のＭＯＳＦＥＴを示す平面図、図５（ｂ）は図５（ａ）中のＡ−Ａ′線で切断した状態を示す切断図、図５（ｃ）は図５（ａ）中のＢ−Ｂ′線で切断した状態を示す切断図である。
【００４６】
本例のＭＯＳＦＥＴの構造は、ｐ− 型又はｎ− 型の半導体層４上に形成されたｐ型のチャネル拡散層７７と、チャネル拡散層７７の側壁上にゲート絶縁膜１０を介して形成されたトレンチゲート電極１１１と、トレンチゲート電極１１１の上縁に沿って形成されたｎ＋ 型のソース領域８８と、トレンチゲート電極１１１から離間した位置に形成されたｎ＋ 型のドレイン領域９９と、ドレイン・ゲート間に延在するドレイン・ドリフト領域２９０と、このドレイン・ドリフト領域２９０上に形成された厚い絶縁膜１２とを有する。
【００４７】
本例におけるドレイン・ドリフト領域２９０は、実施形態３の場合と同様であり、プレート状のｎ型分割ドリフト経路域１とプレート状のｐ型仕切領域２とが交互に繰り返し積層された並行構造となっている。最下位のｎ型分割ドリフト経路域１の真下にはｐ型側端領域２ａが形成されており、また最上位のｎ型分割ドリフト経路域１の上にもｐ型側端領域２ａが形成されている。このｐ型側端領域２ａのネットドーピング量は２×１０１２／ｃｍ２ 以下とする。複数のｎ型分割ドリフト経路域１の一方端はｐ型のチャネル拡散層７７にｐｎ接合し、それらの他端はｎ＋ 型のドレイン領域９９に接続しており、ｎ＋ 型のドレイン９９側から分岐して並列接続の並行ドリフト経路群１００を形成している。また、複数のｐ型仕切領域２の一方端はｐ型のチャネル拡散層７７に接続し、それらの他端はｎ＋ 型のドレイン領域９９にｐｎ接合しており、ｐ型のチャネル拡散層７７側から分岐して並列接続となっている。
【００４８】
本例は実施形態３と同様にオン抵抗の低減と高耐圧化を図ることができる。なお、本例と図４に示す実施形態３との関係は、図３に示す実施形態２と図２に示す実施形態１との関係に相当している。図２の実施形態に対する図３の実施形態と同じく、本例はＳＯＩではない点で低コスト化を図ることができる。
【００４９】
〔実施形態５〕
図６（ａ）は本発明の実施形態５に係る横型構造のｐチャネルＭＯＳＦＥＴを示す断面図であり、図１１（ａ）の改善例に相当している。
【００５０】
本例の構造は、ｐ− 型半導体層４上に形成されたｎ型チャネル拡散層３と、チャネル拡散層３の上にゲート絶縁膜１０を介して形成されたフィールドプレート付きゲート電極１１と、チャネル拡散層３のうちゲート電極１１の一端側に形成されたｐ＋ 型のソース領域１８と、ゲート電極１１の他端側真下にウェル端が位置するｐ型ドレイン・ドリフト領域１４と、このｐ型ドレイン・ドリフト領域１４の表層に形成されたｎ型側端領域２ｂと、ゲート電極１１の他端から離間した位置に形成されたｐ＋ 型のドレイン領域１９と、ｐ＋ 型のソース領域１８に隣接するｎ＋ 型のコンタクト領域７１と、ｐ型ドレイン・ドリフト１４上に形成された厚い絶縁膜１２とを有する。
【００５１】
本例の場合、ドレイン領域の分割数は１で、ｐ型ドレイン・ドリフト領域１４は断面上では一筋の分割ドレイン経路域１に相当している。このｐ型ドレイン・ドリフト領域１４の上のｎ型側端領域２ｂの厚さは空乏化を早めるため薄く形成されている。図１１（ａ）の構造と比べると、本例ではｎ型側端領域２ｂが形成されており、ｐ型ドレイン・ドリフト領域１４の下側のチャネル拡散層３からの空乏層と上側のｎ型側端領域２ａからの空乏層とで空乏化を促進するようにしている。図１１（ａ）のドレイン・ドリフト領域１４のネットドーピング量は１×１０１２／ｃｍ２ 程度であるのに対し、本例では約２×１０１２／ｃｍ２ 程度と２倍になっている。従って、高耐圧化を実現できる分、ドレイン・ドリフト領域１４の不純物濃度を高めることができ、低オン抵抗化が可能である。
【００５２】
〔実施形態６〕
図６（ｂ）は本発明の実施形態６に係る横型構造のｎチャネルＭＯＳＦＥＴを示す断面図であり、図１１（ｂ）の改善例に相当している。
【００５３】
本例は２重拡散型ｎチャネルＭＯＳＦＥＴであり、ｐ− 型半導体層４（ｐ型側端領域２ａ）上に形成されたドレイン・ドリフト領域２２（第１のｎ型分割ドリフト経路域１）と、ゲート絶縁膜１０を介して形成されたフィールドプレート付きゲート電極１１と、ドレイン・ドリフト領域２２のうちゲート電極１１の一端側に形成されたウェル状のｐ型チャネル拡散領域１７と、ｐ型チャネル拡散領域１７内にウェル状に形成されたｎ＋ 型のソース領域８と、ゲート電極１１とこれに離間したｎ＋ 型ドレイン領域９との間の表面層に形成されたｐ型トップ層２４（ｐ型仕切領域２）と、ｐ型仕切領域２の表層に形成された第２のｎ型分割ドリフト経路域１と、ｎ＋ 型のソース領域８に隣接するｐ＋ 型のコンタクト領域７２と、ｐ型仕切領域２上に形成された厚い絶縁膜１２とを有する。
【００５４】
下層のドレイン・ドリフト領域２２と上層の分割ドリフト経路域１はｐ型仕切領域２を挟んで並列接続している。図１１（ｂ）の構造と比べると、本例ではｐ型仕切領域２の上に分割ドリフト経路域１を並設した点にある。前述したように、ｐ型仕切領域２から下層のドレイン・ドリフト領域２２と上層の分割ドリフト経路域１の双方に空乏層が広がるようになっているため、高耐圧化を図ることができ、その分、オン抵抗を低減させることができる。図１１（ｂ）のドリフト領域２２のネットドーピング量は２×１０１２／ｃｍ２ 程度であるのに対し、本例では下層のドレイン・ドリフト領域２２と上層の分割ドリフト経路域１とのドーピング量を合わせて、約３×１０１２／ｃｍ２ 程度と１．５倍にすることができる。本例の構造によれば、図１３中の▲４▼に示す理想耐圧と理想オン抵抗とのトレードオフ関係を得ることができる。明らかに、従来構造に比して理想耐圧と理想オン抵抗のトレードオフ関係を緩和できることが判明した。
【００５５】
なお、実施形態５，６の構造を得るための製造方法としては、まず、ｐ− 型半導体層４へのリンのイオン注入と熱処理（熱拡散）によりｎ型半導体層３（２２）を形成した後、このｎ型半導体層３（２２）表面への選択的な硼素のイオン注入と熱処理（熱拡散）によってｐ型領域１４（２４）を形成し、しかる後、熱酸化処理を施し、シリコン表面でのリンの偏析による高濃度化と硼素の酸化膜中への偏析による低濃度化を利用して表層に薄いｎ型側端領域２ｂ（ｎ型分割ドリフト経路域１）を形成する。ｎ型側端領域２ｂやｎ型分割ドリフト経路域１の上層には逆導電型層が隣接していないため、空乏化し易くするには薄層であればある程よい。従って、熱酸化処理工程だけでｎ型側端領域２ｂ（ｎ型分割ドリフト経路１）を形成できる利益は、工程数の削減に寄与し、量産化を可能とする。
【００５６】
実施形態５においては、ｎ型側端領域２ｂがゲート絶縁膜１０とドレイン・ドリフト領域１４と隔てているが、これは上記の製造方法を用いているため、シリコン表層に全面的にｎ型側端領域２ｂが形成されてしまうからである。しかし、ｎ型側端領域２ｂが薄ければ、ゲート１０直下に形成されるチャネル反転層によってドレイン・ドリフト領域１４が導通するので問題は起こらない。
【００５７】
〔実施形態７〕
図７（ａ）は本発明の実施形態７に係る縦型構造のトレンチゲート型のｎチャネルＭＯＳＦＥＴを示す平面図、図７（ｂ）は図７（ａ）中のＡ−Ａ′線に沿って切断した状態を示す切断図、図８（ａ）は図７（ａ）中のＢ−Ｂ′線に沿って切断した状態を示す切断図、図８（ｂ）は図７（ｂ）中のＣ−Ｃ′線に沿って切断した状態を示す切断図、図９（ａ）は図７（ａ）中のＤ−Ｄ′線に沿って切断した状態を示す切断図、図９（ｂ）は図７（ａ）中のＥ−Ｅ′線に沿って切断した状態を示す切断図である。
【００５８】
本例の構造は、裏面電極（図示せず）が導電接触したｎ＋ 型ドレイン層２９と、この上に形成されたドレイン・ドリフト層１３９と、ドレイン・ドリフト層１３９の表面側に堀り込まれたトレンチ溝内にゲート絶縁膜１０を介して埋め込まれたトレンチゲート電極２１と、ドレイン・ドリフト層１３９の表層にトレンチゲート電極２１の深さ程度に浅く形成されたｐ型チャネル層２７と、トレンチゲート電極２１の上縁に沿って形成されたｎ＋ 型ソース領域２８と、ゲート電極２１を覆う厚い絶縁膜１２とを有する。なお、単層のｎ＋ 型ドレイン層２９に代えて、ｎ＋ 型上層とｐ＋ 型下層から成る２層構造又はｐ型層とすると、ｎ型のＩＧＢＴ構造を得ることができる。
【００５９】
本例におけるドレイン・ドリフト層１３９は、図８（ｂ）及び図９に示す如く、縦方向にプレート状のｎ型分割ドリフト経路域１と縦方向にプレート状のｐ型仕切領域２とが交互に繰り返し隣接した横並び並行構造となっている。複数枚のｎ型分割ドリフト経路域１の上端はｐ型のチャネル拡散層２７にｐｎ接合し、それらの下端はｎ＋ 型のドレイン層２９に接続しており、ｎ＋ 型のドレイン層２９側から分岐して並列接続の並行ドリフト経路群１００を形成している。図示されていないが、並行ドリフト経路群１００の最側端の分割ドリフト経路域１の外側にはｐ型側端領域が設けられており、すべての分割ドリフト経路域１が側面に沿ってｐ型仕切領域２又はｐ型側端領域に挟まれている。また、複数のｐ型仕切領域２の上方端はｐ型のチャネル拡散層２７に接続し、それらの下端はｎ＋ 型のドレイン層２９にｐｎ接合しており、ｐ型のチャネル拡散層２７側から分岐して並列接続となっている。
【００６０】
オフ状態のときはゲート絶縁膜１０直下のチャネル反転層１３が消失し、ドレイン・ソース間電圧により、ｎ型分割ドリフト経路域１とｐ型のチャネル拡散層２７とのｐｎ接合Ｊａ，ｎ型分割ドリフト経路域１とｐ型仕切領域２とのｐｎ接合Ｊｂからそれぞれ空乏層がｎ型分割ドリフト経路域１内に広がってこれが空乏化される。ｐｎ接合Ｊａからの空乏端はｎ型分割ドリフト経路域１内の経路長さ方向に広がるが、ｐｎ接合Ｊｂからの空乏端はｎ型分割ドリフト経路域１内の経路幅方向に広がり、しかも両側面から空乏端が広がるので空乏化が非常に早まる。またｐ型仕切領域２も同時に空乏化される。特に、ｐ型仕切領域２の両側面から隣接するｎ型分割ドリフト経路１，１の双方へ空乏端が進入するようになっているので、空乏層形成のためのｐ型仕切領域２の総占有幅を半減でき、その分、ｎ型分割ドリフト経路域１の断面積の拡大を図ることができ、従前に比してオン抵抗が低減する。ｎ型分割ドリフト経路１の単位面積当たりの本数（分割数）を増やすにつれ、オン抵抗と耐圧とのトレードオフ関係を大幅に緩和できる。
【００６１】
理想耐圧１００ＶのｎチャネルＭＯＳＦＥＴ（図１２に示す従来構造）での理想オン抵抗と比較すると、従来構造の場合、図１３の▲１▼により、理想オン抵抗Ｒ＝約０．６（ｍオーム・ｃｍ２ ）であるが、本例の場合は、ｎ型分割ドリフト経路域１とｐ型仕切領域２の深さ（経路長）を約５μｍ、β＝２／３と仮定し、ｎ型分割ドリフト経路域１とｐ型仕切領域２の積層方向の厚さを例えば１０μｍ,１μｍ,０．１μｍの値として計算すると、
厚さ１０μｍ,のとき、１．６（ｍオーム・ｃｍ２ ）
厚さ１μｍ,のとき、０．１６（ｍオーム・ｃｍ２ ）
厚さ０．１μｍ,のとき、０．０１６（ｍオーム・ｃｍ２ ）
となり、μｍオーダでも劇的な低オン抵抗化が可能である。ｐ型仕切領域２の幅をｎ型分割ドリフト経路域１の幅よりも僅少にすれば、なおその効果が顕著となる。ｎ型分割ドリフト経路域１とｐ型仕切領域の幅はフォトリソグラフィとイオン注入により現在０．５μm 程度までが量産レベルの限界であるが、微細加工技術の着実な進展により今後更なる幅寸法の縮小化が可能となるので、オン抵抗を顕著に低減できる。
【００６２】
本例のように、縦方向に配列したｎ型分割ドリフト経路域１とｐ型仕切領域２の繰り返し構造は、横型半導体構造の場合に比して製法上難しい面もあるが、例えば、ドレイン層２９の上にエピタキシャル成長によりｎ型層を形成した後、そのｎ型層をストライプ状に間隔を空けてエッチング除去し、そのエッチング溝をｐ型のエピタキシャル成長によリ埋め、不要部分を研磨除去する方法を採用することができる。また、中性子線や飛程の大きい高エネルギー粒子の選択的打ち込みとこれによる核変換を利用して選択的に逆導電型領域を深く形成する方法も考えられる。
【００６３】
なお、本発明に係る構造は、ＭＯＳＦＥＴのドレイン・ドリフト領域に限らず、オン時にドリフト領域となり、オフ時に空乏化領域となる半導体領域に適用でき、ＩＧＢＴ，バイポラーラトランジスタ，ダイオード，ＪＦＥＴ、サイリスタ，ＭＥＳＦＥＴ，ＨＥＭＴ等の殆ど総ての半導体素子に適用可能である。また、導電型は逆導電型に適宜変更できる。また、図１では並行分割ドリフト群として層状、繊維状、網状又は蜂の巣状を示してあるが、これに限らず、他の繰り返し形状を採用可能である。
【００６４】
【発明の効果】
以上説明したように、本発明におけるドリフト領域の並列構造の第２導電型仕切領域が複数の第２導電型チャネル層に直交して接していることを特徴とする。このため、オフ状態では並行構造を空乏化でき、高耐圧化を図ることができる。
【図面の簡単な説明】
【図１】（ａ）乃至（ｃ）は本発明に係る半導体装置におけるドリフト領域の構造をそれぞれ示す模式図である。
【図２】（ａ）は本発明の実施形態１に係る横型構造のＳＯＩ−ＭＯＳＦＥＴを示す平面図、（ｂ）は（ａ）中のＡ−Ａ′線で切断した状態を示す切断図、（ｃ）は（ａ）中のＢ−Ｂ′線で切断した状態を示す切断図である。
【図３】（ａ）は本発明の実施形態２に係る２重拡散型ｎチャネルＭＯＳＦＥＴを示す平面図、（ｂ）は（ａ）中のＡ−Ａ′線で切断した状態を示す切断図、（ｃ）は（ａ）中のＢ−Ｂ′線で切断した状態を示す切断図である。
【図４】（ａ）は本発明の実施形態３に係る横型構造のＳＯＩ−ＭＯＳＦＥＴを示す平面図、（ｂ）は（ａ）中のＡ−Ａ′線で切断した状態を示す切断図、（ｃ）は（ａ）中のＢ−Ｂ′線で切断した状態を示す切断図である。
【図５】（ａ）は本発明の実施形態例４に係る横型構造のＭＯＳＦＥＴを示す平面図、（ｂ）は（ａ）中のＡ−Ａ′線で切断した状態を示す切断図、（ｃ）は（ａ）中のＢ−Ｂ′線で切断した状態を示す切断図である。
【図６】（ａ）は本発明の実施形態５に係る横型構造のｐチャネルＭＯＳＦＥＴを示す断面図、（ｂ）は本発明の実施形態６に係る横型構造のｎチャネルＭＯＳＦＥＴを示す断面図である。
【図７】（ａ）は本発明の実施形態例７に係る縦型構造のトレンチゲート型のｎチャネルＭＯＳＦＥＴを示す平面図、（ｂ）は（ａ）中のＡ−Ａ′線に沿って切断した状態を示す切断図である。
【図８】（ａ）は図７（ａ）中のＢ−Ｂ′線に沿って切断した状態を示す切断図、（ｂ）は図７（ｂ）中のＣ−Ｃ′線に沿って切断した状態を示す切断図である。
【図９】（ａ）は図７（ａ）中のＤ−Ｄ′線に沿って切断した状態を示す切断図、（ｂ）は図７（ａ）中のＥ−Ｅ′線に沿って切断した状態を示す切断図である。
【図１０】（ａ）は従来の横型構造のＳＯＩ−ＭＯＳＦＥＴを示す平面図、（ｂ）はその断面図である。
【図１１】（ａ）は従来の横型構造のＭＯＳＦＥＴの別の構造を示す断面図、（ｂ）は従来の２重拡散型ｎチャネルＭＯＳＦＥＴの構造を示す断面図である。
【図１２】従来のトレンチゲート型のｎチャネルＭＯＳＦＥＴを示す断面図である。
【図１３】各種のシリコンｎチャネルＭＯＳＦＥＴの理想耐圧と理想オン抵抗とのトレードオフ関係を示すグラフである。
【符号の説明】
１…ｎ型分割ドリフト経路域
１ａ…連結部位
２…ｐ型仕切領域
２ａ…ｐ型側端領域
３…ｎ型チャネル拡散層
４…ｐ− 型半導体層
５…半導体基体
６…絶縁膜
７…ｐ型チャネル拡散層
８…ｎ＋ 型ソース領域
９…ｎ＋ 型ドレイン領域
１０…ゲート絶縁膜
１１…フィールドプレート付きゲート電極
１２…厚い絶縁膜
１３…チャネル反転層
１４…ｐ型低濃度領域
１７…ｐ型チャネル拡散領域
１８，２８…ｐ＋ 型ソース領域
１９…ｐ＋ 型ドレイン領域
２１…トレンチゲート電極
２２…ｎ型低濃度ドレイン層
２４…ｐ型トップ層
２７…ｐ型チャネル層
２９…ｎ＋ 型ドレイン層
３９…ｎ型低濃度ドレイン層
７１…ｎ＋ 型コンタクト領域
７２…ｐ＋ 型コンタクト領域
７７…ｐ型チャネル拡散層
８８…ｎ＋ 型ソース領域
９０…ｎ型低濃度ドレイン領域（ドレイン・ドリフト領域）
９９…ｐ型ドレイン領域
１００…並行ドリフト経路群
１１１…トレンチゲート電極
９０，１２２，１３９，２９０…ドレイン・ドリフト領域
ｅ…空乏端
Ｊａ，Ｊｂ…ｐｎ接合。
Claims (4)
- 基板の裏面電極に導電接続した第１導電型ドレイン層と、前記基板の表面側で間隔をあけて前記基板の横方向に繰り返して形成された複数の第２導電型チャネル層と、前記第１導電型ドレイン層と第２導電型チャネル層との間に介在し、オン状態で前記基板の縦方向にドリフト電流を流すと共にオフ状態で空乏化するドリフト領域を有する半導体装置において、
前記ドリフト領域は、前記縦方向に配向する第１導電型分割ドリフト経路域と前記縦方向に配向する第２導電型仕切領域とを交互に前記基板の前記横方向とは直交する方向に繰り返して隣接して成る並行構造であって、前記第２導電型仕切領域が複数の前記第２導電型チャネル層に接していることを特徴とする半導体装置。 - 請求項１に規定する半導体装置において、前記第１導電型ドレイン層に代えて、前記基板の裏面電極に導電接触した第２導電型層を有することを特徴とする半導体装置。
- 請求項１に規定する半導体装置において、前記第１導電型ドレイン層に代えて、前記基板の裏面電極に導電接触した第２導電型層と、この第２導電型層の上に形成された第１導電型層とを有することを特徴とする半導体装置。
- 請求項１乃至請求項３のいずれか一項に記載の半導体装置において、前記並行構造のうち、最外側の前記第２導電型仕切領域の長さ及び幅が最外側の前記第１導電型分割ドリフト経路域の長さ及び幅と略等しいことを特徴とする半導体装置。
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