JP2001352075A - 半導体装置 - Google Patents
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Classifications
-
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
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Abstract
(57)【要約】 （修正有）
【課題】 オフ状態で空乏化するドリフト領域の構造を
改良することにより、高耐圧で、オン抵抗の低減した半
導体装置の提供。 【解決手段】 ドレイン・ドリフト領域１９０は、短冊
状のｎ型分割ドリフト経路域１と短冊状のｐ型仕切領域
２とが平面上で交互に繰り返し配列されたストライプ状
並行構造である。各ｎ型分割ドリフト経路域１の一方端
はｐ型のチャネル拡散層７にｐｎ接合し、他端はｎ＋
型のドレイン領域９に接続している。並行ドリフト経路
群１００の最側端の分割ドリフト経路１の外側にはｐ型
側端領域２ａが設けられており、すべての分割ドリフト
経路域１が側面に沿ってｐ型領域２（２ａ）に挟まれて
いる。各ｐ型仕切領域２の一方端はｐ型のチャネル拡散
層７に接続し、他端はｎ＋ 型のドレイン領域９にｐｎ
接合し、ｐ型のチャネル拡散層７から分岐して並列接続
にする。
改良することにより、高耐圧で、オン抵抗の低減した半
導体装置の提供。 【解決手段】 ドレイン・ドリフト領域１９０は、短冊
状のｎ型分割ドリフト経路域１と短冊状のｐ型仕切領域
２とが平面上で交互に繰り返し配列されたストライプ状
並行構造である。各ｎ型分割ドリフト経路域１の一方端
はｐ型のチャネル拡散層７にｐｎ接合し、他端はｎ＋
型のドレイン領域９に接続している。並行ドリフト経路
群１００の最側端の分割ドリフト経路１の外側にはｐ型
側端領域２ａが設けられており、すべての分割ドリフト
経路域１が側面に沿ってｐ型領域２（２ａ）に挟まれて
いる。各ｐ型仕切領域２の一方端はｐ型のチャネル拡散
層７に接続し、他端はｎ＋ 型のドレイン領域９にｐｎ
接合し、ｐ型のチャネル拡散層７から分岐して並列接続
にする。
Description
【０００１】
【発明の属する技術分野】本発明は、ＭＯＳＦＥＴ（絶
縁ゲート型電界効果トランジスタ），ＩＧＢＴ（伝導度
変調型トランジスタ），バイポーラトランジスタ，ダイ
オード等に適用可能の高耐圧且つ大電流容量の半導体装
置及びその製造方法に関する。
縁ゲート型電界効果トランジスタ），ＩＧＢＴ（伝導度
変調型トランジスタ），バイポーラトランジスタ，ダイ
オード等に適用可能の高耐圧且つ大電流容量の半導体装
置及びその製造方法に関する。
【０００２】
【従来の技術】一般に半導体素子は片面に電極部を持つ
横型構造と両面に電極部を持つ縦型構造に大別できる。
例えば、図１０は横型構造のＳＯＩ（ｓｉｌｉｃｏｎ
ｏｎｉｎｓｕｌａｔｏｒ)−ＭＯＳＦＥＴを示す。この
ＳＯＩ−ＭＯＳＦＥＴの構造はｎチャネルＭＯＳＦＥＴ
のオフセット・ゲート構造であり、半導体基体５上の絶
縁膜６の上に形成されたｐ型のチャネル拡散層７と、チ
ャネル拡散層７の上にゲート絶縁膜１０を介して形成さ
れたフィールドプレート付きゲート電極１１と、チャネ
ル拡散層７のうちゲート電極１１の一端側に形成された
ｎ＋ 型のソース領域８と、ゲート電極１１の他端から
離間した位置に形成されたｎ＋ 型のドレイン領域９
と、ドレイン・ゲート間に延在するｎ型低濃度ドレイン
領域（ドレイン・ドリフト領域）９０と、この低濃度ド
レイン領域９０上に形成された厚い絶縁膜１２とを有す
る。
横型構造と両面に電極部を持つ縦型構造に大別できる。
例えば、図１０は横型構造のＳＯＩ（ｓｉｌｉｃｏｎ
ｏｎｉｎｓｕｌａｔｏｒ)−ＭＯＳＦＥＴを示す。この
ＳＯＩ−ＭＯＳＦＥＴの構造はｎチャネルＭＯＳＦＥＴ
のオフセット・ゲート構造であり、半導体基体５上の絶
縁膜６の上に形成されたｐ型のチャネル拡散層７と、チ
ャネル拡散層７の上にゲート絶縁膜１０を介して形成さ
れたフィールドプレート付きゲート電極１１と、チャネ
ル拡散層７のうちゲート電極１１の一端側に形成された
ｎ＋ 型のソース領域８と、ゲート電極１１の他端から
離間した位置に形成されたｎ＋ 型のドレイン領域９
と、ドレイン・ゲート間に延在するｎ型低濃度ドレイン
領域（ドレイン・ドリフト領域）９０と、この低濃度ド
レイン領域９０上に形成された厚い絶縁膜１２とを有す
る。
【０００３】低濃度ドレイン領域９０の部分は、ＭＯＳ
ＦＥＴがオン状態のときはキャリアを電界によって流す
ドリフト領域として働き、オフ状態のときは空乏化して
電界強度を緩和し耐圧を高める。低濃度ドレイン領域９
０の不純物濃度を高くすることと、その領域９０の電流
経路長を短くすることは、ドリフト抵抗が低くなるので
ＭＯＳＦＥＴの実質的なオン抵抗（ドレイン−ソース抵
抗）を下げる効果に繋がるものの、逆に、ｐ型のチャネ
ル拡散層７とｎ型低濃度ドレイン領域９０とのｐｎ接合
Ｊａから進行するドレイン−チャネル間空乏層が広がり
難く、シリコンの最大（臨界）電界強度に早く達するた
め、耐圧（ドレイン−ソース電圧）が低下してしまう。
即ち、オン抵抗（電流容量）と耐圧間にはトレードオフ
関係がある。このトレードオフ関係はＩＧＢＴ，バイポ
ーラトランジスタ，ダイオード等の半導体素子において
も同様に成立することが知られている。
ＦＥＴがオン状態のときはキャリアを電界によって流す
ドリフト領域として働き、オフ状態のときは空乏化して
電界強度を緩和し耐圧を高める。低濃度ドレイン領域９
０の不純物濃度を高くすることと、その領域９０の電流
経路長を短くすることは、ドリフト抵抗が低くなるので
ＭＯＳＦＥＴの実質的なオン抵抗（ドレイン−ソース抵
抗）を下げる効果に繋がるものの、逆に、ｐ型のチャネ
ル拡散層７とｎ型低濃度ドレイン領域９０とのｐｎ接合
Ｊａから進行するドレイン−チャネル間空乏層が広がり
難く、シリコンの最大（臨界）電界強度に早く達するた
め、耐圧（ドレイン−ソース電圧）が低下してしまう。
即ち、オン抵抗（電流容量）と耐圧間にはトレードオフ
関係がある。このトレードオフ関係はＩＧＢＴ，バイポ
ーラトランジスタ，ダイオード等の半導体素子において
も同様に成立することが知られている。
【０００４】図１１は横型構造のＭＯＳＦＥＴの別の構
造を示す。図１１（ａ）はｐチャネルＭＯＳＦＥＴであ
り、ｐ− 型半導体層４上に形成されたｎ型チャネル拡
散層３と、チャネル拡散層３の上にゲート絶縁膜１０を
介して形成されたフィールドプレート付きゲート電極１
１と、チャネル拡散層３のうちゲート電極１１の一端側
に形成されたｐ＋ 型のソース領域１８と、ゲート電極
１１の他端側真下にウェル端が位置するｐ型低濃度ドレ
イン領域（ドレイン・ドリフト領域）１４と、ゲート電
極１１の他端から離間した位置に形成されたｐ＋ 型の
ドレイン領域１９と、ｐ＋ 型のソース領域１８に隣接
するｎ＋ 型のコンタクト領域７１と、ｐ型低濃度ドレ
イン１４上に形成された厚い絶縁膜１２とを有する。こ
のような構造においてもウェル状のｐ型低濃度ドレイン
領域１４の電流経路長さと不純物濃度とによりオン抵抗
と耐圧がトレードオフの関係で決定される。
造を示す。図１１（ａ）はｐチャネルＭＯＳＦＥＴであ
り、ｐ− 型半導体層４上に形成されたｎ型チャネル拡
散層３と、チャネル拡散層３の上にゲート絶縁膜１０を
介して形成されたフィールドプレート付きゲート電極１
１と、チャネル拡散層３のうちゲート電極１１の一端側
に形成されたｐ＋ 型のソース領域１８と、ゲート電極
１１の他端側真下にウェル端が位置するｐ型低濃度ドレ
イン領域（ドレイン・ドリフト領域）１４と、ゲート電
極１１の他端から離間した位置に形成されたｐ＋ 型の
ドレイン領域１９と、ｐ＋ 型のソース領域１８に隣接
するｎ＋ 型のコンタクト領域７１と、ｐ型低濃度ドレ
イン１４上に形成された厚い絶縁膜１２とを有する。こ
のような構造においてもウェル状のｐ型低濃度ドレイン
領域１４の電流経路長さと不純物濃度とによりオン抵抗
と耐圧がトレードオフの関係で決定される。
【０００５】図１１（ｂ）は２重拡散型ｎチャネルＭＯ
ＳＦＥＴであり、ｐ− 型半導体層４上に形成されたｎ
型低濃度ドレイン層（ドレイン・ドリフト層）２２と、
低濃度ドレイン層２２の上にゲート絶縁膜１０を介して
形成されたフィールドプレート付きゲート電極１１と、
低濃度ドレイン層２２のうちゲート電極１１の一端側に
形成されたウェル状のｐ型チャネル拡散領域１７と、ｐ
型チャネル拡散領域１７内にウェル状に形成されたｎ
＋ 型のソース領域８と、ゲート電極１１とこれに離間
したｎ＋ 型ドレイン領域９との間の表面層に形成され
たウェル状のｐ型トップ層２４と、ｎ＋ 型のソース領
域８に隣接するｐ＋ 型のコンタクト領域７２と、ｐ型
トップ層２４上に形成された厚い絶縁膜１２とを有す
る。このような構造においてもｎ型低濃度ドレイン層域
２２の電流経路長さと不純物濃度とによりオン抵抗と耐
圧がトレードオフの関係で決定される。
ＳＦＥＴであり、ｐ− 型半導体層４上に形成されたｎ
型低濃度ドレイン層（ドレイン・ドリフト層）２２と、
低濃度ドレイン層２２の上にゲート絶縁膜１０を介して
形成されたフィールドプレート付きゲート電極１１と、
低濃度ドレイン層２２のうちゲート電極１１の一端側に
形成されたウェル状のｐ型チャネル拡散領域１７と、ｐ
型チャネル拡散領域１７内にウェル状に形成されたｎ
＋ 型のソース領域８と、ゲート電極１１とこれに離間
したｎ＋ 型ドレイン領域９との間の表面層に形成され
たウェル状のｐ型トップ層２４と、ｎ＋ 型のソース領
域８に隣接するｐ＋ 型のコンタクト領域７２と、ｐ型
トップ層２４上に形成された厚い絶縁膜１２とを有す
る。このような構造においてもｎ型低濃度ドレイン層域
２２の電流経路長さと不純物濃度とによりオン抵抗と耐
圧がトレードオフの関係で決定される。
【０００６】ただし、図１１（ｂ）の構造では、ｎ型低
濃度ドレイン層２２が下側のｐ−型半導体層４と上側の
ｐ型トップ層２４とに挟まれているので、ＭＯＳＦＥＴ
のオフ状態のときにはｐ型チャネル拡散領域１７とのｐ
ｎ接合Ｊａからだけでは無く、ｎ型低濃度ドレイン層２
２の上下のｐｎ接合Ｊｂ，Ｊｂからも空乏層が広がる。
このため、低濃度ドレイン層２２が早く空乏化するの
で、高耐圧構造となっている。その分、低濃度ドレイン
層２２の不純物濃度を高くでき、オン抵抗の低減により
電流容量の増大を図ることが可能である。
濃度ドレイン層２２が下側のｐ−型半導体層４と上側の
ｐ型トップ層２４とに挟まれているので、ＭＯＳＦＥＴ
のオフ状態のときにはｐ型チャネル拡散領域１７とのｐ
ｎ接合Ｊａからだけでは無く、ｎ型低濃度ドレイン層２
２の上下のｐｎ接合Ｊｂ，Ｊｂからも空乏層が広がる。
このため、低濃度ドレイン層２２が早く空乏化するの
で、高耐圧構造となっている。その分、低濃度ドレイン
層２２の不純物濃度を高くでき、オン抵抗の低減により
電流容量の増大を図ることが可能である。
【０００７】他方、縦型構造の半導体素子としては、例
えば図１２に示すトレンチゲート型のｎチャネルＭＯＳ
ＦＥＴが知られている。この構造は、裏面電極（図示せ
ず）が導電接触したｎ＋ 型ドレイン層２９の上に形成
されたｎ型低濃度ドレイン層３９と、低濃度ドレイン層
３９の表面側に堀り込まれたトレンチ溝内にゲート絶縁
膜１０を介して埋め込まれたトレンチゲート電極２１
と、低濃度ドレイン層３９の表層にトレンチゲート電極
２１の深さ程度に浅く形成されたｐ型チャネル拡散層２
７と、トレンチゲート電極２１の上縁に沿って形成され
たｎ＋ 型ソース領域１８と、ゲート電極２１を覆う厚
い絶縁膜１２とを有する。なお、単層のｎ ＋ 型ドレイ
ン層２９に代えて、ｎ＋ 型上層とｐ＋ 型下層から成
る２層構造とすると、ｎ型のＩＧＢＴ構造を得ることが
できる。このような縦型構造においても、低濃度ドレイ
ン層３９の部分は、ＭＯＳＦＥＴがオン状態のときは縦
方向にドリフト電流を成すドリフト領域として働き、オ
フ状態のときは空乏化して耐圧を高めるが、やはり、オ
ン抵抗と耐圧とは低濃度ドレイン層３９の厚さと不純物
濃度の如何に支配され、両者間にはトレードオフの関係
にある。
えば図１２に示すトレンチゲート型のｎチャネルＭＯＳ
ＦＥＴが知られている。この構造は、裏面電極（図示せ
ず）が導電接触したｎ＋ 型ドレイン層２９の上に形成
されたｎ型低濃度ドレイン層３９と、低濃度ドレイン層
３９の表面側に堀り込まれたトレンチ溝内にゲート絶縁
膜１０を介して埋め込まれたトレンチゲート電極２１
と、低濃度ドレイン層３９の表層にトレンチゲート電極
２１の深さ程度に浅く形成されたｐ型チャネル拡散層２
７と、トレンチゲート電極２１の上縁に沿って形成され
たｎ＋ 型ソース領域１８と、ゲート電極２１を覆う厚
い絶縁膜１２とを有する。なお、単層のｎ ＋ 型ドレイ
ン層２９に代えて、ｎ＋ 型上層とｐ＋ 型下層から成
る２層構造とすると、ｎ型のＩＧＢＴ構造を得ることが
できる。このような縦型構造においても、低濃度ドレイ
ン層３９の部分は、ＭＯＳＦＥＴがオン状態のときは縦
方向にドリフト電流を成すドリフト領域として働き、オ
フ状態のときは空乏化して耐圧を高めるが、やはり、オ
ン抵抗と耐圧とは低濃度ドレイン層３９の厚さと不純物
濃度の如何に支配され、両者間にはトレードオフの関係
にある。
【０００８】
【発明が解決しようとする課題】図１３はシリコンのｎ
チャネルＭＯＳＦＥＴの理想耐圧と理想オン抵抗との関
係を示すグラフである。理想耐圧は形状効果によるｐｎ
接合耐圧の低下がないと仮定した。理想オン抵抗は低濃
度ドレイン領域以外の部分の抵抗を無視できるほど小さ
いと仮定した。図１３のは図１２に示す縦型のｎチャ
ネルＭＯＳＦＥＴの理想耐圧と理想オン抵抗との関係を
示す。縦型素子はオン時にドリフト電流が流れる方向と
オフ時の逆バイアスによる空乏層が延びて広がる方向と
が同じである。図１２の低濃度ドレイン層３９のみに着
目すると、オフ時の理想耐圧ＢＶは次式により近似的に
求まる。 ＢＶ＝Ｅｃ ２ ε０ εＳｉα（２−α）／２ｑＮＤ （１） Ｅｃ ：Ｅｃ （ＮＤ ），不純物濃度ＮＤ でのシリ
コンの最大電界強度 ε０ ：真空の誘電率 εＳｉ：シリコンの比誘電率 ｑ：単位電荷 ＮＤ ：低濃度ドレイン領域の不純物濃度 α：係数 （０＜α＜１） また、オン時の単位面積当たりの理想オン抵抗は次式に
より近似的に求まる。 Ｒ＝αＷ／μｑＮＤ μ：μ（ＮＤ ），不純物濃度ＮＤ での電子の移動度 ここで、Ｗ＝Ｅｃ ε０ εＳｉ／ｑＮＤ であるの
で、Ｒは、 Ｒ＝Ｅｃ ε０ εＳｉα／μｑ２ ＮＤ ２ （２） となる。（１），（２）式よりｑＮＤ を消去し、αの
最適値として例えば２／３を用いると、 Ｒ＝ＢＶ２ （２７／８Ｅｃ ３ ε０ εＳｉμ） （３） が得られる。ここに、オン抵抗Ｒは耐圧ＢＶの二乗に比
例するように見えるが、Ｅｃ やμがＮＤ に依存して
いるので、図１３のは実際にはＢＶの２．４〜２．６
乗程度に比例している。
チャネルＭＯＳＦＥＴの理想耐圧と理想オン抵抗との関
係を示すグラフである。理想耐圧は形状効果によるｐｎ
接合耐圧の低下がないと仮定した。理想オン抵抗は低濃
度ドレイン領域以外の部分の抵抗を無視できるほど小さ
いと仮定した。図１３のは図１２に示す縦型のｎチャ
ネルＭＯＳＦＥＴの理想耐圧と理想オン抵抗との関係を
示す。縦型素子はオン時にドリフト電流が流れる方向と
オフ時の逆バイアスによる空乏層が延びて広がる方向と
が同じである。図１２の低濃度ドレイン層３９のみに着
目すると、オフ時の理想耐圧ＢＶは次式により近似的に
求まる。 ＢＶ＝Ｅｃ ２ ε０ εＳｉα（２−α）／２ｑＮＤ （１） Ｅｃ ：Ｅｃ （ＮＤ ），不純物濃度ＮＤ でのシリ
コンの最大電界強度 ε０ ：真空の誘電率 εＳｉ：シリコンの比誘電率 ｑ：単位電荷 ＮＤ ：低濃度ドレイン領域の不純物濃度 α：係数 （０＜α＜１） また、オン時の単位面積当たりの理想オン抵抗は次式に
より近似的に求まる。 Ｒ＝αＷ／μｑＮＤ μ：μ（ＮＤ ），不純物濃度ＮＤ での電子の移動度 ここで、Ｗ＝Ｅｃ ε０ εＳｉ／ｑＮＤ であるの
で、Ｒは、 Ｒ＝Ｅｃ ε０ εＳｉα／μｑ２ ＮＤ ２ （２） となる。（１），（２）式よりｑＮＤ を消去し、αの
最適値として例えば２／３を用いると、 Ｒ＝ＢＶ２ （２７／８Ｅｃ ３ ε０ εＳｉμ） （３） が得られる。ここに、オン抵抗Ｒは耐圧ＢＶの二乗に比
例するように見えるが、Ｅｃ やμがＮＤ に依存して
いるので、図１３のは実際にはＢＶの２．４〜２．６
乗程度に比例している。
【０００９】図１３のは図１１（ａ）に示す横型のＭ
ＯＳＦＥＴの構造をｎチャネル型に置き換えたＭＯＳＦ
ＥＴの理想耐圧と理想オン抵抗との関係を示す。このｎ
チャネル型のＭＯＳＦＥＴにおいて、オン時にドリフト
電流の流れる方向は横方向であるのに対し、オフ時に空
乏層の延びる方向はウェル端から横方向ではなく実質的
にウェル底から縦方向（上方向）の方が早い。縦方向に
延びる空乏層で高耐圧を得るには、低濃度ドレイン領域
１４とチャネル拡散層３とのｐｎ接合面（ウェル底）か
ら低濃度ドレイン層１４の表面（ウェル表面）まで空乏
化されなければならない。従って、低濃度ドレイン領域
１４のネットのドーピング量の最大値は、 ＳＤ ＝Ｅｃ ε０ εＳｉ／ｑ （４） に制限される。低濃度ドレイン領域１４の横方向の長さ
をＬとしたとき、理想耐圧ＢＶは、 ＢＶ＝Ｅｃ Ｌβ （５） となる。ただし、βは未知の係数（０＜β＜１）であ
る。また、単位面積当たりの理想オン抵抗Ｒは、 Ｒ＝Ｌ２ ／μｑＳＤ （６） で近似的に求まる。従って、（５），（６）式からＬを
消去して（４）式を代入すると、 Ｒ＝ＢＶ２ ／β２ Ｅｃ ３ ε０ εＳｉμ （７）
ＯＳＦＥＴの構造をｎチャネル型に置き換えたＭＯＳＦ
ＥＴの理想耐圧と理想オン抵抗との関係を示す。このｎ
チャネル型のＭＯＳＦＥＴにおいて、オン時にドリフト
電流の流れる方向は横方向であるのに対し、オフ時に空
乏層の延びる方向はウェル端から横方向ではなく実質的
にウェル底から縦方向（上方向）の方が早い。縦方向に
延びる空乏層で高耐圧を得るには、低濃度ドレイン領域
１４とチャネル拡散層３とのｐｎ接合面（ウェル底）か
ら低濃度ドレイン層１４の表面（ウェル表面）まで空乏
化されなければならない。従って、低濃度ドレイン領域
１４のネットのドーピング量の最大値は、 ＳＤ ＝Ｅｃ ε０ εＳｉ／ｑ （４） に制限される。低濃度ドレイン領域１４の横方向の長さ
をＬとしたとき、理想耐圧ＢＶは、 ＢＶ＝Ｅｃ Ｌβ （５） となる。ただし、βは未知の係数（０＜β＜１）であ
る。また、単位面積当たりの理想オン抵抗Ｒは、 Ｒ＝Ｌ２ ／μｑＳＤ （６） で近似的に求まる。従って、（５），（６）式からＬを
消去して（４）式を代入すると、 Ｒ＝ＢＶ２ ／β２ Ｅｃ ３ ε０ εＳｉμ （７）
【００１０】図１３のは図１１（ｂ）に示す横型の２
重拡散型のｎチャネルＭＯＳＦＥＴの構造の理想耐圧と
理想オン抵抗との関係を示す。図１１（ｂ）の構造にお
いては、図１１（ａ）の構造にｐ型トップ層２４が設け
られており、上下両側から延びる空乏層により低濃度ド
レイン層２２がピンチ的に早期空乏化する。低濃度ドレ
イン領域２２のネットドーピング量ＳＤ は図１１
（ａ）のそれに比して２倍程度まで高めることが可能で
ある。 ＳＤ ＝２Ｅｃ ε０ εＳｉ／ｑ （８） かかる場合の理想オン抵抗Ｒと理想耐圧ＢＶとの関係
は、 Ｒ＝ＢＶ２ ／２β２ Ｅｃ ３ ε０ εＳｉμ （９） となる。
重拡散型のｎチャネルＭＯＳＦＥＴの構造の理想耐圧と
理想オン抵抗との関係を示す。図１１（ｂ）の構造にお
いては、図１１（ａ）の構造にｐ型トップ層２４が設け
られており、上下両側から延びる空乏層により低濃度ド
レイン層２２がピンチ的に早期空乏化する。低濃度ドレ
イン領域２２のネットドーピング量ＳＤ は図１１
（ａ）のそれに比して２倍程度まで高めることが可能で
ある。 ＳＤ ＝２Ｅｃ ε０ εＳｉ／ｑ （８） かかる場合の理想オン抵抗Ｒと理想耐圧ＢＶとの関係
は、 Ｒ＝ＢＶ２ ／２β２ Ｅｃ ３ ε０ εＳｉμ （９） となる。
【００１１】図１３のはに比べオン抵抗と耐圧のト
レードオフ関係が多少改善されているものの、高々２倍
の濃度にまでしか設定することができず、半導体素子の
電流容量と耐圧の設計自由度は依然として、低いものと
なっている。
レードオフ関係が多少改善されているものの、高々２倍
の濃度にまでしか設定することができず、半導体素子の
電流容量と耐圧の設計自由度は依然として、低いものと
なっている。
【００１２】そこで、上記問題点に鑑み、本発明の第１
の課題は、ドリフト領域の構造を改善することにより、
オン抵抗と耐圧とのトレードオフ関係を大幅に緩和させ
て、高耐圧でありながら、オン抵抗の低減化による電流
容量の増大が可能の半導体装置を提供することにある。
本発明の第２の課題をその半導体装置を量産性良く製造
し得る製造方法を提供することにある。
の課題は、ドリフト領域の構造を改善することにより、
オン抵抗と耐圧とのトレードオフ関係を大幅に緩和させ
て、高耐圧でありながら、オン抵抗の低減化による電流
容量の増大が可能の半導体装置を提供することにある。
本発明の第２の課題をその半導体装置を量産性良く製造
し得る製造方法を提供することにある。
【００１３】
【課題を解決するための手段】上記課題を解決するた
め、本発明の講じた手段は、例えばＭＯＳＦＥＴの低濃
度ドレイン領域の如く、オン状態でドリフト電流を流す
と共にオフ状態で空乏化するドリフト領域を有する半導
体装置において、そのドリフト領域を図１に模式的に示
す如く、層状構造，繊維状構造ないし蜂の巣構造等の並
行分割構造とすると共に、第１導電型分割ドリフト経路
域１の相隣る同士の側面間（境界）に介在してｐｎ接合
分離する第２導電型仕切領域２を設けたところにある。
め、本発明の講じた手段は、例えばＭＯＳＦＥＴの低濃
度ドレイン領域の如く、オン状態でドリフト電流を流す
と共にオフ状態で空乏化するドリフト領域を有する半導
体装置において、そのドリフト領域を図１に模式的に示
す如く、層状構造，繊維状構造ないし蜂の巣構造等の並
行分割構造とすると共に、第１導電型分割ドリフト経路
域１の相隣る同士の側面間（境界）に介在してｐｎ接合
分離する第２導電型仕切領域２を設けたところにある。
【００１４】即ち、図１（ａ）に示す如く、ドリフト領
域は、少なくとも端部において互いに並列接続する２枚
以上のプレート状の第１導電型（例えばｎ型）分割ドリ
フト経路域１を持つ層状構造の並行ドリフト経路群（分
割ドリフト経路集合体）１００と、分割ドリフト経路域
１，１間に介在してｐｎ接合分離するプレート状の第２
導電型（例えばｐ型）仕切領域２とを有して成る。複数
枚の第２導電型仕切領域２は少なくとも端部において互
いに並列接続している。
域は、少なくとも端部において互いに並列接続する２枚
以上のプレート状の第１導電型（例えばｎ型）分割ドリ
フト経路域１を持つ層状構造の並行ドリフト経路群（分
割ドリフト経路集合体）１００と、分割ドリフト経路域
１，１間に介在してｐｎ接合分離するプレート状の第２
導電型（例えばｐ型）仕切領域２とを有して成る。複数
枚の第２導電型仕切領域２は少なくとも端部において互
いに並列接続している。
【００１５】また、図１（ｂ）に示すドリフト領域の構
造は繊維状構造であり、筋状の第１導電型（ｎ型）分割
ドリフト経路域１と、筋状の第２導電型（ｐ型）仕切領
域２とは集合体断面で市松状に配置されている。
造は繊維状構造であり、筋状の第１導電型（ｎ型）分割
ドリフト経路域１と、筋状の第２導電型（ｐ型）仕切領
域２とは集合体断面で市松状に配置されている。
【００１６】更に、図１（ｃ）に示す第１導電型（ｎ
型）分割ドリフト経路域１は四隅に連結部位１ａを有し
ている。
型）分割ドリフト経路域１は四隅に連結部位１ａを有し
ている。
【００１７】図１（ａ）で良く判るように、並行ドリフ
ト経路群１００の最側端（最上端又は最下端）の第１導
電型分割ドリフト経路域１の外側に沿ってｐｎ接合分離
する第２導電型側端領域２ａを設けても良い。
ト経路群１００の最側端（最上端又は最下端）の第１導
電型分割ドリフト経路域１の外側に沿ってｐｎ接合分離
する第２導電型側端領域２ａを設けても良い。
【００１８】半導体装置がオン状態のときは、複数の並
列接続した分割ドリフト経路域１，１を介してドリフト
電流が流れるが、他方、オフ状態のときは第１導電型分
割ドリフト経路域１と第２導電型仕切領域２とのｐｎ接
合からそれぞれ空乏層が第１導電型分割ドリフト経路１
内に広がってこれが空乏化される。一筋の第２導電型仕
切領域２の両側面から空乏端が側方へ広がるので空乏化
が非常に早まる。また第２導電型仕切領域２も同時に空
乏化される。このため、半導体装置は高耐圧となり、ｎ
型分割ドリフト経路域１の不純物濃度を高めることが可
能であるので、オン抵抗の低減を実現できる。特に、本
発明では、一筋の第２導電型仕切領域２の両側面から隣
接する第１導電型分割ドリフト経路域１，１の双方へ空
乏端が進入するようになっており、双方へ広がる空乏端
が分割ドリフト経路域１，１へ有効的に作用しているの
で、空乏層形成のための第２導電型仕切領域２の総占有
幅を半減でき、その分、第１導電型分割ドリフト経路域
１の断面積の拡大を図ることができ、従前に比してオン
抵抗が頗る低減する。第２導電型仕切領域２の占有幅は
僅少であることが好ましい。また、第２導電型仕切領域
２の不純物濃度は低い方が望ましい。第１導電型分割ド
リフト経路域１の単位面積当たりの本数（分割数）を増
やすにつれ、オン抵抗と耐圧とのトレードオフ関係を大
幅に緩和できる。
列接続した分割ドリフト経路域１，１を介してドリフト
電流が流れるが、他方、オフ状態のときは第１導電型分
割ドリフト経路域１と第２導電型仕切領域２とのｐｎ接
合からそれぞれ空乏層が第１導電型分割ドリフト経路１
内に広がってこれが空乏化される。一筋の第２導電型仕
切領域２の両側面から空乏端が側方へ広がるので空乏化
が非常に早まる。また第２導電型仕切領域２も同時に空
乏化される。このため、半導体装置は高耐圧となり、ｎ
型分割ドリフト経路域１の不純物濃度を高めることが可
能であるので、オン抵抗の低減を実現できる。特に、本
発明では、一筋の第２導電型仕切領域２の両側面から隣
接する第１導電型分割ドリフト経路域１，１の双方へ空
乏端が進入するようになっており、双方へ広がる空乏端
が分割ドリフト経路域１，１へ有効的に作用しているの
で、空乏層形成のための第２導電型仕切領域２の総占有
幅を半減でき、その分、第１導電型分割ドリフト経路域
１の断面積の拡大を図ることができ、従前に比してオン
抵抗が頗る低減する。第２導電型仕切領域２の占有幅は
僅少であることが好ましい。また、第２導電型仕切領域
２の不純物濃度は低い方が望ましい。第１導電型分割ド
リフト経路域１の単位面積当たりの本数（分割数）を増
やすにつれ、オン抵抗と耐圧とのトレードオフ関係を大
幅に緩和できる。
【００１９】本発明において一筋の第１導電型分割ドリ
フト経路域１に関する理想オン抵抗ｒと理想耐圧ＢＶと
のトレードオフ関係式は、第２導電型仕切領域２の幅を
無限小と仮定すれば、一筋の理想オン抵抗ｒは（９）式
の理想オン抵抗ＲのＮ倍に相当しているので、 ｒ＝ＮＲ＝ＢＶ２ ／２β２ Ｅｃ ３ ε０ εＳｉμ （１０） であり、並行ドリフト経路群全体の理想オン抵抗Ｒと理
想耐圧ＢＶの関係は、 Ｒ＝ＢＶ２ ／２Ｎβ２ Ｅｃ ３ ε０ εＳｉμ （１１） となる。従って、ドリフト領域の分割数Ｎを多ければ多
い程、オン抵抗の頗る低減した半導体装置を実現できる
ことが判る。
フト経路域１に関する理想オン抵抗ｒと理想耐圧ＢＶと
のトレードオフ関係式は、第２導電型仕切領域２の幅を
無限小と仮定すれば、一筋の理想オン抵抗ｒは（９）式
の理想オン抵抗ＲのＮ倍に相当しているので、 ｒ＝ＮＲ＝ＢＶ２ ／２β２ Ｅｃ ３ ε０ εＳｉμ （１０） であり、並行ドリフト経路群全体の理想オン抵抗Ｒと理
想耐圧ＢＶの関係は、 Ｒ＝ＢＶ２ ／２Ｎβ２ Ｅｃ ３ ε０ εＳｉμ （１１） となる。従って、ドリフト領域の分割数Ｎを多ければ多
い程、オン抵抗の頗る低減した半導体装置を実現できる
ことが判る。
【００２０】ＳＯＩや半導体層上に作り込んだ横型半導
体装置のように、半導体層又はその上の絶縁膜の上に形
成され、オン状態で横方向にドリフト電流を流すと共に
オフ状態で空乏化するドリフト領域を有する横型の半導
体装置において、上記ドリフト領域としては、短冊状の
第１導電型分割ドリフト経路域と短冊状の第２導電型仕
切領域とが平面上で交互に繰り返し配列されたストライ
プ状並行構造とすることができる。このような平面上の
ストライプ状のｐｎの繰り返し構造は１回のフォトリソ
グラフィーで形成可能であるので、製造プロセスの簡易
化により素子の低コスト化も図ることができる。
体装置のように、半導体層又はその上の絶縁膜の上に形
成され、オン状態で横方向にドリフト電流を流すと共に
オフ状態で空乏化するドリフト領域を有する横型の半導
体装置において、上記ドリフト領域としては、短冊状の
第１導電型分割ドリフト経路域と短冊状の第２導電型仕
切領域とが平面上で交互に繰り返し配列されたストライ
プ状並行構造とすることができる。このような平面上の
ストライプ状のｐｎの繰り返し構造は１回のフォトリソ
グラフィーで形成可能であるので、製造プロセスの簡易
化により素子の低コスト化も図ることができる。
【００２１】また、横型半導体装置におけるドリフト領
域の別の構造としては、層状の第１導電型分割ドリフト
経路域と層状の第２導電型仕切領域とを交互に繰り返し
積み重ねて積層された重畳並行構造とすることができ
る。かかる構造では、ＭＯＣＶＤ（有機金属気相分解結
晶成長法）やＭＢＥ（分子線結晶成長法）を用いると、
層厚の微細化が可能であるので、オン抵抗と耐圧のトレ
ードオフ関係を大幅に緩和できる。
域の別の構造としては、層状の第１導電型分割ドリフト
経路域と層状の第２導電型仕切領域とを交互に繰り返し
積み重ねて積層された重畳並行構造とすることができ
る。かかる構造では、ＭＯＣＶＤ（有機金属気相分解結
晶成長法）やＭＢＥ（分子線結晶成長法）を用いると、
層厚の微細化が可能であるので、オン抵抗と耐圧のトレ
ードオフ関係を大幅に緩和できる。
【００２２】なお、重畳並行構造にストライプ状並行構
造を加味した構造でも良い。
造を加味した構造でも良い。
【００２３】Ｎ＝２の場合、並行ドリフト経路群として
は少なくとも２筋の分割ドリフト経路域から成る。本発
明におけるこの最も簡素な横型半導体装置のドリフト領
域としては、第２導電型半導体層上に形成された第１の
第１導電型分割ドリフト経路域と、この第１の第１導電
型分割ドリフト経路域の上に形成されたウェル状の第２
導電型仕切領域と、この第２導電型仕切領域の表層に形
成され、第１の第１導電型分割ドリフト経路に並列接続
した第２の第１導電型分割ドリフト経路域とを有して成
る。第２の第１導電型分割ドリフト経路域が並列に接続
している分、オン抵抗の低減を図ることができる。
は少なくとも２筋の分割ドリフト経路域から成る。本発
明におけるこの最も簡素な横型半導体装置のドリフト領
域としては、第２導電型半導体層上に形成された第１の
第１導電型分割ドリフト経路域と、この第１の第１導電
型分割ドリフト経路域の上に形成されたウェル状の第２
導電型仕切領域と、この第２導電型仕切領域の表層に形
成され、第１の第１導電型分割ドリフト経路に並列接続
した第２の第１導電型分割ドリフト経路域とを有して成
る。第２の第１導電型分割ドリフト経路域が並列に接続
している分、オン抵抗の低減を図ることができる。
【００２４】そして、このような最も簡素な横型半導体
装置の製造方法としては、シリコンのｐ型半導体層上に
リンをイオン注入して熱拡散により第１のｎ型分割ドリ
フト経路域を形成した後、この第１のｎ型分割ドリフト
経路域上に硼素を選択的にイオン注入して熱拡散により
ウェル状のｐ型仕切領域を形成し、しかる後、熱酸化処
理を施し、シリコン表面でのリンの偏析による高濃度化
と硼素の酸化膜中への偏析による低濃度化を利用して表
層に第２のｎ型分割ドリフト経路域を形成して成ること
を特徴とする。
装置の製造方法としては、シリコンのｐ型半導体層上に
リンをイオン注入して熱拡散により第１のｎ型分割ドリ
フト経路域を形成した後、この第１のｎ型分割ドリフト
経路域上に硼素を選択的にイオン注入して熱拡散により
ウェル状のｐ型仕切領域を形成し、しかる後、熱酸化処
理を施し、シリコン表面でのリンの偏析による高濃度化
と硼素の酸化膜中への偏析による低濃度化を利用して表
層に第２のｎ型分割ドリフト経路域を形成して成ること
を特徴とする。
【００２５】第２のｎ型分割ドリフト経路域の上層には
逆導電型層が隣接していないため、第２のｎ型分割ドリ
フト経路域を空乏化し易くするには薄層であればある程
よい。本発明の製造方法によれば、不純物のドーピング
工程を排除し、熱酸化処理工程だけで第２のｎ型分割ド
リフト経路域を形成できるので、工程数の削減に寄与
し、実用的な量産化が可能となる。
逆導電型層が隣接していないため、第２のｎ型分割ドリ
フト経路域を空乏化し易くするには薄層であればある程
よい。本発明の製造方法によれば、不純物のドーピング
工程を排除し、熱酸化処理工程だけで第２のｎ型分割ド
リフト経路域を形成できるので、工程数の削減に寄与
し、実用的な量産化が可能となる。
【００２６】更に、トレンチゲート等を用いた半導体装
置やＩＧＢＴ等の縦型半導体装置のように、半導体層の
上に形成され、オン状態で縦方向にドリフト電流を流す
と共にオフ状態で空乏化するドリフト領域を有する半導
体装置において、ドリフト領域としては、縦方向に層状
の第１導電型分割ドリフト経路域と縦方向に層状の第２
導電型仕切領域とを交互に繰り返し隣接した横並び並行
構造とすることができる。かかる構造の製造方法では深
い溝を形成するエッチング工程を必要とするが、縦型構
造でもオン抵抗と耐圧のトレードオフ関係を大幅に緩和
できる。
置やＩＧＢＴ等の縦型半導体装置のように、半導体層の
上に形成され、オン状態で縦方向にドリフト電流を流す
と共にオフ状態で空乏化するドリフト領域を有する半導
体装置において、ドリフト領域としては、縦方向に層状
の第１導電型分割ドリフト経路域と縦方向に層状の第２
導電型仕切領域とを交互に繰り返し隣接した横並び並行
構造とすることができる。かかる構造の製造方法では深
い溝を形成するエッチング工程を必要とするが、縦型構
造でもオン抵抗と耐圧のトレードオフ関係を大幅に緩和
できる。
【００２７】
【発明の実施の形態】次に、本発明の実施形態を添付図
面に基づいて説明する。
面に基づいて説明する。
【００２８】〔実施形態１〕図２（ａ）は本発明の実施
形態１に係る横型構造のＳＯＩ−ＭＯＳＦＥＴを示す平
面図、図２（ｂ）は図２（ａ）中のＡ−Ａ′線で切断し
た状態を示す切断図、図２（ｃ）は図２（ａ）中のＢ−
Ｂ′線で切断した状態を示す切断図である。
形態１に係る横型構造のＳＯＩ−ＭＯＳＦＥＴを示す平
面図、図２（ｂ）は図２（ａ）中のＡ−Ａ′線で切断し
た状態を示す切断図、図２（ｃ）は図２（ａ）中のＢ−
Ｂ′線で切断した状態を示す切断図である。
【００２９】本例のＳＯＩ−ＭＯＳＦＥＴの構造は、図
１０に示す構造と同様に、ｎチャネルＭＯＳＦＥＴのオ
フセット・ゲート構造であり、半導体基体５上の絶縁膜
６の上に形成されたｐ型のチャネル拡散領域７と、チャ
ネル拡散領域７の上にゲート絶縁膜１０を介して形成さ
れたフィールドプレート付きゲート電極１１と、チャネ
ル拡散領域７のうちゲート電極１１の一端側に形成され
たｎ＋ 型のソース領域８と、ゲート電極１１の他端か
ら離間した位置に形成されたｎ＋ 型のドレイン領域９
と、ドレイン・ゲート間に延在するドレイン・ドリフト
領域１９０と、このドレイン・ドリフト領域１９０上に
形成された厚い絶縁膜１２とを有する。
１０に示す構造と同様に、ｎチャネルＭＯＳＦＥＴのオ
フセット・ゲート構造であり、半導体基体５上の絶縁膜
６の上に形成されたｐ型のチャネル拡散領域７と、チャ
ネル拡散領域７の上にゲート絶縁膜１０を介して形成さ
れたフィールドプレート付きゲート電極１１と、チャネ
ル拡散領域７のうちゲート電極１１の一端側に形成され
たｎ＋ 型のソース領域８と、ゲート電極１１の他端か
ら離間した位置に形成されたｎ＋ 型のドレイン領域９
と、ドレイン・ゲート間に延在するドレイン・ドリフト
領域１９０と、このドレイン・ドリフト領域１９０上に
形成された厚い絶縁膜１２とを有する。
【００３０】本例におけるドレイン・ドリフト領域１９
０は、短冊状のｎ型分割ドリフト経路域１と短冊状のｐ
型仕切領域２とが平面上で交互に繰り返し配列されたス
トライプ状並行構造となっている。複数のｎ型分割ドリ
フト経路域１の一方端はｐ型のチャネル拡散領域７にｐ
ｎ接合し、それらの他端はｎ＋ 型のドレイン領域９に
接続しており、ｎ＋ 型のドレイン領域９側から分岐し
て並列接続のドリフト経路群１００を形成している。並
行ドリフト経路群１００の最側端の分割ドリフト経路域
１の外側にはストライプ状のｐ型側端領域２ａが設けら
れており、すべての分割ドリフト経路域１が側面に沿っ
てｐ型半導体領域２（２ａ）に挟まれている。また、複
数のｐ型仕切領域２の一方端はｐ型のチャネル拡散領域
７に接続し、それらの他端はｎ＋ 型のドレイン領域９
にｐｎ接合しており、ｐ型のチャネル拡散領域７側から
分岐して並列接続となっている。
０は、短冊状のｎ型分割ドリフト経路域１と短冊状のｐ
型仕切領域２とが平面上で交互に繰り返し配列されたス
トライプ状並行構造となっている。複数のｎ型分割ドリ
フト経路域１の一方端はｐ型のチャネル拡散領域７にｐ
ｎ接合し、それらの他端はｎ＋ 型のドレイン領域９に
接続しており、ｎ＋ 型のドレイン領域９側から分岐し
て並列接続のドリフト経路群１００を形成している。並
行ドリフト経路群１００の最側端の分割ドリフト経路域
１の外側にはストライプ状のｐ型側端領域２ａが設けら
れており、すべての分割ドリフト経路域１が側面に沿っ
てｐ型半導体領域２（２ａ）に挟まれている。また、複
数のｐ型仕切領域２の一方端はｐ型のチャネル拡散領域
７に接続し、それらの他端はｎ＋ 型のドレイン領域９
にｐｎ接合しており、ｐ型のチャネル拡散領域７側から
分岐して並列接続となっている。
【００３１】ＭＯＳＦＥＴがオン状態のときは、ゲート
絶縁膜１０直下のチャネル反転層１３を介してｎ＋ 型
のソース領域８から複数のｎ型分割ドリフト経路域１に
キャリア（電子）が流れ込み、ドレイン・ソース間電圧
による電界でドリフト電流が流れる。他方、オフ状態の
ときはゲート絶縁膜１０直下のチャネル反転層１３が消
失し、ドレイン・ソース間電圧により、ｎ型分割ドリフ
ト経路域１とｐ型のチャネル拡散領域７とのｐｎ接合Ｊ
ａ，ｎ型分割ドリフト経路域１とｐ型仕切領域２とのｐ
ｎ接合Ｊｂからそれぞれ空乏層がｎ型分割ドリフト経路
域１内に広がってこれが空乏化される。ｐｎ接合Ｊａか
らの空乏端はｎ型分割ドリフト経路域１内の経路長さ方
向に広がるが、ｐｎ接合Ｊｂからの空乏端ｅはｎ型分割
ドリフト経路域１内の経路幅方向に広がり、しかも両側
面から空乏端が広がるので空乏化が非常に早まる。また
ｐ型仕切領域２も同時に空乏化される。このため、電界
強度が緩和され、高耐圧となり、その分、ｎ型分割ドリ
フト経路域１の不純物濃度を高めることが可能であるの
で、オン抵抗が低減する。特に、本例では、ｐ型仕切領
域２の両側面から隣接するｎ型分割ドリフト経路域１，
１の双方へ空乏端ｅが進入するようになっているので、
空乏層形成のためのｐ型仕切領域２の総占有幅を半減で
き、その分、ｎ型分割ドリフト経路域１の断面積の拡大
を図ることができ、従前に比してオン抵抗が低減する。
ｎ型分割ドリフト経路域１の単位面積当たりの本数（分
割数）Ｎを増やすにつれ、オン抵抗と耐圧とのトレード
オフ関係を大幅に緩和できる。２本より３本以上の方が
顕著となる。なお、ｐ型仕切領域２の占有幅は僅少であ
ることが好ましい。
絶縁膜１０直下のチャネル反転層１３を介してｎ＋ 型
のソース領域８から複数のｎ型分割ドリフト経路域１に
キャリア（電子）が流れ込み、ドレイン・ソース間電圧
による電界でドリフト電流が流れる。他方、オフ状態の
ときはゲート絶縁膜１０直下のチャネル反転層１３が消
失し、ドレイン・ソース間電圧により、ｎ型分割ドリフ
ト経路域１とｐ型のチャネル拡散領域７とのｐｎ接合Ｊ
ａ，ｎ型分割ドリフト経路域１とｐ型仕切領域２とのｐ
ｎ接合Ｊｂからそれぞれ空乏層がｎ型分割ドリフト経路
域１内に広がってこれが空乏化される。ｐｎ接合Ｊａか
らの空乏端はｎ型分割ドリフト経路域１内の経路長さ方
向に広がるが、ｐｎ接合Ｊｂからの空乏端ｅはｎ型分割
ドリフト経路域１内の経路幅方向に広がり、しかも両側
面から空乏端が広がるので空乏化が非常に早まる。また
ｐ型仕切領域２も同時に空乏化される。このため、電界
強度が緩和され、高耐圧となり、その分、ｎ型分割ドリ
フト経路域１の不純物濃度を高めることが可能であるの
で、オン抵抗が低減する。特に、本例では、ｐ型仕切領
域２の両側面から隣接するｎ型分割ドリフト経路域１，
１の双方へ空乏端ｅが進入するようになっているので、
空乏層形成のためのｐ型仕切領域２の総占有幅を半減で
き、その分、ｎ型分割ドリフト経路域１の断面積の拡大
を図ることができ、従前に比してオン抵抗が低減する。
ｎ型分割ドリフト経路域１の単位面積当たりの本数（分
割数）Ｎを増やすにつれ、オン抵抗と耐圧とのトレード
オフ関係を大幅に緩和できる。２本より３本以上の方が
顕著となる。なお、ｐ型仕切領域２の占有幅は僅少であ
ることが好ましい。
【００３２】ここで、理想耐圧ＢＶを例えば１００Ｖと
仮定し、ｎ型分割ドリフト経路域１の不純物濃度ＮＤ
＝３×１０１５（ｃｍ−３），シリコンの最大電界強度
Ｅｃ ＝３×１０５ （Ｖ／ｃｍ），電子の移動度μ＝１
０００（ｃｍ２ ／Ｖ・ｓｅｃ），真空の誘電率ε０
＝８．８×１０−１２ （Ｃ／Ｖ・ｍ），シリコンの比
誘電率εＳｉ＝１２，単位電荷ｑ＝１．６×１０
−１９ （Ｃ）とする。図１０に示す低濃度ドレイン領
域９０では、長さ６．６μｍ,厚さ１μｍのとき、理想
オン抵抗Ｒは９．１（ｍオーム・ｃｍ２ ）である。こ
れに対して本例では、ｎ型分割ドリフト経路域１とｐ型
仕切領域２の幅を例えば１０μｍ,１μｍ,０．１μｍの
値として理想オン抵抗Ｒを計算すると（β＝２／３，ｎ
型分割ドリフト経路域１とｐ型仕切領域の長さを５μｍ
と仮定）、 幅１０μｍ,のとき、７．９（ｍオーム・ｃｍ２ ） 幅１μｍ,のとき、０．８（ｍオーム・ｃｍ２ ） 幅０．１μｍ,のとき、０．０８（ｍオーム・ｃ
ｍ２ ） となり、幅１μｍ以下になると劇的な低オン抵抗化が可
能である。ｐ型仕切領域２の幅をｎ型分割ドリフト経路
域１の幅よりも僅少にすれば、なおその効果が顕著とな
る。ｎ型分割ドリフト経路域１とｐ型仕切領域の幅はフ
ォトリソグラフィとイオン注入により現在０．５μｍ程
度までが量産レベルの限界であるが、微細加工技術の着
実な進展により今後更なる幅寸法の縮小化が可能となる
ので、オン抵抗を顕著に低減できる。
仮定し、ｎ型分割ドリフト経路域１の不純物濃度ＮＤ
＝３×１０１５（ｃｍ−３），シリコンの最大電界強度
Ｅｃ ＝３×１０５ （Ｖ／ｃｍ），電子の移動度μ＝１
０００（ｃｍ２ ／Ｖ・ｓｅｃ），真空の誘電率ε０
＝８．８×１０−１２ （Ｃ／Ｖ・ｍ），シリコンの比
誘電率εＳｉ＝１２，単位電荷ｑ＝１．６×１０
−１９ （Ｃ）とする。図１０に示す低濃度ドレイン領
域９０では、長さ６．６μｍ,厚さ１μｍのとき、理想
オン抵抗Ｒは９．１（ｍオーム・ｃｍ２ ）である。こ
れに対して本例では、ｎ型分割ドリフト経路域１とｐ型
仕切領域２の幅を例えば１０μｍ,１μｍ,０．１μｍの
値として理想オン抵抗Ｒを計算すると（β＝２／３，ｎ
型分割ドリフト経路域１とｐ型仕切領域の長さを５μｍ
と仮定）、 幅１０μｍ,のとき、７．９（ｍオーム・ｃｍ２ ） 幅１μｍ,のとき、０．８（ｍオーム・ｃｍ２ ） 幅０．１μｍ,のとき、０．０８（ｍオーム・ｃ
ｍ２ ） となり、幅１μｍ以下になると劇的な低オン抵抗化が可
能である。ｐ型仕切領域２の幅をｎ型分割ドリフト経路
域１の幅よりも僅少にすれば、なおその効果が顕著とな
る。ｎ型分割ドリフト経路域１とｐ型仕切領域の幅はフ
ォトリソグラフィとイオン注入により現在０．５μｍ程
度までが量産レベルの限界であるが、微細加工技術の着
実な進展により今後更なる幅寸法の縮小化が可能となる
ので、オン抵抗を顕著に低減できる。
【００３３】特に、本例のドリフト領域の構造は、平面
上のストライプ状のｐｎの繰り返し構造であるため、１
回のフォトリソグラフィーで形成可能であるので、製造
プロセスの簡易化により素子の低コスト化も図ることが
できる。
上のストライプ状のｐｎの繰り返し構造であるため、１
回のフォトリソグラフィーで形成可能であるので、製造
プロセスの簡易化により素子の低コスト化も図ることが
できる。
【００３４】〔実施形態２〕図３（ａ）は本発明の実施
形態２に係る２重拡散型ｎチャネルＭＯＳＦＥＴを示す
平面図、図３（ｂ）は図３（ａ）中のＡ−Ａ′線で切断
した状態を示す切断図、図３（ｃ）は図３（ａ）中のＢ
−Ｂ′線で切断した状態を示す切断図である。
形態２に係る２重拡散型ｎチャネルＭＯＳＦＥＴを示す
平面図、図３（ｂ）は図３（ａ）中のＡ−Ａ′線で切断
した状態を示す切断図、図３（ｃ）は図３（ａ）中のＢ
−Ｂ′線で切断した状態を示す切断図である。
【００３５】本例の２重拡散型ｎチャネルＭＯＳＦＥＴ
の構造は図１１（ｂ）に示す構造を改善したものであ
り、ｐ− 型又はｎ− 型の半導体層４上に形成された
ドレイン・ドリフト領域１２２と、ドレイン・ドリフト
領域１２２の上にゲート絶縁膜１０を介して形成された
フィールドプレート付きゲート電極１１と、ドレイン・
ドリフト領域１２２のうちゲート電極１１の一端側に形
成されたウェル状のｐ型チャネル拡散領域１７と、ｐ型
チャネル拡散領域１７内にウェル状に形成されたｎ＋
型のソース領域８と、ゲート電極１１に離間したｎ＋
型ドレイン領域９と、ドレイン・ドリフト領域１２２上
に形成された厚い絶縁膜１２とを有する。
の構造は図１１（ｂ）に示す構造を改善したものであ
り、ｐ− 型又はｎ− 型の半導体層４上に形成された
ドレイン・ドリフト領域１２２と、ドレイン・ドリフト
領域１２２の上にゲート絶縁膜１０を介して形成された
フィールドプレート付きゲート電極１１と、ドレイン・
ドリフト領域１２２のうちゲート電極１１の一端側に形
成されたウェル状のｐ型チャネル拡散領域１７と、ｐ型
チャネル拡散領域１７内にウェル状に形成されたｎ＋
型のソース領域８と、ゲート電極１１に離間したｎ＋
型ドレイン領域９と、ドレイン・ドリフト領域１２２上
に形成された厚い絶縁膜１２とを有する。
【００３６】本例におけるドレイン・ドリフト領域１２
２も、図２に示す実施例１と同様に、短冊状のｎ型分割
ドリフト経路域１と短冊状のｐ型仕切領域２とが平面上
で交互に繰り返し配列されたストライプ状の並行構造と
なっている。そして、複数のｎ型分割ドリフト経路域１
の一方端はｐ型のチャネル拡散領域１７にｐｎ接合し、
それらの他端はｎ＋ 型のドレイン領域９に接続してお
り、ｎ＋ 型のドレイン９側から分岐して並列接続の並
行ドリフト経路群１００を形成している。並行ドリフト
経路群１００の最側端の分割ドリフト経路域１の外側に
はこれを挟み込むためのｐ型側端領域２ａが設けられて
おり、すべての分割ドリフト経路域１が側面に沿ってｐ
型領域２（２ａ）に挟まれている。また、複数のｐ型仕
切領域２の一方端はｐ型のチャネル拡散領域７に接続
し、それらの他端はｎ＋ 型のドレイン領域９にｐｎ接
合しており、ｐ型のチャネル拡散領域７側から分岐して
並列接続となっている。
２も、図２に示す実施例１と同様に、短冊状のｎ型分割
ドリフト経路域１と短冊状のｐ型仕切領域２とが平面上
で交互に繰り返し配列されたストライプ状の並行構造と
なっている。そして、複数のｎ型分割ドリフト経路域１
の一方端はｐ型のチャネル拡散領域１７にｐｎ接合し、
それらの他端はｎ＋ 型のドレイン領域９に接続してお
り、ｎ＋ 型のドレイン９側から分岐して並列接続の並
行ドリフト経路群１００を形成している。並行ドリフト
経路群１００の最側端の分割ドリフト経路域１の外側に
はこれを挟み込むためのｐ型側端領域２ａが設けられて
おり、すべての分割ドリフト経路域１が側面に沿ってｐ
型領域２（２ａ）に挟まれている。また、複数のｐ型仕
切領域２の一方端はｐ型のチャネル拡散領域７に接続
し、それらの他端はｎ＋ 型のドレイン領域９にｐｎ接
合しており、ｐ型のチャネル拡散領域７側から分岐して
並列接続となっている。
【００３７】本例においても、オフ状態のときは、ｐｎ
接合Ｊｂからの空乏端がｎ型分割ドリフト経路域１内の
経路幅方向に広がり、しかも両側面から空乏端が広がる
ので空乏化が非常に早まる。また同時にｐ型仕切領域２
も空乏化される。このため、実施例１と同様に、高耐圧
となり、ｎ型分割ドリフト経路域１の不純物濃度を高め
ることが可能であるので、オン抵抗の低減を実現でき
る。
接合Ｊｂからの空乏端がｎ型分割ドリフト経路域１内の
経路幅方向に広がり、しかも両側面から空乏端が広がる
ので空乏化が非常に早まる。また同時にｐ型仕切領域２
も空乏化される。このため、実施例１と同様に、高耐圧
となり、ｎ型分割ドリフト経路域１の不純物濃度を高め
ることが可能であるので、オン抵抗の低減を実現でき
る。
【００３８】ここで、図１１（ｂ）に示す従来構造と理
想耐圧１００Ｖで比較してみると、図１１（ｂ）に示す
従来構造ではオン抵抗が約０．５（ｍオーム・ｃ
ｍ２ ）であるのに対して、本例の構造では実施例１と
同様に分割ドリフト経路域１とｐ型仕切領域２の厚さが
１μｍ，幅が０．５μｍであるとき、オン抵抗が０．４
（ｍオーム・ｃｍ２ ）である。分割ドリフト経路域１
とｐ型仕切領域２の幅を更に僅少化することによりオン
抵抗の大幅低減が可能である。なお、分割ドリフト経路
域１とｐ型仕切領域２の厚さを厚くすることで、分割ド
リフト経路１の抵抗断面積を大きくしてオン抵抗の低減
を図ることができる。例えば１０μｍにすればオン抵抗
は１／１０、１００μｍにすればオン抵抗は１／１００
にすることができる。このような厚い領域のドーピング
のためには、同じ部位に複数の（若しくは連続的に異な
る）エネルギーで不純物イオン注入を行えば良い。
想耐圧１００Ｖで比較してみると、図１１（ｂ）に示す
従来構造ではオン抵抗が約０．５（ｍオーム・ｃ
ｍ２ ）であるのに対して、本例の構造では実施例１と
同様に分割ドリフト経路域１とｐ型仕切領域２の厚さが
１μｍ，幅が０．５μｍであるとき、オン抵抗が０．４
（ｍオーム・ｃｍ２ ）である。分割ドリフト経路域１
とｐ型仕切領域２の幅を更に僅少化することによりオン
抵抗の大幅低減が可能である。なお、分割ドリフト経路
域１とｐ型仕切領域２の厚さを厚くすることで、分割ド
リフト経路１の抵抗断面積を大きくしてオン抵抗の低減
を図ることができる。例えば１０μｍにすればオン抵抗
は１／１０、１００μｍにすればオン抵抗は１／１００
にすることができる。このような厚い領域のドーピング
のためには、同じ部位に複数の（若しくは連続的に異な
る）エネルギーで不純物イオン注入を行えば良い。
【００３９】〔実施形態３〕図４（ａ）は本発明の実施
形態３に係る横型構造のＳＯＩ−ＭＯＳＦＥＴを示す平
面図、図４（ｂ）は図４（ａ）中のＡ−Ａ′線で切断し
た状態を示す切断図、図４（ｃ）は図４（ａ）中のＢ−
Ｂ′線で切断した状態を示す切断図である。
形態３に係る横型構造のＳＯＩ−ＭＯＳＦＥＴを示す平
面図、図４（ｂ）は図４（ａ）中のＡ−Ａ′線で切断し
た状態を示す切断図、図４（ｃ）は図４（ａ）中のＢ−
Ｂ′線で切断した状態を示す切断図である。
【００４０】本例のＳＯＩ−ＭＯＳＦＥＴの構造は、半
導体基体５上の絶縁膜６の上に形成されたｐ型のチャネ
ル拡散層７７と、チャネル拡散層７７の側壁上にゲート
絶縁膜１０を介して形成されたトレンチゲート電極１１
１と、トレンチゲート電極１１１の上縁に沿って形成さ
れたｎ＋ 型のソース領域８８と、トレンチゲート電極
１１１から離間した位置に形成されたｎ＋ 型のドレイ
ン領域９９と、ドレイン・ゲート間に延在するドレイン
・ドリフト領域２９０と、このドレイン・ドリフト領域
２９０上に形成された厚い絶縁膜１２とを有する。
導体基体５上の絶縁膜６の上に形成されたｐ型のチャネ
ル拡散層７７と、チャネル拡散層７７の側壁上にゲート
絶縁膜１０を介して形成されたトレンチゲート電極１１
１と、トレンチゲート電極１１１の上縁に沿って形成さ
れたｎ＋ 型のソース領域８８と、トレンチゲート電極
１１１から離間した位置に形成されたｎ＋ 型のドレイ
ン領域９９と、ドレイン・ゲート間に延在するドレイン
・ドリフト領域２９０と、このドレイン・ドリフト領域
２９０上に形成された厚い絶縁膜１２とを有する。
【００４１】本例におけるドレイン・ドリフト領域２９
０は、実施形態１の場合とは異なり、プレート状のｎ型
分割ドリフト経路域１とプレート状のｐ型仕切領域２と
が交互に繰り返し積み重ねて積層された重畳並行構造と
なっている。最下位のｎ型分割ドリフト経路域１の真下
にはｐ型側端領域２ａが形成されており、また最上位の
ｎ型分割ドリフト経路域１の上にもｐ型側端領域２ａが
形成されている。このｐ型側端領域２ａのネットドーピ
ング量は２×１０１２／cm２ 以下とする。複数のｎ型
分割ドリフト経路域１の一方端はｐ型のチャネル拡散層
７７にｐｎ接合し、それらの他端はｎ＋ 型のドレイン
領域９９に接続しており、ｎ＋ 型のドレイン９９側か
ら分岐して並列接続の並行ドリフト経路群１００を形成
している。また、複数のｐ型仕切領域２の一方端はｐ型
のチャネル拡散層７７に接続し、それらの他端はｎ＋
型のドレイン領域９９にｐｎ接合しており、ｐ型のチャ
ネル拡散層７７側から分岐して並列接続となっている。
０は、実施形態１の場合とは異なり、プレート状のｎ型
分割ドリフト経路域１とプレート状のｐ型仕切領域２と
が交互に繰り返し積み重ねて積層された重畳並行構造と
なっている。最下位のｎ型分割ドリフト経路域１の真下
にはｐ型側端領域２ａが形成されており、また最上位の
ｎ型分割ドリフト経路域１の上にもｐ型側端領域２ａが
形成されている。このｐ型側端領域２ａのネットドーピ
ング量は２×１０１２／cm２ 以下とする。複数のｎ型
分割ドリフト経路域１の一方端はｐ型のチャネル拡散層
７７にｐｎ接合し、それらの他端はｎ＋ 型のドレイン
領域９９に接続しており、ｎ＋ 型のドレイン９９側か
ら分岐して並列接続の並行ドリフト経路群１００を形成
している。また、複数のｐ型仕切領域２の一方端はｐ型
のチャネル拡散層７７に接続し、それらの他端はｎ＋
型のドレイン領域９９にｐｎ接合しており、ｐ型のチャ
ネル拡散層７７側から分岐して並列接続となっている。
【００４２】この層状構造においても、理想オン抵抗は
前述の（１１）式で与えられ、Ｎはｎ型分割ドリフト経
路域１の積み重ね枚数である。理想耐圧１００Ｖとした
とき、従来構造（Ｎ＝１）では、理想オン抵抗Ｒ＝０．
５（ｍオーム・ｃｍ２ ）であるが、本例ではＮ＝１０
の場合、Ｒ＝０．０５（ｍオーム・ｃｍ２ ）となり、
分割数Ｎに逆比例してオン抵抗が激減する。
前述の（１１）式で与えられ、Ｎはｎ型分割ドリフト経
路域１の積み重ね枚数である。理想耐圧１００Ｖとした
とき、従来構造（Ｎ＝１）では、理想オン抵抗Ｒ＝０．
５（ｍオーム・ｃｍ２ ）であるが、本例ではＮ＝１０
の場合、Ｒ＝０．０５（ｍオーム・ｃｍ２ ）となり、
分割数Ｎに逆比例してオン抵抗が激減する。
【００４３】ところで、図２及び図３に示す実施形態の
キーテクノロジーはフォトリソグラフィーとイオン注入
であったのに対し、図４に示す本例のキーテクノロジー
は、プレート状のｎ型分割ドリフト経路域１とプレート
状のｐ型仕切領域２とを交互に繰り返し積層するための
結晶成長法である。積層数を増やして行くと総厚が厚く
なり、また結晶成長に要する時間が長くなるため、不純
物の拡散による不純物分布の乱れが無視できなくなる。
理想的には、ｎ型分割ドリフト経路域１とｐ型仕切領域
２を可能な限り薄く形成し、不純物分布の乱れが無視で
きる位の低温で結晶成長させることが好ましい。そのた
めには、シリコン技術で多用されているエピタキシャル
成長法よりも、ガリウム−砒素等の化合物半導体で用い
られるＭＯＣＶＤ（有機金属気相分解結晶成長法）やＭ
ＢＥ（分子線結晶成長法）が適している。これによれ
ば、層状のｎ型分割ドリフト経路域１と層状のｐ型仕切
領域２の層厚を微細化でき、オン抵抗の頗る低減が可能
となる。
キーテクノロジーはフォトリソグラフィーとイオン注入
であったのに対し、図４に示す本例のキーテクノロジー
は、プレート状のｎ型分割ドリフト経路域１とプレート
状のｐ型仕切領域２とを交互に繰り返し積層するための
結晶成長法である。積層数を増やして行くと総厚が厚く
なり、また結晶成長に要する時間が長くなるため、不純
物の拡散による不純物分布の乱れが無視できなくなる。
理想的には、ｎ型分割ドリフト経路域１とｐ型仕切領域
２を可能な限り薄く形成し、不純物分布の乱れが無視で
きる位の低温で結晶成長させることが好ましい。そのた
めには、シリコン技術で多用されているエピタキシャル
成長法よりも、ガリウム−砒素等の化合物半導体で用い
られるＭＯＣＶＤ（有機金属気相分解結晶成長法）やＭ
ＢＥ（分子線結晶成長法）が適している。これによれ
ば、層状のｎ型分割ドリフト経路域１と層状のｐ型仕切
領域２の層厚を微細化でき、オン抵抗の頗る低減が可能
となる。
【００４４】なお、本例の場合、ｎ型分割ドリフト経路
域１とｐ型仕切領域２を薄く形成し、不純物濃度を高め
ると、チャネル反転層１３が形成し難くなり、チャネル
抵抗が下げ難く、結果としてオン抵抗が下げ難い。これ
を改善するためには、ｎ型分割ドリフト経路域１とｐ型
仕切領域２のうちゲート絶縁膜１０に接する部分を局部
的に低濃度領域とすることが有効である。
域１とｐ型仕切領域２を薄く形成し、不純物濃度を高め
ると、チャネル反転層１３が形成し難くなり、チャネル
抵抗が下げ難く、結果としてオン抵抗が下げ難い。これ
を改善するためには、ｎ型分割ドリフト経路域１とｐ型
仕切領域２のうちゲート絶縁膜１０に接する部分を局部
的に低濃度領域とすることが有効である。
【００４５】〔実施形態４〕図５（ａ）は本発明の実施
形態４に係る横型構造のＭＯＳＦＥＴを示す平面図、図
５（ｂ）は図５（ａ）中のＡ−Ａ′線で切断した状態を
示す切断図、図５（ｃ）は図５（ａ）中のＢ−Ｂ′線で
切断した状態を示す切断図である。
形態４に係る横型構造のＭＯＳＦＥＴを示す平面図、図
５（ｂ）は図５（ａ）中のＡ−Ａ′線で切断した状態を
示す切断図、図５（ｃ）は図５（ａ）中のＢ−Ｂ′線で
切断した状態を示す切断図である。
【００４６】本例のＭＯＳＦＥＴの構造は、ｐ− 型又
はｎ− 型の半導体層４上に形成されたｐ型のチャネル
拡散層７７と、チャネル拡散層７７の側壁上にゲート絶
縁膜１０を介して形成されたトレンチゲート電極１１１
と、トレンチゲート電極１１１の上縁に沿って形成され
たｎ＋ 型のソース領域８８と、トレンチゲート電極１
１１から離間した位置に形成されたｎ＋ 型のドレイン
領域９９と、ドレイン・ゲート間に延在するドレイン・
ドリフト領域２９０と、このドレイン・ドリフト領域２
９０上に形成された厚い絶縁膜１２とを有する。
はｎ− 型の半導体層４上に形成されたｐ型のチャネル
拡散層７７と、チャネル拡散層７７の側壁上にゲート絶
縁膜１０を介して形成されたトレンチゲート電極１１１
と、トレンチゲート電極１１１の上縁に沿って形成され
たｎ＋ 型のソース領域８８と、トレンチゲート電極１
１１から離間した位置に形成されたｎ＋ 型のドレイン
領域９９と、ドレイン・ゲート間に延在するドレイン・
ドリフト領域２９０と、このドレイン・ドリフト領域２
９０上に形成された厚い絶縁膜１２とを有する。
【００４７】本例におけるドレイン・ドリフト領域２９
０は、実施形態３の場合と同様であり、プレート状のｎ
型分割ドリフト経路域１とプレート状のｐ型仕切領域２
とが交互に繰り返し積層された並行構造となっている。
最下位のｎ型分割ドリフト経路域１の真下にはｐ型側端
領域２ａが形成されており、また最上位のｎ型分割ドリ
フト経路域１の上にもｐ型側端領域２ａが形成されてい
る。このｐ型側端領域２ａのネットドーピング量は２×
１０１２／ｃｍ２ 以下とする。複数のｎ型分割ドリフ
ト経路域１の一方端はｐ型のチャネル拡散層７７にｐｎ
接合し、それらの他端はｎ＋ 型のドレイン領域９９に
接続しており、ｎ＋ 型のドレイン９９側から分岐して
並列接続の並行ドリフト経路群１００を形成している。
また、複数のｐ型仕切領域２の一方端はｐ型のチャネル
拡散層７７に接続し、それらの他端はｎ＋ 型のドレイ
ン領域９９にｐｎ接合しており、ｐ型のチャネル拡散層
７７側から分岐して並列接続となっている。
０は、実施形態３の場合と同様であり、プレート状のｎ
型分割ドリフト経路域１とプレート状のｐ型仕切領域２
とが交互に繰り返し積層された並行構造となっている。
最下位のｎ型分割ドリフト経路域１の真下にはｐ型側端
領域２ａが形成されており、また最上位のｎ型分割ドリ
フト経路域１の上にもｐ型側端領域２ａが形成されてい
る。このｐ型側端領域２ａのネットドーピング量は２×
１０１２／ｃｍ２ 以下とする。複数のｎ型分割ドリフ
ト経路域１の一方端はｐ型のチャネル拡散層７７にｐｎ
接合し、それらの他端はｎ＋ 型のドレイン領域９９に
接続しており、ｎ＋ 型のドレイン９９側から分岐して
並列接続の並行ドリフト経路群１００を形成している。
また、複数のｐ型仕切領域２の一方端はｐ型のチャネル
拡散層７７に接続し、それらの他端はｎ＋ 型のドレイ
ン領域９９にｐｎ接合しており、ｐ型のチャネル拡散層
７７側から分岐して並列接続となっている。
【００４８】本例は実施形態３と同様にオン抵抗の低減
と高耐圧化を図ることができる。なお、本例と図４に示
す実施形態３との関係は、図３に示す実施形態２と図２
に示す実施形態１との関係に相当している。図２の実施
形態に対する図３の実施形態と同じく、本例はＳＯＩで
はない点で低コスト化を図ることができる。
と高耐圧化を図ることができる。なお、本例と図４に示
す実施形態３との関係は、図３に示す実施形態２と図２
に示す実施形態１との関係に相当している。図２の実施
形態に対する図３の実施形態と同じく、本例はＳＯＩで
はない点で低コスト化を図ることができる。
【００４９】〔実施形態５〕図６（ａ）は本発明の実施
形態５に係る横型構造のｐチャネルＭＯＳＦＥＴを示す
断面図であり、図１１（ａ）の改善例に相当している。
形態５に係る横型構造のｐチャネルＭＯＳＦＥＴを示す
断面図であり、図１１（ａ）の改善例に相当している。
【００５０】本例の構造は、ｐ− 型半導体層４上に形
成されたｎ型チャネル拡散層３と、チャネル拡散層３の
上にゲート絶縁膜１０を介して形成されたフィールドプ
レート付きゲート電極１１と、チャネル拡散層３のうち
ゲート電極１１の一端側に形成されたｐ＋ 型のソース
領域１８と、ゲート電極１１の他端側真下にウェル端が
位置するｐ型ドレイン・ドリフト領域１４と、このｐ型
ドレイン・ドリフト領域１４の表層に形成されたｎ型側
端領域２ｂと、ゲート電極１１の他端から離間した位置
に形成されたｐ＋ 型のドレイン領域１９と、ｐ＋ 型
のソース領域１８に隣接するｎ＋ 型のコンタクト領域
７１と、ｐ型ドレイン・ドリフト１４上に形成された厚
い絶縁膜１２とを有する。
成されたｎ型チャネル拡散層３と、チャネル拡散層３の
上にゲート絶縁膜１０を介して形成されたフィールドプ
レート付きゲート電極１１と、チャネル拡散層３のうち
ゲート電極１１の一端側に形成されたｐ＋ 型のソース
領域１８と、ゲート電極１１の他端側真下にウェル端が
位置するｐ型ドレイン・ドリフト領域１４と、このｐ型
ドレイン・ドリフト領域１４の表層に形成されたｎ型側
端領域２ｂと、ゲート電極１１の他端から離間した位置
に形成されたｐ＋ 型のドレイン領域１９と、ｐ＋ 型
のソース領域１８に隣接するｎ＋ 型のコンタクト領域
７１と、ｐ型ドレイン・ドリフト１４上に形成された厚
い絶縁膜１２とを有する。
【００５１】本例の場合、ドレイン領域の分割数は１
で、ｐ型ドレイン・ドリフト領域１４は断面上では一筋
の分割ドレイン経路域１に相当している。このｐ型ドレ
イン・ドリフト領域１４の上のｎ型側端領域２ｂの厚さ
は空乏化を早めるため薄く形成されている。図１１
（ａ）の構造と比べると、本例ではｎ型側端領域２ｂが
形成されており、ｐ型ドレイン・ドリフト領域１４の下
側のチャネル拡散層３からの空乏層と上側のｎ型側端領
域２ａからの空乏層とで空乏化を促進するようにしてい
る。図１１（ａ）のドレイン・ドリフト領域１４のネッ
トドーピング量は１×１０１２／ｃｍ２ 程度であるの
に対し、本例では約２×１０１２／ｃｍ２ 程度と２倍
になっている。従って、高耐圧化を実現できる分、ドレ
イン・ドリフト領域１４の不純物濃度を高めることがで
き、低オン抵抗化が可能である。
で、ｐ型ドレイン・ドリフト領域１４は断面上では一筋
の分割ドレイン経路域１に相当している。このｐ型ドレ
イン・ドリフト領域１４の上のｎ型側端領域２ｂの厚さ
は空乏化を早めるため薄く形成されている。図１１
（ａ）の構造と比べると、本例ではｎ型側端領域２ｂが
形成されており、ｐ型ドレイン・ドリフト領域１４の下
側のチャネル拡散層３からの空乏層と上側のｎ型側端領
域２ａからの空乏層とで空乏化を促進するようにしてい
る。図１１（ａ）のドレイン・ドリフト領域１４のネッ
トドーピング量は１×１０１２／ｃｍ２ 程度であるの
に対し、本例では約２×１０１２／ｃｍ２ 程度と２倍
になっている。従って、高耐圧化を実現できる分、ドレ
イン・ドリフト領域１４の不純物濃度を高めることがで
き、低オン抵抗化が可能である。
【００５２】〔実施形態６〕図６（ｂ）は本発明の実施
形態６に係る横型構造のｎチャネルＭＯＳＦＥＴを示す
断面図であり、図１１（ｂ）の改善例に相当している。
形態６に係る横型構造のｎチャネルＭＯＳＦＥＴを示す
断面図であり、図１１（ｂ）の改善例に相当している。
【００５３】本例は２重拡散型ｎチャネルＭＯＳＦＥＴ
であり、ｐ− 型半導体層４（ｐ型側端領域２ａ）上に
形成されたドレイン・ドリフト領域２２（第１のｎ型分
割ドリフト経路域１）と、ゲート絶縁膜１０を介して形
成されたフィールドプレート付きゲート電極１１と、ド
レイン・ドリフト領域２２のうちゲート電極１１の一端
側に形成されたウェル状のｐ型チャネル拡散領域１７
と、ｐ型チャネル拡散領域１７内にウェル状に形成され
たｎ＋ 型のソース領域８と、ゲート電極１１とこれに
離間したｎ＋ 型ドレイン領域９との間の表面層に形成
されたｐ型トップ層２４（ｐ型仕切領域２）と、ｐ型仕
切領域２の表層に形成された第２のｎ型分割ドリフト経
路域１と、ｎ＋ 型のソース領域８に隣接するｐ＋ 型
のコンタクト領域７２と、ｐ型仕切領域２上に形成され
た厚い絶縁膜１２とを有する。
であり、ｐ− 型半導体層４（ｐ型側端領域２ａ）上に
形成されたドレイン・ドリフト領域２２（第１のｎ型分
割ドリフト経路域１）と、ゲート絶縁膜１０を介して形
成されたフィールドプレート付きゲート電極１１と、ド
レイン・ドリフト領域２２のうちゲート電極１１の一端
側に形成されたウェル状のｐ型チャネル拡散領域１７
と、ｐ型チャネル拡散領域１７内にウェル状に形成され
たｎ＋ 型のソース領域８と、ゲート電極１１とこれに
離間したｎ＋ 型ドレイン領域９との間の表面層に形成
されたｐ型トップ層２４（ｐ型仕切領域２）と、ｐ型仕
切領域２の表層に形成された第２のｎ型分割ドリフト経
路域１と、ｎ＋ 型のソース領域８に隣接するｐ＋ 型
のコンタクト領域７２と、ｐ型仕切領域２上に形成され
た厚い絶縁膜１２とを有する。
【００５４】下層のドレイン・ドリフト領域２２と上層
の分割ドリフト経路域１はｐ型仕切領域２を挟んで並列
接続している。図１１（ｂ）の構造と比べると、本例で
はｐ型仕切領域２の上に分割ドリフト経路域１を並設し
た点にある。前述したように、ｐ型仕切領域２から下層
のドレイン・ドリフト領域２２と上層の分割ドリフト経
路域１の双方に空乏層が広がるようになっているため、
高耐圧化を図ることができ、その分、オン抵抗を低減さ
せることができる。図１１（ｂ）のドリフト領域２２の
ネットドーピング量は２×１０１２／ｃｍ２ 程度であ
るのに対し、本例では下層のドレイン・ドリフト領域２
２と上層の分割ドリフト経路域１とのドーピング量を合
わせて、約３×１０１２／ｃｍ２ 程度と１．５倍にす
ることができる。本例の構造によれば、図１３中のに
示す理想耐圧と理想オン抵抗とのトレードオフ関係を得
ることができる。明らかに、従来構造に比して理想耐圧
と理想オン抵抗のトレードオフ関係を緩和できることが
判明した。
の分割ドリフト経路域１はｐ型仕切領域２を挟んで並列
接続している。図１１（ｂ）の構造と比べると、本例で
はｐ型仕切領域２の上に分割ドリフト経路域１を並設し
た点にある。前述したように、ｐ型仕切領域２から下層
のドレイン・ドリフト領域２２と上層の分割ドリフト経
路域１の双方に空乏層が広がるようになっているため、
高耐圧化を図ることができ、その分、オン抵抗を低減さ
せることができる。図１１（ｂ）のドリフト領域２２の
ネットドーピング量は２×１０１２／ｃｍ２ 程度であ
るのに対し、本例では下層のドレイン・ドリフト領域２
２と上層の分割ドリフト経路域１とのドーピング量を合
わせて、約３×１０１２／ｃｍ２ 程度と１．５倍にす
ることができる。本例の構造によれば、図１３中のに
示す理想耐圧と理想オン抵抗とのトレードオフ関係を得
ることができる。明らかに、従来構造に比して理想耐圧
と理想オン抵抗のトレードオフ関係を緩和できることが
判明した。
【００５５】なお、実施形態５，６の構造を得るための
製造方法としては、まず、ｐ− 型半導体層４へのリン
のイオン注入と熱処理（熱拡散）によりｎ型半導体層３
（２２）を形成した後、このｎ型半導体層３（２２）表
面への選択的な硼素のイオン注入と熱処理（熱拡散）に
よってｐ型領域１４（２４）を形成し、しかる後、熱酸
化処理を施し、シリコン表面でのリンの偏析による高濃
度化と硼素の酸化膜中への偏析による低濃度化を利用し
て表層に薄いｎ型側端領域２ｂ（ｎ型分割ドリフト経路
域１）を形成する。ｎ型側端領域２ｂやｎ型分割ドリフ
ト経路域１の上層には逆導電型層が隣接していないた
め、空乏化し易くするには薄層であればある程よい。従
って、熱酸化処理工程だけでｎ型側端領域２ｂ（ｎ型分
割ドリフト経路１）を形成できる利益は、工程数の削減
に寄与し、量産化を可能とする。
製造方法としては、まず、ｐ− 型半導体層４へのリン
のイオン注入と熱処理（熱拡散）によりｎ型半導体層３
（２２）を形成した後、このｎ型半導体層３（２２）表
面への選択的な硼素のイオン注入と熱処理（熱拡散）に
よってｐ型領域１４（２４）を形成し、しかる後、熱酸
化処理を施し、シリコン表面でのリンの偏析による高濃
度化と硼素の酸化膜中への偏析による低濃度化を利用し
て表層に薄いｎ型側端領域２ｂ（ｎ型分割ドリフト経路
域１）を形成する。ｎ型側端領域２ｂやｎ型分割ドリフ
ト経路域１の上層には逆導電型層が隣接していないた
め、空乏化し易くするには薄層であればある程よい。従
って、熱酸化処理工程だけでｎ型側端領域２ｂ（ｎ型分
割ドリフト経路１）を形成できる利益は、工程数の削減
に寄与し、量産化を可能とする。
【００５６】実施形態５においては、ｎ型側端領域２ｂ
がゲート絶縁膜１０とドレイン・ドリフト領域１４と隔
てているが、これは上記の製造方法を用いているため、
シリコン表層に全面的にｎ型側端領域２ｂが形成されて
しまうからである。しかし、ｎ型側端領域２ｂが薄けれ
ば、ゲート１０直下に形成されるチャネル反転層によっ
てドレイン・ドリフト領域１４が導通するので問題は起
こらない。
がゲート絶縁膜１０とドレイン・ドリフト領域１４と隔
てているが、これは上記の製造方法を用いているため、
シリコン表層に全面的にｎ型側端領域２ｂが形成されて
しまうからである。しかし、ｎ型側端領域２ｂが薄けれ
ば、ゲート１０直下に形成されるチャネル反転層によっ
てドレイン・ドリフト領域１４が導通するので問題は起
こらない。
【００５７】〔実施形態７〕図７（ａ）は本発明の実施
形態７に係る縦型構造のトレンチゲート型のｎチャネル
ＭＯＳＦＥＴを示す平面図、図７（ｂ）は図７（ａ）中
のＡ−Ａ′線に沿って切断した状態を示す切断図、図８
（ａ）は図７（ａ）中のＢ−Ｂ′線に沿って切断した状
態を示す切断図、図８（ｂ）は図７（ｂ）中のＣ−Ｃ′
線に沿って切断した状態を示す切断図、図９（ａ）は図
７（ａ）中のＤ−Ｄ′線に沿って切断した状態を示す切
断図、図９（ｂ）は図７（ａ）中のＥ−Ｅ′線に沿って
切断した状態を示す切断図である。
形態７に係る縦型構造のトレンチゲート型のｎチャネル
ＭＯＳＦＥＴを示す平面図、図７（ｂ）は図７（ａ）中
のＡ−Ａ′線に沿って切断した状態を示す切断図、図８
（ａ）は図７（ａ）中のＢ−Ｂ′線に沿って切断した状
態を示す切断図、図８（ｂ）は図７（ｂ）中のＣ−Ｃ′
線に沿って切断した状態を示す切断図、図９（ａ）は図
７（ａ）中のＤ−Ｄ′線に沿って切断した状態を示す切
断図、図９（ｂ）は図７（ａ）中のＥ−Ｅ′線に沿って
切断した状態を示す切断図である。
【００５８】本例の構造は、裏面電極（図示せず）が導
電接触したｎ＋ 型ドレイン層２９と、この上に形成さ
れたドレイン・ドリフト層１３９と、ドレイン・ドリフ
ト層１３９の表面側に堀り込まれたトレンチ溝内にゲー
ト絶縁膜１０を介して埋め込まれたトレンチゲート電極
２１と、ドレイン・ドリフト層１３９の表層にトレンチ
ゲート電極２１の深さ程度に浅く形成されたｐ型チャネ
ル層２７と、トレンチゲート電極２１の上縁に沿って形
成されたｎ＋ 型ソース領域１８と、ゲート電極２１を
覆う厚い絶縁膜１２とを有する。なお、単層のｎ＋ 型
ドレイン層２９に代えて、ｎ＋ 型上層とｐ＋ 型下層
から成る２層構造又はｐ型層とすると、ｎ型のＩＧＢＴ
構造を得ることができる。
電接触したｎ＋ 型ドレイン層２９と、この上に形成さ
れたドレイン・ドリフト層１３９と、ドレイン・ドリフ
ト層１３９の表面側に堀り込まれたトレンチ溝内にゲー
ト絶縁膜１０を介して埋め込まれたトレンチゲート電極
２１と、ドレイン・ドリフト層１３９の表層にトレンチ
ゲート電極２１の深さ程度に浅く形成されたｐ型チャネ
ル層２７と、トレンチゲート電極２１の上縁に沿って形
成されたｎ＋ 型ソース領域１８と、ゲート電極２１を
覆う厚い絶縁膜１２とを有する。なお、単層のｎ＋ 型
ドレイン層２９に代えて、ｎ＋ 型上層とｐ＋ 型下層
から成る２層構造又はｐ型層とすると、ｎ型のＩＧＢＴ
構造を得ることができる。
【００５９】本例におけるドレイン・ドリフト層１３９
は、図８（ｂ）及び図９に示す如く、縦方向にプレート
状のｎ型分割ドリフト経路域１と縦方向にプレート状の
ｐ型仕切領域２とが交互に繰り返し隣接した横並び並行
構造となっている。複数枚のｎ型分割ドリフト経路域１
の上端はｐ型のチャネル拡散層２７にｐｎ接合し、それ
らの下端はｎ＋ 型のドレイン層２９に接続しており、
ｎ＋ 型のドレイン層２９側から分岐して並列接続の並
行ドリフト経路群１００を形成している。図示されてい
ないが、並行ドリフト経路群１００の最側端の分割ドリ
フト経路域１の外側にはｐ型側端領域が設けられてお
り、すべての分割ドリフト経路域１が側面に沿ってｐ型
仕切領域２又はｐ型側端領域に挟まれている。また、複
数のｐ型仕切領域２の上方端はｐ型のチャネル拡散層２
７に接続し、それらの下端はｎ＋型のドレイン層２９に
ｐｎ接合しており、ｐ型のチャネル拡散層２７側から分
岐して並列接続となっている。
は、図８（ｂ）及び図９に示す如く、縦方向にプレート
状のｎ型分割ドリフト経路域１と縦方向にプレート状の
ｐ型仕切領域２とが交互に繰り返し隣接した横並び並行
構造となっている。複数枚のｎ型分割ドリフト経路域１
の上端はｐ型のチャネル拡散層２７にｐｎ接合し、それ
らの下端はｎ＋ 型のドレイン層２９に接続しており、
ｎ＋ 型のドレイン層２９側から分岐して並列接続の並
行ドリフト経路群１００を形成している。図示されてい
ないが、並行ドリフト経路群１００の最側端の分割ドリ
フト経路域１の外側にはｐ型側端領域が設けられてお
り、すべての分割ドリフト経路域１が側面に沿ってｐ型
仕切領域２又はｐ型側端領域に挟まれている。また、複
数のｐ型仕切領域２の上方端はｐ型のチャネル拡散層２
７に接続し、それらの下端はｎ＋型のドレイン層２９に
ｐｎ接合しており、ｐ型のチャネル拡散層２７側から分
岐して並列接続となっている。
【００６０】オフ状態のときはゲート絶縁膜１０直下の
チャネル反転層１３が消失し、ドレイン・ソース間電圧
により、ｎ型分割ドリフト経路域１とｐ型のチャネル拡
散層２７とのｐｎ接合Ｊａ，ｎ型分割ドリフト経路域１
とｐ型仕切領域２とのｐｎ接合Ｊｂからそれぞれ空乏層
がｎ型分割ドリフト経路域１内に広がってこれが空乏化
される。ｐｎ接合Ｊａからの空乏端はｎ型分割ドリフト
経路域１内の経路長さ方向に広がるが、ｐｎ接合Ｊｂか
らの空乏端はｎ型分割ドリフト経路域１内の経路幅方向
に広がり、しかも両側面から空乏端が広がるので空乏化
が非常に早まる。またｐ型仕切領域２も同時に空乏化さ
れる。特に、ｐ型仕切領域２の両側面から隣接するｎ型
分割ドリフト経路１，１の双方へ空乏端が進入するよう
になっているので、空乏層形成のためのｐ型仕切領域２
の総占有幅を半減でき、その分、ｎ型分割ドリフト経路
域１の断面積の拡大を図ることができ、従前に比してオ
ン抵抗が低減する。ｎ型分割ドリフト経路１の単位面積
当たりの本数（分割数）を増やすにつれ、オン抵抗と耐
圧とのトレードオフ関係を大幅に緩和できる。
チャネル反転層１３が消失し、ドレイン・ソース間電圧
により、ｎ型分割ドリフト経路域１とｐ型のチャネル拡
散層２７とのｐｎ接合Ｊａ，ｎ型分割ドリフト経路域１
とｐ型仕切領域２とのｐｎ接合Ｊｂからそれぞれ空乏層
がｎ型分割ドリフト経路域１内に広がってこれが空乏化
される。ｐｎ接合Ｊａからの空乏端はｎ型分割ドリフト
経路域１内の経路長さ方向に広がるが、ｐｎ接合Ｊｂか
らの空乏端はｎ型分割ドリフト経路域１内の経路幅方向
に広がり、しかも両側面から空乏端が広がるので空乏化
が非常に早まる。またｐ型仕切領域２も同時に空乏化さ
れる。特に、ｐ型仕切領域２の両側面から隣接するｎ型
分割ドリフト経路１，１の双方へ空乏端が進入するよう
になっているので、空乏層形成のためのｐ型仕切領域２
の総占有幅を半減でき、その分、ｎ型分割ドリフト経路
域１の断面積の拡大を図ることができ、従前に比してオ
ン抵抗が低減する。ｎ型分割ドリフト経路１の単位面積
当たりの本数（分割数）を増やすにつれ、オン抵抗と耐
圧とのトレードオフ関係を大幅に緩和できる。
【００６１】理想耐圧１００ＶのｎチャネルＭＯＳＦＥ
Ｔ（図１２に示す従来構造）での理想オン抵抗と比較す
ると、従来構造の場合、図１３のにより、理想オン抵
抗Ｒ＝約０．６（ｍオーム・ｃｍ２ ）であるが、本例
の場合は、ｎ型分割ドリフト経路域１とｐ型仕切領域２
の深さ（経路長）を約５μｍ、β＝２／３と仮定し、ｎ
型分割ドリフト経路域１とｐ型仕切領域２の積層方向の
厚さを例えば１０μｍ,１μｍ,０．１μｍの値として計
算すると、 厚さ１０μｍ,のとき、１．６（ｍオーム・ｃｍ２ ） 厚さ１μｍ,のとき、０．１６（ｍオーム・ｃｍ２ ） 厚さ０．１μｍ,のとき、０．０１６（ｍオーム・ｃｍ
２ ） となり、μｍオーダでも劇的な低オン抵抗化が可能であ
る。ｐ型仕切領域２の幅をｎ型分割ドリフト経路域１の
幅よりも僅少にすれば、なおその効果が顕著となる。ｎ
型分割ドリフト経路域１とｐ型仕切領域の幅はフォトリ
ソグラフィとイオン注入により現在０．５μm 程度まで
が量産レベルの限界であるが、微細加工技術の着実な進
展により今後更なる幅寸法の縮小化が可能となるので、
オン抵抗を顕著に低減できる。
Ｔ（図１２に示す従来構造）での理想オン抵抗と比較す
ると、従来構造の場合、図１３のにより、理想オン抵
抗Ｒ＝約０．６（ｍオーム・ｃｍ２ ）であるが、本例
の場合は、ｎ型分割ドリフト経路域１とｐ型仕切領域２
の深さ（経路長）を約５μｍ、β＝２／３と仮定し、ｎ
型分割ドリフト経路域１とｐ型仕切領域２の積層方向の
厚さを例えば１０μｍ,１μｍ,０．１μｍの値として計
算すると、 厚さ１０μｍ,のとき、１．６（ｍオーム・ｃｍ２ ） 厚さ１μｍ,のとき、０．１６（ｍオーム・ｃｍ２ ） 厚さ０．１μｍ,のとき、０．０１６（ｍオーム・ｃｍ
２ ） となり、μｍオーダでも劇的な低オン抵抗化が可能であ
る。ｐ型仕切領域２の幅をｎ型分割ドリフト経路域１の
幅よりも僅少にすれば、なおその効果が顕著となる。ｎ
型分割ドリフト経路域１とｐ型仕切領域の幅はフォトリ
ソグラフィとイオン注入により現在０．５μm 程度まで
が量産レベルの限界であるが、微細加工技術の着実な進
展により今後更なる幅寸法の縮小化が可能となるので、
オン抵抗を顕著に低減できる。
【００６２】本例のように、縦方向に配列したｎ型分割
ドリフト経路域１とｐ型仕切領域２の繰り返し構造は、
横型半導体構造の場合に比して製法上難しい面もある
が、例えば、ドレイン層２９の上にエピタキシャル成長
によりｎ型層を形成した後、そのｎ型層をストライプ状
に間隔を空けてエッチング除去し、そのエッチング溝を
ｐ型のエピタキシャル成長によリ埋め、不要部分を研磨
除去する方法を採用することができる。また、中性子線
や飛程の大きい高エネルギー粒子の選択的打ち込みとこ
れによる核変換を利用して選択的に逆導電型領域を深く
形成する方法も考えられる。
ドリフト経路域１とｐ型仕切領域２の繰り返し構造は、
横型半導体構造の場合に比して製法上難しい面もある
が、例えば、ドレイン層２９の上にエピタキシャル成長
によりｎ型層を形成した後、そのｎ型層をストライプ状
に間隔を空けてエッチング除去し、そのエッチング溝を
ｐ型のエピタキシャル成長によリ埋め、不要部分を研磨
除去する方法を採用することができる。また、中性子線
や飛程の大きい高エネルギー粒子の選択的打ち込みとこ
れによる核変換を利用して選択的に逆導電型領域を深く
形成する方法も考えられる。
【００６３】なお、本発明に係る構造は、ＭＯＳＦＥＴ
のドレイン・ドリフト領域に限らず、オン時にドリフト
領域となり、オフ時に空乏化領域となる半導体領域に適
用でき、ＩＧＢＴ，バイポラーラトランジスタ，ダイオ
ード，ＪＦＥＴ、サイリスタ，ＭＥＳＦＥＴ，ＨＥＭＴ
等の殆ど総ての半導体素子に適用可能である。また、導
電型は逆導電型に適宜変更できる。また、図１では並行
分割ドリフト群として層状、繊維状、網状又は蜂の巣状
を示してあるが、これに限らず、他の繰り返し形状を採
用可能である。
のドレイン・ドリフト領域に限らず、オン時にドリフト
領域となり、オフ時に空乏化領域となる半導体領域に適
用でき、ＩＧＢＴ，バイポラーラトランジスタ，ダイオ
ード，ＪＦＥＴ、サイリスタ，ＭＥＳＦＥＴ，ＨＥＭＴ
等の殆ど総ての半導体素子に適用可能である。また、導
電型は逆導電型に適宜変更できる。また、図１では並行
分割ドリフト群として層状、繊維状、網状又は蜂の巣状
を示してあるが、これに限らず、他の繰り返し形状を採
用可能である。
【００６４】
【発明の効果】以上説明したように、本発明は、オン状
態でドリフト電流を流すと共にオフ状態で空乏化する第
１導電型のドリフト領域を並行分割構造とすると共に、
第１導電型分割ドリフト経路域の相隣る同士の側面間
（境界）に介在してｐｎ接合分離する第２導電型仕切領
域を設けたことを特徴としている。従って、次の効果を
奏する。
態でドリフト電流を流すと共にオフ状態で空乏化する第
１導電型のドリフト領域を並行分割構造とすると共に、
第１導電型分割ドリフト経路域の相隣る同士の側面間
（境界）に介在してｐｎ接合分離する第２導電型仕切領
域を設けたことを特徴としている。従って、次の効果を
奏する。
【００６５】 一筋の第２導電型仕切領域の両側面か
ら隣接する双方の第１導電型分割ドリフト経路へ空乏端
がそれぞれ進入するようになっており、双方へ広がる空
乏端が双方の並列の分割ドリフト経路へ有効的に作用し
ているので、空乏層形成のための第２導電型仕切領域２
の総占有幅を半減でき、その分、第１導電型分割ドリフ
ト経路域の断面積の拡大を図ることができ、従前に比し
てオン抵抗が頗る低減する。第１導電型分割ドリフト経
路１の単位面積当たりの本数（分割数）を増やすにつ
れ、オン抵抗と耐圧とのトレードオフ関係を大幅に緩和
できる。
ら隣接する双方の第１導電型分割ドリフト経路へ空乏端
がそれぞれ進入するようになっており、双方へ広がる空
乏端が双方の並列の分割ドリフト経路へ有効的に作用し
ているので、空乏層形成のための第２導電型仕切領域２
の総占有幅を半減でき、その分、第１導電型分割ドリフ
ト経路域の断面積の拡大を図ることができ、従前に比し
てオン抵抗が頗る低減する。第１導電型分割ドリフト経
路１の単位面積当たりの本数（分割数）を増やすにつ
れ、オン抵抗と耐圧とのトレードオフ関係を大幅に緩和
できる。
【００６６】 横型半導体装置におけるドリフト領域
としては、短冊状の第１導電型分割ドリフト経路域と短
冊状の第２導電型仕切領域とが平面上で交互に繰り返し
配列されたストライプ状並行構造とすることができる。
平面上のストライプ状のｐｎの繰り返し構造は１回のフ
ォトリソグラフィーで形成可能であるので、製造プロセ
スの簡易化により半導体装置の低コスト化も図ることが
できる。
としては、短冊状の第１導電型分割ドリフト経路域と短
冊状の第２導電型仕切領域とが平面上で交互に繰り返し
配列されたストライプ状並行構造とすることができる。
平面上のストライプ状のｐｎの繰り返し構造は１回のフ
ォトリソグラフィーで形成可能であるので、製造プロセ
スの簡易化により半導体装置の低コスト化も図ることが
できる。
【００６７】 横型半導体装置におけるドリフト領域
の別の構造としては、層状の第１導電型分割ドリフト経
路域と層状の第２導電型仕切領域とを交互に繰り返し積
み重ねて積層された重畳並行構造とすることができる。
かかる構造では、ＭＯＣＶＤやＭＢＥを用いると、層厚
の微細化が可能であるので、オン抵抗と耐圧のトレード
オフ関係を大幅に緩和できる。
の別の構造としては、層状の第１導電型分割ドリフト経
路域と層状の第２導電型仕切領域とを交互に繰り返し積
み重ねて積層された重畳並行構造とすることができる。
かかる構造では、ＭＯＣＶＤやＭＢＥを用いると、層厚
の微細化が可能であるので、オン抵抗と耐圧のトレード
オフ関係を大幅に緩和できる。
【００６８】 横型半導体装置における最も簡素なド
リフト構造としては、第２導電型半導体層上に形成され
た第１の第１導電型分割ドリフト経路域と、この第１の
第１導電型分割ドリフト経路域の上に形成されたウェル
状の第２導電型仕切領域と、この第２導電型仕切領域の
表層に形成され、第１の第１導電型分割ドリフト経路に
並列接続した第２の第１導電型分割ドリフト経路域とを
有して成る構造を採用できるが、第２の第１導電型分割
ドリフト経路域が並列に接続している分、オン抵抗の低
減を図ることができる。この構造においては、第２の第
１導電型型分割ドリフト経路域の上層には逆導電型層が
隣接していないため、空乏化し易くするには薄層であれ
ばある程よい。
リフト構造としては、第２導電型半導体層上に形成され
た第１の第１導電型分割ドリフト経路域と、この第１の
第１導電型分割ドリフト経路域の上に形成されたウェル
状の第２導電型仕切領域と、この第２導電型仕切領域の
表層に形成され、第１の第１導電型分割ドリフト経路に
並列接続した第２の第１導電型分割ドリフト経路域とを
有して成る構造を採用できるが、第２の第１導電型分割
ドリフト経路域が並列に接続している分、オン抵抗の低
減を図ることができる。この構造においては、第２の第
１導電型型分割ドリフト経路域の上層には逆導電型層が
隣接していないため、空乏化し易くするには薄層であれ
ばある程よい。
【００６９】 そして、本発明の製造方法によれば、
熱酸化処理工程だけで第２のｎ型分割ドリフト経路域を
形成できるので、工程数の削減に寄与し、実用的な量産
化が可能となる。
熱酸化処理工程だけで第２のｎ型分割ドリフト経路域を
形成できるので、工程数の削減に寄与し、実用的な量産
化が可能となる。
【００７０】 縦型半導体装置のドリフト領域として
は、縦方向に層状の第１導電型分割ドリフト経路域と縦
方向に層状の第２導電型仕切領域とを交互に繰り返し隣
接した横並び並行構造とすることができる。かかる構造
の製造方法では深い溝を形成するエンチング工程を必要
とするが、縦型構造でもオン抵抗と耐圧のトレードオフ
関係を大幅に緩和できる。
は、縦方向に層状の第１導電型分割ドリフト経路域と縦
方向に層状の第２導電型仕切領域とを交互に繰り返し隣
接した横並び並行構造とすることができる。かかる構造
の製造方法では深い溝を形成するエンチング工程を必要
とするが、縦型構造でもオン抵抗と耐圧のトレードオフ
関係を大幅に緩和できる。
【図１】（ａ）乃至（ｃ）は本発明に係る半導体装置に
おけるドリフト領域の構造をそれぞれ示す模式図であ
る。
おけるドリフト領域の構造をそれぞれ示す模式図であ
る。
【図２】（ａ）は本発明の実施形態１に係る横型構造の
ＳＯＩ−ＭＯＳＦＥＴを示す平面図、（ｂ）は（ａ）中
のＡ−Ａ′線で切断した状態を示す切断図、（ｃ）は
（ａ）中のＢ−Ｂ′線で切断した状態を示す切断図であ
る。
ＳＯＩ−ＭＯＳＦＥＴを示す平面図、（ｂ）は（ａ）中
のＡ−Ａ′線で切断した状態を示す切断図、（ｃ）は
（ａ）中のＢ−Ｂ′線で切断した状態を示す切断図であ
る。
【図３】（ａ）は本発明の実施形態２に係る２重拡散型
ｎチャネルＭＯＳＦＥＴを示す平面図、（ｂ）は（ａ）
中のＡ−Ａ′線で切断した状態を示す切断図、（ｃ）は
（ａ）中のＢ−Ｂ′線で切断した状態を示す切断図であ
る。
ｎチャネルＭＯＳＦＥＴを示す平面図、（ｂ）は（ａ）
中のＡ−Ａ′線で切断した状態を示す切断図、（ｃ）は
（ａ）中のＢ−Ｂ′線で切断した状態を示す切断図であ
る。
【図４】（ａ）は本発明の実施形態３に係る横型構造の
ＳＯＩ−ＭＯＳＦＥＴを示す平面図、（ｂ）は（ａ）中
のＡ−Ａ′線で切断した状態を示す切断図、（ｃ）は
（ａ）中のＢ−Ｂ′線で切断した状態を示す切断図であ
る。
ＳＯＩ−ＭＯＳＦＥＴを示す平面図、（ｂ）は（ａ）中
のＡ−Ａ′線で切断した状態を示す切断図、（ｃ）は
（ａ）中のＢ−Ｂ′線で切断した状態を示す切断図であ
る。
【図５】（ａ）は本発明の実施形態例４に係る横型構造
のＭＯＳＦＥＴを示す平面図、（ｂ）は（ａ）中のＡ−
Ａ′線で切断した状態を示す切断図、（ｃ）は（ａ）中
のＢ−Ｂ′線で切断した状態を示す切断図である。
のＭＯＳＦＥＴを示す平面図、（ｂ）は（ａ）中のＡ−
Ａ′線で切断した状態を示す切断図、（ｃ）は（ａ）中
のＢ−Ｂ′線で切断した状態を示す切断図である。
【図６】（ａ）は本発明の実施形態５に係る横型構造の
ｐチャネルＭＯＳＦＥＴを示す断面図、（ｂ）は本発明
の実施形態６に係る横型構造のｎチャネルＭＯＳＦＥＴ
を示す断面図である。
ｐチャネルＭＯＳＦＥＴを示す断面図、（ｂ）は本発明
の実施形態６に係る横型構造のｎチャネルＭＯＳＦＥＴ
を示す断面図である。
【図７】（ａ）は本発明の実施形態例７に係る縦型構造
のトレンチゲート型のｎチャネルＭＯＳＦＥＴを示す平
面図、（ｂ）は（ａ）中のＡ−Ａ′線に沿って切断した
状態を示す切断図である。
のトレンチゲート型のｎチャネルＭＯＳＦＥＴを示す平
面図、（ｂ）は（ａ）中のＡ−Ａ′線に沿って切断した
状態を示す切断図である。
【図８】（ａ）は図７（ａ）中のＢ−Ｂ′線に沿って切
断した状態を示す切断図、（ｂ）は図７（ｂ）中のＣ−
Ｃ′線に沿って切断した状態を示す切断図である。
断した状態を示す切断図、（ｂ）は図７（ｂ）中のＣ−
Ｃ′線に沿って切断した状態を示す切断図である。
【図９】（ａ）は図７（ａ）中のＤ−Ｄ′線に沿って切
断した状態を示す切断図、（ｂ）は図７（ａ）中のＥ−
Ｅ′線に沿って切断した状態を示す切断図である。
断した状態を示す切断図、（ｂ）は図７（ａ）中のＥ−
Ｅ′線に沿って切断した状態を示す切断図である。
【図１０】（ａ）は従来の横型構造のＳＯＩ−ＭＯＳＦ
ＥＴを示す平面図、（ｂ）はその断面図である。
ＥＴを示す平面図、（ｂ）はその断面図である。
【図１１】（ａ）は従来の横型構造のＭＯＳＦＥＴの別
の構造を示す断面図、（ｂ）は従来の２重拡散型ｎチャ
ネルＭＯＳＦＥＴの構造を示す断面図である。
の構造を示す断面図、（ｂ）は従来の２重拡散型ｎチャ
ネルＭＯＳＦＥＴの構造を示す断面図である。
【図１２】従来のトレンチゲート型のｎチャネルＭＯＳ
ＦＥＴを示す断面図である。
ＦＥＴを示す断面図である。
【図１３】各種のシリコンｎチャネルＭＯＳＦＥＴの理
想耐圧と理想オン抵抗とのトレードオフ関係を示すグラ
フである。
想耐圧と理想オン抵抗とのトレードオフ関係を示すグラ
フである。
１…ｎ型分割ドリフト経路域 １ａ…連結部位 ２…ｐ型仕切領域 ２ａ…ｐ型側端領域 ３…ｎ型チャネル拡散層 ４…ｐ− 型半導体層 ５…半導体基体 ６…絶縁膜 ７…ｐ型チャネル拡散層 ８…ｎ＋ 型ソース領域 ９…ｎ＋ 型ドレイン領域 １０…ゲート絶縁膜 １１…フィールドプレート付きゲート電極 １２…厚い絶縁膜 １３…チャネル反転層 １４…ｐ型低濃度領域 １７…ｐ型チャネル拡散領域 １８，２８…ｐ＋ 型ソース領域 １９…ｐ＋ 型ドレイン領域 ２１…トレンチゲート電極 ２２…ｎ型低濃度ドレイン層 ２４…ｐ型トップ層 ２７…ｐ型チャネル層 ２９…ｎ＋ 型ドレイン層 ３９…ｎ型低濃度ドレイン層 ７１…ｎ＋ 型コンタクト領域 ７２…ｐ＋ 型コンタクト領域 ７７…ｐ型チャネル拡散層 ８８…ｎ＋ 型ソース領域 ９０…ｎ型低濃度ドレイン領域（ドレイン・ドリフト領
域） ９９…ｐ型ドレイン領域 １００…並行ドリフト経路群 １１１…トレンチゲート電極 ９０，１２２，１３９，２９０…ドレイン・ドリフト領
域 ｅ…空乏端 Ｊａ，Ｊｂ…ｐｎ接合。
域） ９９…ｐ型ドレイン領域 １００…並行ドリフト経路群 １１１…トレンチゲート電極 ９０，１２２，１３９，２９０…ドレイン・ドリフト領
域 ｅ…空乏端 Ｊａ，Ｊｂ…ｐｎ接合。
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成１３年７月１６日（２００１．７．１
６）
６）
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】発明の名称
【補正方法】変更
【補正内容】
【発明の名称】 半導体装置
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正内容】
【特許請求の範囲】
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】０００１
【補正方法】変更
【補正内容】
【０００１】
【発明の属する技術分野】本発明は、ＭＯＳＦＥＴ（絶
縁ゲート型電界効果トランジスタ），ＩＧＢＴ（伝導度
変調型トランジスタ），バイポーラトランジスタ，ダイ
オード等に適用可能の高耐圧且つ大電流容量の半導体装
置に関する。
縁ゲート型電界効果トランジスタ），ＩＧＢＴ（伝導度
変調型トランジスタ），バイポーラトランジスタ，ダイ
オード等に適用可能の高耐圧且つ大電流容量の半導体装
置に関する。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００１２
【補正方法】変更
【補正内容】
【００１２】そこで、上記問題点に鑑み、本発明の課題
は、ドリフト領域の構造を改善することにより、オン抵
抗と耐圧とのトレードオフ関係を大幅に緩和させて、高
耐圧でありながら、オン抵抗の低減化による電流容量の
増大が可能の半導体装置を提供することにある。
は、ドリフト領域の構造を改善することにより、オン抵
抗と耐圧とのトレードオフ関係を大幅に緩和させて、高
耐圧でありながら、オン抵抗の低減化による電流容量の
増大が可能の半導体装置を提供することにある。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００２０
【補正方法】変更
【補正内容】
【００２０】即ち、本発明は、基板の裏面電極に導電接
続した第１導電型ドレイン層と、基板の表面側で間隔を
あけて基板の横方向に繰り返して形成された複数の第２
導電型チャネル層と、第１導電型ドレイン層と第２導電
型チャネル層との間に介在し、オン状態で基板の縦方向
にドリフト電流を流すと共にオフ状態で空乏化するドリ
フト領域を有する半導体装置において、ドレイン・ドリ
フト領域は、縦方向に配向する第１導電型分割ドリフト
経路域と縦方向に配向する第２導電型仕切領域とを交互
に基板の横方向に繰り返して隣接して成る並行構造であ
って、第２導電型仕切領域が複数の第２導電型チャネル
層に亘っていることを特徴とする。斯かる構成により、
オフ状態では並行構造を空乏化でき、高耐圧化を図るこ
とができる。
続した第１導電型ドレイン層と、基板の表面側で間隔を
あけて基板の横方向に繰り返して形成された複数の第２
導電型チャネル層と、第１導電型ドレイン層と第２導電
型チャネル層との間に介在し、オン状態で基板の縦方向
にドリフト電流を流すと共にオフ状態で空乏化するドリ
フト領域を有する半導体装置において、ドレイン・ドリ
フト領域は、縦方向に配向する第１導電型分割ドリフト
経路域と縦方向に配向する第２導電型仕切領域とを交互
に基板の横方向に繰り返して隣接して成る並行構造であ
って、第２導電型仕切領域が複数の第２導電型チャネル
層に亘っていることを特徴とする。斯かる構成により、
オフ状態では並行構造を空乏化でき、高耐圧化を図るこ
とができる。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００２１
【補正方法】変更
【補正内容】
【００２１】また本発明は、基板の裏面電極に導電接続
した第１導電型ドレイン層と、基板の表面側に形成され
た第２導電型チャネル層と、第１導電型ドレイン層と第
２導電型チャネル層との間に介在し、オン状態で基板の
縦方向にドリフト電流を流すと共にオフ状態で空乏化す
るドリフト領域を有する半導体装置において、ドレイン
・ドリフト領域は、縦方向に配向する第１導電型分割ド
リフト経路域と縦方向に配向する第２導電型仕切領域と
を交互に基板の横方向に繰り返して隣接して成る並行構
造であって、第２導電型チャネル層が複数の第２導電型
仕切領域に亘っていることを特徴とする。斯かる構成に
より、オフ状態では並行構造を空乏化でき、高耐圧化を
図ることができる。
した第１導電型ドレイン層と、基板の表面側に形成され
た第２導電型チャネル層と、第１導電型ドレイン層と第
２導電型チャネル層との間に介在し、オン状態で基板の
縦方向にドリフト電流を流すと共にオフ状態で空乏化す
るドリフト領域を有する半導体装置において、ドレイン
・ドリフト領域は、縦方向に配向する第１導電型分割ド
リフト経路域と縦方向に配向する第２導電型仕切領域と
を交互に基板の横方向に繰り返して隣接して成る並行構
造であって、第２導電型チャネル層が複数の第２導電型
仕切領域に亘っていることを特徴とする。斯かる構成に
より、オフ状態では並行構造を空乏化でき、高耐圧化を
図ることができる。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００２２
【補正方法】変更
【補正内容】
【００２２】なお、上記第１導電型ドレイン層に代え
て、基板の裏面電極に導電接触した第２導電型層を有す
る構成や、第１導電型ドレイン層に代えて、基板の裏面
電極に導電接触した第２導電型層と、この第２導電型層
の上に形成された第１導電型層とを有する構成を採用す
ることができる。
て、基板の裏面電極に導電接触した第２導電型層を有す
る構成や、第１導電型ドレイン層に代えて、基板の裏面
電極に導電接触した第２導電型層と、この第２導電型層
の上に形成された第１導電型層とを有する構成を採用す
ることができる。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００２３
【補正方法】変更
【補正内容】
【００２３】上記並行構造のうち、最外側の第２導電型
仕切領域の長さ及び幅は最外側の第１導電型分割ドリフ
ト経路域の長さ及び幅と略等しい。斯かる構成により、
高耐圧化を図ることができる。
仕切領域の長さ及び幅は最外側の第１導電型分割ドリフ
ト経路域の長さ及び幅と略等しい。斯かる構成により、
高耐圧化を図ることができる。
【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】００２４
【補正方法】削除
【手続補正１０】
【補正対象書類名】明細書
【補正対象項目名】００２５
【補正方法】削除
【手続補正１１】
【補正対象書類名】明細書
【補正対象項目名】００２６
【補正方法】削除
【手続補正１２】
【補正対象書類名】明細書
【補正対象項目名】００６４
【補正方法】変更
【補正内容】
【００６４】
【発明の効果】以上説明したように、本発明におけるド
リフト領域は、縦方向に配向する第１導電型分割ドリフ
ト経路域と縦方向に配向する第２導電型仕切領域とを交
互に前記基板の横方向に繰り返して隣接して成る並行構
造であって、第２導電型仕切領域が複数の第２導電型チ
ャネル層に亘っていることを特徴とする。また、第２導
電型チャネル層が複数の複数の第２導電型仕切領域に亘
っていることを特徴とする。斯かる構成により、オフ状
態では並行構造を空乏化でき、高耐圧化を図ることがで
きる。
リフト領域は、縦方向に配向する第１導電型分割ドリフ
ト経路域と縦方向に配向する第２導電型仕切領域とを交
互に前記基板の横方向に繰り返して隣接して成る並行構
造であって、第２導電型仕切領域が複数の第２導電型チ
ャネル層に亘っていることを特徴とする。また、第２導
電型チャネル層が複数の複数の第２導電型仕切領域に亘
っていることを特徴とする。斯かる構成により、オフ状
態では並行構造を空乏化でき、高耐圧化を図ることがで
きる。
【手続補正１３】
【補正対象書類名】明細書
【補正対象項目名】００６５
【補正方法】変更
【補正内容】
【００６５】上記並行構造のうち、最外側の第２導電型
仕切領域の長さ及び幅は最外側の第１導電型分割ドリフ
ト経路域の長さ及び幅と略等しい。斯かる構成により、
高耐圧化を図ることができる。
仕切領域の長さ及び幅は最外側の第１導電型分割ドリフ
ト経路域の長さ及び幅と略等しい。斯かる構成により、
高耐圧化を図ることができる。
【手続補正１４】
【補正対象書類名】明細書
【補正対象項目名】００６６
【補正方法】削除
【手続補正１５】
【補正対象書類名】明細書
【補正対象項目名】００６７
【補正方法】削除
【手続補正１６】
【補正対象書類名】明細書
【補正対象項目名】００６８
【補正方法】削除
【手続補正１７】
【補正対象書類名】明細書
【補正対象項目名】００６９
【補正方法】削除
【手続補正１８】
【補正対象書類名】明細書
【補正対象項目名】００７０
【補正方法】削除
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/78 ６５５ Ｈ０１Ｌ 29/78 ６２２ ３０１Ｓ ３０１Ｄ ３０１Ｖ Ｆターム(参考） 5F110 AA07 AA11 AA16 BB12 CC02 EE22 HJ06 HM02 HM04 HM12 HM14 5F140 AA25 AA30 AC01 AC21 BB01 BB04 BD18 BF42 BF43 BF44 BH05 BH09 BH12 BH13 BH17 BH30 BH41 BH43 BH47 BH50 CD09
Claims (7)
- 【請求項１】 オン状態でドリフト電流を流すと共にオ
フ状態で空乏化するドリフト領域を有する半導体装置に
おいて、前記ドリフト領域は、並列接続した複数の第１
導電型分割ドリフト経路域を持つ並行ドリフト経路群
と、前記第１導電型分割ドリフト経路域の相隣る同士の
側面間に介在してｐｎ接合分離する第２導電型仕切領域
とを有して成ることを特徴とする半導体装置。 - 【請求項２】 請求項１に記載の半導体装置において、
前記並行ドリフト経路群の最側端の第１導電型分割ドリ
フト経路域の外側に沿ってｐｎ接合分離する第２導電型
側端領域を有して成ることを特徴とする半導体装置。 - 【請求項３】 半導体層又はその上の絶縁膜の上に形成
されており、オン状態で横方向にドリフト電流を流すと
共にオフ状態で空乏化するドリフト領域を有する半導体
装置において、前記ドリフト領域は、短冊状の第１導電
型分割ドリフト経路域と短冊状の第２導電型仕切領域と
が平面上で交互に繰り返し配列されたストライプ状並行
構造であることを特徴とする半導体装置。 - 【請求項４】 半導体層又はその上の絶縁膜の上に形成
されており、オン状態で横方向にドリフト電流を流すと
共にオフ状態で空乏化するドリフト領域を有する半導体
装置において、前記ドリフト領域は、層状の第１導電型
分割ドリフト経路域と層状の第２導電型仕切領域とを交
互に繰り返し積み重ねて積層された重畳並行構造である
ことを特徴とする半導体装置。 - 【請求項５】 第２導電型半導体層上に形成されてお
り、オン状態で横方向にドリフト電流を流すと共にオフ
状態で空乏化するドリフト領域を有する半導体装置にお
いて、前記ドリフト領域は、前記第２導電型半導体層上
に形成された第１の第１導電型分割ドリフト経路域と、
この第１の第１導電型分割ドリフト経路域の上に形成さ
れたウェル状の第２導電型仕切領域と、この第２導電型
仕切領域の表層に形成され、第１の第１導電型分割ドリ
フト経路に並列接続した第２の第１導電型分割ドリフト
経路域とを有して成ることを特徴とする半導体装置。 - 【請求項６】 請求項５に規定する半導体装置の製造方
法において、シリコンのｐ型半導体層上にリンをイオン
注入して熱拡散により第１のｎ型分割ドリフト経路域を
形成した後、この第１のｎ型分割ドリフト経路域上に硼
素を選択的にイオン注入して熱拡散によりウェル状のｐ
型仕切領域を形成し、しかる後、熱酸化処理を施し、シ
リコン表面でのリンの偏析による高濃度化と硼素の酸化
膜中への偏析による低濃度化を利用して表層に第２のｎ
型分割ドリフト経路域を形成して成ることを特徴とする
半導体装置の製造方法。 - 【請求項７】 半導体層の上に形成されており、オン状
態で縦方向にドリフト電流を流すと共にオフ状態で空乏
化するドリフト領域を有する半導体装置において、前記
ドリフト領域は、縦方向に層状の第１導電型分割ドリフ
ト経路域と縦方向に層状の第２導電型仕切領域とを交互
に繰り返し隣接した横並び並行構造であることを特徴と
する半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001109071A JP3825987B2 (ja) | 1996-01-22 | 2001-04-06 | 半導体装置 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP793596 | 1996-01-22 | ||
| JP8-7935 | 1996-01-22 | ||
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| JP2001215677A Division JP3452054B2 (ja) | 1996-01-22 | 2001-07-16 | Ｍｏｓｆｅｔ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
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|---|---|---|---|
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| Country | Link |
|---|---|
| JP (1) | JP3825987B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006186379A (ja) * | 2002-03-27 | 2006-07-13 | Toshiba Corp | 電界効果型トランジスタおよびその応用装置 |
| CN109994546A (zh) * | 2017-12-29 | 2019-07-09 | 中芯国际集成电路制造(上海)有限公司 | 一种横向双扩散金属氧化物半导体器件、电子装置 |
| CN112005379A (zh) * | 2018-04-19 | 2020-11-27 | 日产自动车株式会社 | 半导体装置及其制造方法 |
-
2001
- 2001-04-06 JP JP2001109071A patent/JP3825987B2/ja not_active Expired - Lifetime
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
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