CN111512448B - 半导体装置 - Google Patents

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Abstract

漂移层(2)具有第1导电类型。阱区域(20)具有第2导电类型。阱接触区域(25)具有比阱区域(20)的电阻率低的电阻率。源极接触区域(12)被阱区域(20)从漂移层(2)隔开而设置于阱区域(20)上，具有第1导电类型。源极电阻区域(15)被阱区域(20)从漂移层(2)隔开而设置于阱区域(20)上，与源极接触区域(12)邻接，具有第1导电类型，具有比源极接触区域(12)的片电阻高的片电阻。源极电极(40)与源极接触区域(12)、阱接触区域(25)以及源极电阻区域(15)相接，至少经由源极电阻区域(15)连结于沟道(CH)。

Description

半导体装置
技术领域
本发明涉及半导体装置，特别涉及具有栅极电极以及栅极绝缘膜的半导体装置。
背景技术
作为在功率电子学领域使用的半导体装置，可举出金属/绝缘体/半导体场效应晶体管(Metal－Insulator－Semiconductor Field Effect Transistor(MISFET))、以及绝缘栅双极型晶体管(Insulated Gate Bipolar Transistor(IGBT))等。作为MISFET，特别是金属/氧化物/半导体场效应晶体管(Metal－Oxide－Semiconductor Field EffectTransistor(MOSFET))被广泛使用。对于这些半导体装置，根据应用于功率电子学的观点，要求高的可靠性。作为在可靠性中重要的指标之一，有短路耐受量。以下，说明该短路耐受量。
例如，如果在使用MOSFET的逆变器电路使感应性负载或者电阻性负载动作时发生支路短路等负载短路，则与电源电压大致相等的高电压被施加到处于导通状态的MOSFET的漏极电极。由此，在MOSFET中诱发额定电流的几倍至几十倍大的漏极电流。当持续流过这样大的电流时，MOSFET发生损坏。因而，有时设置保护MOSFET免受这样的损坏的电路。典型而言，在探测到过剩的漏极电流(过电流)时，向栅极电极发送截止信号，从而漏极电流被切断。从产生过电流起至漏极电流被切断为止，需要某种程度的时间。因而，对于MOSFET要求能够在该时间期间耐受大电流的稳健性、即短路耐受量。根据从发生短路起至元件损坏为止所需的时间大致定义短路耐受量。短路耐受量优良意味着直至损坏为止的时间长。例如如下那样进行用于得到优良的短路耐受量的研究。
根据日本特开2013-239554号公报(专利文献1)，MOSFET的源极区域包括：与源极焊盘连接的源极接触区域、与阱区域的沟道区域邻接的源极延展区域、以及源极延展区域与源极接触区域之间的源极电阻区域。未对源极电阻区域实施离子注入。源极接触区域经由欧姆电极连接于源极焊盘。欧姆电极与源极延展区域及源极接触区域未接触。
根据日本特开2015-228496号公报(专利文献2)，MOSFET具有：第2导电类型的阱区域，形成于漂移层的表层部；以及第1导电类型的源极区域，形成于阱区域内。源极区域具有宽度窄的源极狭窄部。
现有技术文献
专利文献
专利文献1：日本特开2013-239554号公报
专利文献2：日本特开2015-228496号公报
发明内容
在上述日本特开2013-239554号公报的技术中，有时由源极接触区域、源极延展区域以及源极电阻区域构成的源极区域的长度变大。因此，MOSFET的单位单元的单元间距增大，其结果，有每相同面积能够流过的导通电流变小从而导通电阻大幅增大的情况。另外，为了不对源极电阻区域实施离子注入，有时源极电阻区域具有过高的片电阻。其结果，有时源极电阻区域的长度的偏差所引起的导通电阻的偏差变大，如果考虑量产性，则不能说是有效的解决对策。
在上述日本特开2015-228496号公报的技术中，源极狭窄部的杂质浓度与源极区域中的其它部分相同。因此，为了充分地确保由源极狭窄部产生的电阻，需要使源极狭窄部形成得长。因此，MOSFET的单位单元的单元间距增大，其结果，有每相同面积能够流过的导通电流变小从而导通电阻大幅增大的情况。
本发明是为了解决如上问题而完成的，其目的在于提供一种半导体装置，该半导体装置能够将导通电阻维持得低，并增大从沟道区域至源极电极为止的电压下降，从而提高短路耐受量。
本发明的半导体装置具有沟道。半导体装置包括半导体基板、漏极电极、漂移层、阱区域、阱接触区域、源极接触区域、源极电阻区域、栅极绝缘膜、栅极电极以及源极电极。半导体基板具有第1主面和与第1主面相反的第2主面，具有与第2主面平行的面内方向。漏极电极设置于半导体基板的第1主面上。漂移层设置于半导体基板的第2主面上，具有第1导电类型。阱区域设置于漂移层上，具有与第1导电类型不同的第2导电类型，具有形成半导体装置的沟道的部分。阱接触区域设置于阱区域上，具有第2导电类型，具有比阱区域的电阻率低的电阻率。源极接触区域被阱区域从漂移层隔开而设置于阱区域上，具有第1导电类型。源极电阻区域被阱区域从漂移层隔开而设置于阱区域上，在面内方向上与源极接触区域邻接，具有第1导电类型，具有比源极接触区域的片电阻高的片电阻。栅极绝缘膜覆盖阱区域的沟道。栅极电极设置于栅极绝缘膜上。源极电极与源极接触区域、阱接触区域以及源极电阻区域相接，至少经由源极电阻区域连结于沟道。
根据本发明，能够改善短路耐受量与导通电阻之间的折衷。
本发明的目的、特征、局面以及优点通过以下的详细的说明和附图变得更加清楚。
附图说明
图1是概略地示出本发明的实施方式1的半导体装置的单位单元中的半导体层的结构的俯视图。
图2是用沿着图1的线II－II的剖面概略地示出本发明的实施方式1的半导体装置的结构的剖视图。
图3是用沿着图1的线III－III的剖面概略地示出本发明的实施方式1的半导体装置的结构的剖视图。
图4是示出图1的变形例的俯视图。
图5是示出图4的变形例的俯视图。
图6是示出图2的变形例的剖视图。
图7是示出图2的变形例的剖视图。
图8是示出图2的变形例的剖视图。
图9是以与图2对应的视野概略地示出本发明的实施方式1的半导体装置的制造方法的第1工序的剖视图。
图10是以与图2对应的视野概略地示出本发明的实施方式1的半导体装置的制造方法的第2工序的剖视图。
图11是以与图2对应的视野概略地示出本发明的实施方式1的半导体装置的制造方法的第3工序的剖视图。
图12是以与图3对应的视野概略地示出本发明的实施方式1的半导体装置的制造方法的第4工序的剖视图。
图13是以与图2对应的视野概略地示出本发明的实施方式1的半导体装置的制造方法的第5工序的剖视图。
图14是以与图2同样的视野概略地示出本发明的实施方式2的半导体装置的结构的剖视图。
图15是概略地示出本发明的实施方式3的半导体装置的单位单元中的半导体层的结构的俯视图。
图16是用沿着图15的线XVI－XVI的剖面概略地示出本发明的实施方式3的半导体装置的结构的剖视图。
图17是用沿着图15的线XVII－XVII的剖面概略地示出本发明的实施方式3的半导体装置的结构的剖视图。
图18是示出图15的变形例的俯视图。
图19是概略地示出本发明的实施方式4的半导体装置的单位单元中的半导体层的结构的俯视图。
图20是用沿着图19的线XX－XX的剖面概略地示出本发明的实施方式4的半导体装置的结构的剖视图。
图21是用沿着图19的线XXI－XXI的剖面概略地示出本发明的实施方式4的半导体装置的结构的剖视图。
图22是概略地示出本发明的实施方式4的变形例的半导体装置的单位单元中的半导体层的结构的俯视图。
图23是用沿着图22的线XXIII－XXIII的剖面概略地示出本发明的实施方式4的变形例的半导体装置的结构的剖视图。
图24是用沿着图22的线XXIV－XXIV的剖面概略地示出本发明的实施方式4的变形例的半导体装置的结构的剖视图。
图25是概略地示出本发明的实施方式5的半导体装置的单位单元中的半导体层的结构的俯视图。
图26是用沿着图25的线XXVI－XXVI的剖面概略地示出本发明的实施方式5的半导体装置的结构的剖视图。
图27是用沿着图25的线XXVII－XXVII的剖面概略地示出本发明的实施方式5的半导体装置的结构的剖视图。
图28是示出图25的变形例的俯视图。
图29是以与图26同样的视野概略地示出本发明的实施方式6的半导体装置的结构的剖视图。
图30是示出图29的变形例的剖视图。
图31是概略地示出本发明的实施方式6的变形例的半导体装置的单位单元中的半导体层的结构的俯视图。
图32是概略地示出本发明的实施方式6的变形例的半导体装置的单位单元中的半导体层的结构的俯视图。
图33是概略地示出本发明的实施方式6的变形例的半导体装置的单位单元中的半导体层的结构的俯视图。
图34是概略地示出本发明的实施方式6的变形例的半导体装置的单位单元中的半导体层的结构的俯视图。
图35是概略地示出本发明的实施方式6的变形例的半导体装置的单位单元中的半导体层的结构的俯视图。
(附图标记说明)
M1：下表面(第1主面)；M2：上表面(第2主面)；CH：沟道；IL：绝缘层；SC：接触孔；UC：单位单元；SR：源极区域；TR：沟槽；TS：表面；1a、1b：半导体基板；2：漂移层；11：JFET区域；12：源极接触区域；13：源极延展区域；15：源极电阻区域；15H：高浓度部分(第1部分)；15L：低浓度部分(第2部分)；15R：分离层；15a～15d：源极电阻部分；15e：交叠部；15m：有效部；20：阱区域；20W：半导体层；21：沟槽底部保护区域；22：沟槽侧壁保护区域；25：阱接触区域；25a～25d：阱接触部分；30：栅极绝缘膜；32：层间绝缘膜；35：栅极电极；40：源极电极；41、51：电极层；42：源极接触电极；50：漏极电极；52：漏极接触电极；70：外延层(半导体层)；100a～100d：注入掩模；501、501R、501S1、501S2、501W、502、503、503D、504、504U、505、505S、506、506D、506D1～506D5：MOSFET(半导体装置)；501T：IGBT(半导体装置)。
具体实施方式
在后述本发明的实施方式中，说明了“第1导电类型”为n型且“第2导电类型”为p型的情况，但也可以是“第1导电类型”为p型且“第2导电类型”为n型。另外，作为狭义意思下的“半导体装置”，详述了如MOSFET或者IGBT那样的半导体元件，但广义意思下的“半导体装置”可以除了该半导体元件之外还具有其它结构。该广义意思下的“半导体装置”例如可以为具有作为上述半导体元件的芯片、与该半导体元件反并联地连接的续流二极管以及向该半导体元件的栅极电极施加电压的控制电路的半导体模块(具体而言，逆变器模块等功率模块)。半导体模块中的这些构件可以通过搭载且密封在引线框架上而被一体化。
以下，根据附图来说明本发明的实施方式。此外，对在以下的附图中相同或者相当的部分附加有相同的参照编号，有时不重复其说明。
<实施方式1>
(结构)
图1是概略地示出本实施方式1的MOSFET501(半导体装置)的单位单元UC中的半导体层(图2以及图3中的外延层70)的结构的俯视图。此外，在图1以及后述其它俯视图中，为了使图容易观察，对阱接触区域25附加有点图案。图2以及图3分别是用沿着图1的线II－II以及线III－III的剖面概略地示出MOSFET501的结构的剖视图。在MOSFET501的有源区域设置有以矩阵状配置的多个单位单元UC，图1示出了其中之一。在图1中，单位单元UC具有四边形的形状，但单位单元的形状也可以为其它形状，例如也可以为六边形、八边形或者圆形。在有源区域的外侧设置有终端区域(未图示)。
MOSFET501包括半导体基板1a、漏极电极50、外延层70(半导体层)、绝缘层IL、栅极电极35以及源极电极40。外延层70包括漂移层2、阱区域20、阱接触区域25以及源极区域SR。阱接触区域25也可以包括相互远离的多个部分(以下，称为“阱接触部分”)，在图1中，包括阱接触部分25a～25d。源极区域SR包括源极接触区域12以及源极电阻区域15，在本实施方式中，还具有源极延展区域13。源极电阻区域15也可以包括相互远离的多个部分(以下，称为“源极电阻部分”)，在图1中包括源极电阻部分15a～15d。绝缘层IL包括栅极绝缘膜30，典型而言还具有层间绝缘膜32。此外，也可以在有源区域的外侧设置场氧化膜(未图示)。
半导体基板1a具有下表面M1(第1主面)和与下表面M1相反的上表面M2(第2主面)。此外，在本说明书中将与上表面M2平行的方向称为“面内方向”。因而“面内方向”在图1中为与其视野平行的任意的方向，另外，在图2以及图3中为与其纵向垂直的任意的方向。半导体基板1a具有n型(第1导电类型)。在半导体基板1a的上表面M2上设置有外延层70。外延层70通过半导体基板1a的上表面M2上的外延生长而能够形成。外延层具有与和上表面M2相对的面相反的表面TS。表面TS与上述面内方向大致平行。由半导体基板1a以及外延层70构成具有表面TS的外延基板。
作为用于半导体基板1a以及外延层70的半导体材料，优选宽带隙半导体，在本实施方式以及后述其它实施方式中使用碳化硅。因而外延层70所包含的漂移层2以及阱区域20包含碳化硅。此外，也可以使用碳化硅以外的宽带隙半导体材料，例如也可以使用氮化镓、氮化铝或者金刚石。另外，也可以使用宽带隙半导体材料以外的半导体材料，例如也可以使用硅。
漏极电极50具有漏极接触电极52和电极层51。漏极接触电极52设置于半导体基板1a的下表面M1上，与半导体基板1a欧姆连接。电极层51设置于漏极接触电极52上。
源极电极40具有源极接触电极42和电极层41。源极接触电极42经由外延层70设置于半导体基板1a的上表面M2上。因而，MOSFET501为具有沿着纵向(厚度方向)的电流路径的纵型半导体装置。电极层41可以与源极接触电极42相接，远离半导体基板1a。
漂移层2设置于半导体基板1a的上表面M2上，具有与半导体基板1a的导电类型相同的n型。漂移层2典型而言由通过半导体基板1a上的外延生长工序形成的外延层70中的在之后的工序中实质上未注入杂质的部分构成。
阱区域20部分地设置于漂移层2上。换言之，阱区域20设置于外延层70的表层部的一部分。阱区域20具有p型(与第1导电类型不同的第2导电类型)。
源极区域SR被阱区域20从漂移层2隔开而设置于阱区域20上。换言之，源极区域SR部分地设置于阱区域20的表层部。源极区域SR具有n型。如前所述，源极区域SR包括源极接触区域12以及源极电阻区域15，在本实施方式中，还具有源极延展区域13。在本实施方式中，源极电阻区域15配置于外延层70的表面TS上。
阱区域20具有形成沟道CH的部分。在本实施方式中，阱区域20的表层部中的源极区域SR与漂移层2之间的部分形成MOSFET501的沟道CH。沟道CH为从源极区域SR到漂移层2的路径(在本实施方式中电子的路径)，在MOSFET501处于导通状态时被诱发。具体而言，阱区域20的表层部中的源极延展区域13与漂移层2之间的部分形成沟道CH。如图2以及图3所示，沟道CH沿着面内方向延伸。因而，MOSFET501为平面型。
为漂移层2的表层部且与阱区域20邻接的部分被称为结型场效应晶体管(Junction Field Effect Transistor(JFET))区域，在图2以及图3中作为JFET区域11而示出。JFET区域11部分地构成沟道CH与半导体基板1a之间的电流路径，其宽度因阱区域20而变狭窄。在导通状态下从漏极电极50经由半导体基板1a流入到漂移层2的漏极电流(导通电流)通过JFET区域11、沟道CH、源极延展区域13、源极电阻区域15、源极接触区域12以及源极接触电极42而到达源极电极40的电极层41。
阱接触区域25设置于阱区域20上。在外延层70的表面TS上，阱接触区域25配置于源极接触区域12的外侧。阱接触区域25具有p型，具有比阱区域20的电阻率低的电阻率。
源极电阻区域15以及阱接触区域25分别在面内方向上配置于源极接触区域12与源极延展区域13之间。在图1中，源极电阻区域15在面内方向所包含的图中的横向以及纵向上配置于源极接触区域12与源极延展区域13之间。另外，阱接触区域在面内方向所包含的图中的倾斜方向上配置于源极接触区域12与源极延展区域13之间。源极电阻区域15在面内方向上与源极接触区域12邻接。另外源极电阻区域15在面内方向上与阱接触区域25邻接。源极电阻区域15具有比源极接触区域12的片电阻高的片电阻。源极电阻区域15的杂质浓度比源极接触区域12以及源极延展区域13的杂质浓度低。也可以为了调整源极电阻区域15的片电阻而如后所述对源极电阻区域15实施离子注入。
源极延展区域13与源极电阻区域15邻接，远离源极接触区域12。源极延展区域13连结于沟道CH。因而，在本实施方式中，源极电阻区域15经由源极延展区域13连结于沟道CH。如图1所示在各单位单元UC中源极延展区域13为源极区域SR的最外周部，包围源极电阻区域15以及阱接触区域25的外侧。
此外，在图1所示的例子中，阱接触区域25被配置成与源极接触区域12、源极延展区域13、源极电阻区域15分别邻接，但阱接触区域25的配置不限定于这样的配置。
优选的是，在源极电阻区域15，n型的杂质浓度分布即施主浓度分布在从源极延展区域13朝向源极接触区域12的方向上是均匀的。在该情况下，由源极电阻区域15实现的源极电阻的针对设计值的控制性增加。因而制造上的稳健性提高。更优选的是，该杂质浓度分布在俯视(图1所示的俯视图)时是均匀的。更优选的是，该杂质浓度分布遍及包括多个单位单元UC的MOSFET501的整体是相同程度。在该情况下，能够抑制在短路事故发生时流过的过电流的不平衡，MOSFET的短路耐受量的偏差减少，可靠性提高。
源极接触区域12的杂质浓度与源极延展区域13的杂质浓度可以为相同程度。如后所述，能够同时形成源极接触区域12以及源极延展区域13，在该情况下两者具有相同的杂质浓度分布。
栅极绝缘膜30设置于外延层70的表面TS上，覆盖阱区域20的沟道CH。栅极电极35设置于栅极绝缘膜30上，经由栅极绝缘膜30而与沟道CH相对。在本实施方式中，栅极电极35经由栅极绝缘膜30延伸到源极延展区域13、沟道CH以及JFET区域11上，且未延伸到源极接触区域12以及源极电阻区域15上。因而构成源极区域SR的源极接触区域12、源极延展区域13以及源极电阻区域15中的仅源极延展区域13与栅极绝缘膜30以及栅极电极35一起构成MOS构造。另外，阱接触区域25被配置成不具有仅经由栅极绝缘膜30而与栅极电极35相接的部分。
层间绝缘膜32覆盖栅极电极35。在包括栅极绝缘膜30以及层间绝缘膜32的绝缘层IL设置有接触孔SC(源极接触孔)，该接触孔SC埋入有源极电极40。在接触孔SC处，源极电极40的源极接触电极42与源极接触区域12、阱接触区域25以及源极电阻区域15相接。源极接触电极42远离源极延展区域13。
源极接触电极42与具有足够高的杂质浓度的源极接触区域12相接，从而以低的接触电阻欧姆连接于源极接触区域12。由此，源极电极40经由与源极接触区域12邻接的源极电阻区域15连结于沟道CH，在本实施方式中经由源极电阻区域15以及源极延展区域13连结。
另外源极接触电极42与具有足够高的杂质浓度的阱接触区域25相接，从而以低的接触电阻欧姆连接于阱接触区域25。因而，源极电极40不仅与源极接触区域12电连接，还与阱区域20也电连接。在接触孔SC处电极层41与源极接触电极42相接，且在层间绝缘膜32上延伸。
为了使源极电阻区域15具有有效的电阻值，需要使源极电阻区域15的杂质浓度足够小。当源极电阻区域15的杂质浓度比某种程度小时，源极电阻区域15与源极接触电极42之间的接触电阻变得非常大。在该情况下，源极电阻区域15与源极接触电极42之间实质上仅经由源极接触区域12电连接。因而，虽然源极电阻区域15的一部分与源极接触电极42相接，但源极接触区域12与源极延展区域13之间的源极电阻区域15的整体能够有助于源极电阻。由此，能够为了抑制接触电阻而将源极接触区域12以及阱接触区域25分别与源极接触电极42相接的面积确保得大，且一边确保足够大的源极电阻一边抑制源极区域SR的面积。由此，能够缩小单位单元UC的间距。如上所述确保足够的源极电阻，从而短路耐受量提高。另外，如上所述单位单元UC的间距缩小，从而每单位面积的导通电阻被抑制。因而，能够改善短路耐受量与导通电阻之间的折衷。
当在源极电阻区域15与源极接触电极42的界面处流过和源极接触区域12与源极接触电极42的界面相当的电流时，源极电阻区域15处的有效的电阻值下降。在该情况下，用于得到所期望的电阻值所需的源极电阻区域15的长度增加，所以有时使单位单元UC的间距增大。优选的是，源极接触电极42与源极电阻区域15之间的接触电阻(Ω·cm2)优选比源极接触电极42与源极接触区域12之间的接触电阻(Ω·cm2)大10倍以上。
此外，即使在由于源极接触电极42与源极电阻区域15之间的接触电阻不太大而无法忽略两者之间的直接的电连接的情况下，由于存在源极接触电极42与源极电阻区域15在俯视时未交叠的区域，所以也能够确保足够的源极电阻。当假设源极电阻区域15的整个区域与源极接触电极42交叠时，源极接触电极42与源极延展区域13相接，所以源极电阻区域15无法在源极接触电极42与沟道CH之间作为源极电阻发挥功能。
如图1所示，接触孔SC具有横切源极电阻区域15的外周。具体而言，接触孔SC的外周具有横切源极电阻部分15a的部分、横切源极电阻部分15b的部分、横切源极电阻部分15c的部分以及横切源极电阻部分15d的部分。优选的是，接触孔SC的外周中的横切源极电阻区域15的部分为直线。在图1中，该部分对应于形成接触孔SC的外周的多边形的边。更优选的是，接触孔SC具有在阱接触区域25所包含的部分(阱接触部分25a～25d中的两个)之间将源极电阻区域15所包含的源极电阻部分15a～15d的各个进行横切的外周。在图1中，接触孔SC的外周为具有横切源极电阻部分的直线边和位于阱接触部分的角的多边形。
如上所述设置接触孔SC的外周，从而源极电阻区域15处的电流分布变得更加均匀化。在图1中，作为例子示出了源极电阻区域15所包含的源极电阻部分15a的电流DS均匀地流动的情形。通过电流分布的均匀化，源极电阻区域15中的不作为源极电阻充分地发挥功能的部分的比例被抑制。因而，能够一边确保短路耐受量一边抑制源极电阻区域15的面积。由此，能够缩小单位单元UC的间距。因而，能够进一步改善短路耐受量与导通电阻之间的折衷。
在图1所示的构造中，1个单位单元UC所包含的源极电阻部分15a～15d分别具有长方形的形状。该长方形具有第1长边、第2长边、第1短边以及第2短边。第1长边连结于源极接触区域12，第2长边连结于源极延展区域13。由此，构成沿着长方形的短边方向的电流路径。因而，电流DS能够均匀地流动。为了避免附加不均匀的电流流经的路径，第1以及第2短边优选连结于具有与源极电阻部分15a～15d的导电类型不同的导电类型即p型的区域，在本实施方式中，连结于阱接触区域25。因而，在本实施方式中阱接触区域25不仅具有用于得到源极电极40与阱区域20之间的良好的电连接的功能，还具有使电流DS均匀化的功能。
(变形例)
图4是示出图1的变形例的MOSFET501S1(半导体装置)的俯视图。MOSFET501S1具有设置有以条纹形状(梳形形状)配置的多个单位单元UC的构造。图4示出了多个单位单元UC中的一个单位单元UC。各单位单元UC在条纹形状延伸的方向(在图中为纵向)上延伸。多个单位单元UC在与该延伸方向交叉的方向(图4中的横向)上排列。
源极接触区域12以及源极延展区域13分别沿着条纹形状的延伸方向延伸。在源极接触区域12与源极延展区域13之间设置有沿着条纹形状的延伸方向延伸的区域，在该区域中源极电阻区域15和阱接触区域25在条纹形状的延伸方向上交替地配置。阱接触区域25具有在与条纹形状的延伸方向交叉的方向上隔着源极接触区域12相互对置的部分，这些对置的部分的中心可以在条纹形状的延伸方向上一致。换言之，这些对置的部分可以沿着与条纹形状的延伸方向垂直的方向(在图中为横向)相互相向。
图5是示出图4的变形例的MOSFET501S2(半导体装置)的俯视图。在MOSFET501S2中，阱接触区域25具有在与条纹形状延伸的方向交叉的方向上隔着源极接触区域12相互对置的部分，这些对置的部分的中心在条纹形状延伸的方向上错开。换言之，这些对置的部分相对于条纹形状的延伸方向沿着倾斜方向相互相向。在该情况下，源极接触区域12处的电流密度变得更加均匀。因而，源极接触区域12处的电阻值减少，并且流过大电流时的MOSFET的可靠性提高。
此外，MOSFET也可以不具有由多个单位单元UC构成的单元构造。另外，作为栅极绝缘膜的材料，也可以代替氧化物而使用非氧化物，在该情况下，能够得到并非MOSFET的MISFET。
图6是示出图2的变形例的MOSFET501R(半导体装置)的剖视图。在MOSFET501(图2)中，源极电阻区域15配置于外延层70的表面TS上，但在MOSFET501R中源极电阻区域15远离外延层70的表面TS。在源极电阻区域15上设置有将源极电极40的源极接触电极42与源极电阻区域15之间隔开的分离层15R。分离层15R具有p型。表面TS与源极电阻区域15之间的距离、换言之分离层15R的厚度比阱区域20的厚度小。阱区域20的厚度通常为2μm以下的程度，所以分离层15R的厚度也通常为2μm以下。分离层15R的厚度优选为200nm以下，例如为100nm以上且200nm以下。
以下，说明本变形例的效果。在形成与源极接触区域12以及阱接触区域25欧姆接合的源极接触电极42时，有时在MOSFET501(图2)中源极电阻区域15中的与源极接触电极42相接的部分缩减某种程度。其结果，由源极电阻区域15得到的电阻值发生变化。相对于此，根据本变形例，代替源极电阻区域15而分离层15R与源极接触电极42相接。分离层15R具有p型，所以即便分离层15R的厚度发生变动，由n型半导体构成的源极区域SR的电阻值也几乎不变化。因而根据本变形例，源极电阻的值稳定。由此，能够使短路耐受量稳定化。
图7是示出图2的变形例的MOSFET501W(半导体装置)的剖视图。在MOSFET501(图2)中，阱区域20中的沟道CH的部分配置于外延层70的表面TS上，但在MOSFET501W中阱区域20中的沟道CH的部分远离外延层70的表面TS。在阱区域20中的沟道CH的部分之上设置有将该部分与表面TS之间隔开的半导体层20W。半导体层20W具有n型。表面TS与阱区域20之间的距离、换言之半导体层20W的厚度为200nm以下，例如为100nm左右。通过设置具有n型的半导体层20W，能够提高沟道CH的导电性。由此，能够更加降低导通电阻。
图8是示出作为图2的变形例的IGBT501T(半导体装置)的剖视图。IGBT501T代替n型的半导体基板1a(图2)而具有p型的半导体基板1b。因而，半导体基板1b的导电类型与漂移层2的导电类型不同。在IGBT中，源极区域SR具有作为发射极区域的功能，阱区域20具有作为基极区域的功能，而且，半导体基板1b具有作为集电极区域的功能。通过在发射极区域(源极区域SR)内设置高电阻的电阻控制区域(源极电阻区域15)，能够使发射极电阻变高。由此，能够减小包括发射极区域(源极区域SR)、基极区域(阱区域20)以及漂移层2的寄生晶体管中的电流增益。其结果，能够防止IGBT的寄生晶闸管进行动作所引起的闭锁。
此外，外延层70的外延生长也可以不在半导体基板1b上进行。例如，也可以当与半导体基板1a同样地在具有n型的单结晶基板上进行外延层70的外延生长之后，通过外延层70上的处理来形成具有p型的半导体基板1b。在该情况下，n型的单结晶基板在适当的定时被去除。
(制造方法)
接下来，参照图9～图13的剖视图，以下说明MOSFET501的制造方法的例子。此外，图9～图11以及图13的视野对应于图2的视野，图12的视野对应于图3的视野。
参照图9，首先准备包含n型的碳化硅的半导体基板1a。半导体基板1a的面方位可以是任意的。例如，与半导体基板1a的上表面M2垂直的方向既可以沿着c轴方向，也可以为从c轴方向倾斜8°以下的角度的方向。半导体基板1a的厚度也可以是任意的，例如既可以为350μm左右，也可以为100μm左右。
接着，通过半导体基板1a上的碳化硅的外延结晶生长来形成n型的外延层70。例如，外延层70的n型的杂质浓度为1×1013cm-3～1×1018cm-3左右，其厚度为3μm～200μm左右。此外，这样形成的外延层70中的在之后的工序中未注入杂质的部分成为漂移层2。外延层70的杂质浓度分布最好在厚度方向上为恒定，但也可以不为恒定，例如既可以有意地在表面TS的附近增高杂质浓度，也可以相反地降低。在增高表面TS的附近的杂质浓度的情况下，能够得到降低之后形成的JFET区域11的电阻的效果、以及沟道移动度提高的效果。另外，能够将用于MOSFET501的开关的阈值电压设定得低。相反地在降低表面TS的附近的杂质浓度的情况下，在对MOSFET501施加逆偏置时，降低施加到栅极绝缘膜30的电场，从而可靠性提高。另外，能够将阈值电压设定得高。
接下来，使用光刻处理来形成注入掩模100a。注入掩模100a例如为抗蚀剂膜或者氧化硅膜。接下来，通过使用了注入掩模100a的选择性的离子注入(在图中为箭头J1)来形成p型的阱区域20。在离子注入时，半导体基板1a优选以100℃～800℃被加热，但也可以不加热。另外，作为被注入的p型的杂质(受主)，优选铝或者硼。阱区域20的底的深度位置被设定成不到达漂移层2的底(即半导体基板1a的上表面M2)，例如，设为从表面TS起0.2μm～2.0μm左右的位置。另外，阱区域20的最大杂质浓度超过漂移层2的表面附近的杂质浓度，例如设定在1×1015cm-3～1×1019cm-3的范围内。此外，为了得到变形例的MOSFET501W(图7)，以使注入到表面TS附近的杂质浓度低于外延层70的杂质浓度的方式进行离子注入即可。接下来，去除注入掩模100a。
参照图10，接下来，使用光刻处理来形成注入掩模100b。注入掩模100b例如为抗蚀剂膜或者氧化硅膜。接下来，通过使用了注入掩模100b的选择性的离子注入(在图中为箭头J2)来形成n型的源极接触区域12以及源极延展区域13。作为被注入的n型的杂质(施主)，优选氮或者磷。注入掩模100b在源极接触区域12的形成区域和源极延展区域13的形成区域分别具有单独的开口，从而源极接触区域12与源极延展区域13分离地形成。根据注入掩模100b中的源极接触区域12的形成区域的开口与源极延展区域13的形成区域的开口之间的距离，规定之后形成的源极电阻区域15的长度L。长度L例如为0.1μm～10μm，但根据通过不使单位单元UC的单元间距变得过大来抑制沟道宽度密度的下降的观点，优选0.1μm～3μm的范围。源极接触区域12以及源极延展区域13的底的深度位置被设定成不到达阱区域20的底。另外源极接触区域12以及源极延展区域13处的n型的杂质浓度超过阱区域20处的p型的杂质浓度，其最大杂质浓度例如被设定为1×1018cm-3～1×1021cm-3左右。这样，源极接触区域12和源极延展区域13同时形成，从而相比于源极接触区域12和源极延展区域13单独地形成的情况，能够抑制长度L的偏差。另外，还能够有助于降低工序数的削减所致的制造成本。接下来，去除注入掩模100b。
参照图11，接下来，使用光刻处理来形成注入掩模100c。注入掩模100c例如为抗蚀剂膜。接下来，通过使用了注入掩模100c的选择性的离子注入(在图中为箭头J3)，形成n型的源极电阻区域15。此外在图11中，为了使离子注入的范围容易观察，使源极电阻区域15与源极接触区域12以及源极延展区域13交叠地描绘，但源极电阻区域15的长度被定义为源极接触区域12与源极延展区域13的分离距离。以使源极电阻区域15的杂质浓度比源极接触区域12或者源极延展区域13的杂质浓度低1个量级以上的方式进行离子注入。源极电阻区域15的厚度(半导体基板1a的与面内方向垂直的方向上的尺寸)优选为0.1μm～3.0μm左右。另外，源极电阻区域15的长度(半导体基板1a的面内方向上的尺寸)优选为0.1μm～5μm左右。此外，该离子注入既可以仅在1个阶段进行，也可以在多个阶段进行。另外，源极电阻区域15的深度方向的杂质浓度分布既可以为逆向分布(retrograde profile)，也可以为两个等级以上的阶梯状的分布。通过该工序，具有相对低的n型的杂质浓度的源极电阻区域15被插入到源极区域SR内。由此，能够使源极区域SR的电阻有意地增加所期望的程度，特别是根据MOSFET的导通电阻程度，能够得到其以上的调制效果。另一方面，为了降低MOSFET的寄生电阻，进而降低与源极接触电极42的接触电阻，使源极接触区域12以及源极延展区域13的n型的杂质浓度相对变高。其结果，这些片电阻变低。接下来，去除注入掩模100c。
参照图12，接下来，使用光刻处理来形成注入掩模100d。接下来，通过使用了注入掩模100d的选择性的离子注入(在图中为箭头J4)，形成p型的阱接触区域25。此外，如前所述图12示出了不与图2对应而与图3对应的视野，示出了与图11的剖面不同的剖面。阱接触区域25形成为其底到达阱区域20。另外，为了得到阱区域20与源极接触电极42之间的良好的连接，阱接触区域25形成为具有比阱区域20的p型的杂质浓度高的p型的杂质浓度。该离子注入最好在150℃以上的基板温度下执行，由此，能够形成具有低的片电阻的阱接触区域25。
此外，能够考虑所需的短路耐受量以及尺寸偏差等，适当地设定通过图9～图12的工序而形成的各区域的长度、深度以及杂质浓度与这些区域间的面积比。另外上述离子注入工序的顺序也可以调换。
之后，进行用于使注入到外延层70的杂质电活化的热处理。优选在氩或氮等惰性气体环境中或者真空中，在1500℃～2200℃的温度下以0.5分钟～60分钟的时间进行该热处理。也可以在进行该热处理时，临时地设置覆盖外延层70的表面TS的碳膜。该碳膜也可以除了覆盖表面TS之外，还覆盖半导体基板1a的下表面和外延层70以及半导体基板1a的端面。由此，能够抑制由于与热处理装置的腔内的残留水分或者残留氧的反应所引起的蚀刻而外延层70的表面变粗糙。
接着，在外延层70的表面TS上，通过热氧化形成作为牺牲氧化膜的氧化硅膜(未图示)。接下来，利用氢氟酸来去除该氧化硅膜。通过该工序来去除表面TS上的加工损坏层，得到清洁的表面TS。然后，通过化学气相生长(Chemical Vapor Deposition(CVD))法等在外延层70上形成氧化硅膜(未图示)。针对该氧化硅膜而进行使表面TS中的成为有源区域的部分开口的构图。由此，在有源区域的外侧形成场氧化膜(未图示)。场氧化膜的厚度例如为0.5μm～2μm左右。
接下来，在外延层70的表面TS上，作为栅极绝缘膜30而形成氧化硅膜。作为氧化硅膜的形成手法，例如可举出热氧化法或者沉积法。另外，也可以对形成的氧化硅膜实施热处理。作为热处理的环境，例如能够使用氧化氮气体(NO或者N2O等)环境、氨气环境或者惰性气体(氩等)环境。
接下来，为了形成栅极电极35，多晶硅或者多晶碳化硅通过CVD法沉积在栅极绝缘膜30上。最好多晶硅或者多晶碳化硅作为掺杂剂而包含磷、硼或者铝等，从而成为被赋予n型或者p型的低电阻率的材料。掺杂剂既可以在沉积中被取入，也可以在沉积后通过离子注入以及活化热处理添加。栅极电极35的材料可以为金属、金属间化合物或者它们的多层膜。通过对该堆层叠进行基于光刻处理以及蚀刻的构图，形成栅极电极35。其结果，能够得到图13所示的构造。
再次参照图2以及图3，通过CVD法等在外延层70的表面TS上形成层间绝缘膜32。然后，例如通过干蚀刻法，用于使源极电极40与源极接触区域12以及阱接触区域25连接的接触孔SC(源极接触孔)形成于包括栅极绝缘膜30以及层间绝缘膜32的绝缘层IL。另外，在未图示的区域，用于使栅极布线(未图示)与栅极电极35连接的接触孔(栅极接触孔)形成于层间绝缘膜32。源极接触孔和栅极接触孔也可以在相同的蚀刻工序中同时形成。由此，能够简化工艺工序，削减制造成本。
接着，在外延层70的表面TS中的在接触孔SC的底处露出的部分形成源极接触电极42。源极接触电极42实现与源极接触区域12以及阱接触区域25的欧姆接触。在外延层70包含碳化硅的情况下，作为源极接触电极42的形成方法，首先在实施了上述工序的半导体基板1a的整个面形成包含Ni作为主要成分的金属膜。该金属膜在接触孔SC的底处与外延层70的表面TS相接。接下来，通过600℃～1100℃的热处理使金属膜与碳化硅反应，形成作为源极接触电极42的硅化物膜。之后，通过使用了与硝酸、硫酸或盐酸或者它们的过氧化氢水的混合液等的湿蚀刻来去除残留于层间绝缘膜32上的未反应的金属膜。也可以之后再次进行热处理。通过在比先前的热处理高的温度下进行该热处理，形成更低的接触电阻下的欧姆接触。
如先前所述，源极接触电极42形成为与源极电阻区域15相接。此外，也可以在单位单元UC具有条纹形状的情况下以使源极接触电极42与源极电阻区域15不相接的方式进行构图。
此外，当在源极接触电极42的形成工序之前形成了栅极接触孔(未图示)的情况下，在该栅极接触孔的底处也形成包含硅化物的欧姆电极。当在源极接触电极42的形成工序之前未形成栅极接触孔的情况下，在形成源极接触电极42之后进行用于将栅极接触孔形成于层间绝缘膜32的蚀刻。
源极接触电极42既可以其整体由相同的金属间化合物构成，也可以与p型区域连接的部分和与n型区域连接的部分由与各自相适的各个金属间化合物构成。源极接触电极42具有相对于n型的源极接触区域12足够低的欧姆接触电阻，这对于MOSFET的导通电阻降低是重要的。另一方面，根据阱区域20向接地电位的固定和内置于MOSFET的体二极管的正向特性改善的观点，优选源极接触电极42具有相对于p型的阱接触区域25足够低的欧姆接触电阻。
另外，在外延层70上形成源极接触电极42的过程中，在半导体基板1a的下表面M1上也以同样的手法形成作为漏极接触电极52的硅化物膜。漏极接触电极52通过与半导体基板1a欧姆接触，实现半导体基板1a与之后形成的电极层51之间的良好的电连接。
接着，例如通过溅射法或者蒸镀法来形成金属膜。通过对该金属膜进行构图，在层间绝缘膜32上形成电极层41。与栅极电极35连接的栅极布线(未图示)也由与电极层41相同的金属膜形成。作为上述金属膜的材料，例如使用Al、Ag、Cu、Ti、Ni、Mo、W或Ta、这些金属的氮化物、或者这些金属的合金。另外，金属膜也可以为使用了多个不同的材料的层叠膜。进而，包含Ti、Ni、Ag或者Au等的金属膜沉积于半导体基板1a的下表面M1上的源极接触电极42上，从而形成电极层51。基于以上，能够得到图2以及图3所示的MOSFET501。
此外，也可以设置覆盖如上所述得到的MOSFET501的保护膜(未图示)。作为保护膜，例如使用硅氮化膜或者聚酰亚胺膜。在保护膜设置有用于使外部的控制电路与源极电极40以及栅极布线连接的开口。也就是说，电极层41以及栅极布线中的在保护膜的开口处露出的部分被用作用于外部连接的焊盘、具体而言源极焊盘以及栅极焊盘。
或者，也可以当在上述工序的中途形成保护膜之后，从背面侧对半导体基板1a进行研磨，从而厚度降低至100μm左右。在该情况下，漏极电极50在形成保护膜之后形成。具体而言，首先清洁如上所述研磨的面。接下来，在半导体基板1a的下表面M1的整体形成主要包含Ni的金属膜。之后，通过激光退火等局部加热法使硅化物膜形成于半导体基板1a的背面，从而形成漏极接触电极52。然后，与上述工序同样地，在漏极接触电极52上形成包含Ti、Ni、Ag或者Au等的金属膜，从而形成电极层51。
根据本实施方式1，在与源极接触区域12以及源极延展区域13不同的工序中形成的源极电阻区域15串联地插入到从阱区域20的沟道CH至源极接触电极42以及电极层41的路径。因而，通过使源极电阻区域15的杂质浓度变化，能够使有效的源极电阻变化。
漏极饱和电流对短路耐受量的大小造成影响，与施加到沟道CH的栅极/源极间电压的平方成比例。在如本实施方式那样存在有效的源极电阻的情况下，有效的栅极/源极间电压减少源极电阻与漏极电流之积的量。因此，如果增大源极电阻，则饱和电流变小，因而能够增高短路耐受量。
另一方面，过大的源极电阻在没有如负载短路那样的异常而进行通常动作时的导通状态(以下，还简称为“通常的导通状态”)下使导通损耗增大，所以是不期望的。特别是当假设源极区域中的n型的杂质浓度在面内方向上大致均匀时，通过提高源极电阻，源极区域与源极接触电极之间的接触电阻增大，元件的损耗进一步会增大。根据本实施方式1，如前所述，在源极接触电极42与源极接触区域12之间形成低的接触电阻。因而，能够以抑制导通电阻的过大的增大且使饱和电流变小的方式，设计源极电阻。
此外，当在具有MOS构造的半导体装置的制作中作为半导体材料而使用硅的情况下，在形成栅极电极之后进行用于形成源极区域的离子注入和活化退火的自对准的工艺被广泛应用。然而，在作为半导体材料而使用碳化硅的情况下无法应用这样的工艺，因而，起因于用于形成源极区域SR的光刻处理与用于形成栅极电极35的光刻处理之间的重叠偏离，在源极区域SR与栅极电极35之间产生位置对准偏离。在此，源极区域SR中的与栅极电极35交叠的部分由于在导通动作时载流子积蓄于MOS界面而成为低电阻，但在与栅极电极35不交叠的部分中，片电阻本身对源极电阻造成影响。因而，由源极区域SR中的与栅极电极35不交叠的部分产生的源极电阻有助于降低饱和电流。源极区域SR中的与栅极电极35不交叠的部分的长度取决于源极区域SR与栅极电极35的位置对准精度、即上述重叠偏离。
当假设源极区域中的n型的杂质浓度在面内方向上大致均匀时，有时起因于重叠偏离而在单位单元内产生源极电阻的偏差。具体而言，当源极区域中的与栅极电极不交叠的部分变短时，源极电阻减少，当与栅极电极不交叠的部分变长时，源极电阻增加。当在源极电阻中存在偏差时，对施加到沟道的有效的栅极电压也造成影响，所以在单位单元内招致饱和电流值的不平衡。
相对于此，根据本实施方式，源极区域SR中的与栅极电极35交叠的部分为源极延展区域13，其片电阻被设定得低以使得对栅极电压降低的有效的影响小。另一方面，具有高的片电阻的源极电阻区域15与栅极电极35不交叠。源极电阻区域15的长度、即源极接触区域12与源极延展区域13的间隔根据通过一次的光刻处理而形成的注入掩模100b的长度L(图10)决定，不取决于位置对准精度。因而，能够防止产生饱和电流在单位单元UC内的不平衡。
另外，特别是已知当在具有MOS构造的半导体装置的制作中作为半导体材料而使用碳化硅的情况下，当杂质以高浓度被注入的区域被热氧化时，发生以比其它区域高的速度氧化的现象、即增速氧化。在本实施方式1中，源极区域SR中的在栅极电极35的端部形成MOS构造的部分不是源极电阻区域15，而是源极延展区域13。源极延展区域13具有低的片电阻、即高的杂质浓度。因而，能够在通过热氧化形成栅极绝缘膜30时，增大栅极绝缘膜30中的源极区域SR上的部分的厚度。由此，栅极电极35的端部处的栅极绝缘膜30的厚度变大。因而，在栅极电极35的端部处，对栅极绝缘膜30施加的电场变弱。由此，能够提高MOS构造的可靠性。
另外，当在具有MOS构造的半导体装置的制作中作为半导体材料而使用碳化硅的情况下，有时相比于通过离子注入而形成的源极电阻区域15的温度依赖性，沟道电阻的温度依赖性因MOS构造的界面能级等的影响而显著。在该情况下，为了确保所期望的短路耐受量，有如下情况：与通过使沟道长度变长来使沟道电阻增大相比，以使沟道长度尽可能变短并使源极电阻区域15的长度比沟道长度大的方式形成源极电阻区域15时能够抑制特别是室温或者更低的温度下的导通电阻的增大。进而，通过使源极电阻区域15的长度足够长，能够抑制源极电阻区域15的长度偏差所引起的电阻值偏差。这样，能够抑制沟道长度，形成比其长的源极电阻区域15，从而更加提高MOSFET的性能。
<实施方式2>
图14是以与图2同样的视野概略地示出本实施方式2的MOSFET502(半导体装置)的结构的剖视图。在MOSFET502中，源极电阻区域15具有配置于阱区域20上的高浓度部分15H(第1部分)和配置于高浓度部分15H上的低浓度部分15L(第2部分)。高浓度部分15H位于低浓度部分15L与阱区域20之间。高浓度部分15H的电阻率比低浓度部分15L的电阻率低。为了得到这些电阻率，高浓度部分15H的杂质浓度设为比低浓度部分15L的杂质浓度高即可。
高浓度部分15H也可以通过使用专用的掩模的离子注入来形成，但也可以通过使用与低浓度部分15L共同的掩模的离子注入来形成。在该情况下，利用相对低的注入能量来形成低浓度部分15L，且利用相对高的注入能量来形成高浓度部分15H。通过使用共同的掩模，能够简化制造方法。
此外，关于除了上述以外的结构，与上述实施方式1的结构大致相同，所以关于相同或者对应的要素附加相同的附图标记，不重复其说明。
在高浓度部分15H的厚度为与高浓度部分15H和阱区域20之间的pn结处的耗尽层的厚度相同程度或者比其小的情况下，能够得到如下效果。在通常的导通状态时，耗尽层扩展到低浓度部分15L内这一情况被限制，由此MOSFET的导通电阻的增加被抑制。另外，在负载短路时，饱和电流因低浓度部分15L所产生的电压下降而降低，由此MOSFET的短路耐受量提高。其结果，短路耐受量与导通电阻的折衷得到改善。
特别是在需要减小单位单元UC的尺寸的情况下，最好使源极电阻区域15的长度也变小。为了确保所期望的电阻且减小源极电阻区域15的长度，需要降低源极电阻区域15的杂质浓度。在此，当源极电阻区域15的整体的杂质浓度被设得过低时，起因于上述耗尽层的扩展，导通电阻急剧增加。根据本实施方式，能够防止这样的导通电阻的急剧增加。
另一方面，在高浓度部分15H的厚度比高浓度部分15H与阱区域20之间的pn结处的耗尽层的厚度大的情况下，换言之在高浓度部分15H不完全耗尽化的情况下，能够得到如下效果。在负载短路时，主要因高浓度部分15H所产生的电压下降而在低浓度部分15L与阱区域20之间被施加逆偏置，从而耗尽层扩展。电流路径因该耗尽层的扩展而变狭窄。由此，能够得到低浓度部分15L的电阻变得更大的效果、即电阻调制效果。
在高浓度部分15H与具有比高浓度部分15H的杂质浓度高某种程度的杂质浓度的阱区域20相接的情况下，高浓度部分15H的杂质浓度越高，则该电阻调制效果越大。因而，在高浓度部分15H未完全耗尽化的条件下，增高高浓度部分15H的杂质浓度，从而能够增大低浓度部分15L处的电阻调制效果。此外，为了形成具有大的电阻调制效果的低浓度部分15L，高浓度部分15H的厚度优选在通常的导通状态下在不完全耗尽化的范围尽可能小。
此外，在图14中示出了高浓度部分15H的上端以及下端的深度位置比源极接触区域12以及源极延展区域13的下端的深度位置浅的构造，但也可以使用其它构造。具体而言，也可以是源极接触区域12以及源极延展区域13中的至少任意区域的下端的深度位置为高浓度部分15H的上端的深度位置与下端的深度位置之间。另外，另外，也可以高浓度部分15H的上端的深度位置比源极接触区域12以及源极延展区域13中的至少任意区域的下端的深度位置深。
<实施方式3>
图15是概略地示出本实施方式3的MOSFET503(半导体装置)的单位单元UC中的半导体层(图16以及图17中的外延层70)的结构的俯视图。图16以及图17分别是用沿着图15的线XVI－XVI以及线XVII－XVII的剖面概略地示出MOSFET503的结构的剖视图。
在MOSFET503中，源极区域SR包括源极接触区域12和源极电阻区域15。即，未设置在实施方式1中说明的源极延展区域13。在俯视(图15)时，以使源极电阻区域15的外周与阱区域20(沟道CH)相接的方式配置各区域，从而省略了源极延展区域13(图1：实施方式1)。在本实施方式中源极电阻区域15具有在俯视时与栅极电极35不交叠的有效部15m和在俯视时与栅极电极35交叠的交叠部15e。
此外，关于上述以外的结构，与上述实施方式1或者2的结构大致相同，所以关于相同或者对应的要素，附加相同的附图标记，不重复其说明。
根据本实施方式3，能够缩小单位单元UC的间距长度。由此，能够增加MOSFET的每单位面积能够流过的电流。
图18是示出图15的变形例的MOSFET503D(半导体装置)的俯视图。在MOSFET503D中，与MOSFET503(图15)不同，阱接触区域25被配置成不具有仅经由栅极绝缘膜30而与栅极电极35相接的部分。具体而言，与图15的图案相比，在图18的图案中，阱接触区域25向存在源极接触区域12的单位单元UC的中心偏离。
根据本变形例，能够更加提高栅极绝缘膜30(参照图16以及图17)的可靠性。另外，源极电阻区域15以大的长度与阱区域20相接，从而能够抑制沟道CH的电阻的增大。
<实施方式4>
(结构)
图19是概略地示出本实施方式4的MOSFET504(半导体装置)的单位单元UC中的半导体层(图20以及图21中的外延层70)的结构的俯视图。图20以及图21分别是用沿着图19的线XX－XX以及线XXI－XXI的剖面概略地示出MOSFET504的结构的剖视图。
本实施方式4中的MOSFET504与实施方式1～3不同，为沟槽型。具体而言，在外延层70的表面TS设置有沟槽TR。沟槽TR具有贯通阱区域20而到达漂移层2的侧壁。在该侧壁上配置有沟道CH。此外，关于这以外的结构，与上述实施方式1或者2的结构大致相同，所以关于相同或者对应的要素，附加相同的附图标记，不重复其说明。
(制造方法)
以下，说明MOSFET504的制造方法。
首先，进行与图9～图12(实施方式1)大致同样的工序。此外，在本实施方式中，与实施方式1不同，阱区域20以及源极延展区域13也可以在邻接的单位单元UC间连结。换言之，也可以不形成JFET区域11。
接下来，通过选择性的蚀刻，在单位单元UC间的区域形成沟槽TR。沟槽TR形成为与阱区域20以及源极延展区域13相接，且比阱区域20的底更深。在沟槽TR的侧壁，源极延展区域13以及阱区域20在纵向(与外延层70的表面TS垂直的方向、即沟槽TR的深度方向)上排列并露出。为了降低MOSFET504的动作时的电场集中，沟槽TR的拐角部的形状最好设为锥形形状或圆形形状。另外，沟槽TR的侧壁最好相对于外延层70的表面TS接近垂直。
接着，例如通过牺牲氧化法或者化学干蚀刻(Chemical Dry Etching(CDE))，清洁沟槽TR的侧壁。之后，通过与实施方式1同样的手法，形成栅极绝缘膜30以及栅极电极35。
栅极绝缘膜30至少形成于表面TS中的设置有沟槽TR的部分之上。另外，如图20以及图21所示，还可以在表面TS上在沟槽TR的外部也形成栅极绝缘膜30。栅极电极35中的至少一部分被埋入到沟槽TR内，从而隔着栅极绝缘膜30而与在沟槽TR的侧壁上露出的源极延展区域13、阱区域20以及漂移层2邻接。也就是说，栅极电极35横跨在沟槽TR的侧壁上露出的源极延展区域13、阱区域20以及漂移层2而延伸。在本实施方式中，阱区域20中的被源极延展区域13和阱区域20之下的漂移层2夹持且与沟槽TR邻接的部分为沟道CH。
此外，在图20以及图21中，使栅极电极35仅残存于沟槽TR的内部(侧壁部)，栅极电极35的整体被埋入到沟槽TR内。然而，也可以仅栅极电极35的一部分被埋入到沟槽TR。为了得到该结构，在栅极电极35的构图时，使栅极电极35的面内方向上的端部位于沟槽TR的外侧即可。
接下来，通过与实施方式1同样的次序，形成层间绝缘膜32、源极电极40以及漏极电极50。基于以上，得到MOSFET504。
此外，在图20以及图21中，栅极电极35形成为隔着栅极绝缘膜30而与源极延展区域13邻接(在横向上交叠)。根据防止MOSFET的沟道电阻增大的观点，这是重要的。
根据本实施方式4，在沟槽型MOSFET中能够得到与实施方式1或者2大致同样的效果。特别是，沟槽型不具有JFET区域11(图2以及图3：实施方式1)，所以无法利用JFET效果来控制饱和电流，根据本实施方式，能够通过源极电阻的控制来控制饱和电流。
图22是概略地示出本实施方式4的变形例的MOSFET504U(半导体装置)的单位单元UC中的半导体层(图23以及图24中的外延层70)的结构的俯视图。图23以及图24分别是用沿着图22的线XXIII－XXIII以及线XXIV－XXIV的剖面概略地示出MOSFET504U的结构的剖视图。
在MOSFET504U中，与前述MOSFET504不同，源极延展区域13被配置成比源极电阻区域15深。由此，能够减小MOSFET的单位单元UC。因而，能够在保持源极电阻区域15的电阻值的状态下，提高每相同面积能够流过的电流量。
另外如图24所示，在本变形例中，源极延展区域13还形成于阱接触区域25之下。由此，在阱接触区域25之下还形成沟道CH。由此能够提高沟道密度。因而能够得到更加降低导通电阻的效果。此外，如果不需要该效果，则源极延展区域13不设置于阱接触区域25之下即可。
<实施方式5>
图25是概略地示出本实施方式5的MOSFET505(半导体装置)的单位单元UC中的半导体层(图26以及图27中的外延层70)的结构的俯视图。图26以及图27分别是用沿着图25的线XXVI－XXVI以及线XXVII－XXVII的剖面概略地示出MOSFET505的结构的剖视图。
在MOSFET505中，源极区域SR包括源极接触区域12和源极电阻区域15。即，未设置在实施方式4中说明的源极延展区域13。在俯视(图25)时，以使源极电阻区域15的外周与沟槽TR(沟道CH)相接的方式配置各区域，从而省略源极延展区域13(图1：实施方式1)。
此外，关于上述以外的结构，与上述实施方式4的结构大致相同，所以关于相同或者对应的要素附加相同的附图标记，不重复其说明。
根据本实施方式5，能够缩小单位单元UC的间距长度。由此，能够增加MOSFET的每单位面积能够流过的电流。
此外，阱接触区域25也可以被配置成不具有仅经由栅极绝缘膜30而与栅极电极35相接的部分。为了得到这样的配置，例如与从图15到图18的变形类似，在图25中，阱接触区域25向存在源极接触区域12的单位单元UC的中心偏离即可。由此，能够得到与图18的变形例同样的效果。
图28是示出图25的变形例的MOSFET505S(半导体装置)的俯视图。MOSFET505S具有设置有以条纹形状(梳形形状)配置的多个单位单元UC的构造。图28示出了多个单位单元UC中的一个单位单元UC。各单位单元UC在条纹形状延伸的方向(在图中为纵向)上延伸。多个单位单元UC在与该延伸方向交叉的方向(图28中的横向)上排列。作为另一变形例，阱接触区域25也可以被配置成不具有仅经由栅极绝缘膜30而与栅极电极35相接的部分。为了得到这样的配置，例如，与从图15到图18的变形类似，在图28中，阱接触区域25向存在源极接触区域12的单位单元UC的中心偏离即可。由此，能够得到与图18的变形例同样的效果。
<实施方式6>
图29是以与图26同样的视野概略地示出本实施方式6的MOSFET506(半导体装置)的结构的剖视图。MOSFET50具有沟槽底部保护区域21，该沟槽底部保护区域21设置于沟槽TR的底部，具有p型。由此，施加到沟槽TR的底部的电场被抑制。因而栅极绝缘膜30的泄漏电流降低。因而能够提高MOSFET的可靠性。
沟槽底部保护区域21需要与源极电极40电连接。由于该目的，例如，以具有延长成从沟槽TR的底部露出的部分的方式设置沟槽底部保护区域21，而且，以连结于该延长的部分的方式设置与阱接触区域25类似的接触区域。
图30是以与图26同样的视野概略地示出本实施方式6的变形例的MOSFET506D(半导体装置)的结构的剖视图。MOSFET506D包括具有p型的沟槽侧壁保护区域22。沟槽侧壁保护区域22设置于沟槽TR的侧壁的一部分，与沟槽底部保护区域21和阱区域20相接。在本变形例中，使用沟槽侧壁保护区域22得到上述沟槽底部保护区域21与源极电极40之间的电连接。沟槽侧壁保护区域22例如通过形成沟槽TR之后的半导体基板1a在倾斜的状态下的离子注入或者MeV能级的高能量下的离子注入来形成。
此外，为了得到作为MOSFET的功能，需要设置沟道CH(图29)，所以沟槽侧壁保护区域22在俯视时仅设置于沟槽TR的侧壁的一部分。以下，说明俯视时的沟槽侧壁保护区域22的配置的5个例子。
图31是示出作为第1例的MOSFET506D1(半导体装置)的俯视图。在本例中，被配置成在俯视的情况下，沟槽侧壁保护区域22的整体与阱接触区域25重叠。此外，也可以被配置成沟槽侧壁保护区域22的一部分与阱接触区域25重叠。阱接触区域25不是源极区域SR，所以以与阱接触区域25重叠的方式配置沟槽侧壁保护区域22，从而抑制使作为沟道CH发挥功能的区域牺牲。
此外，也可以被配置成在俯视时沟槽侧壁保护区域22中的至少一部分与阱接触区域25邻接。由此，在沟槽侧壁保护区域22的附近配置未设置沟道CH的区域即阱接触区域25。由此，能够减轻沟槽侧壁保护区域22的附近的电流狭窄对导通电阻造成的影响。
图32是示出作为第2例的MOSFET506D2(半导体装置)的俯视图。此外，在图32中，为了使图容易观察，对隐藏于源极电阻区域15之下的沟槽侧壁保护区域22附加有密集的点图案。在本例中，阱接触区域25远离沟槽TR而配置。由此，通过设置阱接触区域25，避免设置沟道CH的范围被牺牲。因而，能够更加降低导通电阻。另外，阱接触区域25不具有仅经由栅极绝缘膜30而与栅极电极35相接的部分。由此栅极绝缘膜30的可靠性提高。
可以如图32所示，沟槽侧壁保护区域22在俯视时配置于阱接触区域25与沟槽TR之间的区域。由此，相比于在其它区域配置沟槽侧壁保护区域22的情况，能够抑制由于设置沟槽侧壁保护区域22而导致的导通电阻的增大。为了得到更低的导通电阻，也可以不在阱接触区域25所包含的多个部分(在图32中为4个部分)与沟槽TR之间的区域的整个区域(在图中为4个区域)配置沟槽侧壁保护区域22，而仅在一部分(在图中为两个区域)配置沟槽侧壁保护区域22。
此外，也可以从图32的结构省略沟槽侧壁保护区域22的全部区域。在该情况下，由于设置沟槽侧壁保护区域22而导致的导通电阻的增大被避免，且阱接触区域25远离沟槽TR而配置，能够降低导通电阻。因而能够大幅降低导通电阻。
图33是示出作为第3例的MOSFET506D3(半导体装置)的俯视图。在MOSFET506D3中，阱接触区域25具有在与条纹形状延伸的方向交叉的方向上隔着源极接触区域12相互对置的部分，这些对置的部分的中心在条纹形状延伸的方向上错开。换言之，这些对置的部分相对于条纹形状的延伸方向而沿着倾斜方向相互相向。也可以如图所示被配置成阱接触区域25以及沟槽侧壁保护区域22在与条纹形状延伸的方向正交的方向上不对置。根据本例，源极接触区域12处的电流密度更加均匀。因而，源极接触区域12处的电阻值减少，并且流过大电流时的MOSFET的可靠性提高。
图34是示出作为第4例的MOSFET506D4(半导体装置)的俯视图。在本例中，与图33所示的结构相比，设置有阱接触区域25的部位变少。其结果，源极电阻区域15具有在与条纹形状延伸的方向正交的方向上隔着源极接触区域12相互对置的部分。根据本例，通过设置阱接触区域25，能够抑制设置沟道CH的范围被牺牲。由此，能够抑制导通电阻的增大。
图35是示出作为第5例的MOSFET506D5(半导体装置)的俯视图。在本例中，MOSFET506D4(图34)中的阱接触区域25远离沟槽TR而配置。由此，通过设置阱接触区域25，能够避免设置沟道CH的范围被牺牲。因而，能够更加降低导通电阻。另外，阱接触区域25不具有仅经由栅极绝缘膜30而与栅极电极35相接的部分。由此栅极绝缘膜30的可靠性提高。
此外，关于从上述实施方式1～6所示的半导体装置的构造得到的效果，只要具有该构造，即使通过其它制造方法形成，也同样地能够得到。另外，本发明能够在其发明的范围内，对各实施方式自由地进行组合，或者对各实施方式适当地进行变形、省略。虽然详细地说明了本发明，但上述说明在所有的方面是例示，本发明并不限定于此。应理解为不脱离本发明的范围而能够设想未被例示的无数的变形例。

Claims (14)

1.一种半导体装置，具有沟道，所述半导体装置具备：
半导体基板，具有第1主面和与所述第1主面相反的第2主面，该半导体基板具有与所述第2主面平行的面内方向；
漏极电极，设置于所述半导体基板的所述第1主面上；
漂移层，设置于所述半导体基板的所述第2主面上，具有第1导电类型；
阱区域，设置于所述漂移层上，具有与所述第1导电类型不同的第2导电类型，具有形成所述半导体装置的所述沟道的部分；
阱接触区域，设置于所述阱区域上，具有所述第2导电类型，具有比所述阱区域的电阻率低的电阻率；
源极接触区域，被所述阱区域从所述漂移层隔开而设置于所述阱区域上，具有所述第1导电类型；
源极电阻区域，被所述阱区域从所述漂移层隔开而设置于所述阱区域上，在所述面内方向上与所述源极接触区域邻接，具有所述第1导电类型，具有比所述源极接触区域的片电阻高的片电阻；
栅极绝缘膜，覆盖所述阱区域的所述沟道；
栅极电极，设置于所述栅极绝缘膜上；以及
源极电极，与源极接触区域、阱接触区域以及源极电阻区域相接，至少经由所述源极电阻区域连结于所述沟道。
2.根据权利要求1所述的半导体装置，其中，
所述半导体装置具有包括所述栅极绝缘膜的绝缘层，在所述绝缘层设置有接触孔，该接触孔埋入有所述源极电极，所述接触孔具有横切所述源极电阻区域的外周。
3.根据权利要求1或者2所述的半导体装置，其特征在于，
所述沟道沿着所述面内方向延伸。
4.根据权利要求1或者2所述的半导体装置，其特征在于，
所述半导体装置设置有具有贯通所述阱区域而到达所述漂移层的侧壁的沟槽，所述沟道配置于所述侧壁上。
5.根据权利要求4所述的半导体装置，其中，还具备：
沟槽底部保护区域，设置于所述沟槽的底部，具有所述第2导电类型；以及
沟槽侧壁保护区域，设置于所述沟槽的所述侧壁的一部分，与所述沟槽底部保护区域及所述阱区域相接，具有所述第2导电类型。
6.根据权利要求5所述的半导体装置，其特征在于，
在俯视时所述沟槽侧壁保护区域的至少一部分被配置成与所述阱接触区域邻接或者重叠。
7.根据权利要求1至6中的任意一项所述的半导体装置，其特征在于，
所述半导体装置还具备源极延展区域，该源极延展区域与所述源极电阻区域邻接，远离所述源极接触区域，被所述阱区域从所述漂移层隔开，具有所述第1导电类型，所述源极电阻区域经由所述源极延展区域连结于所述沟道。
8.根据权利要求7所述的半导体装置，其特征在于，
所述源极电阻区域以及所述阱接触区域分别在面内方向上配置于所述源极接触区域与所述源极延展区域之间。
9.根据权利要求1至8中的任意一项所述的半导体装置，其特征在于，
在所述面内方向上所述源极电阻区域与所述阱接触区域邻接。
10.根据权利要求1至9中的任意一项所述的半导体装置，其特征在于，
所述源极电阻区域具有配置于所述阱区域上的第1部分和配置于所述第1部分上的第2部分，所述第1部分的电阻率比所述第2部分的电阻率低。
11.根据权利要求1至10中的任意一项所述的半导体装置，其特征在于，
所述阱接触区域被配置成不具有仅经由所述栅极绝缘膜而与所述栅极电极相接的部分。
12.根据权利要求1至11中的任意一项所述的半导体装置，其特征在于，
所述源极电极与所述源极电阻区域之间的接触电阻比所述源极电极与所述源极接触区域之间的接触电阻大10倍以上。
13.根据权利要求1至12中的任意一项所述的半导体装置，其中，
所述半导体装置具有以条纹形状配置的多个单位单元，
所述阱接触区域具有在与所述条纹形状延伸的方向交叉的方向上隔着所述源极接触区域相互对置的部分，所述对置的部分的中心在所述条纹形状延伸的方向上错开。
14.根据权利要求1至13中的任意一项所述的半导体装置，其特征在于，
所述半导体基板、所述漂移层以及所述阱区域包含碳化硅。
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