JP6795032B2 - 半導体装置 - Google Patents

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  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Semiconductor Integrated Circuits (AREA)

Description

この発明は、半導体装置に関する。
従来、高電圧や大電流を制御するパワー半導体装置の構成材料として、シリコン（Ｓｉ）が用いられている。パワー半導体装置は、バイポーラトランジスタやＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型バイポーラトランジスタ）、ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型電界効果トランジスタ）など複数種類あり、これらは用途に合わせて使い分けられている。
例えば、バイポーラトランジスタやＩＧＢＴは、ＭＯＳＦＥＴに比べて電流密度は高く大電流化が可能であるが、高速にスイッチングさせることができない。具体的には、バイポーラトランジスタは数ｋＨｚ程度のスイッチング周波数での使用が限界であり、ＩＧＢＴは数十ｋＨｚ程度のスイッチング周波数での使用が限界である。一方、パワーＭＯＳＦＥＴは、バイポーラトランジスタやＩＧＢＴに比べて電流密度が低く大電流化が難しいが、数ＭＨｚ程度までの高速スイッチング動作が可能である。
市場では大電流と高速性とを兼ね備えたパワー半導体装置への要求が強く、ＩＧＢＴやパワーＭＯＳＦＥＴはその改良に力が注がれ、現在ではほぼ材料限界に近いところまで開発が進んでいる。このため、パワー半導体装置の観点からシリコンに代わる半導体材料が検討されており、低オン電圧、高速特性、高温特性に優れた次世代のパワー半導体装置を作製（製造）可能な半導体材料として炭化珪素（ＳｉＣ）が注目を集めている（例えば、下記非特許文献１参照。）。
炭化珪素は、化学的に非常に安定した半導体材料であり、バンドギャップが３ｅＶと広く、高温でも半導体として極めて安定的に使用することができる。また、炭化珪素は、最大電界強度もシリコンより１桁以上大きいため、オン抵抗を十分に小さくすることができる半導体材料として期待される。このような炭化珪素の特長は、例えば窒化ガリウム（ＧａＮ）などシリコンよりもバンドギャップの広い他の半導体（以下、ワイドバンドギャップ半導体とする）にも同様にあてはまる。このため、ワイドバンドギャップ半導体を用いることにより、半導体装置の高耐圧化が可能となる（例えば、下記非特許文献２参照。）。
このような炭化珪素を用いた高耐圧半導体装置では、高耐圧半導体装置で発生する損失が少なくなった分、例えばインバータで用いる際、シリコンを用いた従来の半導体装置よりも１桁高いキャリア周波数で適用される。高耐圧半導体装置を高いキャリア周波数で適用する場合、高耐圧半導体装置を構成する半導体チップの発熱温度が高くなり、デバイスの信頼性に悪影響を及ぼす。特に、半導体チップのおもて面に設けられたおもて面電極には、ボンディング装置（ボンダー）によりボンディングワイヤが接合されており、高温度での適用によりおもて面電極とボンディングワイヤとの密着性が低下し、半導体装置の信頼性に悪影響が及ぶ。
別の配線構造として、ボンディングワイヤに代えて、おもて面電極の電位を外部に取り出す外部接続用端子となる平板状の配線部材をおもて面電極に接合した構造が提案されている（例えば、下記特許文献１（第００３２〜００３４段落）参照。）。下記特許文献１では、配線部材自体がもつ熱容量をボンディングワイヤ自体がもつ熱容量よりも大きくし、かつ半導体チップとの接触面積を大きくすることで、放熱効率を向上させている。
また、別の配線構造として、外部接続用端子となるピン状の配線部材（以下、端子ピンとする）をチップおもて面に対して略垂直に立てた状態でおもて面電極に接合した構造が提案されている。端子ピンを用いて配線構造を構成した半導体装置では、チップおもて面に配置された電極パッド（おもて面電極）上に、めっき膜およびはんだ層を介して端子ピンが接合される。
また、従来の半導体装置として、所定動作を行うメイン半導体素子と同一の炭化珪素基板に、当該メイン半導体素子を保護するための保護回路を配置した装置が公知である。このような半導体装置として、電力用半導体素子部と同一の半導体基板に、電力用半導体素子部の温度変化を検出する温度センスダイオード部を設けた装置が提案されている（例えば、下記特許文献２参照。）。
特開２０１４−０９９４４４号公報 特開２０１４−２１６４６５号公報
ケイ・シェナイ（Ｋ．Ｓｈｅｎａｉ）、外２名、オプティウム セミコンダクターズ フォー ハイパワー エレクトロニクス（Ｏｐｔｉｍｕｍ Ｓｅｍｉｃｏｎｄｕｃｔｏｒｓ ｆｏｒ Ｈｉｇｈ−Ｐｏｗｅｒ Ｅｌｅｃｔｒｏｎｉｃｓ）、アイ・トリプル・イー トランザクションズ オン エレクトロン デバイシズ（ＩＥＥＥ Ｔｒａｎｓａｃｔｉｏｎｓ ｏｎ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ）、１９８９年９月、第３６巻、第９号、ｐ．１８１１−１８２３ ビー・ジャヤン・バリガ（Ｂ．Ｊａｙａｎｔ Ｂａｌｉｇａ）著、シリコン カーバイド パワー デバイシズ（Ｓｉｌｉｃｏｎ Ｃａｒｂｉｄｅ Ｐｏｗｅｒ Ｄｉｖｉｃｅｓ）、（米国）、ワールド サイエンティフィック パブリッシング カンパニー（Ｗｏｒｌｄ Ｓｃｉｅｎｔｉｆｉｃ Ｐｕｂｌｉｓｈｉｎｇ Ｃｏ．）、２００６年３月３０日、ｐ．６１
しかしながら、メイン半導体素子と同一の半導体基板に、メイン半導体素子を保護するための保護回路として、当該メイン半導体素子に流れる電流を検出する電流センス部を配置した場合、電流センス部の耐圧が低下するという問題がある。
この発明は、上述した従来技術による問題点を解消するため、メイン半導体素子と同一の半導体基板に当該メイン半導体素子に流れる電流を検出する電流センス部を備えた半導体装置であって、電流センス部の耐圧低下を防止することができる半導体装置を提供することを目的とする。
上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置は、シリコンよりもバンドギャップの広い半導体からなる第１導電型の半導体基板の表面に、プレーナゲート構造の半導体素子と、前記半導体素子に囲まれるように設けられた電流センス部と、前記半導体素子と前記電流センス部とを分離する分離部を備え、次の特徴を有する。前記分離部は、前記半導体基板のおもて面に設けられたトレンチと、前記トレンチの内部に設けられた絶縁膜と、前記トレンチの内部に前記絶縁膜を介して埋め込まれた導電体層と、を有する。前記半導体素子は、前記半導体基板のおもて面に設けられた第２導電型の第１半導体領域と、前記第１半導体領域の内部に選択的に設けられた第１導電型の第２半導体領域と、前記第１半導体領域および前記第２半導体領域に接して設けられた第１ゲート絶縁膜と、前記第１ゲート絶縁膜の、前記第１半導体領域と反対側の表面に設けられた第１ゲート電極と、前記第１半導体領域および前記第２半導体領域に接する第１電極と、前記半導体基板の裏面に設けられた第２電極と、を有する。前記半導体基板は、前記第２電極に接する第１導電型の第３半導体領域と、前記半導体基板の、前記第１半導体領域および前記第３半導体領域以外の部分であり、前記第３半導体領域よりも不純物濃度の低い第１導電型の第４半導体領域と、からなる。前記電流センス部は、前記半導体基板のおもて面に設けられた第２導電型の第５半導体領域と、前記第５半導体領域の内部に選択的に設けられた第１導電型の第６半導体領域と、前記第５半導体領域および前記第６半導体領域に接して設けられた第２ゲート絶縁膜と、前記第２ゲート絶縁膜の、前記第５半導体領域と反対側の表面に設けられ、前記第１ゲート電極と電気的に接続された第２ゲート電極と、前記第５半導体領域および前記第６半導体領域に接する第３電極と、前記第２電極と、を有する。前記第１ゲート電極と前記第２ゲート電極とはつながっており、かつ前記分離部を覆う。前記トレンチの深さは、前記第３半導体領域と前記第４半導体領域との界面までの深さ以上で、かつ前記第３半導体領域と前記第２電極との界面までの深さよりも浅く、前記トレンチの短手方向における前記導電体層の幅は、前記第１ゲート電極と前記第２ゲート電極とがつながった部分のゲート電極の厚さよりも厚い。
また、この発明にかかる半導体装置は、上述した発明において、前記第５半導体領域の不純物濃度および底面の深さは、それぞれ前記第１半導体領域の不純物濃度および底面の深さと同じであり、前記第６半導体領域の不純物濃度および底面の深さは、それぞれ前記第２半導体領域の不純物濃度および底面の深さと同じであり、前記第２ゲート絶縁膜は前記第１ゲート絶縁膜と同じ材料であり、かつ同じ厚さであることを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記半導体基板のおもて面に所定の平面レイアウトに配置された複数の電極パッドをさらに備える。前記第１電極および前記第３電極はそれぞれ異なる前記電極パッドに電気的に接続されていることを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記第５半導体領域および前記第６半導体領域は、前記電流センス部に電気的に接続された前記電極パッドに深さ方向に対向することを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記電極パッドの電位を外部に取り出す端子ピンを、すべての前記電極パッド上にそれぞれめっき膜を介して半田接合したことを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、シリコンよりもバンドギャップの広い半導体は、炭化珪素であることを特徴とする。
上述した発明によれば、分離部によりシリコン部（半導体基板）においてメイン半導体素子（半導体素子）と電流センス部とが分離される。これにより、半導体基板側から電流センス部に直接かかる過電圧が抑制され、電流センス部のサージ耐量を向上させることができる。かつ、メイン半導体素子の内蔵ダイオードから流れ込む電流を遮断することができ、電流センス部の破壊耐量を向上させることができる。
本発明にかかる半導体装置によれば、メイン半導体素子と同一の半導体基板に当該メイン半導体素子に流れる電流を検出する電流センス部を備えた半導体装置であって、電流センス部の耐圧低下を防止することができるという効果を奏する。
図１Ａは、実施の形態１にかかる半導体装置の平面レイアウトの一例を示す平面図である。 図２Ｂは、図１Ａの要部の平面レイアウトを示す平面図である。 図２は、図１Ａの切断線Ｘ１−Ｘ１’における断面構造を示す断面図である。 図３は、図１Ａの切断線Ｙ１−Ｙ１’における断面構造を示す断面図である。 図４は、実施の形態２にかかる半導体装置の構造を示す断面図である。 図５は、実施の形態３にかかる半導体装置の構造を示す断面図である。
以下に添付図面を参照して、この発明にかかる半導体装置の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および−は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。本明細書では、ミラー指数の表記において、“−”はその直後の指数につくバーを意味しており、指数の前に“−”を付けることで負の指数を表している。
（実施の形態１）
本発明にかかる半導体装置は、ワイドバンドギャップ半導体を用いて構成される。実施の形態１においては、ワイドバンドギャップ半導体として例えば炭化珪素（ＳｉＣ）を用いて作製された炭化珪素半導体装置について説明する。図１Ａは、実施の形態１にかかる半導体装置の平面レイアウトの一例を示す平面図である。図１Ｂは、図１Ａの要部の平面レイアウトを示す平面図である。図１Ａに示すように、実施の形態１にかかる半導体装置は、炭化珪素からなる同一の半導体基体（以下、炭化珪素基体（半導体基板（半導体チップ））とする）１００に、メイン半導体素子１０と、このメイン半導体素子１０を保護・制御する複数の回路部と、を備える。
メイン半導体素子１０を保護・制御するための回路部としては、例えば、電流センス部３０、温度センス部４０、過電圧保護部（不図示）および演算回路部（不図示）等が挙げられる。メイン半導体素子１０は、オン状態で縦方向（炭化珪素基体１００の深さ方向Ｚ）にドリフト電流が流れる縦型ＭＯＳＦＥＴであり、活性領域１０１に隣接して配置された複数（例えば数百〜数万個程度）の単位セル（機能単位）で構成され、主動作を行う。電流センス部３０は、メイン半導体素子１０に流れる過電流（ＯＣ：Ｏｖｅｒ Ｃｕｒｒｅｎｔ）を検出する機能を有する。電流センス部３０は、メイン半導体素子１０と同一構成の単位セルを数個程度備えた縦型ＭＯＳＦＥＴである。
温度センス部４０は、ダイオードの温度特性を利用してメイン半導体素子１０の温度を検出する機能を有する。過電圧保護部は、例えばサージ等の過電圧（ＯＶ：Ｏｖｅｒ Ｖｏｌｔａｇｅ）からメイン半導体素子１０を保護するダイオードである。演算回路部は、電流センス部３０、温度センス部４０および過電圧保護部を制御し、これら電流センス部３０、温度センス部４０および過電圧保護部等の出力信号に基づいてメイン半導体素子１０を制御する機能を有する。演算回路部は、例えばＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ ＭＯＳ：相補型ＭＯＳ）回路など複数の半導体素子で構成される。
これらメイン半導体素子１０、および、メイン半導体素子１０を保護・制御する回路部の各電極パッドは、炭化珪素基体１００のおもて面上に所定間隔で離して、所定の平面レイアウトに配置されている。図１Ａには、すべての電極パッドを活性領域１０１に配置した場合を示す。活性領域１０１は、オン状態のときに電流が流れる領域である。エッジ終端領域１０２は、ドリフト領域の基体おもて面側の電界を緩和し耐圧を保持する領域である。また、図１Ａには、ソースパッド１２、ゲートパッド１９、ＯＣパッド３１、アノードパッド４４およびカソードパッド４５を、それぞれＳ、Ｇ、ＯＣ、ＡおよびＫと示す。
メイン半導体素子１０は、他の回路部に比べて電流能力が大きい。このため、メイン半導体素子１０のソースパッド（電極パッド）１２は、活性領域１０１内の有効領域（活性領域１０１として用いる領域）の、ソースパッド１２以外の電極パッドを配置した領域を除く領域のほぼ全面に配置される。ソースパッド１２の平面レイアウトは、要求される仕様等に応じて種々変更可能である。例えば、ソースパッド１２はソースパッド１２以外のすべての電極パッドを囲む略矩形枠状の平面レイアウトに配置し、ソースパッド１２以外の電極パッドは活性領域１０１の中央部に直線状に１列に配置してもよい。
電流センス部３０は、メイン半導体素子１０と同じ条件で動作させるため、メイン半導体素子１０と同じ素子構造を備える。このため、電流センス部３０および電流センス部３０の電極パッド（以下、ＯＣパッドとする）３１は、活性領域１０１内の有効領域に配置される。電流センス部３０は、例えば、メイン半導体素子１０の一部の単位セルを用いて構成されてもよい。ソースパッド１２およびＯＣパッド３１以外の電極パッドは、活性領域１０１内の無効領域（活性領域１０１として用いない領域）に配置してもよい。メイン半導体素子１０のゲートパッド１９は、エッジ終端領域１０２に配置してもよい。
また、電流センス部３０は、分離部６０に周囲を囲まれ、分離部６０によりメイン半導体素子１０と分離されている（図１Ｂ）。分離部６０は、例えば、ＯＣパッド３１とほぼ同様の大きさの矩形枠状の平面レイアウトに配置されている。分離部６０は、深さ方向ＺにＯＣパッド３１と対向するように配置されてもよい。分離部６０は、メイン半導体素子１０のＭＯＳゲート構造部を構成する半導体領域（ｐ型ベース領域３、ｎ+型ソース領域（不図示）およびｐ+型コンタクト領域（不図示））と、その一部で電流センス部３０のＭＯＳゲート構造部となる部分と、を分離する。図１Ｂには、分離部６０を太線で示す。また、図１Ｂには、ｐ型ベース領域３（ハッチング部分）をストライプ状の平面レイアウトに配置した場合を示し、ＭＯＳゲート構造部の他の構成部を図示省略する。分離部６０の構成については後述する。
温度センス部４０および温度センス部４０の電極パッド（アノードパッド４４およびカソードパッド４５）は、メイン半導体素子１０の電流量の多い領域付近（例えば活性領域１０１の中央部）に配置されることが好ましいが、エッジ終端領域１０２に配置してもよい。図示省略するが、過電圧保護部の電極パッド（以下、ＯＶパッドとする）や、演算回路部の電極パッド（以下、演算部パッドとする）は、活性領域１０１の有効領域および無効領域のいずれに配置してもよいし、エッジ終端領域１０２に配置してもよい。ソースパッド１２以外の電極パッドの並び順は、要求される仕様等に応じて種々変更可能である。
次に、実施の形態１にかかる半導体装置の断面構造について、メイン半導体素子１０をプレーナゲート構造の縦型ＭＯＳＦＥＴとし、電流センス部３０をメイン半導体素子１０の一部の単位セルを用いて構成した場合を例に説明する。図２は、図１Ａの切断線Ｘ１−Ｘ１’における断面構造を示す断面図である。図３は、図１Ａの切断線Ｙ１−Ｙ１’における断面構造を示す断面図である。図２，３には、炭化珪素基体１００の活性領域１０１を図示し、活性領域の周囲を囲むエッジ終端領域１０２を図示省略する。メイン半導体素子１０、および、メイン半導体素子１０を保護・制御する回路部は、電極パッドに半田接合されたピン状の配線部材（後述する端子ピン）を用いた同一構成の配線構造を有する。
具体的には、メイン半導体素子１０は、炭化珪素基体１００のおもて面側に、ｐ型ベース領域３、ｎ+型ソース領域４、ｐ+型コンタクト領域５、ゲート絶縁膜７およびゲート電極８からなるＭＯＳゲート構造部５０ａを備える。１つのＭＯＳゲート構造部５０ａで１つの単位セルが構成される。複数のＭＯＳゲート構造部５０ａは、例えば、基体おもて面に平行な方向（以下、第１方向とする）Ｘに所定のピッチで配置される。メイン半導体素子１０のＭＯＳゲート構造部５０ａは、例えば、第１方向Ｘと直行する方向（図面奥行方向、以下、第２方向とする）Ｙに延びるストライプ状の平面レイアウトに配置される。
メイン半導体素子１０のＭＯＳゲート構造部５０ａを構成する半導体領域は、活性領域１０１に配置される各電極パッドの平面レイアウトによらず、活性領域１０１全体にわたって所定のピッチで配置される。すなわち、活性領域１０１全体が有効領域となる。炭化珪素基体１００は、例えば、炭化珪素からなるｎ+型支持基板（以下、ｎ+型炭化珪素基板とする）１のおもて面上に、炭化珪素からなるｎ-型半導体層（以下、ｎ-型炭化珪素層とする）２を積層してなる。ｎ+型炭化珪素基板１は、メイン半導体素子１０のドレイン領域として機能する。
ｐ型ベース領域３は、ｎ-型炭化珪素層２の、ｎ+型炭化珪素基板１側に対して反対側（基体おもて面側）の表面層に選択的に設けられている。ｎ-型炭化珪素層２の、ｐ型ベース領域３以外の部分がドリフト領域である。ｎ+型ソース領域４およびｐ+型コンタクト領域５は、ｐ型ベース領域３の内部にそれぞれ選択的に設けられている。ｎ-型炭化珪素層２の、隣り合うｐ型ベース領域３間に挟まれた部分がｎ型ＪＦＥＴ（Ｊｕｎｃｔｉｏｎ ＦＥＴ）領域６である。ｎ型ＪＦＥＴ領域６は、ｎ+型ソース領域４に対してｐ+型コンタクト領域５の反対側に、ｎ+型ソース領域４と離して配置される。
ｎ+型炭化珪素基板１、ｎ-型炭化珪素層２、および、炭化珪素からなるｐ型半導体層（以下、ｐ型炭化珪素層とする）を順に積層して炭化珪素基体１００が構成されてもよい。この場合、炭化珪素基体１００の表面層となるｐ型炭化珪素層の内部に、ｎ+型ソース領域４およびｐ+型コンタクト領域５が配置される。かつ当該ｐ型炭化珪素層の一部をイオン注入によりｎ型に打ち返して（反転させて）、ｐ型炭化珪素層を深さ方向に貫通してドリフト領域に接するｎ型ＪＦＥＴ領域６が配置される。ｐ型炭化珪素層の、ｎ+型ソース領域４、ｐ+型コンタクト領域５およびｎ型ＪＦＥＴ領域６以外の部分がｐ型ベース領域３となる。
ｎ+型ソース領域４およびｐ+型コンタクト領域５は、ｐ型ベース領域３の内部において、ｐ型ベース領域３と同様に第２方向Ｙに延びるストライプ状の平面レイアウトに配置される。ｎ型ＪＦＥＴ領域６は、隣り合うｐ型ベース領域３間においてｐ型ベース領域３と同様に第２方向Ｙに延びるストライプ状の平面レイアウトに配置される。これらｐ型ベース領域３、ｎ+型ソース領域４、ｐ+型コンタクト領域５およびｎ型ＪＦＥＴ領域６は、ソースパッド１２直下の部分（深さ方向にドレイン側に対向する部分）だけでなく、活性領域１０１の全体にわたってソースパッド１２直下以外の部分にも配置されている。
ｎ+型ソース領域４およびｐ+型コンタクト領域５は、ソースパッド１２の直下の部分で、層間絶縁膜９に設けられたコンタクトホールを介してソースパッド１２に接する。ｎ+型ソース領域４およびｐ+型コンタクト領域５の、ゲートパッド１９、アノードパッド４４およびカソードパッド４５の直下の部分は、図示省略する部分でソースパッド１２に接する。ｐ型ベース領域３、ｎ+型ソース領域４およびｐ+型コンタクト領域５は、ソースパッド１２とのコンタクト（電気的接触）のために、例えば第２方向Ｙに延びるストライプ状の平面レイアウトに配置されることが好ましい。
炭化珪素基体１００にメイン半導体素子１０として配置したＭＯＳゲート構造部のうち、ＯＣパッド３１直下の部分が電流センス部３０のＭＯＳゲート構造部５０ｂとして用いられ、それ以外の部分がメイン半導体素子１０のＭＯＳゲート構造部５０ａとなる。すなわち、電流センス部３０は、メイン半導体素子１０の一部で構成され、メイン半導体素子１０と同じ素子構造のＭＯＳゲート構造部５０ｂを備える。ＯＣパッド３１の直下の部分において、ｎ+型ソース領域４およびｐ+型コンタクト領域５はＯＣパッド３１に接する。
具体的には、ストライプ状のｐ型ベース領域３の少なくとも１本の一部が、電流センス部３０のＭＯＳゲート構造部５０ｂを構成するｐ型ベース領域３となる。このため、メイン半導体素子１０のＭＯＳゲート構造部５０ａと電流センス部３０のＭＯＳゲート構造部５０ｂとは、第２方向Ｙに連続している（図３）。ＯＣパッド３１は、ストライプ状のｐ型ベース領域３の複数本に深さ方向に対向する幅（第１方向Ｘの幅）で配置されてもよい
（図２）。
ソースパッド１２およびＯＣパッド３１の直下において、ｐ型ベース領域３の、ｎ+型ソース領域４とｎ型ＪＦＥＴ領域６とに挟まれた部分の表面上には、ゲート絶縁膜７を介してゲート電極８が設けられている。同一の単位セルを構成するｎ型ＪＦＥＴ領域６の表面上にゲート絶縁膜７を延在させ、ゲート絶縁膜７を挟んでｎ型ＪＦＥＴ領域６と深さ方向に対向するようにゲート電極８が設けられていてもよい。
ゲート電極８は、温度センス部４０およびゲートパッド部２０には配置されていない。これらｐ型ベース領域３、ｎ+型ソース領域４、ｐ+型コンタクト領域５、ｎ型ＪＦＥＴ領域６、ゲート絶縁膜７およびゲート電極８でＭＯＳゲート構造部５０ａが構成される。層間絶縁膜９は、炭化珪素基体１００のおもて面全面にゲート電極８を覆うように設けられている。
層間絶縁膜９には、各電極パッド（ソースパッド１２、ゲートパッド１９、ＯＣパッド３１、アノードパッド４４およびカソードパッド４５）とのコンタクトのための複数のコンタクトホールが設けられている。層間絶縁膜９上には、各電極パッドが互いに離して配置されている。各電極パッドは、層間絶縁膜９や、後述する酸化膜１１および第１，２保護膜１６，１７等により電気的に絶縁されている。
ソースパッド１２は、メイン半導体素子１０のソース電極である。上述したように、ソースパッド１２は、層間絶縁膜９に設けられたコンタクトホールを介してｎ+型ソース領域４およびｐ+型コンタクト領域５に接している。ソースパッド１２は、複数の金属膜を積層した積層構造を有していてもよい。例えば、ソースパッド１２は、基体おもて面側から、バリアメタルと、アルミニウム（Ａｌ）を含む金属膜と、を順に積層した積層構造であってもよい。
ソースパッド１２を構成するバリアメタルは、例えば、基体おもて面側から窒化チタン（ＴｉＮ）膜、チタン（Ｔｉ）膜、窒化チタン膜およびチタン膜を順に積層してなる積層構造であってもよい。バリアメタルは、ソース電極から炭化珪素基体１００および層間絶縁膜９側への金属原子の拡散を防止したり、バリアメタルを挟んで対向する領域間での相互反応を防止する機能を有する。
ソースパッド１２上には、めっき膜１３および半田膜１４を介して端子ピン１５が接合されている。端子ピン１５は、所定直径を有する丸棒状（円柱状）の配線部材であり、ソースパッド１２の電位を外部に取り出す外部接続用端子（例えばインプラントピン）となる。端子ピン１５の一方の端部は、半導体チップ（炭化珪素基体１００）を実装したケース（不図示）の外側に露出し、外部装置（不図示）と電気的に接続される。
端子ピン１５は、高温度条件下（例えば２００℃〜３００℃）においてもソースパッド１２との密着性が高く、ワイヤボンディングに比べて剥離しにくい。端子ピン１５の他方の端部は、基体おもて面に対して略垂直に立てた状態で、めっき膜１３に半田接合されている。図２，３には、端子ピン１５を簡略して図示するが、実際には、半田膜１４上に棒状の端子ピン１５が縦長に直立して接合される。
ソースパッド１２に複数の端子ピン１５が接合されていてもよい。ソースパッド１２に接合される端子ピン１５の直径および本数は、メイン半導体素子１０の電流能力の大きさに基づいて決定される。端子ピン１５の直径が大きくなるほど、また、ソースパッド１２に接合される端子ピン１５の本数が多いほど、メイン半導体素子１０の電流能力が大きくなる。
ソースパッド１２の表面の、めっき膜１３に覆われた部分以外の部分は、第１保護膜１６で覆われている。第１保護膜１６は、めっき膜１３形成時に、めっき膜１３の濡れ広がりを防止するマスクとして機能する。めっき膜１３と第１保護膜１６との境界上に、めっき膜１３および第１保護膜１６の端部を覆うように第２保護膜１７が設けられている。第２保護膜１７は、端子ピン１５の半田接合時に、半田膜１４の濡れ広がりを防止するマスクとして機能する。第２保護膜１７は、第１保護膜１６の全面を覆っていてもよい。第２保護膜１７を設けることで、めっき膜１３と第１保護膜１６との間に隙間が生じている場合であっても、ソースパッド１２が露出されることはない。
ゲートパッド１９は、ゲートパッド部２０に配置されている。ゲートパッド１９の積層構造は、ソースパッド１２と同様である。ゲートパッド１９は、図示省略する部分で、層間絶縁膜９に設けられたコンタクトホールを介して、メイン半導体素子１０および電流センス部３０を構成するすべての単位セルのゲート電極８に電気的に接続されている。また、ゲートパッド１９は、層間絶縁膜９により炭化珪素基体１００と電気的に絶縁されている。ゲートパッド１９上には、ソースパッド１２と同様に、めっき膜１３および半田膜１４を介して端子ピン１５が接合されている。ゲートパッド１９に接合される端子ピン１５の直径および本数は、メイン半導体素子１０の電流能力に基づいて決定すればよい。また、ゲートパッド１９は、電流センス部３０のゲートパッドとして機能する。
ＯＣパッド３１は、電流センス部３０のソース電極である。上述したように、ＯＣパッド３１は、層間絶縁膜９に設けられたコンタクトホールを介してｎ+型ソース領域４およびｐ+型コンタクト領域５に接している。ＯＣパッド３１の積層構造は、ソースパッド１２と同様である。ＯＣパッド３１上には、ソースパッド１２と同様に、めっき膜１３および半田膜１４を介して端子ピン１５が接合されている。ＯＣパッド３１に接合される端子ピン１５の直径および本数は、電流センス部３０の電流能力に基づいて決定すればよい。また、ＯＣパッド３１は、図示省略するセンス抵抗を介してソースパッド１２に電気的に接続されている。センス抵抗は、メイン半導体素子１０のオン・オフで流れるドレイン電流の一部を微小電流として検出し分流する機能を有する。
温度センス部４０は、ｐ型ポリシリコン（Ｐｏｌｙ−Ｓｉ）層４１とｎ型ポリシリコン層４２との間のｐｎ接合で形成されたダイオード４３である。ｐ型ポリシリコン層４１およびｎ型ポリシリコン層４２は、酸化膜１１により炭化珪素基体１００と電気的に絶縁されている。また、ｐ型ポリシリコン層４１およびｎ型ポリシリコン層４２は、層間絶縁膜９で覆われている。アノードパッド４４およびカソードパッド４５は、それぞれ層間絶縁膜９に設けられたコンタクトホールを介してｐ型ポリシリコン層４１およびｎ型ポリシリコン層４２に接している。アノードパッド４４およびカソードパッド４５は、それぞれ、ダイオード４３のアノード電極およびカソード電極である。カソードパッド４５は、図示省略する部分で、ソースパッド１２に電気的に接続されている。
アノードパッド４４およびカソードパッド４５の積層構造は、ソースパッド１２と同様である。アノードパッド４４およびカソードパッド４５上には、それぞれ、ソースパッド１２と同様に、めっき膜１３および半田膜１４を介して端子ピン１５が接合されている。アノードパッド４４およびカソードパッド４５それぞれに接合される端子ピン１５の直径および本数は、温度センス部４０の電流能力に基づいて決定すればよい。温度センス部４０は、炭化珪素基体１００のおもて面の表面層に形成されたｐ型領域とｎ型領域との間のｐｎ接合で形成されたダイオードであってもよい。温度センス部４０を構成するダイオード４３は、エッジ終端領域１０２に配置してもよい。
過電圧保護部（不図示）は、エッジ終端領域１０２に配置してもよい。演算回路部（不図示）を構成する複数の半導体素子の素子構造（おもて面電極も含む）は、活性領域１０１の有効領域に配置されている。演算回路部を構成する他の半導体素子のおもて面電極は、演算部パッドに電気的に接続されている。ＯＶパッドおよび演算部パッドの積層構造は、それぞれソースパッド１２と同様である。ＯＶパッドおよび演算部パッド上には、それぞれ、ソースパッド１２と同様に、めっき膜１３および半田膜１４を介して端子ピン１５が接合されている。ＯＶパッドおよび演算パッドに接合される端子ピン１５の直径および本数は、それぞれ、過電圧保護部および演算回路部の電流能力に基づいて決定すればよい。
すなわち、炭化珪素基体１００のおもて面のほぼ全面が所定間隔で離して配置した複数のめっき膜１３で覆われる。各電極パッド上のめっき膜１３は、第１保護膜１６により電気的に絶縁されている。炭化珪素基体１００の裏面（ｎ+型炭化珪素基板１の裏面）全面に、裏面電極１８が設けられている。裏面電極１８は、メイン半導体素子１０のドレイン電極として機能する。裏面電極１８は、電流センス部３０のドレイン電極として機能する。すなわち、電流センス部３０のゲートパッドおよびドレイン電極は、それぞれ、メイン半導体素子１０のゲートパッドおよびドレイン電極と共通である。
メイン半導体素子１０と電流センス部３０との間には、分離部６０が設けられている。分離部６０は、メイン半導体素子１０と電流センス部３０とを分離する。具体的には、分離部６０は、炭化珪素基体１００のおもて面から所定深さで設けられたトレンチ６１で構成される。炭化珪素基体１００の、トレンチ６１によりメイン半導体素子１０の素子構造と分離された領域に、電流センス部３０の素子構造が配置される。トレンチ６１は、電流センス部３０の周囲を囲む略矩形枠状の平面レイアウトに配置される（図１Ｂ参照）。
具体的には、トレンチ６１は、例えば第２方向Ｙに平行な部分で、電流センス部３０のＭＯＳゲート構造部５０ｂを構成するｐ型ベース領域３と、当該ｐ型ベース領域３に第１方向Ｘに隣り合うメイン半導体素子１０のｐ型ベース領域３と、を分離する（図２）。トレンチ６１は、例えば第１方向Ｘに平行な部分で、第２方向Ｙに直線状（ストライプ状）に延びるｐ型ベース領域３の、メイン半導体素子１０のＭＯＳゲート構造部５０ａとなる部分と、電流センス部３０のＭＯＳゲート構造部５０ｂとなる部分と、を分離する（図３）。
トレンチ６１を深くするほど、電流センス部３０のサージ耐量および破壊耐量を向上させることができるが、トレンチ６１の深さは、電流センス部３０の所定のサージ耐量および所定の破壊耐量を得られる程度の深さに設定することが好ましい。その理由は、エッチング時間が長くなることや、トレンチ６１のアスペクト比（＝高さ／幅）が大きくなり、後述するポリシリコン層６３の埋め込み不良が生じることなど、トレンチ６１を深くした場合に生じる問題を回避することができるからである。
例えば、トレンチ６１の深さは、ｎ+型炭化珪素基板１とｎ-型炭化珪素層２との界面に達していなくてもよい。また、トレンチ６１を深くする場合、トレンチ６１の深さは、基体おもて面からｎ+型炭化珪素基板１とｎ-型炭化珪素層２との界面に達していてもよいし、ｎ+型炭化珪素基板１内部に到達していてもよい。トレンチ６１の幅（第１方向Ｘの幅）、絶縁膜６２の厚さおよびポリシリコン層６３の厚さは、電流センス部３０の所定のサージ耐量および所定の破壊耐量が得られればよく、種々変更可能である。
トレンチ６１の内部には、トレンチ６１の内壁に沿って絶縁膜６２が設けられ、絶縁膜６２の内側にポリシリコンなどの導電体層（以下、ポリシリコン層とする）６３が設けられている。トレンチ６１の内壁に沿って絶縁膜６２を設けることで、炭化珪素基体１００の、分離部６０を挟んで第１，２方向Ｘ，Ｙに隣り合う部分が電気的に絶縁される。かつ、トレンチ６１の内部の、絶縁膜６２の内側にポリシリコン層６３を埋め込むことで、トレンチ６１の内部に空洞を残さずに完全に埋め込むことができる。ポリシリコン層６３は、層間絶縁膜９で覆われている。
この分離部６０は、メイン半導体素子１０と電流センス部３０とが炭化珪素基体１００側において電気的に干渉することを抑制する機能を有する。具体的には、分離部６０は、例えばサージ等の過電圧から電流センス部３０を保護する機能を有する。すなわち、分離部６０は、過電圧に対する電流センス部３０のサージ耐量を向上させる。また、分離部６０は、メイン半導体素子１０の内蔵ダイオードの動作時にメイン半導体素子１０から電流センス部３０へ流れ込む電流を遮断する機能を有する。すなわち、分離部６０は、メイン半導体素子１０の内蔵ダイオードの動作時にメイン半導体素子１０から電流センス部３０へ流れ込む電流に対する電流センス部３０の破壊耐量を向上させる。メイン半導体素子１０の内蔵ダイオードとは、ｐ型ベース領域３とドリフト領域（ｎ-型炭化珪素層２）との間のｐｎ接合で形成されるボディダイオードである。
ここでは、メイン半導体素子１０と電流センス部３０との第１方向Ｘとの間隔がメイン半導体素子１０のセルピッチと等しい場合を例に説明しているが、メイン半導体素子１０と電流センス部３０との第１方向Ｘの間隔は要求される仕様等に応じて種々変更可能である。メイン半導体素子１０と電流センス部３０との第１方向Ｘとの間隔が狭いほど、電流センス部３０のサージ耐量および破壊耐量が高いことが望まれるため、分離部６０を設けたことによる効果が高くなる。
次に、実施の形態１にかかる半導体装置の製造方法について、例えば１２００Ｖの耐圧クラスのメイン半導体素子１０を作製する場合を例に説明する。まず、ｎ+型炭化珪素基板（半導体ウエハ）１を用意する。ｎ+型炭化珪素基板１は、例えば、２．０×１０19／ｃｍ3の不純物濃度となるように窒素（Ｎ）などのｎ型不純物（ドーパント）をドーピングした炭化珪素単結晶基板であってもよい。ｎ+型炭化珪素基板１のおもて面は、例えば＜１１−２０＞方向に４度程度のオフ角を有する（０００−１）面であってもよい。
次に、ｎ+型炭化珪素基板１のおもて面に、ｎ-型炭化珪素層２を例えば１０μｍの厚さでエピタキシャル成長させる。ｎ-型炭化珪素層２は、例えば１．０×１０16／ｃｍ3の不純物濃度となるように窒素などのｎ型不純物をドーピングしてもよい。ここまでの工程で、ｎ+型炭化珪素基板１のおもて面上にｎ-型炭化珪素層２を積層してなる炭化珪素基体１００が作製される。次に、フォトリソグラフィおよびイオン注入により、ｎ-型炭化珪素層２の表面層にメイン半導体素子１０のｐ型ベース領域３を選択的に形成する。
次に、フォトリソグラフィおよびイオン注入を１組とする工程を異なるイオン注入条件で繰り返し行うことで、ｎ+型ソース領域４、ｐ+型コンタクト領域５およびｎ型ＪＦＥＴ領域６を形成する。これらのイオン注入時、メイン半導体素子１０の各領域とともに、メイン半導体素子１０と同一の炭化珪素基体１００に配置される回路部の同一構成（導電型、不純物濃度、深さ）の領域を形成する。次に、イオン注入により炭化珪素基体１００に形成した複数の領域を活性化させるための熱処理（アニール）を例えば１６２０℃程度の温度で２分間程度行う。
次に、フォトリソグラフィおよびエッチングにより、トレンチ６１を形成する。次に、例えば熱処理により炭化珪素基体１００のおもて面およびトレンチ６１の内壁を熱酸化し、絶縁膜６２を形成する。次に、トレンチ６１の内部を埋め込むように、絶縁膜６２上にポリシリコン層６３を堆積する。次に、ポリシリコン層６３をエッチバックして、トレンチ６１の内部にのみポリシリコン層６３を残す。トレンチ６１、絶縁膜６２およびポリシリコン層６３の形成は、ｎ-型炭化珪素層２の堆積後、後述するゲート絶縁膜７の形成前のいずれのタイミングで行ってもよい。
次に、例えば、熱処理により炭化珪素基体１００のおもて面を熱酸化し、例えば１００ｎｍ程度の厚さで絶縁膜を形成する。この熱酸化は、例えば、酸素（Ｏ2）ガスと水素（Ｈ2）ガスとの混合ガス雰囲気中において１０００℃程度の温度で行ってもよい。これにより、炭化珪素基体１００のおもて面全面が絶縁膜で覆われる。この絶縁膜は、メイン半導体素子１０および電流センス部３０等のゲート絶縁膜７や、ダイオード４３と炭化珪素基体１００とを電気的に絶縁する酸化膜１１となる。さらに、例えば化学気相成長（ＣＶＤ：Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により酸化膜１１を厚くしてもよい。
次に、絶縁膜上に、例えばリン（Ｐ）がドープされたポリシリコン層を形成する。次に、このポリシリコン層をパターニングして選択的に除去し、メイン半導体素子１０や電流センス部３０等のゲート電極８として残す。このとき、このリンドープのポリシリコン層から、ダイオード４３となる部分を残してもよい。その後、リンドープのポリシリコン層の、ダイオード４３として残した部分に所定のタイミングでイオン注入を行うことで、ダイオード４３のｐ型ポリシリコン層４１およびｎ型ポリシリコン層４２が形成される。
次に、炭化珪素基体１００のおもて面全面に、ゲート電極８を覆うように、層間絶縁膜９を例えば１．０μｍの厚さで成膜（形成）する。層間絶縁膜９は、例えばリンガラス（ＰＳＧ：Ｐｈｏｓｐｈｏ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）などを材料としてもよい。次に、フォトリソグラフィおよびエッチングにより層間絶縁膜９およびゲート絶縁膜７をパターニングし、メイン半導体素子１０および各回路部のコンタクトホールを形成する。次に、熱処理（リフロー）により層間絶縁膜９を平坦化する。
次に、例えばスパッタ法により、コンタクトホールに埋め込むように、層間絶縁膜９上に例えばバリアメタルとなる金属膜を形成（成膜）する。次に、例えばスパッタ法により、炭化珪素基体１００の裏面（ｎ+型炭化珪素基板１の裏面）に、裏面電極１８となる例えばニッケル（Ｎｉ）膜を形成する。次に、例えば９７０℃の温度での熱処理により、炭化珪素基体１００の両面にそれぞれオーミックコンタクトを形成する。次に、例えばスパッタ法により、層間絶縁膜９上にさらに金属膜を形成して、電極パッドとなる金属積層膜を形成する。
次に、基体おもて面上の金属積層膜をパターニングして選択的に除去し、ソースパッド１２、ゲートパッド１９、ＯＣパッド３１、アノードパッド４４およびカソードパッド４５等の各電極パッドを所定の平面レイアウトで残す。次に、基体裏面のニッケル膜上に、裏面電極１８となる例えばチタン膜、ニッケル膜および金（Ａｕ）膜を順に形成する。次に、各電極パッドのめっき膜１３の形成領域以外の部分を第１保護膜１６で覆う。このとき、各電極パッド間に第１保護膜１６を埋め込み、電極パッド同士を電気的に絶縁する。
次に、第１保護膜１６をマスクとして、各電極パッドの表面にめっき膜１３を形成する。これにより、炭化珪素基体１００のおもて面のほぼ全面がめっき膜１３で選択的に覆われる。次に、第１保護膜１６とめっき膜１３との境界を第２保護膜１７で覆う。次に、各電極パッドのめっき膜１３上に端子ピン１５を半田（半田膜１４）接合する。その後、炭化珪素基体１００をチップ状に切断（ダイシング）して個片化することで、図１Ａ〜３に示すＭＯＳＦＥＴが完成する。
また、上述した実施の形態１にかかる半導体装置は、メイン半導体素子１０および電流センス部３０のＭＯＳゲート構造部５０ａ，５０ｂをトレンチゲート構造としてもよい（不図示）。この場合、分離部６０を構成するトレンチ６１、絶縁膜６２およびポリシリコン層６３は、それぞれ、ＭＯＳゲート構造部５０ａ，５０ｂのトレンチゲート構造を構成するトレンチ、ゲート絶縁膜およびゲート電極と同一の工程により同時に形成してもよい。
以上、説明したように、実施の形態１によれば、メイン半導体素子と電流センス部との間に少なくとも内壁を絶縁膜で覆ったトレンチを設けることで、炭化珪素部（炭化珪素基体）においてメイン半導体素子と電流センス部とが分離される。これにより、炭化珪素基体側から電流センス部に直接かかる過電圧が抑制され、電流センス部のサージ耐量を向上させることができる。かつ、メイン半導体素子の内蔵ダイオードから流れ込む電流を遮断することができ、電流センス部の破壊耐量を向上させることができる。したがって、電流センス部の耐圧が低下することを防止することができる。
また、実施の形態１によれば、電流センス部の破壊耐量が向上することで、メイン半導体素子の内蔵ダイオードを、例えば負荷電流を転流させるための還流ダイオード（ＦＷＤ：Ｆｒｅｅ Ｗｈｅｅｌｉｎｇ Ｄｉｏｄｅ）として用いることができる。このため、例えば、メイン半導体素子を用いてインバータ等を作製する際に、メイン半導体素子と異なる半導体チップに形成されたダイオードを負荷電流を転流させるための還流ダイオードとして用いる必要がなく、チップ枚数を削減することができる。これにより、半導体装置の小型化が可能である。
（実施の形態２）
次に、実施の形態２にかかる半導体装置の構造について説明する。図４は、実施の形態２にかかる半導体装置の構造を示す断面図である。実施の形態２にかかる半導体装置が実施の形態１にかかる半導体装置と異なる点は、ゲートパッド１９、アノードパッド４４およびカソードパッド４５の直下にＭＯＳゲート構造部５０ａを構成する半導体領域を配置せずに無効領域とした点である。この場合、電流センス部３０のＭＯＳゲート構造部５０ｂの周囲を囲むように、メイン半導体素子１０のＭＯＳゲート構造部５０ａが配置される。
ＭＯＳゲート構造部は、第２方向Ｙに延びるストライプ状の平面レイアウトに配置されてもよいし、マトリクス状の平面レイアウトに配置されていてもよい。ＭＯＳゲート構造部をストライプ状の平面レイアウトに配置する場合、ｐ型ベース領域３、ｎ+型ソース領域４、ｐ+型コンタクト領域５およびｎ型ＪＦＥＴ領域６は、活性領域１０１の有効領域に、第２方向Ｙに延びるストライプ状の平面レイアウトに配置される。
ＭＯＳゲート構造部をマトリクス状の平面レイアウトに配置する場合、ｐ型ベース領域３は、活性領域１０１の有効領域に、マトリクス状の平面レイアウトに配置される。ｐ+型コンタクト領域５はｐ型ベース領域３の中央部付近に配置され、ｎ+型ソース領域４はｐ+型コンタクト領域５の周囲を囲む平面レイアウトに配置される。ｎ型ＪＦＥＴ領域６は、隣り合うｐ型ベース領域３間を通る格子状の平面レイアウトに配置される。
ゲートパッド１９、アノードパッド４４およびカソードパッド４５の直下には、隣接するメイン半導体素子１０または電流センス部３０を構成するｐ型ベース領域３およびｐ+型コンタクト領域５が延在していてもよい。分離部６０によりメイン半導体素子１０と電流センス部３０とが電気的に分離されていればよく、メイン半導体素子１０のＭＯＳゲート構造部５０ａと、電流センス部３０のＭＯＳゲート構造部５０ｂと、が異なる平面レイアウトで配置されていてもよい。
ゲートパッド１９、アノードパッド４４およびカソードパッド４５の直下の無効領域に、有効領域との境界から当該無効領域全体にわたって一様に、ｐ型ベース領域３およびｐ+型コンタクト領域５が延在していてもよい。
以上、説明したように、実施の形態２によれば、活性領域に無効領域を設けた場合においても、実施の形態１と同様の効果を得ることができる。
（実施の形態３）
次に、実施の形態３にかかる半導体装置の構造について説明する。図５は、実施の形態３にかかる半導体装置の構造を示す断面図である。実施の形態３にかかる半導体装置が実施の形態２にかかる半導体装置と異なる点は、分離部６０を構成するトレンチ６１の内部を絶縁膜６２のみで埋め込んだ点である。トレンチ６１を絶縁膜６２で完全に埋め込むことができれば、トレント６１内にポリシリコンを埋め込まなくても分離部６０としての機能が得られる。例えば、ＣＶＤ法等の堆積法を用いることにより、トレンチ６１の内部を絶縁膜６２で完全に埋め込むことができる。このため、トレンチ６１の内部にポリシリコン層を埋め込まなくても、トレンチ６１の内部を完全に埋め込むことができる。
実施の形態３を実施の形態１に適用してもよい。
以上、説明したように、実施の形態３によれば、トレンチに絶縁膜のみを埋め込んだ構成の分離部を電流センス部とメイン半導体素子との間に配置した場合においても、実施の形態１，２と同様の効果を得ることができる。
以上において本発明は、上述した各実施の形態に限らず、本発明の趣旨を逸脱しない範囲で種々変更可能である。例えば、電流センス部によりメイン半導体素子の過電流を検出する場合を例に説明しているが、電流センス部と同一の炭化珪素基体に配置された他のＭＯＳＦＥＴの過電流を検出する構成とした半導体装置にも適用可能である。また、端子ピンに代えて、例えば、ボンディングワイヤや、平板状の配線部材を用いて配線構造を構成した半導体装置にも適用可能である。
また、各部の寸法や不純物濃度等は要求される仕様等に応じて種々設定される。また、本発明は、窒化ガリウム（ＧａＮ）などの他のワイドバンドギャップ半導体を用いた半導体装置や、シリコンを用いた半導体装置においても同様の効果を奏する。また、各実施の形態では第１導電型をｎ型とし、第２導電型をｐ型としたが、本発明は第１導電型をｐ型とし、第２導電型をｎ型としても同様に成り立つ。
以上のように、本発明にかかる半導体装置は、スイッチングデバイスとして用いられる半導体装置に有用であり、特に炭化珪素を用いた縦型半導体装置に適している。
１ ｎ+型炭化珪素基板
２ ｎ-型炭化珪素層
３ ｐ型ベース領域
４ ｎ+型ソース領域
５ ｐ+型コンタクト領域
６ ｎ型ＪＦＥＴ領域
７ ゲート絶縁膜
８ ゲート電極
９ 層間絶縁膜
１０ メイン半導体素子
１１ 酸化膜
１２ ソースパッド
１３ めっき膜
１４ 半田膜
１５ 端子ピン
１６，１７ 保護膜
１８ 裏面電極
１９ ゲートパッド
２０ ゲートパッド部
３０ 電流センス部
３１ ＯＣパッド
４０ 温度センス部
４１ ｐ型ポリシリコン層
４２ ｎ型ポリシリコン層
４３ ダイオード
４４ アノードパッド
４５ カソードパッド
５０ａ，５０ｂ ＭＯＳゲート構造部
６０ 分離部
６１ トレンチ
６２ 絶縁膜
６３ ポリシリコン層
１００ 炭化珪素基体
１０１ 活性領域
１０２ エッジ終端領域
Ｘ，Ｙ 基体おもて面に平行な方向
Ｚ 深さ方向

Claims (6)

  1. シリコンよりもバンドギャップの広い半導体からなる第１導電型の半導体基板と、
    前記半導体基板の表面に設けられたプレーナゲート構造の半導体素子と、
    前記半導体基板の表面において、前記半導体素子に囲まれるように設けられたプレーナゲート構造の電流センス部と、
    前記半導体基板の表面において、前記半導体素子と前記電流センス部との間に設けられた分離部と、
    を備え、
    前記分離部は、
    前記半導体基板のおもて面に設けられたトレンチと、
    前記トレンチの内部に設けられた絶縁膜と、
    前記トレンチの内部に前記絶縁膜を介して埋め込まれた導電体層と、を有し、
    前記半導体素子は、
    前記半導体基板のおもて面に設けられた第２導電型の第１半導体領域と、
    前記第１半導体領域の内部に選択的に設けられた第１導電型の第２半導体領域と、
    前記第１半導体領域および前記第２半導体領域に接して設けられた第１ゲート絶縁膜と、
    前記第１ゲート絶縁膜の、前記第１半導体領域と反対側の表面に設けられた第１ゲート電極と、
    前記第１半導体領域および前記第２半導体領域に接する第１電極と、
    前記半導体基板の裏面に設けられた第２電極と、を有し、
    前記半導体基板は、
    前記第２電極に接する第１導電型の第３半導体領域と、
    前記半導体基板の、前記第１半導体領域および前記第３半導体領域以外の部分であり、前記第３半導体領域よりも不純物濃度の低い第１導電型の第４半導体領域と、からなり、
    前記電流センス部は、
    前記半導体基板のおもて面に設けられた第２導電型の第５半導体領域と、
    前記第５半導体領域の内部に選択的に設けられた第１導電型の第６半導体領域と、
    前記第５半導体領域および前記第６半導体領域に接して設けられた第２ゲート絶縁膜と、
    前記第２ゲート絶縁膜の前記第５半導体領域と反対側の表面に設けられ、前記第１ゲート電極と電気的に接続された第２ゲート電極と、
    前記第５半導体領域および前記第６半導体領域に接する第３電極と、
    前記第２電極と、を有し、
    前記第１ゲート電極と前記第２ゲート電極とはつながっており、かつ前記分離部を覆い、
    前記トレンチの深さは、前記第３半導体領域と前記第４半導体領域との界面までの深さ以上で、かつ前記第３半導体領域と前記第２電極との界面までの深さよりも浅く、
    前記トレンチの短手方向における前記導電体層の幅は、前記第１ゲート電極と前記第２ゲート電極とがつながった部分のゲート電極の厚さよりも厚いことを特徴とする半導体装置。
  2. 前記第５半導体領域の不純物濃度および底面の深さは、それぞれ前記第１半導体領域の不純物濃度および底面の深さと同じであり、
    前記第６半導体領域の不純物濃度および底面の深さは、それぞれ前記第２半導体領域の不純物濃度および底面の深さと同じであり、
    前記第２ゲート絶縁膜は前記第１ゲート絶縁膜と同じ材料であり、かつ同じ厚さであることを特徴とする請求項１に記載の半導体装置。
  3. 前記半導体基板のおもて面に所定の平面レイアウトに配置された複数の電極パッドをさらに備え、
    前記第１電極および前記第３電極は、それぞれ異なる前記電極パッドに電気的に接続されていることを特徴とする請求項１〜２のいずれか一つに記載の半導体装置。
  4. 前記第５半導体領域および前記第６半導体領域は、前記電流センス部に電気的に接続された前記電極パッドに深さ方向に対向することを特徴とする請求項３に記載の半導体装置。
  5. 前記電極パッドの電位を外部に取り出す端子ピンを、すべての前記電極パッド上にそれぞれめっき膜を介して半田接合したことを特徴とする請求項４に記載の半導体装置。
  6. シリコンよりもバンドギャップの広い半導体は、炭化珪素であることを特徴とする請求項１〜５のいずれか一つに記載の半導体装置。
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