JP2014099444A - 半導体装置 - Google Patents

Abstract

【課題】高い破壊耐量および良好なリカバリ（逆回復）特性を有するダイオードを備えた半導体装置を提供する。
【解決手段】クリップＣＬとダイオードチップＳＣ２のアノード電極ＡＥとの接合に用いる半田ＳＯ２の周縁部の直下の半導体基板ＳＳに、第２不純物濃度を有し、アノード電極ＡＥと半導体基板ＳＳとの界面から第２深さを有するｐ^＋型半導体領域ＰＤＨをアノード電極ＡＥに接して形成する。そして、平面視において、このｐ^＋型半導体領域ＰＤＨの内側に、上記第２不純物濃度よりも低濃度の第１不純物濃度を有し、アノード電極ＡＥと半導体基板ＳＳとの界面から上記第２深さよりも浅い第１深さを有するｐ⁻型半導体領域ＰＤＬをアノード電極ＡＥと接して形成する。
【選択図】図９

Description

本発明は半導体装置に関し、例えばダイオードを有する半導体装置に好適に利用できるものである。

例えば特開２０１１−１００８１１号公報（特許文献１）には、ショットキ・バリア・ダイオード（Schottky Barrier Diode）の活性領域および、その端部から外側の周辺部に設けられたＰＳＧ（Phosphorus Silicate Glass）膜被覆領域を有し、アノード電極上に相補的に設けられたポリミイド系樹脂膜とＵＢＭ層との境界部分をＰＳＧ膜被膜領域に設ける技術が開示されている。これにより、アノード電極を構成するアルミニウム系金属膜のクラックの発生を防止することができる。

特開２０１１−１００８１１号公報

ＩＧＢＴ（Insulated Gate Bipolar Transistor）チップとセットでＦＷＤ（Free Wheeling Diode）として使用される単体のダイオードチップにおいては、半田を介して、ダイオードのアノード電極と板状電極とが電気的に接続される。しかし、この場合、半田の周縁部からアノード電極へクラックが入り、このクラックが、パワーサイクルの繰り返し応力により伸展して、ダイオードのｐｎ接合を破壊してしまうという問題がある。

その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

一実施の形態によれば、板状電極とダイオードチップのアノード電極との接合に用いる半田の周縁部の直下の半導体基板に、アノード電極に接して第２不純物濃度を有するｐ^＋型半導体領域を形成し、平面視において、このｐ^＋型半導体領域の内側に、アノード電極と接して、第２不純物濃度よりも低い第１不純物濃度を有するｐ⁻型半導体領域を形成する。

一実施の形態によれば、高い破壊耐量および良好なリカバリ（逆回復）特性を有するダイオードを備えた半導体装置を提供することができる。

実施の形態による半導体装置の構造の一例を示す斜視図である。 図１に示す半導体装置の裏面側の構造の一例を示す斜視図である。 図１に示す半導体装置の内部構造の一例を封止体を透過して示す平面図である。 図３に示すＡ−Ａ線で切断した構造を示す断面図である。 図１に示す半導体装置の回路動作の一例を示す等価回路図である。 図１の半導体装置に組み込まれたＩＧＢＴチップの構造の一例を示す平面図である。 図６に示すＩＧＢＴチップの構造の一例を示す部分断面図である。 図１の半導体装置に組み込まれたダイオードチップの構造の一例を示す平面図である。 図８に示すダイオードチップの構造の一例を示す断面図である。 （ａ）は逆バイアスの状態におけるｐｎ接合ダイオードの模式図、（ｂ）はｐ型層の表面積を説明するｐｎ接合ダイオードの模式図、および（ｃ）は電界ベクトルを説明するｐ型層の模式図である。

以下の実施の形態において、便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。

また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。

また、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。

また、「Ａからなる」、「Ａよりなる」、「Ａを有する」、「Ａを含む」と言うときは、特にその要素のみである旨明示した場合等を除き、それ以外の要素を排除するものでないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。

また、以下の実施の形態で用いる図面においては、平面図であっても図面を見易くするためにハッチングを付す場合もある。また、以下の実施の形態を説明するための全図において、同一機能を有するものは原則として同一の符号を付し、その繰り返しの説明は省略する。以下、本実施の形態を図面に基づいて詳細に説明する。

ＩＧＢＴチップとセットでＦＷＤとして使用される単体のダイオードチップにおいては、半田を介して、ダイオードのアノード電極と板状電極とが電気的に接続されるが、半田の周縁部からアノード電極へクラックが入り、このクラックが、パワーサイクルの繰り返し応力により伸展して、ダイオードのｐｎ接合を破壊してしまう。

前述した特許文献１のように、アノード電極上に相補的に設けられたポリミイド系樹脂膜とＵＢＭ層との境界部分をＰＳＧ膜被膜領域に設けることにより、ポリミイド系樹脂膜およびＵＢＭ層が有する引っ張り応力によって生じるアノード電極のクラックの発生を防止することはできる。

しかしながら、前述した特許文献１に記載された技術だけでは、半田の周縁部からアノード電極へ入るクラックを防止することができず、ダイオードのｐｎ接合を破壊して、ダイオードチップを有する半導体装置の信頼度を著しく低下させることが、本発明者らの検討により明らかとなった。

（実施の形態）
実施の形態による半導体装置を図１〜図９を用いて説明する。

図１は実施の形態による半導体装置の構造の一例を示す斜視図である。図２は図１に示す半導体装置の裏面側の構造の一例を示す斜視図である。図３は図１に示す半導体装置の内部構造の一例を封止体を透過して示す平面図である。図４は図３に示すＡ−Ａ線で切断した構造を示す断面図である。図５は図１に示す半導体装置の回路動作の一例を示す等価回路図である。図６は図１の半導体装置に組み込まれたＩＧＢＴチップの構造の一例を示す平面図であり、図７は図６に示すＩＧＢＴチップの構造の一例を示す部分断面図である。図８は図１の半導体装置に組み込まれたダイオードチップの構造の一例を示す平面図であり、図９は図８に示すダイオードチップの構造の一例を示す断面図である。

実施の形態における半導体装置は、例えば車載用のモータ制御等に使用されるパワー半導体素子を搭載した半導体装置であり、２つの半導体チップが搭載されたものである。すなわち、この半導体装置は２つの半導体チップを１パッケージ化したものであり、実施の形態では、ＩＧＢＴを形成した第１半導体チップであるＩＧＢＴチップと、ダイオードを形成した第２半導体チップであるダイオードチップが搭載されている場合を説明する。

＜半導体装置の構造＞
まず、半導体装置ＳＤの全体構造について図１および図２を用いて説明する。

図１に示すように、半導体装置ＳＤの中心部には平面形状が略矩形状（長方形）の封止体ＳＢが形成されている。封止体ＳＢは封止用の樹脂からなり、短辺側に対応する２つの側面のうちの一方の側面には、外部接続用端子であるコレクタ端子ＣＴおよび信号端子ＳＴの一部が突出している。さらに、コレクタ端子ＣＴが形成されている封止体ＳＢの一方の側面と反対側の他方の側面には、外部接続用端子であるエミッタ端子ＥＴおよび信号端子ＳＴの一部が突出している。なお、コレクタ端子ＣＴとエミッタ端子ＥＴには、それぞれねじ止め用の開口部ＣＴａ，ＥＴａが形成されている。

また、図２に示すように、封止体ＳＢの表面と反対側の裏面には、チップ搭載部（ダイパッド）を兼ねたヒート・スプレッダＨＳの一部が露出している。このようにヒート・スプレッダＨＳの一部が封止体ＳＢの裏面側に露出していることで、半導体装置ＳＤの動作時における放熱効率を向上させることができる。

次に、半導体装置ＳＤの内部構造について図３および図４を用いて説明する。なお、図３において、半導体装置ＳＤの上面を覆っている封止体ＳＢの図示は省略しており、内部の構造が図示されている。

図３および図４に示すように、封止体ＳＢの内部には、ヒート・スプレッダＨＳが設けられており、このヒート・スプレッダＨＳに外部接続用端子であるコレクタ端子ＣＴが一体的に形成されている。すなわち、ヒート・スプレッダＨＳと一体的に形成されたコレクタ端子ＣＴの一部は封止体ＳＢの短辺側の一方の側面から露出している。

また、ヒート・スプレッダＨＳ上には、ＩＧＢＴを形成した第１半導体チップであるＩＧＢＴチップＳＣ１が半田ＳＯ１を介して搭載されている。さらに、このＩＧＢＴチップＳＣ１の隣りには、ＩＧＢＴチップＳＣ１と第１方向（図３に示すｘ方向）に離間して、ダイオードを形成した第２半導体チップであるダイオードチップＳＣ２が同じく半田ＳＯ１を介して搭載されている。

ここで、ＩＧＢＴを形成したＩＧＢＴチップＳＣ１は、その裏面ＳＣ１ｂ側にコレクタ電極ＣＥ（後述の図７参照）が形成されており、このコレクタ電極ＣＥが半田ＳＯ１を介してヒート・スプレッダＨＳに電気的に接続されている。つまり、ＩＧＢＴチップＳＣ１の裏面ＳＣ１ｂに形成されているコレクタ電極ＣＥは、ヒート・スプレッダＨＳを介して、ヒート・スプレッダＨＳと一体的に形成されているコレクタ端子ＣＴと電気的に接続されている。

一方、ダイオードを形成したダイオードチップＳＣ２は、その裏面ＳＣ２ｂ側にカソードＣＡ（後述の図９参照）が形成されており、このカソードＣＡが半田ＳＯ１を介してヒート・スプレッダＨＳに電気的に接続されている。つまり、ダイオードチップＳＣ２の裏面ＳＣ２ｂに形成されているカソードＣＡは、ヒート・スプレッダＨＳを介して、ヒート・スプレッダＨＳと一体的に形成されているコレクタ端子ＣＴと電気的に接続されている。従って、ＩＧＢＴのコレクタ電極ＣＥとダイオードのカソードＣＡとはヒート・スプレッダＨＳによって電気的に接続されている。

また、ＩＧＢＴチップＳＣ１の主面（上面）ＳＣ１ａ側には、複数のエミッタ電極ＥＥおよび複数のボンディングパッドＢＰ１〜ＢＰ５（後述の図６参照）が形成されている。これに対し、ダイオードチップＳＣ２の主面（上面）ＳＣ２ａ側には、アノード電極ＡＥ（後述の図８参照）が形成されている。

そして、ＩＧＢＴチップＳＣ１の主面ＳＣ１ａ側に形成されている複数のエミッタ電極ＥＥと、ダイオードチップＳＣ２の主面ＳＣ２ａ側に形成されているアノード電極ＡＥとは、半田ＳＯ２を介して実装された平板形状の板状導体部材であるクリップＣＬによって接続されている。従って、ＩＧＢＴの複数のエミッタ電極ＥＥとダイオードのアノード電極ＡＥとはクリップＣＬによって電気的に接続されている。なお、クリップＣＬは、板状電極とも呼ばれる。以下では、板状電極（板状導体部材）としてクリップＣＬという言葉を用いる。

また、ＩＧＢＴを形成したＩＧＢＴチップＳＣ１の主面ＳＣ１ａとは、ＩＧＢＴチップＳＣ１の上面を意味する。すなわち、ＩＧＢＴチップＳＣ１の主面ＳＣ１ａとは、ＩＧＢＴチップＳＣのヒート・スプレッダＨＳと接触する面とは反対側の面を示している。同様に、ダイオードを形成したダイオードチップＳＣ２の主面ＳＣ２ａとは、ダイオードチップＣＳ２の上面を意味する。すなわち、ダイオードチップＳＣ２の主面ＳＣ２ａとは、ダイオードチップＳＣ２のヒート・スプレッダＨＳと接触する面とは反対側の面を示している。

クリップＣＬは、例えば銅を主成分とする平板状の導体部材から構成されており、ＩＧＢＴチップＳＣ１の主面ＳＣ１ａの複数のエミッタ電極ＥＥと、ダイオードチップＳＣ２の主面ＳＣ２ａのアノード電極ＡＥとを電気的に接続している。エミッタ電極ＥＥには大電流が流れるため、ワイヤ接続では、ワイヤの材料である金属、例えばアルミニウムによる抵抗の増加および細線による抵抗の増加等によりＯＮ抵抗が大きくなる問題点が生じ、さらに、ワイヤが細線であるため、熱容量が少なく放熱特性が劣化する問題点が生じる。そこで、実施の形態の半導体装置ＳＤのように、銅を主成分とする板状導体部材であるクリップＣＬを採用することにより上記問題点を解決している。

すなわち、銅の抵抗は、アルミニウムの抵抗よりも小さいので、銅を主成分とするクリップＣＬで接続することで、ＯＮ抵抗を低減することができる。また、クリップＣＬは幅広の平板状の形状であるため、ワイヤに比べて断面積が大きくなり、その結果、ＯＮ抵抗をさらに低減することができる。

また、クリップＣＬが平板状の形状をしているので、クリップＣＬ自体がもつ熱容量をワイヤ自体がもつ熱容量よりも大きくすることができ、かつ、ＩＧＢＴチップＳＣ１とクリップＣＬとの接触面積およびダイオードチップＳＣ２とクリップＣＬとの接触面積をワイヤによる接続に比べて大きくすることができるので、放熱効率を向上させることができる。

このクリップＣＬは、半田ＳＯ３を介して外部接続用端子であるエミッタ端子ＥＴに接続されている。すなわち、クリップＣＬとエミッタ端子ＥＴとは、別々の構造体で形成されており、別々の構造体で形成されたクリップＣＬとエミッタ端子ＥＴとが半田ＳＯ３を介して接続されている。

エミッタ端子ＥＴは、外部接続用端子であるコレクタ端子ＣＴが形成されているヒート・スプレッダＨＳの一端側と反対側の他端側に形成されており、ヒート・スプレッダＨＳとは電気的に接続されていない。すなわち、エミッタ端子ＥＴがヒート・スプレッダＨＳと接続すると、コレクタ端子ＣＴとエミッタ端子ＥＴとが直接接続してしまうことになるので、ショートしないようになっている。また、エミッタ端子ＥＴの一部は封止体ＳＢの短辺側の他方の側面から露出している。

コレクタ端子ＣＴが形成されているヒート・スプレッダＨＳの一端側と、エミッタ端子ＥＴが形成されているヒート・スプレッダＨＳの他端側には、前述の図１および図２に示すように信号端子ＳＴが形成されている。

図３に示すように、ヒート・スプレッダＨＳの一端側には、外部接続用端子であるコレクタ端子ＣＴと接続するケルビン検知用端子ＫＴ２が形成されている。

また、ヒート・スプレッダＨＳの他端側には、エミッタ端子ＥＴの他に、温度検知用端子ＴＴ１，ＴＴ２、外部接続用ゲート端子ＧＴ、ケルビン検知用端子ＫＴ１および電流検知用端子ＩＴが形成されている。これらの端子は、ＩＧＢＴチップＳＣ１の主面ＳＣ１ａに形成されているボンディングパッドＢＰ１〜ＢＰ５と、ワイヤＣＷを用いてそれぞれ電気的に接続されている。

従って、ＩＧＢＴチップＳＣ１は、ダイオードチップＳＣ２よりもヒート・スプレッダＨＳのエミッタ端子ＥＴ側に配置されている。このように配置することにより、ＩＧＢＴチップＳＣ１に形成されているボンディングパッドＢＰ１〜ＢＰ５と、温度検知用端子ＴＴ１，ＴＴ２、外部接続用ゲート端子ＧＴ、ケルビン検知用端子ＫＴ１および電流検知用端子ＩＴとを近づけて配置することができるので、ボンディングパッドＢＰ１〜ＢＰ５とこれらの端子とをワイヤＣＷで接続しやすくしている。

ここで、ＩＧＢＴチップＳＣ１のボンディングパッドＢＰ１〜ＢＰ５上には、クリップＣＬは配置されていない。つまり、クリップＣＬと平面的に重ならない領域にＩＧＢＴチップＳＣ１のボンディングパッドＢＰ１〜ＢＰ５が形成されている。このため、ボンディングパッドＢＰ１〜ＢＰ５に接続するワイヤＣＷとクリップＣＬとが接触することを防止でき、半導体装置ＳＤの信頼性を向上させることができる。

＜ＩＧＢＴチップに形成されている素子の回路構成、素子構造およびその動作＞
まず、ＩＧＢＴチップＳＣ１に形成されている素子の回路構成を図３〜図７を用いて説明する。

図６に示すように、ＩＧＢＴチップＳＣ１の主面ＳＣ１ａには、複数のエミッタ電極ＥＥとボンディングパッドＢＰ１〜ＢＰ５が形成されている。複数のエミッタ電極ＥＥは、図４に示すクリップＣＬに接続され、このクリップＣＬを介して外部接続用端子であるエミッタ端子ＥＴに接続されている。一方、ボンディングパッドＢＰ１は、図３に示す温度検知用端子ＴＴ１にワイヤＣＷを用いて接続され、ボンディングパッドＢＰ２は、図３に示す温度検知用端子ＴＴ２にワイヤＣＷを用いて接続されている。同様に、ボンディングパッドＢＰ３は、図３に示す外部接続用ゲート端子ＧＴにワイヤＣＷを用いて接続されている。ボンディングパッドＢＰ４は、図３に示すケルビン検知用端子ＫＴ１にワイヤＣＷを用いて接続されている。さらに、ボンディングパッドＢＰ５は、図３に示す電流検知用端子ＩＴにワイヤＣＷを用いて接続されている。

また、図７に示すように、ＩＧＢＴチップＳＣ１の裏面ＳＣ１ｂには、コレクタ電極ＣＥが形成されている。このコレクタ電極ＣＥは、図４に示すヒート・スプレッダＨＳに接続され、このヒート・スプレッダＨＳに一体的に形成された外部接続用端子であるコレクタ端子ＣＴに接続されている。

ここで、ＩＧＢＴチップＳＣ１には、図５に示すように、ＩＧＢＴ１０、検知用ＩＧＢＴ２０および温度検知用ダイオード３０が形成されている。

ＩＧＢＴ１０はメインのＩＧＢＴであり、３相モータの駆動等に使用される。

このＩＧＢＴ１０には、エミッタ電極ＥＥ、コレクタ電極ＣＥおよびゲート電極ＢＰ３ａが形成されている。ゲート電極ＢＰ３ａは、内部配線によりＩＧＢＴチップＳＣ１の主面ＳＣ１ａに形成された図６に示すボンディングパッドＢＰ３に接続されている。ボンディングパッドＢＰ３は、図３に示す外部接続用ゲート端子ＧＴに接続されているので、ＩＧＢＴ１０のゲート電極ＢＰ３ａは外部接続用ゲート端子ＧＴに接続されていることになる。

そして、この外部接続用ゲート端子ＧＴは、図示しない制御回路に接続されており、制御回路からの信号が外部接続用ゲート端子ＧＴを介してＩＧＢＴ１０のゲート電極ＢＰ３ａに印加されることにより、制御回路からＩＧＢＴ１０を制御することができるようになっている。

検知用ＩＧＢＴ２０は、インバータ回路としてＩＧＢＴ１０を保護することを目的として、ＩＧＢＴ１０のコレクタ−エミッタ間を流れる電流を検知するために設けられている。

この検知用ＩＧＢＴ２０は、ＩＧＢＴ１０と同様のコレクタ電極ＣＥおよびゲート電極ＢＰ３ａに接続されており、センス・エミッタ電極ＢＰ５ａを有している。センス・エミッタ電極ＢＰ５ａは、内部配線によりＩＧＢＴチップＳＣ１の主面ＳＣ１ａに形成された図６に示すボンディングパッドＢＰ５に接続されている。ボンディングパッドＢＰ５は、図３に示す電流検知用端子ＩＴに接続されているので、検知用ＩＧＢＴ２０のセンス・エミッタ電極ＢＰ５ａは電流検知用端子ＩＴに接続されていることになる。

そして、この電流検知用端子ＩＴは、半導体装置ＳＤの外部に設けられる電流検知回路に接続される。この電流検知回路は、検知用ＩＧＢＴ２０のセンス・エミッタ電極ＢＰ５ａの出力に基づいて、ＩＧＢＴ１０のコレクタ−エミッタ間電流を検知し、過電流が流れたときＩＧＢＴ１０のゲート電極ＢＰ３ａに印加されるゲート信号を遮断し、ＩＧＢＴ１０を保護するようになっている。

温度検知用ダイオード３０は、ＩＧＢＴ１０の温度を検知するために設けられている。すなわち、ＩＧＢＴ１０の温度によって温度検知用ダイオード３０の電圧が変化することによりＩＧＢＴ１０の温度を検知するようになっている。

この温度検知用ダイオード３０は、ポリシリコン膜に導電型の異なる２つの不純物を導入して形成されたｐｎ接合からなり、カソードＢＰ１ａとアノード電極ＢＰ２ａを有している。カソードＢＰ１ａは、内部配線によりＩＧＢＴチップＳＣ１の主面ＳＣ１ａに形成された図６に示すボンディングパッドＢＰ１に接続されている。同様に、アノード電極ＢＰ２ａは、内部配線によりＩＧＢＴチップＳＣ１の主面ＳＣ１ａに形成された図６に示すボンディングパッドＢＰ２に接続されている。従って、温度検知用ダイオード３０のカソードＢＰ１ａはボンディングパッドＢＰ１を介して図３に示す温度検知用端子ＴＴ１に接続され、温度検知用ダイオード３０のアノード電極ＢＰ２ａはボンディングパッドＢＰ２を介して図３に示す温度検知用端子ＴＴ２に接続されていることになる。

そして、これら温度検知用端子ＴＴ１，ＴＴ２は、半導体装置ＳＤの外部に設けられる温度検知回路に接続される。この温度検知回路は、温度検知用端子ＴＴ１および温度検知用端子ＴＴ２間の出力に基づいて間接的にＩＧＢＴ１０の温度を検知し、検知した温度がある一定温度以上になったとき、ＩＧＢＴ１０のゲート電極ＢＰ３ａに印加されるゲート信号を遮断し、ＩＧＢＴ１０を保護するようになっている。

ＩＧＢＴ１０のエミッタ電極ＥＥからは別の端子であるコモン・エミッタ電極ＢＰ４ａが出ている。このコモン・エミッタ電極ＢＰ４ａは、内部配線によりＩＧＢＴチップＳＣ１の主面ＳＣ１ａに形成された図６に示すボンディングパッドＢＰ４に接続されている。ボンディングパッドＢＰ４は、図３に示すケルビン検知用端子ＫＴ１に接続されているので、コモン・エミッタ電極ＢＰ４ａはケルビン検知用端子ＫＴ１に接続されていることになる。

そして、このケルビン検知用端子ＫＴ１は、半導体装置ＳＤの外部に設けられるケルビン検知回路に接続される。このケルビン検知回路は、配線などによってＩＧＢＴ１０の電位が不安定にならないようにするため、配線抵抗をキャンセルする目的で設けられている。すなわち、エミッタ電極ＥＥと同電位のコモン・エミッタ電極ＢＰ４ａ（ケルビン検知用端子ＫＴ１）からの出力に基づいて、エミッタ電極ＥＥ自体の配線抵抗をキャンセルするようになっている。

同様にして、ＩＧＢＴ１０のコレクタ電極ＣＥは、図３に示すケルビン検知用端子ＫＴ２に接続されている。このケルビン検知用端子ＫＴ２は、半導体装置ＳＤの外部に設けられているケルビン検知回路に接続される。このケルビン検知回路も配線などによってＩＧＢＴ１０の電位が不安定にならないようにするため、配線抵抗をキャンセルする目的で設けられている。すなわち、コレクタ電極ＣＥと同電位のセンス・エミッタ電極ＢＰ５ａ（ケルビン検知用端子ＫＴ２）からの出力に基づいて、コレクタ電極ＣＥ自体の配線抵抗をキャンセルするようになっている。

このように半導体装置ＳＤでは、電流検知回路、温度検知回路およびケルビン検知回路に接続することが可能なように構成されているので、半導体装置ＳＤに含まれるＩＧＢＴ１０の動作信頼性の向上を図ることができる。

次に、ＩＧＢＴ１０の素子構造について図６および図７を用いて説明する。

図７に示すように、ＩＧＢＴ１０は、ＩＧＢＴチップＳＣ１の裏面に形成されたコレクタ電極ＣＥを有し、このコレクタ電極ＣＥ上にｐ^＋型半導体領域ＰＳＨが形成されている。ｐ^＋型半導体領域ＰＳＨ上にはｎ^＋型半導体領域ＮＳＨが形成され、このｎ^＋型半導体領域ＮＳＨ上にｎ⁻型半導体領域ＮＳＬが形成されている。そして、ｎ⁻型半導体領域ＮＳＬ上にはｐ型半導体領域ＰＳが形成され、このｐ型半導体領域ＰＳを貫通し、ｎ⁻型半導体領域ＮＳＬに達するトレンチ溝ＴＲが形成されている。上記ｐ^＋型半導体領域ＰＳＨ、上記ｎ^＋型半導体領域ＮＳＨ、ｎ⁻型半導体領域ＮＳＬおよびｐ型半導体領域ＰＳは、例えばシリコンからなる半導体基板に形成されている。

さらに、トレンチ溝ＴＲに整合してエミッタ領域となるｎ^＋型半導体領域ＮＳが形成されている。トレンチ溝ＴＲの内部には、例えば酸化シリコン膜からなるゲート絶縁膜ＧＩが形成され、このゲート絶縁膜ＧＩを介してゲート電極ＢＰ３ａが形成されている。ゲート電極ＢＰ３ａは、例えばポリシリコン膜から形成され、トレンチ溝ＴＲを埋め込むように形成されている。

このように構成されたＩＧＢＴ１０において、ゲート電極ＢＰ３ａは、内部配線を介して、図６に示すボンディングパッドＢＰ３に接続されている。同様に、エミッタ領域となるｎ^＋型半導体領域ＮＳは、エミッタ配線ＥＭを介して、図６に示すエミッタ電極ＥＥに接続されている。

コレクタ領域となるｐ^＋型半導体領域ＰＳＨはＩＧＢＴチップＳＣ１の裏面に形成されたコレクタ電極ＣＥに接続されている。ＩＧＢＴ１０は、ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）の高速スイッチング特性および電圧駆動特性と、バイポーラトランジスタの低ＯＮ電圧特性を兼ね備えている。

ｎ^＋型半導体領域ＮＳＨは、バッファ層とも呼ばれ、ＩＧＢＴ１０がターンＯＦＦしているときに、ｐ型半導体領域ＰＳからｎ⁻型半導体領域ＮＳＬ内に成長する空乏層が、ｎ⁻型半導体領域ＮＳＬの下層に形成されているｐ^＋型半導体領域ＰＳＨに接触してしまうパンチスルー現象を防止するために設けられている。また、ｐ^＋型半導体領域ＰＳＨからｎ⁻型半導体領域ＮＳＬへのホール注入量の制限などの目的のために、ｎ^＋型半導体領域ＮＳＨが設けられている。

次に、ＩＧＢＴ１０の動作について説明する。

まず、ＩＧＢＴ１０がターンＯＮする動作について説明する。ゲート電極ＢＰ３ａと、エミッタ領域となるｎ^＋型半導体領域ＮＳとの間に充分な正の電圧を印加することにより、トレンチゲート構造をしたＭＩＳＦＥＴがターンＯＮする。すると、コレクタ領域を構成するｐ^＋型半導体領域ＰＳＨとｎ⁻型半導体領域ＮＳＬとの間が順バイアスされ、ｐ^＋型半導体領域ＰＳＨからｎ⁻型半導体領域ＮＳＬへ正孔注入が起こる。続いて、注入された正孔のプラス電荷と同じだけの電子がｎ⁻型半導体領域ＮＳＬに集まる。これにより、ｎ⁻型半導体領域ＮＳＬの抵抗低下が起こり（電導度変調）、ＩＧＢＴ１０はＯＮ状態となる。

ＯＮ電圧には、ｐ^＋型半導体領域ＰＳＨとｎ⁻型半導体領域ＮＳＬとの接合電圧が加わるが、ｎ⁻型半導体領域ＮＳＬの抵抗値が電導度変調により１桁以上低下するため、ＯＮ抵抗の大半を占めるようなる高耐圧では、ＭＩＳＦＥＴよりもＩＧＢＴ１０の方が低ＯＮ電圧となる。従って、ＩＧＢＴ１０は高耐圧化に有効なデバイスであることがわかる。

次に、ＩＧＢＴ１０がターンＯＦＦする動作について説明する。ゲート電極ＢＰ３ａと、エミッタ領域となるｎ^＋型半導体領域ＮＳとの間の電圧を低下させると、トレンチゲート構造をしたＭＩＳＦＥＴがターンＯＦＦする。すると、ｐ^＋型半導体領域ＰＳＨからｎ⁻型半導体領域ＮＳＬへの正孔注入が停止し、すでに注入された正孔も寿命がつきて減少する。残留している正孔は、ｐ^＋型半導体領域ＰＳＨへ直接流出して（テイル電流）、流出が完了した時点でＩＧＢＴ１０はＯＦＦ状態となる。このようにしてＩＧＢＴ１０を動作させることができる。

＜ダイオードチップに形成されている素子の素子構造およびその機能＞
まず、ダイオードチップＳＣ２の素子構造について図４〜図９を用いて説明する。

図８および図９に示すように、ダイオードチップＳＣ２の主面ＳＣ２ａ側の中央部には、アノード電極ＡＥが形成されている。一方、ダイオードチップＳＣ２の裏面ＳＣ２ｂ側には、図９に示すようにカソードＣＡが形成されている。

ダイオードチップＳＣ２に形成されたダイオードＳＣ２ｃは、図５に示すように、ＩＧＢＴ１０と電気的に接続されている。すなわち、ダイオードＳＣ２ｃのカソードＣＡはＩＧＢＴのコレクタ電極ＣＥと電気的に接続し、ダイオードＳＣ２ｃのアノード電極ＡＥはＩＧＢＴのエミッタ電極ＥＥと電気的に接続している。

図９に示すように、シリコンからなるｎ⁻型の半導体基板ＳＳには、半導体基板ＳＳの主面から所定の深さを有するｐ型半導体領域ＰＤ（ｐ⁻型半導体領域ＰＤＬとｐ^＋型半導体領域ＰＤＨ）と、半導体基板ＳＳの上記主面と反対側の裏面から所定の深さ（第４深さ）を有するｎ^＋型半導体領域（第４半導体領域）ＮＤＨとが形成されている。そして、ｐ型半導体領域ＰＤ（ｐ⁻型半導体領域ＰＤＬとｐ^＋型半導体領域ＰＤＨ）と、ｎ⁻型の半導体基板ＳＳと、ｎ^＋型半導体領域（第４半導体領域）ＮＤＨとによってダイオードＳＣ２ｃは構成されている。

以下の説明では、ｐ型半導体領域ＰＤ（ｐ⁻型半導体領域ＰＤＬとｐ^＋型半導体領域ＰＤＨ）、ｎ^＋型半導体領域ＮＤＨ、後述するｎ^＋型半導体領域ＮＤＨＥおよび後述するｐ^＋型のフィールド・リミッティング・リングＦＬＲが形成されていない半導体基板ＳＳを、これら領域と区別するために、ｎ⁻型半導体領域ＮＤＬという。

さらに、半導体基板ＳＳの裏面上には、ｎ^＋型半導体領域ＮＤＨと電気的に接続してカソードＣＡが形成されている。すなわち、ダイオードチップＳＣ２の裏面ＳＣ２ｂ側に形成されたカソードＣＡ上にｎ^＋型半導体領域ＮＤＨが形成され、ｎ^＋型半導体領域ＮＤＨ上にｎ⁻型半導体領域ＮＤＬが形成され、ｎ⁻型半導体領域ＮＤＬ上にｐ型半導体領域ＰＤが形成されている。そして、ｎ^＋型半導体領域ＮＤＨの不純物濃度（第４不純物濃度）はｎ⁻型半導体領域ＮＤＬ（半導体基板ＳＳ）の不純物濃度（第５不純物濃度）よりも高く設定されている。

さらに、ｐ型半導体領域ＰＤ上には、ｐ型半導体領域ＰＤと電気的に接続してアノード電極ＡＥが形成されている。アノード電極ＡＥは、例えばアルミニウム系金属膜から構成されている。

このように構成されたダイオードＳＣ２ｃによれば、アノード電極ＡＥに正電圧を印加し、カソードＣＡに負電圧を印加すると、ｎ⁻型半導体領域ＮＤＬとｐ型半導体領域ＰＤとの間のｐｎ接合が順バイアスされて電流が流れる。一方、アノード電極ＡＥに負電圧を印加し、カソードＣＡに正電圧を印加すると、ｎ⁻型半導体領域ＮＤＬとｐ型半導体領域ＰＤとの間のｐｎ接合が逆バイアスされて電流が流れない。このようにしてダイオードＳＣ２ｃを動作させることができる。

さらに、ダイオードチップＳＣ２の主面ＳＣ２ａ側の周縁部の半導体基板ＳＳには、ｎ^＋型半導体領域ＮＤＨＥが設けられており、これに電気的に接続して、クローズド・ループを形成するガードリングＧＬが設けられている。ガードリングＧＬは、例えばアルミニウム系金属膜からなる。

さらに、平面視において、ｎ^＋型半導体領域ＮＤＨＥの内側の半導体基板ＳＳには、ダイオードＳＣ２ｃを取り囲むように、半導体基板ＳＳの主面から所定の深さ（第３深さ）を有する３個のリング状のｐ^＋型のフィールド・リミッティング・リング（第３半導体領域）ＦＬＲが設けられており、そのうち２個に併設されて互いに独立したフィールド・プレートＦＰが設けられている。フィールド・リミッティング・リングＦＬＲおよびフィールド・プレートＦＰは、ダイオードＳＣ２ｃの耐圧向上に寄与している。

フィールド・リミッティング・リングＦＬＲの不純物濃度（第３不純物濃度）は、ｐ型半導体領域ＰＤの一部を構成するｐ^＋型半導体領域ＰＤＨの不純物濃度（第２不純物濃度）と同じであってもよい。各フィールド・プレートＦＰは、例えばアルミニウム系金属膜からなり、平面視において、それらが接続するフィールド・リミッティング・リングＦＬＲに沿ったリング形状をしている。

ガードリングＧＬおよびフィールド・プレートＦＰが形成された周辺部は、ポリイミド系樹脂膜（有機系ファイナル・パッシベーション膜）ＰＲで被覆されている。

ここで、ダイオードチップＳＣ２の主面ＳＣ２ａには、図８および図９に示すアノード電極ＡＥが形成され、ＩＧＢＴチップＳＣ１の主面ＳＣ１ａには、図６に示すエミッタ電極ＥＥが形成されている。そして、このアノード電極ＡＥとエミッタ電極ＥＥとが、図４に示すクリップＣＬで接続されている。

一方、ダイオードチップＳＣ２の裏面ＳＣ２ｂには、図９に示すカソードＣＡが形成され、ＩＧＢＴチップＳＣ１の裏面ＳＣ１ｂには、図７に示すコレクタ電極ＣＥが形成されている。そして、カソードＣＡとコレクタ電極ＣＥとが、図４に示すヒート・スプレッダＨＳにより接続されている。

従って、ＩＧＢＴ１０とダイオードＳＣ２ｃとは、逆並列に接続されている。このときのダイオードＳＣ２ｃの機能について説明する。

ダイオードＳＣ２ｃは、負荷がインダクタンスを含まない純抵抗である場合、還流するエネルギーがないため不要である。しかし、負荷にモータのようなインダクタンスを含む回路が接続されている場合、ＯＮしているスイッチとは逆方向に負荷電流が流れるモードがある。この時、ＩＧＢＴ１０単体では、この逆方向電流を流し得る機能をもたないので、ＩＧＢＴ１０に逆並列にダイオードＳＣ２ｃを接続する必要がある。

すなわち、インバータ回路において、モータ制御のように負荷にインダクタンスを含む場合、ＩＧＢＴ１０をターンＯＦＦしたとき、インダクタンスに蓄えられたエネルギーを必ず放出しなければならない。しかし、ＩＧＢＴ１０単体では、インダクタンスに蓄えられたエネルギーを開放するための逆方向電流を流すことができない。そこで、このインダクタンスに蓄えられた電気エネルギーを還流するため、ＩＧＢＴ１０に逆並列にダイオードＳＣ２ｃを接続する。つまり、ダイオードＳＣ２ｃは、インダクタンスに蓄えられた電気エネルギーを開放するために逆方向電流を流すという機能を有している。なお、ＩＧＢＴ１０のスイッチング周波数に応じて、ダイオードＳＣ２ｃにも高周波特性をもたせる必要がある。

ところで、ダイオードチップＳＣ２には、図９に示すように、フィールド・リミッティング・リングＦＬＲの内側の領域に、アノード電極ＡＥが形成されており、アノード電極ＡＥの表面を露出するように、ポリイミド樹脂膜ＰＲに開口部ＰＲＯが形成されている。さらに、この開口部ＰＲＯ内のアノード電極ＡＥ上に、例えばニッケルからなるめっき膜ＮＰが形成されており、めっき膜ＮＰおよび半田ＳＯ２を介して、アノード電極ＡＥにクリップＣＬが電気的に接続されている。

しかし、クリップＣＬを半田ＳＯ２を介して接続しているため、半田ＳＯ２の周縁部からめっき膜ＮＰおよびアノード電極ＡＥにクラックが入ることがある。さらに、半導体装置ＳＤを稼働させた場合、パワーサイクルによる繰り返しの応力により、めっき膜ＮＰおよびアノード電極ＡＥに入ったクラックが伸展して、ｐｎ接合が破壊されてしまう。

このｐｎ接合の破壊を防止する対策として、ｐ型半導体領域ＰＤの全領域の不純物濃度を高濃度とし、ｐ型半導体領域ＰＤの半導体基板ＳＳの主面からの深さを深くすることが考えられた。しかし、この場合、ダイオードＳＣ２ｃにおいてリカバリ電流（逆方向電流）が増加するという問題が生じる。

そこで、クリップＣＬとアノード電極ＡＥとの接合に用いる半田ＳＯ２の周縁部の直下の半導体基板ＳＳに、アノード電極ＡＥに接して、第２不純物濃度を有し、アノード電極ＡＥと半導体基板ＳＳとの界面（半導体基板ＳＳの主面）から第２深さを有するｐ^＋型半導体領域（第２半導体領域）ＰＤＨを形成する。そして、平面視において、このｐ^＋型半導体領域ＰＤＨの内側に、アノード電極ＡＥと接して、上記第２不純物濃度よりも低濃度の第１不純物濃度を有し、アノード電極ＡＥと半導体基板ＳＳとの界面（半導体基板ＳＳの主面）から上記第２深さよりも浅い第１深さを有するｐ⁻型半導体領域（第１半導体領域）ＰＤＬを形成する。すなわち、ｐ型半導体領域ＰＤを、互いに不純物濃度および深さが異なるｐ⁻型半導体領域ＰＤＬとｐ^＋型半導体領域ＰＤＨとによって構成する。

ｐ⁻型半導体領域ＰＤＬは、半導体基板ＳＳへｐ型不純物（例えばボロン、フッ化ボロン）をイオン注入法により導入して形成される。ｐ⁻型半導体領域ＰＤＬを形成する際のｐ型不純物のドーズ量は１×１０^１３個／ｃｍ^２未満であり、好ましいｐ型不純物のドーズ量としては１×１０^１２〜５×１０^１２個／ｃｍ^２を例示することができる。また、ｐ^＋型半導体領域ＰＤＨも同様に、半導体基板ＳＳへｐ型不純物をイオン注入法により導入して形成される。ｐ^＋型半導体領域ＰＤＨを形成する際のｐ型不純物のドーズ量は１×１０^１３個／ｃｍ^２以上であり、好ましいｐ型不純物のドーズ量としては２×１０^１３個／ｃｍ^−２を例示することができる。

ｐ^＋型半導体領域ＰＤＨを設けることにより、半田ＳＯ２の周縁部からアノード電極ＡＥにクラックが入っても、ｐ^＋型半導体領域ＰＤＨの深さ（第２深さ）が相対的に深いことから、そのクラックがｐ^＋型半導体領域ＰＤＨとｎ⁻型半導体領域ＮＤＬとの接合面に達し難くすることができる。

一方、ｐ^＋型半導体領域ＰＤＨの内側に、ｐ^＋型半導体領域ＰＤＨよりも不純物濃度が低いｐ⁻型半導体領域ＰＤＬを設けることにより、ｐ型半導体領域ＰＤを全てｐ^＋型半導体領域ＰＤＨによって構成した場合よりも、ダイオードＳＣ２ｃにおけるリカバリ電流を小さくすることができる。ｐ⁻型半導体領域ＰＤＬにも上記クラックが達することはあるが、半田ＳＯ２の周縁部からｐ⁻型半導体領域ＰＤＬまでの距離が、半田ＳＯ２の周縁部からｐ^＋型半導体領域ＰＤＨまでの距離よりも遠いことから、そのクラックがｐ⁻型半導体領域ＰＤＬとｎ⁻型半導体領域ＮＤＬとの接合面に達し難くすることができる。

ところで、前述したように、ｐ⁻型半導体領域ＰＤＬをイオン注入法により形成する際のｐ型不純物のドーズ量は１×１０^１３個／ｃｍ^２未満とした。しかし、ｐ⁻型半導体領域ＰＤＬの第１不純物濃度が低くなりすぎると、ショットキ接合に近づいて、逆バイアスの場合、ｐ⁻型半導体領域ＰＤＬに空乏層が形成されなくなる。また、逆に、ｐ⁻型半導体領域ＰＤＬの第１不純物濃度が高くなりすぎると、ｐ⁻型半導体領域ＰＤＬとｎ⁻型半導体領域ＮＤＬとの接合面での空乏層の広がりが小さくなる。空乏層が形成されていないｐ⁻型半導体領域ＰＤＬにクラックが入ると、クラックに対する破壊耐量が低くなる。

そこで、実施の形態では、ｐ⁻型半導体領域ＰＤＬをイオン注入法により形成する際のｐ型不純物のドーズ量として、１×１０^１２〜５×１０^１２個／ｃｍ^２を設定した。このドーズ量のｐ型不純物が導入されたｐ⁻型半導体領域ＰＤＬでは、逆バイアスの場合、ｐ⁻型半導体領域ＰＤＬに空乏層が形成され、空乏層はアノード電極ＡＥと半導体基板ＳＳとの界面（半導体基板ＳＳの主面）近くまで延伸する。クラックがｐ⁻型半導体領域ＰＤＬに形成された空乏層に入っていれば、クラックに対する破壊耐量の低下を防ぐことができる。

従って、ｐ型不純物のドーズ量を１×１０^１２〜５×１０^１２個／ｃｍ^２としたイオン注入法によってｐ⁻型半導体領域ＰＤＬを形成することにより、リカバリ電流の低減と、クラックに対する高い破壊耐量との両方を実現することができる。

次に、イオン注入法によってｐ⁻型半導体領域ＰＤＬを形成する際のｐ型不純物のドーズ量を１×１０^１２〜５×１０^１２個／ｃｍ^２に設定した根拠について図１０（ａ）、（ｂ）および（ｃ）を用いて詳細に説明する。図１０（ａ）は逆バイアスの状態におけるｐｎ接合ダイオードの模式図、（ｂ）はｐ型層の表面積を説明するｐｎ接合ダイオードの模式図、および（ｃ）は電界ベクトルを説明するｐ型層の模式図である。

図１０（ａ）に示すように、ｐｎ接合ダイオードは、ｎ^＋型層と、ｎ^＋型層上に形成され、ｎ^＋型層よりも低い不純物濃度を有するｎ⁻型層と、ｎ⁻型層上に形成されたｐ型層とから構成される。ｎ^＋型層、ｎ⁻型層およびｐ型層は、例えばシリコンからなる半導体基板に形成される。ｎ^＋型層およびｐ型層にそれぞれ、例えばアルミニウムからなる電極を接続して、逆バイアスの場合は、ｎ^＋型層に正電圧が印加され、ｐ型層に負電圧が印加される。

図１０（ｂ）に示すように、ｐ型層として、ｐ型層の上面および下面（ｐｎ接合面）を含み、表面積をＳとした閉じた立方体を考える。図１０（ｃ）に示すように、この立方体に侵入する電界ベクトルＥ１を考えると、ｐ型層の下面（ｐｎ接合面）から上面に向かう上向きに侵入する成分しかなく、それ以外の成分は０（ゼロ）になる。この閉じた立方体を閉ループという。

ｐｎ接合ダイオードが最高耐圧に達するとき、ｐｎ接合面の電界強度Ｅは
Ｅ＝２×１０^５〜３×１０^５（Ｖ／ｃｍ）
となる。この電界強度Ｅは、シリコン、炭化珪素または窒化ガリウムなどの材料に依存し、耐圧クラスに対する依存性は小さい。

閉ループ内の総電荷量Ｑ（単位：クーロン）とｐｎ接合面の電界強度Ｅは、電磁気学のガウスの法則の積分形によって、以下のように与えられる。

ここで、Ｅは電界強度、ｄＳは面積素片の長さをもつ法線ベクトルである。Ｑはｐ型層の空乏化によって空間電荷として現れたチャージをもつアクセプタの総電荷量であり、閉ループ内のアクセプタ電荷を全て足し算したものを表す。

閉ループ内の総電荷量Ｑをアクセプタ密度Ｎａ（単位：個／ｃｍ^３）と、閉ループの体積ｖで表すと、

となる。ここで閉ループの体積ｖは、ｖ＝表面積Ｓ×接合深さＸｊで表される。接合深さＸｊは、製品系列に依存するので、ここでは確定させず、閉ループの単位面積あたり（Ｓ＝１ｃｍ^２あたり）の電荷量を計算すると、
Ｎａ・Ｘｊ＝１．２５×１０^１２〜１．９０×１０^１２（個／ｃｍ^２）
となる。単位表面積あたりの閉ループ内の、活性化された正味のボロン不純物の総数が、この数値を上回っていれば、ｐｎ接合ダイオードが最高耐圧に達したとき、空乏層は上面まで延伸しない。この数値を下回っていれば、ｐｎ接合ダイオードが最高耐圧に達したとき、空乏層は上面まで延伸し、アルミニウム−シリコン接合のショットキ性にサポートされて耐圧を出すことができる。

ここで、活性化された正味のボロン不純物の総数とは、活性化されたｐ型不純物であるボロン不純物の総数から、同領域で活性化されたｎ型不純物であるリン不純物、ヒ素不純物、アンチモン不純物などの総数を差し引いた数量を表すものとする。

パワーサイクルに対する信頼度を維持するためには、耐圧がアルミニウム−シリコン接合のショットキ性によって維持される状況は望ましくない。アルミニウム−シリコン接合にクラックが伸展してきたとき、耐圧のうち、ショットキ性で維持している部分を喪失する可能性がある。

一方、ボロン不純物が十分ドープされている場合は、ダイオードのリカバリ特性において、リカバリ電流（Ｉｒｒ）、蓄積電荷（Ｑｒｒ）、リカバリ損失（Ｅｒｒ）およびリカバリ時間（Ｔｒｒ）などの増加が見られ、インバータを構成するＦＷＤ向けとして好ましくない。ただし、リカバリ波形のソフトさについては、ボロン不純物が多い場合はソフトになり、少ない場合はハードになり発振しやすくなる。

以上を踏まえて、活性化された正味のボロン不純物の総数（イオン注入法により半導体基板へ導入されるボロン不純物（ｐ型不純物）のドーズ量）を以下の範囲に設定した。

Ｎａ・Ｘｊ＝１×１０^１２〜５×１０^１２（個／ｃｍ^２）
このように、実施の形態によれば、ダイオードチップＳＣ２において、クリップＣＬとアノード電極ＡＥとの接合に用いる半田ＳＯ２の周縁部の直下の半導体基板ＳＳに、第２不純物濃度を有し、半導体基板ＳＳの主面から第２深さを有するｐ^＋型半導体領域ＰＤＨをアノード電極ＡＥに接して形成する。そして、平面視において、このｐ^＋型半導体領域ＰＤＨの内側に、上記第２不純物濃度よりも低濃度の第１不純物濃度を有し、半導体基板ＳＳの主面から上記第２深さよりも浅い第１深さを有するｐ⁻型半導体領域ＰＤＬをアノード電極ＡＥに接して形成する。これにより、ＩＧＢＴチップＳＣ１と、高い破壊耐量および良好なリカバリ特性を有するダイオードＳＣ２ｃを備えたダイオードチップＳＣ２とから構成される半導体装置ＳＤを提供することができる。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

１０ ＩＧＢＴ
２０ 検知用ＩＧＢＴ
３０ 温度検知用ダイオード
ＡＥ アノード電極
ＢＰ１ ボンディングパッド
ＢＰ１ａ カソード
ＢＰ２ ボンディングパッド
ＢＰ２ａ アノード電極
ＢＰ３ ボンディングパッド
ＢＰ３ａ ゲート電極
ＢＰ４ ボンディングパッド
ＢＰ４ａ コモン・エミッタ電極
ＢＰ５ ボンディングパッド
ＢＰ５ａ センス・エミッタ電極
ＣＡ カソード
ＣＥ コレクタ電極
ＣＬ クリップ（板状電極、板状導体部材）
ＣＴ コレクタ端子（外部接続用端子）
ＣＴａ 開口部
ＣＷ ワイヤ
ＥＥ エミッタ電極
ＥＭ エミッタ配線
ＥＴ エミッタ端子（外部接続用端子）
ＥＴａ 開口部
ＦＬＲ フィールド・リミッティング・リング（第３半導体領域）
ＦＰ フィールド・プレート
ＧＩ ゲート絶縁膜
ＧＬ ガードリング
ＧＴ 外部接続用ゲート端子
ＨＳ ヒート・スプレッダ（チップ搭載部）
ＩＴ 電流検知用端子
ＫＴ１，ＫＴ２ ケルビン検知用端子
ＮＤＨ ｎ^＋型半導体領域（第４半導体領域）
ＮＤＨＥ ｎ^＋型半導体領域
ＮＤＬ ｎ⁻型半導体領域
ＮＰ めっき膜
ＮＳ ｎ^＋型半導体領域
ＮＳＨ ｎ^＋型半導体領域
ＮＳＬ ｎ⁻型半導体領域
ＰＤ ｐ型半導体領域
ＰＤＨ ｐ^＋型半導体領域（第２半導体領域）
ＰＤＬ ｐ⁻型半導体領域（第１半導体領域）
ＰＲ ポリイミド系樹脂膜（有機系ファイナル・パッシベーション膜）
ＰＲＯ 開口部
ＰＳ ｐ型半導体領域
ＰＳＨ ｐ^＋型半導体領域
ＳＢ 封止体
ＳＣ１ ＩＧＢＴチップ（第１半導体チップ）
ＳＣ１ａ 主面（上面）
ＳＣ１ｂ 裏面
ＳＣ２ ダイオードチップ（第２半導体チップ）
ＳＣ２ａ 主面（上面）
ＳＣ２ｂ 裏面
ＳＣ２ｃ ダイオード
ＳＤ 半導体装置
ＳＯ１，ＳＯ２，ＳＯ３ 半田
ＳＳ 半導体基板
ＳＴ 信号端子（外部接続用端子）
ＴＲ トレンチ溝
ＴＴ１，ＴＴ２ 温度検知用端子

Claims (9)

1. 以下を含む半導体装置：
   （ａ）第１導電型の半導体基板の主面から第１深さを有して形成された、前記第１導電型と異なる第２導電型の第１半導体領域；
   （ｂ）前記半導体基板の前記主面から第２深さを有して、平面視において、前記第１半導体領域の周囲に前記第１半導体領域と接して形成された前記第２導電型の第２半導体領域；
   （ｃ）前記第１半導体領域と、前記第２半導体領域の一部とに接するように前記半導体基板の前記主面上に形成されたアノード電極；
   （ｄ）半田を介して前記アノード電極と電気的に接続された板状電極、
   ここで、前記第１半導体領域の第１不純物濃度は前記第２半導体領域の第２不純物濃度よりも低く、かつ、前記第１半導体領域の前記第１深さは、前記第２半導体領域の前記第２深さよりも浅く、
   平面視において、前記半田の周縁部の直下に前記第２半導体領域が位置している。
2. 請求項１記載の半導体装置において、
   前記第１半導体領域は、前記第２導電型の第１不純物を前記半導体基板にイオン注入法により導入することにより形成され、前記第２半導体領域は、前記第２導電型の第２不純物を前記半導体基板にイオン注入法により導入することにより形成され、
   前記第１不純物のドーズ量は１×１０^１３個／ｃｍ^２未満、前記第２不純物のドーズ量は１×１０^１３個／ｃｍ^２以上である。
3. 請求項２記載の半導体装置において、
   前記第１不純物のドーズ量は、１×１０^１２〜５×１０^１２個／ｃｍ^２である。
4. 請求項１記載の半導体装置において、さらに、以下を含む：
   （ｅ）前記半導体基板の前記主面から第３深さを有して、平面視において、前記第２半導体領域の周囲に前記第２半導体領域と離間して形成された前記第２導電型の第３半導体領域、
   ここで、前記第３半導体領域の第３不純物濃度は、前記第２半導体領域の前記第２不純物濃度と同じである。
5. 請求項１記載の半導体装置において、さらに、以下を含む：
   （ｆ）前記半導体基板の前記主面と反対側の裏面から、第４深さを有して形成された前記第１導電型の第４半導体領域、
   ここで、前記第４半導体領域の第４不純物濃度は、前記半導体基板の第５不純物濃度よりも高い。
6. 請求項１記載の半導体装置において、さらに、以下を含む：
   （ｇ）前記半導体基板の前記主面と反対側の裏面に接して形成されたカソード。
7. 請求項１記載の半導体装置において、
   前記第１導電型はｎ型であり、前記第２導電型はｐ型である。
8. 請求項１記載の半導体装置において、
   前記アノード電極はアルミニウム系金属膜からなる。
9. 請求項１記載の半導体装置において、
   前記アノード電極と前記半田との間にニッケルからなるめっき膜が形成されている。

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