JP2019075502A - 半導体装置 - Google Patents

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Abstract

【課題】 ダイオードの構造を有する半導体装置において、リカバリ電流を低減しつつ、スナップバック現象を抑制する。【解決手段】 半導体装置は、半導体基板と上面電極と下面電極とを備える。半導体基板は、上面電極に接触しているｐ型のアノード領域と、下面電極に接触しているｎ型のカソード領域と、アノード領域とカソード領域との間に介在するドリフト領域とを備える。半導体基板はさらに、アノード領域とドリフト領域との間に介在するバリア領域と、バリア領域と上面電極との間を延びるｎ型のピラー領域とを備える。バリア領域は、ｎ型の第１バリア層と、ｐ型の第２バリア層と、ｎ型の第３バリア層とを含み、第１バリア層と第３バリア層との間に前記第２バリア層が介在する多層構造を有する。第１バリア層は、アノード領域に接しているとともに、ピラー領域を介して上面電極に接続されている。【選択図】図１

Description

本明細書で開示する技術は、半導体装置に関し、特に、ダイオードの構造を有する半導体装置に関する。
特許文献１に、ダイオードの構造を有する半導体装置が開示されている。この半導体装置は、半導体基板と、半導体基板の上面に設けられた上面電極と、半導体基板の上面とは反対側に位置する下面に設けられた下面電極とを備える。半導体基板は、上面電極に接触しているｐ型のアノード領域と、下面電極に接触しているｎ型のカソード領域と、アノード領域とカソード領域との間に介在するとともに、カソード領域よりもキャリア密度が低いｎ型のドリフト領域とを備える。
この半導体装置はさらに、アノード領域とドリフト領域との間に介在するｎ型のバリア領域と、バリア領域と上面電極との間を延びるとともに上面電極にショットキー接触しているｎ型のピラー領域とを備える。バリア領域のキャリア密度は、ドリフト領域のキャリア密度よりも高い。このような構成によると、順方向バイアス時にアノード領域からドリフト領域に注入される正孔が抑制されるので、逆方向バイアスへの切り替え時に生じるリカバリ電流を低減することができる。
その一方で、上記したバリア領域及びピラー領域の存在は、順方向バイアスへの切り替え時に、順方向電圧の上昇に対して順方向電流の増大が一時的に遅延するスナップバック現象を招く要因となり得る。このようなスナップバック現象を抑制するためには、バリア領域のキャリア密度を低くすることが好ましい。しかしながら、バリア領域のキャリア密度を低くすると、前述した正孔の注入を抑制する効果を低下させてしまう。この点に関して、特許文献１に記載の半導体装置では、バリア領域のキャリア密度を、半導体基板の横方向（即ち、半導体基板に平行な方向）に沿って変化させている。このような構成によると、バリア領域は、キャリア密度が高い部分によって正孔の注入を抑制しつつ、キャリア密度が低い部分によってスナップバック現象の発生を抑制することができる。
特開２０１６−１６２８９７号公報
上述したように、ダイオードの構造を有する半導体装置では、バリア領域を設けることによって、リカバリ電流を低減することができる。その一方で、バリア領域を設けることは、スナップバック現象という問題の要因となり得る。本明細書は、リカバリ電流を低減しつつ、スナップバック現象を抑制し得る新たな技術を提供する。
本明細書で開示される技術は、半導体装置に具現化される。この半導体装置は、半導体基板と、半導体基板の上面に設けられた上面電極と、半導体基板の上面とは反対側に位置する下面に設けられた下面電極とを備える。半導体基板は、上面電極に接触しているｐ型のアノード領域と、下面電極に接触しているｎ型のカソード領域と、アノード領域とカソード領域との間に介在するとともに、カソード領域よりもキャリア密度が低いｎ型のドリフト領域とを備える。半導体基板はさらに、アノード領域とドリフト領域との間に介在するバリア領域と、バリア領域と上面電極との間を延びるとともに、上面電極にショットキー接触しているｎ型のピラー領域とを備える。バリア領域は、ｎ型の第１バリア層と、ｐ型の第２バリア層と、ｎ型の第３バリア層とを含み、前記第１バリア層と前記第３バリア層との間に前記第２バリア層が介在する多層構造を有する。第１バリア層及び第３バリア層における各キャリア密度は、ドリフト領域におけるキャリア密度よりも高い。そして、第１バリア層は、アノード領域に接しているとともに、ピラー領域を介して上面電極に接続されている。
上記した半導体装置では、半導体基板内にダイオードの構造が形成されている。このダイオードは、上面電極から下面電極へ流れる電流を許容し、下面電極から上面電極へ流れる電流を禁止する。アノード領域とドリフト領域との間には、バリア領域が設けられている。バリア領域は、多層構造を有しており、ｎ型の第１バリア層及び第３バリア層の間に、ｐ型の第２バリア層が介在している。ｎ型の第１バリア層及び第３バリア層は、順方向バイアス時において、アノード領域からドリフト領域に注入される正孔を抑制する。これにより、逆方向バイアスへの切り替え時に生じるリカバリ電流が低減される。加えて、ｐ型の第２バリア層は、順方向バイアスへの切り替え時に、ドリフト領域からピラー領域を通じて上面電極へ流れる電子を抑制することができる。これにより、アノード領域に注入される電子が増大することから、スナップバック現象の発生が抑制される。
ｎ型の第１バリア層及び第３バリア層は、ｐ型の第２バリア層によって互いに隔てられている。従って、第１バリア層と第３バリア層との間で、キャリア密度を互いに相違させてもよい。一例ではあるが、ピラー領域に接続された第１バリア層については、そのキャリア密度を比較的に低くしてもよい。これにより、順方向バイアスへの切り替え時に、ドリフト領域からピラー領域を通じて上面電極へ流れる電子が抑制され、スナップバック現象の発生がさらに抑制される。それに対して、第３バリア層については、そのキャリア密度を比較的に高くするとよい。これにより、リカバリ電流を低減するというバリア領域の機能を高めることができる。第３バリア層は、第２バリア層によってピラー領域から隔てられているので、第３バリア層のキャリア密度を高くしても、スナップバック現象の発生が助長されることはない。
本技術の一実施形態では、半導体基板が、上面電極に接触しているｐ型のボディ領域と、上面電極に接触しているとともに、ボディ領域によってドリフト領域から隔てられているｎ型のエミッタ領域と、上面に設けられているとともにドリフト領域に達するトレンチと、下面電極に接触しているとともにドリフト領域によってボディ領域から隔てられているｐ型のコレクタ領域とをさらに備えてもよい。この場合、トレンチ内には、ゲート絶縁膜を介してエミッタ領域、ボディ領域及びドリフト領域に対向しているゲート電極が設けられているとともに、ボディ領域とドリフト領域との間にバリア領域が介在しているとよい。このような構成によると、半導体基板には、ＩＧＢＴ（Insulated Gate Bipolar Transistor）の構造がさらに形成される。即ち、半導体装置は、ダイオードの構造とＩＧＢＴの構造を併せ持つＲＣ（Reverse Conducting）−ＩＧＢＴの構造を有することができる。
上記した半導体装置では、ゲート電極に所定の駆動電圧が印加され、ＩＧＢＴがターンオンされると、下面電極から上面電極に向けて電流が流れ得る。半導体基板内では、エミッタ領域からドリフト領域に電子が注入され、コレクタ領域からドリフト領域へ正孔が注入され、ドリフト領域の伝導度変調が生じる。このとき、キャリア密度の比較的に高いｎ型の第３バリア層が、ドリフト領域に近接していることから、ドリフト領域に多くの正孔が蓄積されやすい。従って、ドリフト領域の伝導度変調が促進され、ＩＧＢＴのオン抵抗が低減される。このように、バリア領域の第３バリア層は、ダイオードにおけるリカバリ特性の改善だけでなく、ＩＧＢＴにおけるオン抵抗の改善にも寄与することができる。
実施例１の半導体装置１０の構成を模式的に示す断面図。 実施例１の半導体装置１０において、順方向バイアス時のダイオード領域１２Ｘを示す。 実施例１の半導体装置１０において、ダイオード領域１２Ｘの順方向電圧Ｖｆと順方向電流Ｉｆの関係を模式的に示す。 実施例１の半導体装置１０において、ターンオン時のＩＧＢＴ領域１２Ｙを示す。 実施例２の半導体装置１１０の構成を模式的に示す断面図。 実施例３の半導体装置２１０の構成を模式的に示す断面図。
本技術の一実施形態では、半導体基板が前述したＩＧＢＴの構造を有する場合、バリア領域は、第３バリア層とドリフト層との間に介在するｐ型の第４バリア層をさらに有してもよい。このような構成によると、ゲート電極がゲート絶縁膜を介してドリフト領域に対向する面積を、小さくすることができる。これにより、ゲート電極と下面電極との間の寄生容量が減少することから、ＩＧＢＴのターンオフ（即ち、ゲート電極からの放電）を短時間で行うことができる。
本技術の一実施形態において、第３バリア層のキャリア密度は、第１バリア層のキャリア密度よりも高くてもよい。このような構成によると、半導体装置がダイオードとして機能するときは、スナップバック現象の発生を抑制しながら、リカバリ電流を低減することができる。加えて、半導体装置がＩＧＢＴとして機能するときは、キャリア密度の高い第３バリア層によって、ドリフト領域の伝導度変調が促進され、ＩＧＢＴのオン抵抗が低減される。一例ではあるが、第３バリア層におけるキャリア密度は、第１バリア層におけるキャリア密度の三倍以上であってよい。
本技術の一実施形態において、第３バリア層におけるキャリア密度は、半導体基板と平行な方向に沿って均一であってよい。このような構成によると、半導体基板の電気的特性を均一にすることができる。特に、半導体装置がＩＧＢＴとして機能するときは、ドリフト領域の伝導度変調が均一に生じるので、オン抵抗が効果的に低減される。
（実施例１）図面を参照して、実施例１の半導体装置１０について説明する。本実施例の半導体装置１０は、特に限定されないが、パワー半導体装置に属するものであり、例えば電動型の自動車において、コンバータやインバータのスイッチング素子として採用することができる。ここでいう電動型の自動車には、例えば、ハイブリッド車、燃料電池車又は再充電式の電気自動車といった、車輪をモータによって駆動する各種の自動車が含まれる。
図１に示すように、半導体装置１０は、半導体基板１２と、半導体基板１２の上面１２ａに設けられた上面電極１４と、半導体基板１２の下面１２ｂに設けられた下面電極１６とを備える。半導体基板１２は、シリコン（Ｓｉ）で構成されたシリコン基板である。但し、半導体基板１２は、シリコン基板に限定されず、炭化シリコン（ＳｉＣ）基板又はその他の半導体材料で構成された基板（結晶体）であってもよい。上面電極１４と下面電極１６は、それぞれ導電性を有する材料で構成されている。上面電極１４と下面電極１６を構成する材料は特に限定されず、例えばアルミニウム（Ａｌ）、ニッケル（Ｎｉ）、チタン（Ｔｉ）、金（Ａｕ）といった金属材料であってよい。
なお、半導体基板１２の上面１２ａとは、半導体基板１２の一つの表面を意味し、半導体基板１２の下面１２ｂとは、半導体基板１２の他の一つの表面であって、上面１２ａとは反対側に位置する表面を意味する。本明細書において、「上面」及び「下面」という表現は、互いに反対側に位置する二つの表面を便宜的に区別するものであり、半導体装置１０の製造時や使用時における姿勢を限定するものではない。
半導体基板１２は、ダイオード領域１２ＸとＩＧＢＴ領域１２Ｙとを有する。ダイオード領域１２ＸとＩＧＢＴ領域１２Ｙは、それぞれ半導体基板１２の上面１２ａから下面１２ｂまで延びているとともに、半導体基板１２を平面視したときに互いに隣接する。後述する説明から理解されるように、ダイオード領域１２Ｘには、ｐｎ接合型ダイオードとショットキー接合型ダイオードの両構造が形成されており、ＩＧＢＴ領域には、ＩＧＢＴの構造が形成されている。即ち、半導体装置１０は、ダイオードの構造とＩＧＢＴの構造を併せ持つ半導体装置であり、一般にＲＣ−ＩＧＢＴと称される。
ダイオード領域１２Ｘは、アノード領域２２と、カソード領域２４と、ドリフト領域２６と、バリア領域２８と、ピラー領域３０とを備える。アノード領域２２は、ｐ型の半導体領域であり、上面電極１４に接触している。なお、アノード領域２２の上面電極１４に接触する部分２２ａは、他の部分よりもキャリア密度（即ち、正孔の密度）が高くなっており、上面電極１４にオーミック接触している。カソード領域２４は、ｎ型の半導体領域であり、下面電極１６に接触している。カソード領域２４のキャリア密度は十分に高く、カソード領域２４は下面電極１６にオーミック接触している。
ドリフト領域２６は、カソード領域２４と同じくｎ型の半導体領域である。但し、ドリフト領域２６のキャリア密度（即ち、自由電子の密度）は、カソード領域２４のキャリア密度よりも低い。ドリフト領域２６は、アノード領域２２とカソード領域２４との間に介在している。即ち、アノード領域２２とカソード領域２４は、少なくともドリフト領域２６によって互いに隔てられている。ドリフト領域２６は、ダイオード領域１２Ｘだけでなく、ＩＧＢＴ領域１２Ｙにも広がっている。
バリア領域２８は、アノード領域２２とドリフト領域２６との間に介在している。即ち、アノード領域２２とドリフト領域２６は、少なくともバリア領域２８によって互いに隔てられている。ピラー領域３０は、ｎ型の半導体領域である。ピラー領域３０のキャリア密度は、カソード領域２４のキャリア密度よりも低く、ドリフト領域２６のキャリア密度と同程度又はそれよりも高くなっている。ピラー領域３０は、バリア領域２８と上面電極１４との間を延びており、上面電極１４にショットキー接触している。バリア領域２８及びピラー領域３０は、ダイオード領域１２Ｘだけでなく、ＩＧＢＴ領域１２Ｙにも設けられている。
本実施例におけるバリア領域２８は、ｎ型の第１バリア層２８ａと、ｐ型の第２バリア層２８ｂと、ｎ型の第３バリア層２８ｃとを含み、第１バリア層２８ａと第３バリア層２８ｃとの間に第２バリア層２８ｂが介在する多層構造を有する。第１バリア層２８ａ及び第３バリア層２８ｃにおける各キャリア密度は、ドリフト領域２６におけるキャリア密度よりも高く、カソード領域２４におけるキャリア密度よりも低い。第１バリア層２８ａは、アノード領域２２に接しているとともに、ピラー領域３０を介して上面電極１４に接続されている。第３バリア層２８ｃは、第２バリア層２８ｂによって、第１バリア層２８ａ及びピラー領域３０から隔てられている。特に限定されないが、本実施例のバリア領域２８では、第３バリア層２８ｃのキャリア密度が、第１バリア層２８ａのキャリア密度よりも高くなっている。なお、バリア領域２８の厚み（図１中の上下方向の寸法）は、アノード領域２２の厚み及びドリフト領域２６の厚みよりも十分に小さい。
ダイオード領域１２Ｘにはさらに、トレンチ３２が設けられている。トレンチ３２は、半導体基板１２の上面１２ａに設けられており、ドリフト領域２６に達する深さを有する。トレンチ３２内には、トレンチ絶縁膜３４と、ダミー電極３６とが設けられている。ダミー電極３６は、トレンチ絶縁膜３４によって半導体基板１２（即ち、トレンチ３２の内面）から隔てられている。また、ダミー電極３６と上面電極１４との間には、層間絶縁膜３８が設けられている。ダミー電極３６は、上面電極１４と同電位に維持されるように構成されている。前述したピラー領域３０は、隣接する二つのトレンチ３２の間に位置しており、各々のトレンチ３２とピラー領域３０との間にアノード領域２２が介在している。なお、トレンチ３２、トレンチ絶縁膜３４、ダミー電極３６及び層間絶縁膜３８は、ダイオード領域１２Ｘにおいて必ずしも必要とされない構成であり、省略されてもよい。
次に、ＩＧＢＴ領域１２Ｙについて説明する。ＩＧＢＴ領域１２Ｙは、ボディ領域５２と、エミッタ領域５４と、コレクタ領域５６と、ドリフト領域２６と、バリア領域２８と、ピラー領域３０とを備える。ボディ領域５２は、ｐ型の半導体領域であり、上面電極１４に接触している。なお、ボディ領域５２の上面電極１４に接触する部分５２ａは、他の部分よりもキャリア密度（即ち、正孔の密度）が高くなっており、上面電極１４にオーミック接触している。ボディ領域５２とドリフト領域２６の間には、バリア領域２８が介在している。即ち、ボディ領域５２は、バリア領域２８によってドリフト領域２６から隔てられている。ＩＧＢＴ領域１２Ｙにおいても、ピラー領域３０は、バリア領域２８と上面電極１４との間を延びており、上面電極１４にショットキー接触している。
エミッタ領域５４は、ｎ型の半導体領域であり、上面電極１４に接触している。エミッタ領域５４のキャリア密度は十分に高く、エミッタ領域５４は上面電極１４にオーミック接触している。エミッタ領域５４は、ボディ領域５２によってドリフト領域２６及びピラー領域３０から隔てられている。なお、本実施例の半導体装置１０では、エミッタ領域５４と同様のｎ型の半導体領域が、ダイオード領域１２Ｘにも設けられているが、ダイオード領域１２Ｘにおける当該ｎ型の半導体領域は必ずしも必要とされない構成であり、省略されてもよい。
コレクタ領域５６は、ｐ型の半導体領域であり、下面電極１６に接触している。コレクタ領域５６のキャリア密度は十分に高く、コレクタ領域５６は下面電極１６にオーミック接触している。コレクタ領域５６は、ドリフト領域２６及びバリア領域２８によってボディ領域５２から隔てられている。図１に示すように、前述したダイオード領域１２Ｘでは、半導体基板１２の下面１２ｂに沿ってｎ型のカソード領域２４が設けられているのに対して、ＩＧＢＴ領域１２Ｙでは、半導体基板１２の下面１２ｂに沿ってｐ型のコレクタ領域５６が設けられており、この点においてダイオード領域１２ＸとＩＧＢＴ領域１２Ｙとは互いに相違する。
ＩＧＢＴ領域１２Ｙには、トレンチ６２が設けられている。トレンチ６２は、半導体基板１２の上面１２ａに設けられており、ドリフト領域２６に達する深さを有する。トレンチ６２内には、ゲート絶縁膜６４と、ゲート電極６６とが設けられている。ゲート電極６６は、ゲート絶縁膜６４によって半導体基板１２（即ち、トレンチ６２の内面）から隔てられている。また、ゲート電極６６と上面電極１４との間には、層間絶縁膜６８が設けられている。ゲート電極６６は、ゲート絶縁膜６４を介して、エミッタ領域５４、ボディ領域５２及びドリフト領域２６に対向している。ゲート電極６６は、外部の駆動回路によって、所定のゲート電圧が印加されるように構成されている。
以上の構成により、本実施例の半導体装置１０は、ダイオード領域１２Ｘにおいて、ダイオードとして機能することができる。ダイオード領域１２Ｘは、上面電極１４から下面電極１６へ流れる電流を許容し、下面電極１６から上面電極１４へ流れる電流を禁止する。即ち、図２に示すように、上面電極１４と下面電極１６との間に順方向電圧Ｖｆを印加すると、半導体装置１０には順方向電流Ｉｆが流れる。図３に示すグラフＡは、順方向電圧Ｖｆと順方向電流Ｉｆとの関係を模式的に示す。
本実施例の半導体装置１０では、アノード領域２２とドリフト領域２６との間に、バリア領域２８が設けられている。バリア領域２８は、多層構造を有しており、ｎ型の第１バリア層２８ａ及び第３バリア層２８ｃの間に、ｐ型の第２バリア層２８ｂが介在している。ｎ型の第１バリア層２８ａ及び第３バリア層２８ｃは、図２に示す順方向バイアス時において、アノード領域２２からドリフト領域２６に注入される正孔を抑制する。これにより、逆方向バイアスへの切り替え時に生じるリカバリ電流が低減される。加えて、ｐ型の第２バリア層２８ｂは、順方向バイアスへの切り替え時に、ドリフト領域２６からピラー領域３０を通じて上面電極１４へ流れる電子Ｅを抑制することができる。これにより、アノード領域２２へ注入される電子が増大することから、スナップバック現象の発生が抑制される。スナップバック現象とは、図３中のグラフＢで示すように、順方向バイアスへの切り替え時に、順方向電圧Ｖｆの上昇に対して順方向電流Ｉｆの増大が一時的に遅延する現象であり、例えば無用な損失を招き得る。
加えて、ｎ型の第１バリア層２８ａ及び第３バリア層２８ｃは、ｐ型の第２バリア層２８ｂによって互いに隔てられている。従って、第１バリア層２８ａと第３バリア層２８ｃとの間で、キャリア密度を互いに相違させることができる。前述したように、本実施例のバリア領域２８では、第３バリア層２８ｃのキャリア密度が、第１バリア層２８ａのキャリア密度よりも高くなっている。ピラー領域３０に接続された第１バリア層２８ａのキャリア密度が低いほど、順方向バイアスへの切り替え時に、ドリフト領域２６からピラー領域３０を通じて上面電極１４へ流れる電子Ｅが抑制され、スナップバック現象の発生がさらに抑制される。その一方で、第３バリア層２８ｃについては、そのキャリア密度を高くすることによって、リカバリ電流を低減するというバリア領域２８の機能を高めることができる。第３バリア層２８ｃは、第２バリア層２８ｂによってピラー領域３０から隔てられているので、第３バリア層２８ｃのキャリア密度を高くしても、スナップバック現象の発生が助長されることはない。このように、多層構造を有するバリア領域２８は、ダイオード領域１２Ｘにおいて、リカバリ電流を低減するとともにスナップバック現象の発生を抑制することができる。
本実施例の半導体装置１０はさらに、ＩＧＢＴ領域１２Ｙにおいて、ＩＧＢＴとして機能することができる。図４に示すように、ゲート電極６６に所定のゲート電圧Ｖｇが印加され、ＩＧＢＴがターンオンされると、下面電極１６から上面電極１４に向けて電流Ｉｃが流れ得る。半導体基板１２内では、エミッタ領域５４からドリフト領域２６に電子が注入され、コレクタ領域５６からドリフト領域２６へ正孔が注入され、ドリフト領域２６の伝導度変調が生じる。このとき、キャリア密度の比較的に高いｎ型の第３バリア層２８ｃが、ドリフト領域２６に近接していることから、ドリフト領域２６に多くの正孔が蓄積されやすい。従って、ドリフト領域２６の伝導度変調が促進され、ＩＧＢＴのオン抵抗が低減される。このように、バリア領域２８の第３バリア層２８ｃは、ダイオードにおけるリカバリ特性の改善だけでなく、ＩＧＢＴにおけるオン抵抗の改善にも寄与することができる。
（実施例２）図５を参照して、実施例２の半導体装置１１０について説明する。本実施例の半導体装置１１０は、実施例１の半導体装置１０と比較して、バリア領域２８の構成が変更されている。その他の構成については、実施例１、２の間で共通していることから、共通の符号を付すことによって、ここでは重複する説明を省略することがある。
図５に示すように、本実施例におけるバリア領域２８は、第１バリア層２８ａ、第２バリア層２８ｂ及び第３バリア層２８ｃに加えて、第４バリア層２８ｄをさらに備える。第４バリア層２８ｄは、ｐ型の半導体領域であり、第３バリア層２８ｃとドリフト領域２６との間に位置している。第４バリア層２８ｄのキャリア密度は、コレクタ領域５６のキャリア密度よりも低く、ボディ領域５２のキャリア密度と同程度又はそれ以下であってよい。第４バリア層２８ｄのキャリア密度は、第２バリア層２８ｂのキャリア密度と同じであってもよいし、異なっていてもよい。
バリア領域２８が第４バリア層２８ｄを有していると、ゲート電極６６がゲート絶縁膜６４を介してドリフト領域２６に対向する面積Ｓを、小さくすることができる。これにより、ゲート電極６６と下面電極１６との間の寄生容量が減少することから、ＩＧＢＴのターンオフ（即ち、ゲート電極６６からの放電）を短時間で行うことができる。
（実施例３）図６を参照して、実施例３の半導体装置２１０について説明する。本実施例の半導体装置２１０は、ＩＧＢＴの構造を有しておらず、ダイオードの構造のみを有する。バリア領域２８の構成が変更されている。なお、本実施例の半導体装置２１０の構成のうち、実施例１、２の半導体装置１０、１１０と共通するものについては、共通の符号が付されており、重複する説明については省略されることがある。
半導体装置２１０は、半導体基板１２と、半導体基板１２の上面１２ａに設けられた上面電極１４と、半導体基板１２の下面１２ｂに設けられた下面電極１６とを備える。半導体基板１２は、上面電極１４に接触しているｐ型のアノード領域２２と、下面電極１６に接触しているｎ型のカソード領域２４とを備える。アノード領域２２の上面電極１４に接触する部分２２ａは、他の部分よりもキャリア密度が高くなっており、上面電極１４にオーミック接触している。カソード領域２４のキャリア密度は十分に高く、カソード領域２４は下面電極１６にオーミック接触している。
半導体基板１２はさらに、アノード領域２２とカソード領域２４との間に介在するとともに、カソード領域２４よりもキャリア密度が低いｎ型のドリフト領域２６と、アノード領域２２とドリフト領域２６との間に介在するバリア領域２８と、バリア領域２８と上面電極１４との間を延びるとともに、上面電極１４にショットキー接触しているｎ型のピラー領域３０とを備える。
バリア領域２８は、ｎ型の第１バリア層２８ａと、ｐ型の第２バリア層２８ｂと、ｎ型の第３バリア層２８ｃとを含み、第１バリア層２８ａと第３バリア層２８ｃとの間に第２バリア層２８ｂが介在する多層構造を有する。第１バリア層２８ａ及び第３バリア層２８ｃにおける各キャリア密度は、ドリフト領域２６におけるキャリア密度よりも高い。第１バリア層２８ａは、アノード領域２２に接しているとともに、ピラー領域３０を介して上面電極１４に接続されている。
本実施例の半導体装置２１０は、実施例１の半導体装置１０のダイオード領域１２Ｘと類似する構成を有しており、当該ダイオード領域１２Ｘと同様に機能することができる。なお、本実施例の半導体装置２１０は、トレンチ３２、トレンチ絶縁膜３４、ダミー電極３６及び層間絶縁膜３８を有しておらず、この点において実施例１におけるダイオード領域１２Ｘと相違する。しかしながら、本実施例の半導体装置２１０においても、多層構造を有するバリア領域２８によって、リカバリ電流が低減されるとともに、スナップバック現象の発生が抑制される。
以上、本技術の具体例を詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。本明細書又は図面に記載された技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時の請求項に記載された組合せに限定されるものではない。また、本明細書又は図面に例示された技術は複数の目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
１０、１１０、２１０：半導体装置
１２：半導体基板
１２Ｘ：ダイオード領域
１２Ｙ：ＩＧＢＴ領域
１２ａ：半導体基板の上面
１２ｂ：半導体基板の下面
１４：上面電極
１６：下面電極
２２、２２ａ：アノード領域
２４：カソード領域
２６：ドリフト領域
２８：バリア領域
２８ａ：第１バリア層
２８ｂ：第２バリア層
２８ｃ：第３バリア層
２８ｄ：第４バリア層
３０：ピラー領域
３２、６２：トレンチ
３４：トレンチ絶縁膜
３６：ダミー電極
５２、５２ａ：ボディ領域
５４：エミッタ領域
５６：コレクタ領域
６４：ゲート絶縁膜
６６：ゲート電極

Claims (6)

  1. 半導体基板と、
    前記半導体基板の上面に設けられた上面電極と、
    前記半導体基板の前記上面とは反対側に位置する下面に設けられた下面電極とを備え、
    前記半導体基板は、
    前記上面電極に接触しているｐ型のアノード領域と、
    前記下面電極に接触しているｎ型のカソード領域と、
    前記アノード領域と前記カソード領域との間に介在するとともに、前記カソード領域よりもキャリア密度が低いｎ型のドリフト領域と、
    前記アノード領域と前記ドリフト領域との間に介在するバリア領域と、
    前記バリア領域と前記上面電極との間を延びるとともに、前記上面電極にショットキー接触しているｎ型のピラー領域とを備え、
    前記バリア領域は、ｎ型の第１バリア層と、ｐ型の第２バリア層と、ｎ型の第３バリア層とを含み、前記第１バリア層と前記第３バリア層との間に前記第２バリア層が介在する多層構造を有し、
    前記第１バリア層及び前記第３バリア層における各キャリア密度は、前記ドリフト領域におけるキャリア密度よりも高く、
    前記第１バリア層は、前記アノード領域に接しているとともに、前記ピラー領域を介して前記上面電極に接続されている、
    半導体装置。
  2. 前記半導体基板は、
    前記上面電極に接触しているｐ型のボディ領域と、
    前記上面電極に接触しているとともに、前記ボディ領域によって前記ドリフト領域から隔てられているｎ型のエミッタ領域と、
    前記上面に設けられているとともに、前記ドリフト領域に達するトレンチと、
    前記下面電極に接触しているとともに、前記ドリフト領域によって前記ボディ領域から隔てられているｐ型のコレクタ領域と、をさらに備え、
    前記トレンチ内には、ゲート絶縁膜を介して前記エミッタ領域、前記ボディ領域及び前記ドリフト領域に対向しているゲート電極が設けられており、
    前記ボディ領域と前記ドリフト領域との間に前記バリア領域が介在している、請求項１に記載の半導体装置。
  3. 前記バリア領域は、前記第３バリア層と前記ドリフト領域との間に介在するｐ型の第４バリア層をさらに有する、請求項２に記載の半導体装置。
  4. 前記第３バリア層における前記キャリア密度は、前記第１バリア層における前記キャリア密度よりも高い、請求項１から３のいずれか一項に記載の半導体装置。
  5. 前記第３バリア層における前記キャリア密度は、前記第１バリア層における前記キャリア密度の三倍以上である、請求項４に記載の半導体装置。
  6. 前記第３バリア層における前記キャリア密度は、前記半導体基板と平行な方向に沿って均一である、請求項１から５のいずれか一項に記載の半導体装置。
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