JP6804379B2 - 半導体装置 - Google Patents

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Description

本発明は、電力用半導体装置などの半導体装置に関する。
電力用半導体装置であるパワーデバイスは、家電製品、電気自動車及び鉄道といった分野から、再生可能エネルギーの発電として注目が高まっている太陽光発電及び風力発電の分野まで幅広く用いられている。これらの分野では、パワーデバイスで構築されたインバータ回路によって、誘導モータなどの誘導性負荷を駆動する場合が多い。誘導性負荷を駆動する構成においては、誘導性負荷の逆起電力により生じる電流を還流させるための還流ダイオード（以下「ＦＷＤ」と記す）が備えられる。なお、通常のインバータ回路は、複数の絶縁ゲート型バイポーラトランジスタ（以下「ＩＧＢＴ」と記す）と複数のＦＷＤとによって構成される。
しかしながら、インバータ回路においては、小型軽量化及び低コスト化が強く望まれており、複数のＩＧＢＴと複数のＦＷＤとをインバータ回路に個別に搭載することは望ましくない。その解決手段の一つとして、ＩＧＢＴとＦＷＤとを一体化した逆導通型ＩＧＢＴ（以下「ＲＣ−ＩＧＢＴ」と記す）の開発が進められており、それらを適用した構成では、半導体装置の搭載面積縮小や低コスト化が可能となっている。
ＲＣ−ＩＧＢＴでは、逆導通性能を持たない通常のＩＧＢＴにおけるｐ型コレクタ層のみが配設されている面に、ＩＧＢＴとしてのｐ型コレクタ層とＦＷＤとしてのｎ型カソード層とが配設されている。そしてＲＣ−ＩＧＢＴの当該面と逆側の面には、ＩＧＢＴとしてのｐ型ベース層と、ＦＷＤとしてのｐ型アノード層と、これらを平面視で囲む耐圧保持領域におけるｐ型拡散層とが配設されている。なお、ＲＣ−ＩＧＢＴは、例えば、非特許文献１、特許文献１〜３などに開示されている。
特開２００８−５３６４８号公報 特開２００８−１０３５９０号公報 特開２００８−１０９０２８号公報
Ｔａｋａｈａｓｈｉ Ｈ，ｅｔ ａｌ、"１２００Ｖ Ｒｅｖｅｒｓｅ Ｃｏｎｄｕｃｔｉｎｇ ＩＧＢＴ"、Ｐｒｏｃｅｅｄｉｎｇ ｏｆ ＩＳＰＳＤ、２００４年、ｐ．１３３−１３６
しかしながら、ＲＣ−ＩＧＢＴでは、ＦＷＤがオン状態からオフ状態になる際に、ダイオードとして通常流れるべき電流（順方向電流）と逆向きの電流であるリカバリ電流が流れ、このリカバリ電流がエネルギーロスの原因となるというという問題があった。
そこで、本発明は、上記のような問題点を鑑みてなされたものであり、リカバリ電流の低減が可能な技術を提供することを目的とする。
本発明に係る半導体装置は、還流ダイオードが配設された第１領域と、ＩＧＢＴ（Insulated Gate Bipolar Transistor）が配設された第２領域と、平面視で前記第１領域及び前記第２領域を囲む耐圧保持領域とが規定された、第１主面及び第２主面を有する半導体基板と、前記第１領域、前記第２領域及び前記耐圧保持領域の前記第１主面上に配設された表面電極と、前記第１領域、前記第２領域及び前記耐圧保持領域の前記第２主面上に配設された裏面電極とを備え、前記半導体基板は、前記第１領域の前記第１主面に配設された、第１導電型を有するアノード層と、前記耐圧保持領域の前記第１主面に配設された、前記第１導電型を有する拡散層と、前記第１領域の前記第２主面に配設された、第２導電型を有するカソード層とを備え、前記アノード層と前記拡散層とは、前記半導体基板のうち前記アノード層及び前記拡散層以外の部分によって離間され、前記拡散層の前記第１導電型の不純物濃度は、前記アノード層の前記第１導電型の不純物濃度よりも高い。
本発明によれば、アノード層と拡散層との間の境界よりもアノード層側の第１主面に第１トレンチが配設されている。これにより、リカバリ電流を低減することができる。
実施の形態１に係る半導体装置の構成を示す断面図である。 実施の形態２に係る半導体装置の構成を示す平面図である。 実施の形態３に係る半導体装置の構成を示す断面図である。 実施の形態４に係る半導体装置の構成を示す断面図である。 実施の形態５に係る半導体装置の構成を示す断面図である。 実施の形態６に係る半導体装置の構成を示す断面図である。 実施の形態７に係る半導体装置の構成を示す平面図である。 実施の形態７に係る半導体装置の構成を示す断面図である。 関連半導体装置の構成を示す平面図である。 関連半導体装置の構成を示す断面図である。
＜関連半導体装置＞
まず、本発明の実施の形態に係る半導体装置について説明する前に、これと関連する電力用半導体装置（以下、「関連半導体装置」と記す）について説明する。
図９は、関連半導体装置の構成を示す平面図であり、図１０は、図９のＡ１−Ａ２線に沿った当該構成を示す断面図である。
図９に示すように、関連半導体装置は、ＦＷＤが配設された第１領域であるＦＷＤ領域１と、ＩＧＢＴが配設された第２領域であるＩＧＢＴ領域２と、耐圧保持領域３とが規定された半導体基板１１を備える。２つのＩＧＢＴ領域２は、平面視でＦＷＤ領域１を挟んでおり、耐圧保持領域３は、平面視でＦＷＤ領域１及び当該２つのＩＧＢＴ領域２を囲んでいる。また、関連半導体装置は、ＩＧＢＴ領域２に配設されたゲートパッド５１を備える。
以下では、第１導電型をｎ型とし、第２導電型をｐ型として説明する。また以下では、半導体基板１１の第１主面を、図１０における半導体基板１１の上面、ひいてはＦＷＤ領域１、ＩＧＢＴ領域２及び耐圧保持領域３のそれぞれの上面とし、半導体基板１１の第２主面を、図１０における半導体基板１１の下面、ひいてはＦＷＤ領域１、ＩＧＢＴ領域２及び耐圧保持領域３のそれぞれの下面として説明する。
図１０に示すように、関連半導体装置の半導体基板１１は、ｎ型ドリフト層１２と、ｐ型アノード層１３と、拡散層である第１ｐ型拡散層１４と、ｎ型バッファ層１５と、ｎ型カソード層１６と、第２ｐ型拡散層１７とを備える。また図示しないが、半導体基板１１は、例えばｎ型エミッタ層、ｐ型ベース層及びｐ型コレクタ層などのＩＧＢＴの構成要素を備える。
ｎ型ドリフト層１２は、ｎ型の不純物濃度が相対的に低く、ＦＷＤ領域１、ＩＧＢＴ領域２及び耐圧保持領域３に跨って配設されている。
ＦＷＤのｐ型アノード層１３は、ＦＷＤ領域１の上面に配設され、ｎ型ドリフト層１２の上面上に配設されている。
図示しないＩＧＢＴのｎ型エミッタ層及びｐ型ベース層は、ＩＧＢＴ領域２の上面に配設され、ｎ型ドリフト層１２の上面上に配設されている。これらｎ型エミッタ層及びｐ型ベース層は、ＩＧＢＴの一部であるＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）を構成している。また、ＩＧＢＴのｐ型ベース層は、ＦＷＤのｐ型アノード層１３と隣接している。
第１ｐ型拡散層１４は、耐圧保持領域３の上面に配設され、ｎ型ドリフト層１２の上面上に配設されている。また、第１ｐ型拡散層１４は、ＦＷＤのｐ型アノード層１３と隣接している。そして、第１ｐ型拡散層１４のｐ型の不純物濃度は、ｐ型アノード層１３の当該不純物濃度よりも高くなっており、第１ｐ型拡散層１４は、ｐ型アノード層１３の不純物よりも深い。なお、第１ｐ型拡散層１４とｐ型アノード層１３との間の境界は、耐圧保持領域３とＦＷＤ領域１との間の境界に対応し、図１０に示す上下に延びた点線は、第１ｐ型拡散層１４を形成する際における注入領域の境界、言い換えるとマスクと開口領域との境界を示す。
ｎ型バッファ層１５は、ＦＷＤ領域１、ＩＧＢＴ領域２及び耐圧保持領域３の下面に配設され、ｎ型ドリフト層１２の下面上に配設されている。ｎ型バッファ層１５のｎ型の不純物濃度は、ｎ型ドリフト層１２の当該不純物濃度よりも高くなっている。
ＦＷＤのｎ型カソード層１６は、ＦＷＤ領域１の下面に配設され、ｎ型バッファ層１５の下面上に配設されている。ｎ型カソード層１６のｎ型の不純物濃度は、ｎ型バッファ層１５の当該不純物濃度よりも高くなっている。
ＩＧＢＴのｐ型コレクタ層は、ＩＧＢＴ領域２の下面に配設され、ｎ型バッファ層１５の下面上に配設されている。また、ＩＧＢＴのｐ型コレクタ層は、ＦＷＤのｎ型カソード層１６と隣接している。
第２ｐ型拡散層１７は、耐圧保持領域３の下面に配設され、ｎ型バッファ層１５の下面上に配設されている。また、第２ｐ型拡散層１７は、ＦＷＤのｎ型カソード層１６と隣接している。関連半導体装置では、第２ｐ型拡散層１７のうちＦＷＤ領域１側の端部は、ＦＷＤ領域１に突出している。第２ｐ型拡散層１７のＦＷＤ領域１側の端部と、図１０に示す上下に延びた点線との間の長さＰＷは、ｎ型ドリフト層１２のうち第１ｐ型拡散層１４の下側部分の厚さよりも大きくしている。これにより、第１ｐ型拡散層１４からｎ型ドリフト層１２を通ってｎ型カソード層１６にキャリアが到達することを抑制することが可能となっている。なお、この第２ｐ型拡散層１７は、ＦＬＲ（Field Limiting Ring）構造、または、ＲＥＳＵＲＦ（REduced SURface Field）構造などを構成するが、ここでは詳細な構成の説明は省略する。
関連半導体装置は、上述した半導体基板１１だけでなく、層間絶縁膜２１，２３と、ポリシリコンからなるゲート電極層２２と、表面電極２４と、裏面電極２５とを備える。
層間絶縁膜２１は、半導体基板１１の端部に配設されている。ゲート電極層２２は層間絶縁膜２１上に配設され、層間絶縁膜２３はゲート電極層２２を覆う。
表面電極２４は、ＦＷＤ領域１、ＩＧＢＴ領域２及び耐圧保持領域３の上面上に配設され、図９のゲートパッド５１と電気的に接続されている。裏面電極２５は、ＦＷＤ領域１、ＩＧＢＴ領域２及び耐圧保持領域３の下面上に配設されている。
以上のように構成された関連半導体装置は、ＲＣ−ＩＧＢＴとして機能する。具体的には、ＩＧＢＴがオン状態の場合に、ｐ型コレクタ層からｎ型エミッタ層に向う電流（図１０の下から上に向かう電流）が流れる。ＩＧＢＴがオン状態からオフ状態になる場合には、ＲＣ−ＩＧＢＴに接続された図示しない誘導性負荷によって、ＲＣ−ＩＧＢＴに逆電圧が印加される。この結果、表面電極２４側が高電位となってＦＷＤがオン状態となり、ｐ型アノード層１３からｎ型カソード層１６に向かう電流（図１０の上から下に向かう電流）、つまりＩＧＢＴがオン状態の場合と逆向きの電流が流れる。このように逆電圧を逃がすことにより、当該逆電圧による故障が抑制されるとともに、逆電圧が誘導性負荷において有効利用される。
次に、ＩＧＢＴがオフ状態からオン状態に切り替えられたことによって、ＦＷＤがオン状態からオフ状態に切り替えられた際には、それまでに注入されていたｐ型アノード層１３のホールなどのキャリアが原因で、ＦＷＤがオン状態に流れていた電流と逆方向にリカバリ電流がしばらく流れ続けてしまう。このリカバリ電流は、ＩＧＢＴがオン状態の場合にＲＣ−ＩＧＢＴにおいて流れるべき電流と同じ向きであることから、エネルギーロスの原因となる。
特に、上述した関連半導体装置では、濃度が比較的高い第１ｐ型拡散層１４が、ｐ型アノード層１３と隣接している。このような構成では、ＩＧＢＴがオフ状態からオン状態に切り替えられ、ＦＷＤがオン状態からオフ状態に切り替えられた際に、第１ｐ型拡散層１４からｐ型アノード層１３にホールが注入される。この結果、排出されるべきホールが増加するので、ホールの移動方向とは逆方向の電流、つまり図１０の矢印Ｉｒｒに示されるリカバリ電流が増大してしまう。これに対して、耐圧保持領域３の下面に第２ｐ型拡散層１７が設けられたり、当該第２ｐ型拡散層１７をＦＷＤ領域１に突出させたりすることによって、リカバリ電流を低減することは可能であるが、さらにリカバリ電流を低減することが望まれる。ここで、以下で説明するように、実施の形態１〜７に係る半導体装置によればリカバリ電流を低減することが可能となっている。
＜実施の形態１＞
図１は、本発明の実施の形態１に係る半導体装置の構成を示す断面図である。以下、本実施の形態１で説明する構成要素のうち、関連半導体装置で説明した構成要素と同じまたは類似する構成要素については同じ参照符号を付し、異なる構成要素について主に説明する。
図１に示すように、本実施の形態１に係る半導体装置では、ｐ型アノード層１３と第１ｐ型拡散層１４との間の境界よりもｐ型アノード層１３側の半導体基板１１の上面に第１トレンチ３１が配設されている。つまり、第１トレンチ３１は、第１ｐ型拡散層１４と接触されずに、ｐ型アノード層１３のうちの第１ｐ型拡散層１４側の部分に配設されている。なお、本実施の形態１では、第１トレンチ３１は、少なくともＦＷＤ領域１及びＩＧＢＴ領域２に形成されている図示しないゲート電極構造と同様に形成される。このため、第１トレンチ３１内にはゲート絶縁膜と同じ絶縁膜を介して、ゲート電極層と同じ電極層が配設されている。
以上のような本実施の形態１に係る半導体装置によれば、ＦＷＤがオン状態からオフ状態に切り替えられた際に、第１ｐ型拡散層１４からｐ型アノード層１３にホールが注入されることを抑制することができる。この結果、第１ｐ型拡散層１４からｐ型アノード層１３を介してｎ型カソード層１６に流れるリカバリ電流を低減することができる。
なお本実施の形態１において、半導体基板１１は、珪素（Ｓｉ）などの半導体から構成されてもよいし、炭化珪素（ＳｉＣ）、窒化ガリウム（ＧａＮ）、ダイヤモンドなどのワイドバンドギャップ半導体から構成されてもよい。このことは、実施の形態２以降においても同様である。
＜実施の形態２＞
図２は、本発明の実施の形態２に係る半導体装置の構成を示す平面図である。以下、本実施の形態２で説明する構成要素のうち、関連半導体装置で説明した構成要素と同じまたは類似する構成要素については同じ参照符号を付し、異なる構成要素について主に説明する。
図２に示すように、本実施の形態２に係る半導体装置では、ｐ型アノード層１３に、第１トレンチ３１と交差する第２トレンチ３２が配設されている。なお、第２トレンチ３２内には、第１トレンチ３１と同様に、ゲート絶縁膜と同じ絶縁膜を介して、ゲート電極層と同じ電極層が配設されている。
以上のような本実施の形態２に係る半導体装置によれば、第１トレンチ３１の下側において集中していた電界が、第２トレンチ３２の下側に分散される。これにより、トレンチに電界が集中することを抑制することができるので、耐圧性を高めることができ、かつ、トレンチのデメリットを抑制することができる。
＜実施の形態３＞
図３は、本発明の実施の形態３に係る半導体装置の構成を示す断面図である。以下、本実施の形態３で説明する構成要素のうち、関連半導体装置で説明した構成要素と同じまたは類似する構成要素については同じ参照符号を付し、異なる構成要素について主に説明する。
本実施の形態３に係る半導体装置では、ｐ型アノード層１３のｐ型の不純物濃度は、第１ｐ型拡散層１４に近づくにつれて低くなっている。なお、ｐ型アノード層１３として濃度に勾配を有する不純物層を形成する方法としては、例えば一般的に知られているＶＬＤ（Variation of Lateral Doping）を用いてもよいし、これ以外の方法を用いてもよい。
以上のような本実施の形態３に係る半導体装置によれば、ｐ型アノード層１３の濃度に勾配を設けたことにより、ｐ型アノード層１３と第１ｐ型拡散層１４との間の、図３の想像線で示される抵抗３３を高くすることができる。これにより、第１ｐ型拡散層１４からｐ型アノード層１３を介してｎ型カソード層に流れるリカバリ電流を低減することができる。
＜実施の形態４＞
図４は、本発明の実施の形態４に係る半導体装置の構成を示す断面図である。以下、本実施の形態４で説明する構成要素のうち、関連半導体装置で説明した構成要素と同じまたは類似する構成要素については同じ参照符号を付し、異なる構成要素について主に説明する。
図４に示すように、本実施の形態４に係る半導体装置では、表面電極２４は、耐圧保持領域３の上方に配設されており、第１ｐ型拡散層１４と非接触となっている。ここでは、層間絶縁膜２３のうちＦＷＤ領域１側の端部がＦＷＤ領域１に突出し、その突出部分によって表面電極２４と第１ｐ型拡散層１４とが離間されている。なお、表面電極２４は、ＦＷＤ領域１及びＩＧＢＴ領域２上に配設されており、ｐ型アノード層１３、ｐ型ベース層及びｎ型エミッタ層と接触されている。
以上のような本実施の形態４に係る半導体装置によれば、ＦＷＤがオン状態の際に第１ｐ型拡散層１４においてキャリアであるホールの発生を抑制することができる。このため、ＦＷＤがオン状態からオフ状態に切り替えられた際に、第１ｐ型拡散層１４からｐ型アノード層１３にホールが注入されることを抑制することができるので、リカバリ電流を低減することができる。
＜実施の形態５＞
図５は、本発明の実施の形態５に係る半導体装置の構成を示す断面図である。以下、本実施の形態５で説明する構成要素のうち、実施の形態４に係る半導体装置で説明した構成要素と同じまたは類似する構成要素については同じ参照符号を付し、異なる構成要素について主に説明する。
図５に示すように、本実施の形態５に係る半導体装置では、ｐ型アノード層１３と第１ｐ型拡散層１４とは、ｎ型ドリフト層１２の一部分によって離間されており、ｎ型ドリフト層１２の当該一部分は、層間絶縁膜２３の突出部分によって表面電極２４と離間されている。
以上のような本実施の形態５に係る半導体装置によれば、ｐ型アノード層１３と第１ｐ型拡散層１４との間の、図５の想像線で示される抵抗３４を高くすることができる。これにより、第１ｐ型拡散層１４からｐ型アノード層１３を介してｎ型カソード層に流れるリカバリ電流を低減することができる。
＜実施の形態６＞
図６は、本発明の実施の形態６に係る半導体装置の構成を示す断面図である。以下、本実施の形態６で説明する構成要素のうち、実施の形態４に係る半導体装置で説明した構成要素と同じまたは類似する構成要素については同じ参照符号を付し、異なる構成要素について主に説明する。
図６に示すように、本実施の形態６に係る半導体基板１１は、ｎ型を有する分離領域３５をさらに備えており、分離領域３５は、ｐ型アノード層１３と第１ｐ型拡散層１４との間に挟まれて半導体基板１１の上面上に配設されており、分離領域３５の上部は、層間絶縁膜２３の突出部分によって表面電極２４と離間されている。なお本実施の形態６では、分離領域３５のｎ型の不純物濃度は、ｎ型ドリフト層１２の当該不純物濃度よりも高くしている。
以上のような本実施の形態６に係る半導体装置によれば、分離領域３５を形成する分だけ、実施の形態５よりも製造工程が増えるが、ｐ型アノード層１３と第１ｐ型拡散層１４との間の、図６の想像線で部分示される抵抗３６の抵抗値を、意図する値にすることができる。これにより、リカバリ電流を適切に低減することができる。
＜実施の形態７＞
図７は、本発明の実施の形態７に係る半導体装置の構成を示す平面図であり、図８は、当該構成を示す断面図である。以下、本実施の形態７で説明する構成要素のうち、関連半導体装置で説明した構成要素と同じまたは類似する構成要素については同じ参照符号を付し、異なる構成要素について主に説明する。
図７及び図８に示すように、本実施の形態７に係る半導体装置では、第１ｐ型拡散層１４は、複数の選択注入層１４ａと、複数の選択注入層１４ａが配設された半導体層１４ｂとを含んでいる。図７に示すように、複数の四角形状の選択注入層１４ａは、耐圧保持領域３の周方向に沿って千鳥状のパターンで配設されており、図８に示すように、選択注入層１４ａは、半導体層１４ｂの上部に配設されている。ただし、複数の選択注入層１４ａの形状、位置及び範囲は、図７及び図８に示すものに限ったものではない。
本実施の形態７では、第１ｐ型拡散層１４は、第１ｐ型拡散層１４を形成すべき領域内において選択的に不純物を注入することによって形成される。これにより、複数の選択注入層１４ａには不純物が注入されるが、半導体層１４ｂには不純物は注入されない。しかしながら、熱拡散等により複数の選択注入層１４ａの不純物が、半導体層１４ｂに拡散する。このため、概ね、半導体層１４ｂの不純物濃度は、選択注入層１４ａの不純物濃度よりも低くなっている。なお、選択注入層１４ａ及び半導体層１４ｂに一方から他方に向かう方向に沿った不純物濃度の変化は、急峻であってもよいし緩慢であってもよい。このように構成された本実施の形態７では、第１ｐ型拡散層１４は、不純物濃度が不均一となる。
以上のような本実施の形態７に係る半導体装置によれば、第１ｐ型拡散層１４全体の平均的な不純物濃度を、選択注入層１４ａの不純物濃度よりも低くすることができる。これにより、ＦＷＤがオン状態の際に第１ｐ型拡散層１４においてホールの発生を抑制することができるので、リカバリ電流を低減することができる。
なお、本発明は、その発明の範囲内において、各実施の形態及び各変形例を自由に組み合わせたり、各実施の形態及び各変形例を適宜、変形、省略したりすることが可能である。
１ ＦＷＤ領域、２ ＩＧＢＴ領域、３ 耐圧保持領域、１１ 半導体基板、１３ ｐ型アノード層、１４ 第１ｐ型拡散層、１６ ｎ型カソード層、２４ 表面電極、２５ 裏面電極、３１ 第１トレンチ、３２ 第２トレンチ、３５ 分離領域。

Claims (2)

  1. 還流ダイオードが配設された第１領域と、ＩＧＢＴ（Insulated Gate Bipolar Transistor）が配設された第２領域と、平面視で前記第１領域及び前記第２領域を囲む耐圧保持領域とが規定された、第１主面及び第２主面を有する半導体基板と、
    前記第１領域、前記第２領域及び前記耐圧保持領域の前記第１主面上に配設された表面電極と、
    前記第１領域、前記第２領域及び前記耐圧保持領域の前記第２主面上に配設された裏面電極と
    を備え、
    前記半導体基板は、
    前記第１領域の前記第１主面に配設された、第１導電型を有するアノード層と、
    前記耐圧保持領域の前記第１主面に配設された、前記第１導電型を有する拡散層と、
    前記第１領域の前記第２主面に配設された、第２導電型を有するカソード層と
    を備え、
    前記アノード層と前記拡散層とは、前記半導体基板のうち前記アノード層及び前記拡散層以外の部分によって離間され、
    前記拡散層の前記第１導電型の不純物濃度は、前記アノード層の前記第１導電型の不純物濃度よりも高い、半導体装置。
  2. 請求項１に記載の半導体装置であって、
    前記半導体基板の前記部分と前記表面電極とを離間する層間絶縁膜をさらに備える、半導体装置。
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