JP5283326B2 - 半導体装置およびその製造方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 107
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 23
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 claims abstract description 59
- 239000000758 substrate Substances 0.000 claims abstract description 58
- 239000010936 titanium Substances 0.000 claims abstract description 31
- 239000010931 gold Substances 0.000 claims abstract description 28
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 claims abstract description 24
- 229910052759 nickel Inorganic materials 0.000 claims abstract description 24
- 229910052719 titanium Inorganic materials 0.000 claims abstract description 24
- 230000005669 field effect Effects 0.000 claims abstract description 21
- 229910052737 gold Inorganic materials 0.000 claims abstract description 18
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 claims abstract description 17
- 239000012535 impurity Substances 0.000 claims description 32
- 238000000034 method Methods 0.000 claims description 20
- 238000010438 heat treatment Methods 0.000 claims description 18
- 238000005498 polishing Methods 0.000 claims description 5
- 238000005224 laser annealing Methods 0.000 claims description 4
- 230000015572 biosynthetic process Effects 0.000 claims description 3
- 230000003213 activating effect Effects 0.000 claims description 2
- 238000009792 diffusion process Methods 0.000 claims description 2
- 238000010030 laminating Methods 0.000 claims description 2
- 238000010992 reflux Methods 0.000 description 6
- 239000010703 silicon Substances 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 3
- 229910052782 aluminium Inorganic materials 0.000 description 3
- 230000001976 improved effect Effects 0.000 description 3
- 239000000463 material Substances 0.000 description 3
- 230000001133 acceleration Effects 0.000 description 2
- 238000009826 distribution Methods 0.000 description 2
- 238000010894 electron beam technology Methods 0.000 description 2
- 230000005251 gamma ray Effects 0.000 description 2
- 230000001965 increasing effect Effects 0.000 description 2
- 230000001939 inductive effect Effects 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 238000010884 ion-beam technique Methods 0.000 description 2
- 230000001678 irradiating effect Effects 0.000 description 2
- 230000005855 radiation Effects 0.000 description 2
- 229910000679 solder Inorganic materials 0.000 description 2
- 229910000789 Aluminium-silicon alloy Inorganic materials 0.000 description 1
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 1
- 230000004913 activation Effects 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 239000007772 electrode material Substances 0.000 description 1
- 230000002349 favourable effect Effects 0.000 description 1
- 230000006698 induction Effects 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 238000002844 melting Methods 0.000 description 1
- 230000008018 melting Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910052750 molybdenum Inorganic materials 0.000 description 1
- 239000011733 molybdenum Substances 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 238000005215 recombination Methods 0.000 description 1
- 230000006798 recombination Effects 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
- H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
- H01L29/7395—Vertical transistors, e.g. vertical IGBT
- H01L29/7396—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions
- H01L29/7397—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions and a gate structure lying on a slanted or vertical surface or formed in a groove, e.g. trench gate IGBT
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/083—Anode or cathode regions of thyristors or gated bipolar-mode devices
- H01L29/0834—Anode regions of thyristors or gated bipolar-mode devices, e.g. supplementary regions surrounding anode regions
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/45—Ohmic electrodes
- H01L29/456—Ohmic electrodes on silicon
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66234—Bipolar junction transistors [BJT]
- H01L29/66325—Bipolar junction transistors [BJT] controlled by field-effect, e.g. insulated gate bipolar transistors [IGBT]
- H01L29/66333—Vertical insulated gate bipolar transistors
- H01L29/66348—Vertical insulated gate bipolar transistors with a recessed gate
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Description
本発明は、半導体装置およびその製造方法に関し、特に、絶縁ゲート型バイポーラトランジスタと還流ダイオードとを有する半導体装置およびその製造方法に関するものである。
近年、省エネルギの観点から、家電製品や産業用電力装置の制御などにインバータ回路が広く用いられるようになってきている。インバータ回路は、パワー半導体デバイスにより、電圧または電流のオンとオフを繰返すことにより電力の制御を行なっている。このインバータ回路には、定格電圧が３００Ｖ以上では、その特性から絶縁ゲート型バイポーラトランジスタ（Insulated Gate Bipolar Transistor：以下「ＩＧＢＴ」と略記する）が主に用いられている。
インバータ回路は、主に誘導モータなどの誘導性負荷を駆動する場合が多いが、その場合、誘導性負荷から逆起電力が発生する。このため、その逆起電力から生じる電流を還流させるための還流ダイオード（Free Wheel Diode）が必要となる。通常のインバータ回路は、ＩＧＢＴと還流ダイオードとが逆並列に接続されたもの（逆導通ＩＧＢＴ：Reverse Conducting IGBT）から構成されている。このインバータ装置の小型軽量化を目指して、還流ダイオードとＩＧＢＴとが一体的されて１チップ化された半導体装置の開発が進められつつある。
従来、このようなＩＧＢＴと還流ダイオードとが一体化されて１チップ化された半導体装置は、たとえば特開平６−８５２６９号公報、特開平６−１９６７０５号公報、特開２００５−５７２３５号公報などに提案されている。
特開平６−８５２６９号公報
特開平６−１９６７０５号公報
特開２００５−５７２３５号公報
逆導通ＩＧＢＴにおいて、半導体基板の表面側にはＩＧＢＴの絶縁ゲート型電界効果トランジスタ部と還流ダイオードのアノード領域とが形成され、裏面側にはＩＧＢＴのコレクタ領域と還流ダイオードのカソード領域とが形成されている。そして、そのコレクタ領域とカソード領域との双方に電気的に接続するように裏面電極が半導体基板の裏面上に形成されている。
この裏面電極は、従来、半導体基板の裏面側からＡｌ（アルミニウム）、Ｍｏ（モリブデン）、Ｎｉ（ニッケル）およびＡｕ（金）の順に積層された構成を有している。この裏面電極Ａｌ／Ｍｏ／Ｎｉ／Ａｕはｐ型不純物とは良好なオーミック接触を形成できる。このため、ＩＧＢＴの絶縁ゲート型電界効果トランジスタ部の導通時には良好なオン電圧が得られる。
しかし裏面電極Ａｌ／Ｍｏ／Ｎｉ／Ａｕはｎ型不純物とは良好なオーミック接触を形成しにくい。このため、還流ダイオードの導通時にはオン電圧が悪化してしまうという問題があった。
また逆導通ＩＧＢＴでは、電子線、γ線、中性子線、イオン線などの放射線を半導体ウエハに照射してライフタイムコントロールを行なう必要がある。また裏面電極Ａｌ／Ｍｏ／Ｎｉ／Ａｕと半導体基板のオーミック接触を良好にするために、裏面電極の形成後に半導体ウエハに熱処理を加える必要がある。
しかし逆導通ＩＧＢＴの半導体ウエハは、裏面研磨後において厚みが薄くなる。このため裏面電極の形成後に熱処理を加えると、シリコンと裏面電極との熱膨張率の違いにより、半導体ウエハに反りが生じ、量産性が悪化するという問題があった。
それゆえ本発明の一の目的は、絶縁ゲート型電界効果トランジスタ部の導通時および還流ダイオードの導通時のいずれにおいても良好なオン電圧を得ることのできる半導体装置およびその製造方法を提供することである。
また本発明の他の目的は、熱処理による反りの生じにくい半導体装置およびその製造方法を提供することである。
本発明の半導体装置は、半導体基板と、絶縁ゲート型バイポーラトランジスタの絶縁ゲート型電界効果トランジスタ部および第１導電型のコレクタ領域と、還流ダイオードの第１導電型のアノード領域および第２導電型のカソード領域と、裏面電極とを備えている。半導体基板は、互いに対向する第１主面および第２主面を有している。絶縁ゲート型電界効果トランジスタ部は、半導体基板の第１主面側に形成されている。アノード領域は、半導体基板の第１主面に形成されている。コレクタ領域は、半導体基板の第２主面に形成されている。カソード領域は、半導体基板の第２主面に形成されている。裏面電極は、コレクタ領域およびカソード領域の双方に接するように第２主面上に形成され、かつ第２主面側から順に積層されたチタン層、ニッケル層および金層を有している。裏面電極のチタン層はコレクタ領域およびカソード領域の双方に接している。
本発明の半導体装置の製造方法は以下の工程を有している。
まず半導体基板の第１主面側に絶縁ゲート型バイポーラトランジスタの絶縁ゲート型電界効果トランジスタ部と、還流ダイオードの第１導電型のアノード領域とが形成される。半導体基板の第１主面に対向する第２主面が研磨される。半導体基板の第２主面に、絶縁ゲート型バイポーラトランジスタの第１導電型のコレクタ領域が形成される。半導体基板の第２主面に、還流ダイオードの第２導電型のカソード領域が形成される。コレクタ領域およびカソード領域との双方に接するように第２主面上に、チタン層、ニッケル層および金層を第２主面側から順に積層することで裏面電極が形成される。裏面電極のチタン層はコレクタ領域およびカソード領域の双方に接するように形成される。
まず半導体基板の第１主面側に絶縁ゲート型バイポーラトランジスタの絶縁ゲート型電界効果トランジスタ部と、還流ダイオードの第１導電型のアノード領域とが形成される。半導体基板の第１主面に対向する第２主面が研磨される。半導体基板の第２主面に、絶縁ゲート型バイポーラトランジスタの第１導電型のコレクタ領域が形成される。半導体基板の第２主面に、還流ダイオードの第２導電型のカソード領域が形成される。コレクタ領域およびカソード領域との双方に接するように第２主面上に、チタン層、ニッケル層および金層を第２主面側から順に積層することで裏面電極が形成される。裏面電極のチタン層はコレクタ領域およびカソード領域の双方に接するように形成される。
本発明によれば、コレクタ領域およびカソード領域の双方に接するようにチタン層が形成されているため、絶縁ゲート型電界効果トランジスタ部の導通時および還流ダイオードの導通時のいずれにおいても良好なオン電圧を得ることができる。
また上記のように良好なオン電圧を得ることができるため、裏面電極と半導体基板のオーミック接触を良好にするための熱処理を裏面電極形成後に行なう必要がない。このため、この熱処理により半導体基板に反りが生じることもない。
またチタン層上にニッケル層が形成されているため、モジュールへの組み付けにおいて裏面側を接続する際にニッケル層が半田の役割をなし、良好な接続を得ることができる。また酸化しやすいニッケル層上に金層が形成されているため、ニッケル層の酸化を防止することができる。
以下、本発明の実施の形態について図に基づいて説明する。
図１は、本発明の一実施の形態における半導体装置の構成を概略的に示す断面図である。図１を参照して、本実施の形態の半導体装置は、半導体基板２０のセル領域に形成されたＩＧＢＴと還流ダイオードとを有している。半導体基板２０は、たとえばｎ型の不純物が導入されたシリコンよりなっており、互いに対向する第１主面２０ａおよび第２主面２０ｂを有している。この半導体基板２０は、１５０μｍ以下の厚みを有していることが好ましい。
図１は、本発明の一実施の形態における半導体装置の構成を概略的に示す断面図である。図１を参照して、本実施の形態の半導体装置は、半導体基板２０のセル領域に形成されたＩＧＢＴと還流ダイオードとを有している。半導体基板２０は、たとえばｎ型の不純物が導入されたシリコンよりなっており、互いに対向する第１主面２０ａおよび第２主面２０ｂを有している。この半導体基板２０は、１５０μｍ以下の厚みを有していることが好ましい。
ＩＧＢＴは、半導体基板２０のｎ-半導体層１と、ｐ型ベース領域２と、ｎ+エミッタ領域３と、トレンチゲート電極５と、ｐ型コレクタ領域９とを主に有している。半導体基板２０のセル領域には、ｎ-半導体層１の第１主面２０ａ側に、ｐ型の不純物を拡散することによりｐ型ベース領域２が選択的に形成されている。ｐ型ベース領域２内の第１主面２０ａには、高濃度のｎ型の不純物を選択的に拡散することによりｎ+エミッタ領域３が選択的に形成されている。半導体基板２０の第１主面２０ａには、ｎ+エミッタ領域３とｐ型ベース領域２とを貫通してｎ-半導体層１に達するように複数のトレンチ４が形成されている。各トレンチ４の内壁に沿ってゲート絶縁層６が形成されており、そのトレンチ４内を充填するようにトレンチゲート電極５が形成されている。このトレンチゲート電極５は、ｎ-半導体層１とｎ+エミッタ領域３とに挟まれたｐ型ベース領域２にゲート絶縁層６を介して対向するように形成されている。
これらのｎ-半導体層１、ｐ型ベース領域２、ｎ+エミッタ領域３およびトレンチゲート電極５により、半導体基板２０の第１主面２０ａ側にＩＧＢＴの絶縁ゲート型電界効果トランジスタ部が構成されている。つまり、ｎ-半導体層１およびｎ+エミッタ領域３が１対のソース／ドレインとして機能し、ゲート絶縁層６を介してトレンチゲート電極５と対向するｐ型ベース領域２の部分（トレンチゲート電極５の周縁部）がチャネルとして機能し、トレンチゲート電極５がそのチャネルの形成を制御するためのゲートとして機能する。
半導体基板２０のセル領域においては、第２主面２０ｂに、ｐ型の不純物を拡散することによりｐ型コレクタ領域９が選択的に形成されている。
還流ダイオードは、半導体基板２０のｎ-半導体層１と、ｐ型ベース領域２と、ｎ型カソード領域１０とを有している。上述のｐ型ベース領域２は還流ダイオードのアノード領域としても機能する。半導体基板２０のセル領域においては、第２主面２０ｂに、ｎ型の不純物を拡散することによりｎ型カソード領域１０が選択的に形成されている。ｎ型カソード領域１０はｐ型コレクタ領域９と隣接するように交互に形成されている。
半導体基板２０の第１主面２０ａ上には、トレンチゲート電極５を覆うとともに、ｐ型ベース領域２とｎ+エミッタ領域３との表面を露出する絶縁層７が形成されている。この露出したｐ型ベース領域２とｎ+エミッタ領域３との表面に接するように、第１主面２０ａ上にはエミッタ電極８が形成されている。このエミッタ電極８は、還流ダイオードのアノード電極も兼ねている。
半導体基板２０の第２主面２０ｂの全面上には裏面電極１４が形成されている。裏面電極１４はセル領域においてｐ型コレクタ領域９およびｎ型カソード領域１０の双方に接している。裏面電極１４は、第２主面２０ｂ側から順に積層されたチタン（Ｔｉ）層１１、ニッケル（Ｎｉ）層１２および金（Ａｕ）層１３を有している。これにより、チタン層１１はｐ型コレクタ領域９およびｎ型カソード領域１０の双方に接している。またニッケル層１２はチタン層１１に接して形成されており、金層１３はニッケル層１２に接して形成されている。この裏面電極１４は、ＩＧＢＴのコレクタ電極であるとともに、還流ダイオードのカソード電極でもある。
チタン層１１はたとえば０．０５μｍ以上０．３μｍ以下の厚みであることが好ましく、ニッケル層１２はたとえば０．３μｍ以上２．０μｍ以下の厚みであることが好ましく、金層１３はたとえば０．０２μｍ以上０．４μｍ以下の厚みであることが好ましい。これにより、逆導通ＩＧＢＴの特性を安定させることができる。
図示していないが、上記のＩＧＢＴと還流ダイオードとを含むセル領域の第１主面２０ａにおける外周を取り囲むようにガードリング領域が形成されている。このガードリング領域はｐ型不純物を拡散することで形成されている。ガードリング領域の表面は絶縁層７で被膜され、その上にガードリング電極が形成されている。
図２は、図１のＩＩ−ＩＩ線に沿う部分におけるｐ型不純物の濃度分布を示す図である。図２を参照して、ｐ型コレクタ領域９はたとえば第２主面（裏面）２０ｂから０．３μｍ程度の深さで形成されており、かつ全体的に１．０×１０19ｃｍ-3以上の濃度を有している。このｐ型コレクタ領域９は第２主面２０ｂから１．０μｍ以下の深さで形成されていることが好ましく、また３．０×１０19ｃｍ-3以上のピーク濃度を有していることが好ましい。
本実施の形態のように裏面電極１４がＴｉ／Ｎｉ／Ａｕの場合、後述するレーザアニールを用いて、図２に示すようにｐ型コレクタ領域９の拡散深さを１．０μｍ以下とし、かうピーク濃度を３．０×１０19ｃｍ-3以上に制御することで、裏面電極１４と半導体基板２０とのオーミック接触が良好となり、オン電圧の増加をさらに防止することができる。
次に、本実施の形態のＩＧＢＴのオン動作について図１を用いて説明する。
図１を参照して、オン動作させるには、まずエミッタ電極８と裏面電極１４との間に所定の正のコレクタ電圧ＶCEが印加され、エミッタ電極８とトレンチゲート電極５との間に所定の正のゲート電圧ＶGEが印加されてゲートがオン状態とされる。このときトレンチゲート電極５と対向するｐ型ベース領域２の部分がｐ型からｎ型に反転してチャネルが形成され、このチャネルを通じてエミッタ電極８から電子がｎ-半導体層１に注入される。この注入された電子によりｐ型コレクタ領域９とｎ-半導体層１間が順バイアス状態とされ、ｐ型コレクタ領域９からｎ-半導体層１へ正孔（ホール）が注入される。これにより、ｎ-半導体層１の抵抗が大幅に下がり、絶縁ゲート型電界効果トランジスタ部のオン抵抗が大幅に下がり、電流容量は増大する。また、第１主面２０ａに形成された絶縁ゲート型電界効果トランジスタ部の直下の第２主面２０ｂにｐ型コレクタ領域９が形成されることで、電子および正孔（ホール）が注入される経路を最短にすることができ、これによりオン抵抗の上昇が防止されている。
図１を参照して、オン動作させるには、まずエミッタ電極８と裏面電極１４との間に所定の正のコレクタ電圧ＶCEが印加され、エミッタ電極８とトレンチゲート電極５との間に所定の正のゲート電圧ＶGEが印加されてゲートがオン状態とされる。このときトレンチゲート電極５と対向するｐ型ベース領域２の部分がｐ型からｎ型に反転してチャネルが形成され、このチャネルを通じてエミッタ電極８から電子がｎ-半導体層１に注入される。この注入された電子によりｐ型コレクタ領域９とｎ-半導体層１間が順バイアス状態とされ、ｐ型コレクタ領域９からｎ-半導体層１へ正孔（ホール）が注入される。これにより、ｎ-半導体層１の抵抗が大幅に下がり、絶縁ゲート型電界効果トランジスタ部のオン抵抗が大幅に下がり、電流容量は増大する。また、第１主面２０ａに形成された絶縁ゲート型電界効果トランジスタ部の直下の第２主面２０ｂにｐ型コレクタ領域９が形成されることで、電子および正孔（ホール）が注入される経路を最短にすることができ、これによりオン抵抗の上昇が防止されている。
次に、本実施の形態の還流ダイオードのオン動作について図１を用いて説明する。
図１を参照して、エミッタ電極８と裏面電極１４との間に所定のしきい値を越える順バイアス（アノード電圧ＶAK）が印加される。これにより、ｐ型ベース領域２からｎ-半導体層１に正孔（ホール）が注入され、さらにｎ型カソード領域１０から電子が注入され、順方向電圧（ＶF）が大幅に下がり、電流が流れる。また、第１主面２０ａに形成された還流ダイオード領域の直下の第２主面２０ｂにｎ型カソード領域１０が形成されることで、電子および正孔（ホール）が注入される経路を最短にすることができ、これにより順方向電圧（ＶF）の上昇が防止されている。
図１を参照して、エミッタ電極８と裏面電極１４との間に所定のしきい値を越える順バイアス（アノード電圧ＶAK）が印加される。これにより、ｐ型ベース領域２からｎ-半導体層１に正孔（ホール）が注入され、さらにｎ型カソード領域１０から電子が注入され、順方向電圧（ＶF）が大幅に下がり、電流が流れる。また、第１主面２０ａに形成された還流ダイオード領域の直下の第２主面２０ｂにｎ型カソード領域１０が形成されることで、電子および正孔（ホール）が注入される経路を最短にすることができ、これにより順方向電圧（ＶF）の上昇が防止されている。
次に、本実施の形態の半導体装置の製造方法について説明する。
図３〜図８は、本発明の一実施の形態における半導体装置の製造方法を工程順に示す概略断面図である。図３を参照して、ｎ型不純物が導入された単結晶シリコンよりなる半導体基板２０が準備される。この状態において半導体基板２０は全体的にｎ-半導体層１よりなっている。この後、第１主面２０ａにおいてセル領域の外周を取り囲むように、ｎ-半導体層１の表面にｐ型不純物を拡散することでガードリング領域（図示せず）が形成される。
図３〜図８は、本発明の一実施の形態における半導体装置の製造方法を工程順に示す概略断面図である。図３を参照して、ｎ型不純物が導入された単結晶シリコンよりなる半導体基板２０が準備される。この状態において半導体基板２０は全体的にｎ-半導体層１よりなっている。この後、第１主面２０ａにおいてセル領域の外周を取り囲むように、ｎ-半導体層１の表面にｐ型不純物を拡散することでガードリング領域（図示せず）が形成される。
図４を参照して、半導体基板２０の第１主面２０ａに、ＩＧＢＴの絶縁ゲート型電界効果トランジスタ部（ｐ型ベース領域２、ｎ+エミッタ領域３、トレンチ４、ゲート絶縁層６、トレンチゲート電極５）が形成される。このとき、絶縁ゲート型電界効果トランジスタ部のｐ型ベース領域２が還流ダイオードのアノード領域にもなるため、還流ダイオードのアノード領域２も同時に形成される。トレンチゲート電極５およびガードリング領域の上部を覆うとともに、ｐ型ベース領域２およびｎ+エミッタ領域３の表面を露出するように第１主面２０ａ上に絶縁層７が形成される。
図５を参照して、ｐ型ベース領域２およびｎ+エミッタ領域３に接するようにエミッタ電極８が形成されるとともに、ガードリング領域上にはガードリング電極が形成される。この後、半導体基板２０の第２主面２０ｂが研磨される。
図６を参照して、上記の研磨により、半導体基板２０は、たとえば１５０μｍ以下の厚みとされる。この後、ライフタイムコントロールの処理が行なわれる。このライフタイムコントロールの処理は、たとえば電子線、γ線、中性子線、イオン線などの放射線を半導体基板２０に照射することにより行なわれる。
図７を参照して、第２主面２０ｂのセル領域に、たとえば加速電圧２５ｋｅＶ以上２００ｋｅＶ以下で選択的にｐ型の不純物がイオン注入される。これにより、第２主面２０ｂにｐ型コレクタ領域９が選択的に形成される。
図８を参照して、第２主面２０ｂのセル領域に、たとえば加速電圧２５ｋｅＶ以上２００ｋｅＶ以下で選択的にｎ型の不純物がイオン注入される。これにより、第２主面２０ｂにおいてｐ型コレクタ領域９に隣接するようにｎ型カソード領域１０が選択的に形成される。
この後、ｐ型コレクタ領域９にイオン注入されたｐ型の不純物とｎ型カソード領域１０にイオン注入されたｎ型の不純物とが同じ熱処理により活性化される。この活性化のための熱処理はたとえばレーザーアニールにより行なわれる。
図１を参照して、第２主面２０ｂに、チタン層１１、ニッケル層１２および金層１３が第２主面２０ｂ側から順次積層して形成され、これにより裏面電極１４が形成される。チタン層１１はたとえば０．０５μｍ以上０．３μｍ以下の厚みで、ニッケル層１２はとえば０．３μｍ以上２．０μｍ以下の厚みで、金層１３はたとえば０．０２μｍ以上０．４μｍ以下の厚みで形成される。これにより特性が安定し、図１に示す逆導通ＩＧＢＴが製造される。
本実施の形態によれば、ｐ型コレクタ領域９およびｎ型カソード領域１０の双方に接するようにチタン層１１が形成されているため、絶縁ゲート型電界効果トランジスタ部の導通時および還流ダイオードの導通時のいずれにおいても良好なオン電圧を得ることができる。
また上記のように良好なオン電圧を得ることができるため、裏面電極１４の形成後に、裏面電極１４と半導体基板２０のオーミック接触を良好にするための熱処理を行なう必要がない。このため、この熱処理により半導体基板２０に反りが生じることもない。
またチタン層１１上にニッケル層１２が形成されているため、モジュールへの組み付けにおいて裏面側を接続する際にニッケル層１２が半田の役割をなし、良好な接続を得ることができる。また酸化しやすいニッケル層１２上に金層１３が形成されているため、ニッケル層１２の酸化を防止することができる。
また図５および図６の工程で研磨により半導体基板２０の厚みを１５０μｍ以下とすることで、絶縁ゲート型電界効果トランジスタ部および還流ダイオードのオン電圧をさらに良好にすることができる。
またライフタイムコントロールの処理を行なうことにより、半導体基板２０中に結晶欠陥（「再結合中心」または「ライフタイム制御領域」と呼ぶこともある）が形成され、半導体基板２０中のキャリアのライフタイム（寿命）を制御することができるため、スイッチング特性を良好なものにすることができる。
また図７に示すｐ型不純物のイオン注入および図８に示すｎ型不純物のイオン注入のそれぞれを加速電圧２５ｋｅＶ以上２００ｋｅＶ以下の範囲で変えることで、第２主面２０ｂから深さ方向へ向かって不純物の濃度勾配を制御することができる。これにより、絶縁ゲート方電界効果トランジスタ部および還流ダイオードのオン電圧を改善することができる。
また図８の工程で裏面電極１４の形成前にレーザーアニールで熱処理することができるため裏面電極１４の融点以上の温度に加熱することができる。これにより、第２主面２０ｂのごく表面（第２主面２０ｂから１．０μｍ以下の深さ）のみに高濃度のｐ型不純物およびｎ型不純物を活性化でき、ｐ型コレクタ領域９およびｎ型カソード領域１０を形成するのに必要な不純物の量を低減することができる。
特に、図２に示すように、ｐ型不純物のピーク濃度を３．０×１０19ｃｍ-3以上にすることにより、ｐ型コレクタ領域９と裏面電極１４とに良好なオーミック接触が形成され、絶縁ゲート型電界効果トランジスタ部の導通時のオン電圧の増加を防止することができる。
またｐ型コレクタ領域９のｐ型不純物とｎ型カソード領域１０のｎ型不純物とを同じ熱処理（たとえばレーザーアニール）で活性化させることにより、別々に熱処理する場合よりも熱処理工程を省略することができ、製造工程の簡略化を図ることができる。
本願発明者らは、裏面電極１４の材質・構成の違いによるオン電圧の違いについて調べた。以下、そのことについて説明する。
裏面電極以外の製造工程を上記の実施の形態と同一にし、裏面電極１４を以下の（１）〜（３）の各々の材質・構成とした逆導通ＩＧＢＴを準備した。
（１）半導体基板２０の第２主面２０ｂ側からチタン層、ニッケル層および金層を順次形成した裏面電極（Ｔｉ／Ｎｉ／Ａｕ）。
（２）半導体基板２０の第２主面２０ｂ側からアルミニウム層、チタン層、ニッケル層および金層を順次形成した裏面電極（Ａｌ／Ｔｉ／Ｎｉ／Ａｕ）。
（３）半導体基板２０の第２主面２０ｂ側からアルミニウムとシリコンとの化合物層、チタン層、ニッケル層および金層を順次形成した裏面電極（ＡｌＳｉ／Ｔｉ／Ｎｉ／Ａｕ）。
これらの逆導通ＩＧＢＴに同一の測定条件で定格電流を、絶縁ゲート型電界効果トランジスタ部にて導通させるときのオン電圧（ＶCE(sat)）、および還流ダイオードにて導通させるときのオン電圧（ＶF）を比較した結果を表１に示す。
表１の結果より、絶縁ゲート型電界効果トランジスタ部のエミッタ電極８とゲート電極５との間に１５Ｖのゲート電圧ＶGEを印加したとき、裏面電極１４がＴｉ／Ｎｉ／Ａｕの材質・構成では、他の２種類の裏面電極の材質・構成よりもＶCE(sat)とＶFの和が低く良好になっており、特にＶFが優れていることが分かった。
さらに、裏面電極１４をＴｉ／Ｎｉ／Ａｕにした場合、表１に示すように、裏面電極１４の形成後にオーミック接触を良好にするための熱処理を行なう場合と行なわない場合とで、ＶCE(sat)とＶFとに殆ど差がないことがわかった。つまり、裏面電極１４を形成した後に上記の熱処理を行なわなくともチタンとシリコンとの界面で良好なオーミック接触を実現できることが分かった。これにより、裏面電極１４の形成前にライフタイムコントロール後の熱処理を加えることができ、反りの問題を解決できることが分かった。
今回開示された実施の形態および実施例はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
本発明は、絶縁ゲート型バイポーラトランジスタと還流ダイオードとを有する半導体装置およびその製造方法に特に有利に適用され得る。
１ ｎ-半導体層、２ ｐ型ベース領域（アノード領域）、３ ｎ+エミッタ領域、４ トレンチ、５ トレンチゲート電極、６ ゲート絶縁層、７ 絶縁層、８ エミッタ電極、９ ｐ型コレクタ領域、１０ ｎ型カソード領域、１１ チタン層、１２ ニッケル層、１３ 金層、１４ 裏面電極、２０ 半導体基板、２０ａ 第１主面、２０ｂ 第２主面。
Claims (7)
- 互いに対向する第１主面および第２主面を有する半導体基板と、
前記半導体基板の前記第１主面側に形成された絶縁ゲート型バイポーラトランジスタの絶縁ゲート型電界効果トランジスタ部と、
前記半導体基板の前記第１主面に形成された還流ダイオードの第１導電型のアノード領域と、
前記半導体基板の前記第２主面に形成された絶縁ゲート型バイポーラトランジスタの第１導電型のコレクタ領域と、
前記半導体基板の前記第２主面に形成された前記還流ダイオードの第２導電型のカソード領域と、
前記コレクタ領域および前記カソード領域の双方に接するように前記第２主面上に形成され、かつ前記第２主面側から順に積層されたチタン層、ニッケル層および金層を有する裏面電極とを備え、
前記裏面電極の前記チタン層は前記コレクタ領域および前記カソード領域の双方に接している、半導体装置。 - 前記コレクタ領域の第１導電型の不純物の前記第２主面からの拡散深さは１．０μｍ以下であることを特徴とする、請求項１に記載の半導体装置。
- 半導体基板の第１主面側に絶縁ゲート型バイポーラトランジスタの絶縁ゲート型電界効果トランジスタ部と、還流ダイオードの第１導電型のアノード領域とを形成する工程と、
前記半導体基板の前記第１主面に対向する第２主面を研磨する工程と、
前記半導体基板の前記第２主面に、絶縁ゲート型バイポーラトランジスタの第１導電型のコレクタ領域を形成する工程と、
前記半導体基板の前記第２主面に、前記還流ダイオードの第２導電型のカソード領域を形成する工程と、
前記コレクタ領域および前記カソード領域との双方に接するように前記第２主面上に、チタン層、ニッケル層および金層を前記第２主面側から順に積層することで裏面電極を形成する工程とを備え、
前記裏面電極の前記チタン層は前記コレクタ領域および前記カソード領域の双方に接するように形成される、半導体装置の製造方法。 - 前記研磨後に前記半導体基板にライフタイムコントロールの処理を施す工程と、
前記ライフタイムコントロールの処理後であって前記裏面電極の形成前に、前記半導体基板に熱処理を加える工程とをさらに備えることを特徴とする、請求項３に記載の半導体装置の製造方法。 - 前記コレクタ領域を形成する工程は前記半導体基板の前記第２主面に第１導電型の不純物をイオン注入する工程を有し、
前記カソード領域を形成する工程は前記半導体基板の前記第２主面に第２導電型の不純物をイオン注入する工程を有することを特徴とする、請求項３または４に記載の半導体装置の製造方法。 - 前記コレクタ領域にイオン注入された前記第１導電型の不純物と前記カソード領域にイオン注入された前記第２導電型の不純物とが同じ熱処理により活性化されることを特徴とする、請求項５に記載の半導体装置の製造方法。
- 前記コレクタ領域にイオン注入された前記第１導電型の不純物と前記カソード領域にイオン注入された前記第２導電型の不純物との活性化のための熱処理はレーザーアニールにより行なわれることを特徴とする、請求項６に記載の半導体装置の製造方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2006292486A JP5283326B2 (ja) | 2006-10-27 | 2006-10-27 | 半導体装置およびその製造方法 |
| US11/684,772 US7768101B2 (en) | 2006-10-27 | 2007-03-12 | Semiconductor device having an insulated gate bipolar transistor and a free wheel diode |
| DE102007030805.3A DE102007030805B4 (de) | 2006-10-27 | 2007-07-03 | Halbleitervorrichtung und Herstellungsverfahren derselben |
| KR1020070067382A KR100903790B1 (ko) | 2006-10-27 | 2007-07-05 | 반도체 장치 및 그 제조방법 |
| CNA2007101368862A CN101170109A (zh) | 2006-10-27 | 2007-07-10 | 半导体装置及其制造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2006292486A JP5283326B2 (ja) | 2006-10-27 | 2006-10-27 | 半導体装置およびその製造方法 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2012224935A Division JP5645899B2 (ja) | 2012-10-10 | 2012-10-10 | 半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2008109028A JP2008109028A (ja) | 2008-05-08 |
| JP5283326B2 true JP5283326B2 (ja) | 2013-09-04 |
Family
ID=39265060
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2006292486A Active JP5283326B2 (ja) | 2006-10-27 | 2006-10-27 | 半導体装置およびその製造方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US7768101B2 (ja) |
| JP (1) | JP5283326B2 (ja) |
| KR (1) | KR100903790B1 (ja) |
| CN (1) | CN101170109A (ja) |
| DE (1) | DE102007030805B4 (ja) |
Families Citing this family (22)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009044033A (ja) * | 2007-08-10 | 2009-02-26 | Seiko Epson Corp | 半導体レーザ、光源装置、照明装置、プロジェクタおよびモニタ装置 |
| JP2012512538A (ja) * | 2008-12-15 | 2012-05-31 | アーベーベー・テヒノロギー・アーゲー | バイポーラパンチスルー半導体装置およびそのような半導体装置の製造方法 |
| JP2011023527A (ja) * | 2009-07-15 | 2011-02-03 | Toshiba Corp | 半導体装置 |
| JP4966348B2 (ja) * | 2009-08-25 | 2012-07-04 | 株式会社東芝 | 半導体装置の製造方法 |
| JP5620421B2 (ja) | 2012-02-28 | 2014-11-05 | 株式会社東芝 | 半導体装置 |
| EP2637210A1 (en) * | 2012-03-05 | 2013-09-11 | ABB Technology AG | Power semiconductor device and method for manufacturing thereof |
| JP2013201360A (ja) * | 2012-03-26 | 2013-10-03 | Toshiba Corp | 半導体装置 |
| CN103035519B (zh) * | 2012-07-27 | 2015-10-14 | 上海华虹宏力半导体制造有限公司 | Igbt器件及其制作工艺方法 |
| CN102931223B (zh) * | 2012-11-28 | 2015-11-04 | 江苏物联网研究发展中心 | Igbt集电极结构 |
| KR101927410B1 (ko) | 2012-11-30 | 2018-12-10 | 삼성전자주식회사 | 고전자 이동도 트랜지스터 및 그 제조방법 |
| JP6283468B2 (ja) * | 2013-03-01 | 2018-02-21 | 株式会社豊田中央研究所 | 逆導通ｉｇｂｔ |
| CN104253154A (zh) * | 2013-06-28 | 2014-12-31 | 无锡华润上华半导体有限公司 | 一种具有内置二极管的igbt及其制造方法 |
| US9147727B2 (en) * | 2013-09-30 | 2015-09-29 | Infineon Technologies Ag | Semiconductor device and method for forming a semiconductor device |
| JP6119577B2 (ja) | 2013-11-26 | 2017-04-26 | 三菱電機株式会社 | 半導体装置 |
| CN103730356A (zh) * | 2013-12-31 | 2014-04-16 | 上海集成电路研发中心有限公司 | 功率半导体器件背面制造方法 |
| CN103985743A (zh) * | 2014-05-14 | 2014-08-13 | 中国电子科技集团公司第十三研究所 | 双极型功率晶体管基片及其制作方法 |
| KR101921844B1 (ko) | 2014-08-26 | 2019-02-13 | 미쓰비시덴키 가부시키가이샤 | 반도체 소자 |
| JP6260515B2 (ja) | 2014-11-13 | 2018-01-17 | 三菱電機株式会社 | 半導体装置 |
| DE112017000426T5 (de) * | 2016-01-19 | 2018-10-11 | Mitsubishi Electric Corporation | Leistungshalbleitervorrichtung und verfahren zum herstellen einer leistungshalbleitervorrichtung |
| JP6598756B2 (ja) | 2016-11-11 | 2019-10-30 | 三菱電機株式会社 | 電力用半導体装置およびその製造方法 |
| JP6804379B2 (ja) | 2017-04-24 | 2020-12-23 | 三菱電機株式会社 | 半導体装置 |
| JP7069646B2 (ja) * | 2017-11-06 | 2022-05-18 | 富士電機株式会社 | 半導体装置 |
Family Cites Families (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5171696A (en) * | 1988-11-07 | 1992-12-15 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and method of manufacturing the same |
| JPH02312280A (ja) * | 1989-05-26 | 1990-12-27 | Mitsubishi Electric Corp | 絶縁ゲート型バイポーラトランジスタ |
| JPH03155677A (ja) * | 1989-08-19 | 1991-07-03 | Fuji Electric Co Ltd | 伝導度変調型ｍｏｓｆｅｔ |
| JP3127494B2 (ja) | 1991-07-17 | 2001-01-22 | 株式会社デンソー | 半導体装置の電極形成方法 |
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| JPH0685269A (ja) | 1992-08-31 | 1994-03-25 | Fuji Electric Co Ltd | 逆導通絶縁ゲート型バイポーラトランジスタの製造方法 |
| JPH06196705A (ja) | 1992-12-24 | 1994-07-15 | Hitachi Ltd | 逆導通型絶縁ゲートバイポーラトランジスタ及びその製造方法 |
| JP3399119B2 (ja) * | 1994-11-10 | 2003-04-21 | 富士電機株式会社 | 半導体装置およびその製造方法 |
| KR970018770A (ko) | 1995-09-22 | 1997-04-30 | 김광호 | 인슐레이티드 게이트 바이폴라 트랜지스터 및 다이오드를 동일기판 내에 갖는 반도체 장치 제조 방법 |
| JP4360077B2 (ja) * | 2002-10-16 | 2009-11-11 | 富士電機デバイステクノロジー株式会社 | 半導体素子の製造方法 |
| JP4403366B2 (ja) * | 2003-06-04 | 2010-01-27 | 富士電機デバイステクノロジー株式会社 | 半導体装置およびその製造方法 |
| JP3831846B2 (ja) | 2003-06-09 | 2006-10-11 | 富士電機デバイステクノロジー株式会社 | 半導体装置の製造方法 |
| JP2005057235A (ja) * | 2003-07-24 | 2005-03-03 | Mitsubishi Electric Corp | 絶縁ゲート型バイポーラトランジスタ及びその製造方法、並びに、インバータ回路 |
| JP4096838B2 (ja) * | 2003-08-20 | 2008-06-04 | 富士電機デバイステクノロジー株式会社 | 半導体装置およびその製造方法 |
| JP2005129747A (ja) * | 2003-10-24 | 2005-05-19 | Shindengen Electric Mfg Co Ltd | 絶縁ゲート型バイポーラトランジスタ |
| JP4631268B2 (ja) * | 2003-10-29 | 2011-02-16 | 富士電機システムズ株式会社 | 半導体装置 |
| JP4791704B2 (ja) | 2004-04-28 | 2011-10-12 | 三菱電機株式会社 | 逆導通型半導体素子とその製造方法 |
| JP2006059929A (ja) * | 2004-08-18 | 2006-03-02 | Fuji Electric Device Technology Co Ltd | 半導体装置の製造方法 |
-
2006
- 2006-10-27 JP JP2006292486A patent/JP5283326B2/ja active Active
-
2007
- 2007-03-12 US US11/684,772 patent/US7768101B2/en active Active
- 2007-07-03 DE DE102007030805.3A patent/DE102007030805B4/de active Active
- 2007-07-05 KR KR1020070067382A patent/KR100903790B1/ko active IP Right Grant
- 2007-07-10 CN CNA2007101368862A patent/CN101170109A/zh active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| DE102007030805B4 (de) | 2016-12-08 |
| US20080102576A1 (en) | 2008-05-01 |
| DE102007030805A1 (de) | 2008-05-08 |
| KR20080038004A (ko) | 2008-05-02 |
| CN101170109A (zh) | 2008-04-30 |
| KR100903790B1 (ko) | 2009-06-19 |
| JP2008109028A (ja) | 2008-05-08 |
| US7768101B2 (en) | 2010-08-03 |
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| A621 | Written request for application examination |
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|
| A977 | Report on retrieval |
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| A131 | Notification of reasons for refusal |
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|
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