KR101927410B1 - 고전자 이동도 트랜지스터 및 그 제조방법 - Google Patents

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Abstract

고전자 이동도 트랜지스터(HEMT) 및 그 제조방법에 관해 개시되어 있다. 개시된 HEMT는 채널층; 상기 채널층 상에 형성된 채널 공급층; 상기 채널층 또는 상기 채널 공급층 상에 형성된 소스 전극 및 드레인 전극; 상기 소스 전극과 상기 드레인 전극 사이에 배치되는 게이트 전극; 상기 게이트 전극과 상기 채널 공급층 사이에 형성된 제1 디플리션 형성층; 및 상기 채널 공급층 상에 형성되고, 상기 게이트 전극과 상기 드레인 전극 사이에 형성되며, 상기 소스 전극과 전기적으로 연결된 제2 디플리션 형성층을 포함할 수 있다.

Description

고전자 이동도 트랜지스터 및 그 제조방법{High electron mobility transistor and method of manufacturing the same}
고전자 이동도 트랜지스터 및 그 제조방법에 관한 것으로, 보다 자세하게는 순방향 및 역방향으로 전류를 흘릴 수 있는 고전자 이동도 트랜지스터 및 그 제조방법에 관한 것이다.
전력 변환 시스템에 있어서, 반도체 스위칭 소자의 효율이 전체 시스템의 효율을 좌우한다. 스위칭 소자로서, 실리콘(silicon)을 이용한 파워 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)나 IGBT(Iusulated Gate Bipolar Transistor)를 대부분 사용하였으나, 실리콘 자체의 재료적인 한계로 인하여 스위칭 소자의 효율 증가에 한계가 있다.
이러한 실리콘의 재료적인 한계를 벗어나기 위한 시도로서, 고전자 이동도 트랜지스터(High electron mobility transistor)(이하, HEMT)에 대한 연구가 활발히 진행되고 있다. HEMT는 전기적 분극(polarization) 특성이 서로 다른 반도체층들을 포함한다. HEMT에서 상대적으로 큰 분극률을 갖는 반도체층은 그와 이종 접합된 다른 반도체층에 2차원 전자가스(2-dimensional electron gas)(이하, 2DEG)를 유발할 수 있다. 2DEG는 드레인 전극과 소스 전극 사이의 채널로서 이용되며, 이러한 채널을 흐르는 전류는 게이트 전극에 인가되는 바이어스 전압에 의해 제어된다.
한편, 이러한 HEMT 등 전계효과 반도체 스위칭 소자에는 드레인 전극의 전위가 소스 전극의 전위보다 낮아져, 전계효과 반도체 스위칭 소자에 역방향 전압이 인가되는 경우가 있다. 이에 대응하기 위해, 전계효과 반도체소자에 병렬로 환류 다이오드(Free Wheeling Diode)가 접속될 수 있다.
그러나, 이와 같이 환류 다이오드를 별도의 소자로서 접속시킬 경우, 별도의환류 다이오드를 제작하기 위한 추가공정이 요구될 뿐만 아니라, 그에 따른 반도체 스위칭 소자의 사이즈가 커지고 제조비용 역시 증가하는 문제점이 발생할 수 있다.
전계효과 반도체 소자와 환류 다이오드의 기능을 수행하는 단일의 고전자 이동도 트랜지스터를 제공한다.
상기 고전자 이동도 트랜지스터의 제조방법을 제공한다.
본 발명의 일 측면(aspect)에 따르면, 채널층; 상기 채널층 상에 형성된 채널 공급층; 상기 채널층 또는 상기 채널 공급층 상에 형성된 소스 전극 및 드레인 전극; 상기 소스 전극과 상기 드레인 전극 사이에 배치되는 게이트 전극; 상기 게이트 전극과 상기 채널 공급층 사이에 형성된 제1 디플리션 형성층; 및 상기 채널 공급층 상에 형성되고, 상기 게이트 전극과 상기 드레인 전극 사이에 형성되며, 상기 소스 전극과 전기적으로 연결된 제2 디플리션 형성층을 포함하는 고전자 이동도 트랜지스터(HEMT)가 제공된다.
상기 제2 디플리션 형성층의 두께는 상기 제1 디플리션 형성층의 두께보다 작을 수 있다.
상기 제2 디플리션 형성층의 두께는 상기 제1 디플리션 형성층의 두께의 20% 내지 30%인 두께를 포함할 수 있다.
상기 제2 디플리션 형성층의 두께는 상기 제2 디플리션 형성층 하부에 형성되는 2DEG의 농도가 인접 영역에 형성되는 2DEG의 농도의 90% 이상을 가지는 두께를 포함할 수 있다.
상기 제2 디플리션 형성층은 복수 개로써, 상기 채널층에 형성되는 채널의 폭방향을 따라 이격 배치될 수 있다.
상기 제2 디플리션 형성층은 상기 채널층에 형성되는 채널의 폭방향을 따라 평행한 스트라이프(stripe) 패턴을 가질 수 있다.
상기 제2 디플리션 형성층은 상기 채널층에 형성되는 채널의 폭 방향을 따라 연속적으로 형성될 수 있다.
상기 제2 디플리션 형성층은 상기 채널층에 형성되는 채널의 폭 방향을 따라 불연속적으로 형성될 수 있다.
상기 디플리션 형성층은 p형 반도체층일 수 있다.
상기 소스 전극과 상기 제2 디플리션 형성층에 접촉하는 제1 패드와, 상기 드레인 전극에 접촉하는 제2 패드를 더 포함할 수 있다.
상기 게이트 전극과 상기 제1 패드 사이에 패시베이션층이 형성될 수 있다.
본 발명의 다른 측면에 따르면, 채널층을 형성하는 단계; 상기 채널층 상에 채널 공급층을 형성하는 단계; 상기 채널 공급층 상에 제1 및 제2 디플리션 형성층을 형성하는 단계; 상기 채널층 또는 상기 채널 공급층 상에 소스 전극 및 드레인 전극을 형성하는 단계; 및 상기 제1 디플리션 형성층 상에 게이트 전극을 형성하는 단계를 포함하는 고전자 이동도 트랜지스터의 제조방법이 제공된다.
상기 제2 디플리션 형성층은, 상기 제1 디플리션 형성층보다 작은 두께를 가지며 상기 제1 디플리션 형성층과 상기 드레인 전극 사이에 형성될 수 있다.
상기 제2 디플리션 형성층은 복수 개로써, 상기 채널층에 형성되는 채널의 폭방향을 따라 이격 배치되어 형성될 수 있다.
상기 제2 디플리션 형성층은 상기 채널층에 형성되는 채널의 폭 방향을 따라 연속적으로 형성될 수 있다.
상기 소스 전극과 상기 제2 디플리션 형성층에 접촉하는 제1 패드를 형성하는 단계와, 상기 드레인 전극에 접촉하는 제2 패드를 형성하는 단계를 더 포함할 수 있다.
상기 게이트 전극과 상기 제1 패드 사이에 패시베이션층을 형성하는 단계를더 포함할 수 있다.
전계효과 반도체 소자와 환류 다이오드의 기능을 수행 가능하여 오프 상태에서도 역방향 전류를 흘릴 수 있음과 동시에, 전력 소모량을 낮출 수 있는 고전자 이동도 트랜지스터를 제공할 수 있다.
도 1은 본 발명의 일 실시예에 따른 고전자 이동도 트랜지스터(HEMT)를 개략적으로 도시한 것이다.
도 2는 도 1에 도시된 HEMT에서 오프 상태에서의 역방향 전류의 흐름을 도시한 것이다.
도 3은 도 1의 실시예에 따른 HEMT의 평면도이다.
도 4는 본 발명의 다른 실시예에 따른 HEMT의 평면도이다.
도 5는 도 1에 도시된 HEMT에 버퍼층이 더 구비된 HEMT의 예를 도시한 것이다.
도 6a 내지 6f는 도 1의 HEMT의 제조방법을 보여주는 단면도이다.
이하, 본 발명의 실시예에 따른 고전자 이동도 트랜지스터(이하 HEMT) 및 그 제조방법을 첨부된 도면을 참조하여 상세하게 설명한다. 첨부된 도면에 도시된 층이나 영역들의 폭 및 두께는 명세서의 명확성을 위해 다소 과장되게 도시된 것이다. 상세한 설명 전체에 걸쳐 동일한 참조번호는 동일한 구성요소를 나타낸다.
도 1은 본 발명의 일 실시예에 따른 고전자 이동도 트랜지스터(HEMT)를 개략적으로 도시한 것이다. 도 2는 도 1에 도시된 HEMT에서 오프 상태에서의 역방향 전류의 흐름을 도시한 것이다.
도 1을 참조하면, 본 실시예에 따른 HEMT(100)는 기판(1), 채널층(10), 채널 공급층(20), 소스 전극(31), 드레인 전극(33), 디플리션 형성층(41, 43), 및 게이트 전극(40)을 포함할 수 있다.
상기 기판(1)은 예를 들면, 사파이어(sapphire), Si, SiC 또는 GaN 등을 포함할 수 있다. 그러나, 이는 단지 예시적인 것으로, 상기 기판(1)은 이외에도 다른 다양한 물질을 포함할 수 있다.
채널층(10)은 상기 기판(1)상에 형성된다. 상기 채널층(10)은 소스 전극(31)과 드레인 전극(33) 사이에 채널을 형성하는 층으로서, 반도체층일 수 있다. 예를 들어, 채널층(10)은 GaN, InGaN, 또는 AlGaN등으로 구성된 다양한 물질 중 적어도 하나를 포함할 수 있다. 하지만, 여기에 한정되는 것은 아니고, 채널층(10)은 그 내부에 2DEG 가 형성될 수 있는 물질이라면 다른 물질층일 수도 있다. 채널층(10)은 언도핑된 층일 수 있지만, 경우에 따라서는 소정의 불순물이 도핑된 층일 수 있다. 채널층(10)의 두께는 수십 nm 이하일 수 있다. 예컨대, 채널층(10)의 두께는 약 10nm이하일 수 있다.
채널층(10) 상에 채널 공급층(20)이 구비될 수 있다. 채널 공급층(20)은 채널층(10)과 분극 특성, 에너지 밴드갭(bandgap), 격자상수 중 적어도 하나가 다른 물질(반도체)을 포함할 수 있다. 예컨대, 채널 공급층(20)은 채널층(10)보다 분극률 및/또는 에너지 밴드갭이 큰 물질(반도체)을 포함할 수 있다. 예컨대, 채널 공급층(20)은 Al, Ga, In 및 B 중 적어도 하나를 포함하는 질화물들 중에서 선택된 하나 이상의 물질을 포함하는 단층 또는 다층 구조를 가질 수 있다. 예를 들어, 채널 공급층(20)은 AlGaN, AlInN, InGaN, AlN, AlInGaN 등으로 구성된 다양한 물질 중 적어도 하나를 포함하는 단층 또는 다층 구조를 가질 수 있다. 채널 공급층(20)은 미도핑된(undoped) 층일 수 있지만, 경우에 따라서는, 소정의 불순물이 도핑된 층일 수도 있다. 채널 공급층(20)의 두께는 수십 nm 이하일 수 있다. 예컨대, 채널 공급층(20)의 두께는 약 30 nm 이하일 수 있다.
채널층(10)의 일부에 2차원 전자가스(2 Dimensional Electron Gas, 이하 2DEG라고 함)가 형성될 수 있다. 2DEG는 채널층(10)과 채널 공급층(20)의 계면(20A) 아래의 채널층(10) 영역에 형성될 수 있다.
상기 채널층(10)에 형성된 2DEG는 소스 전극(31)과 드레인 전극(33) 사이의 전류 통로 즉, 채널로 이용될 수 있다. 소스 전극(31)과 드레인 전극(33)은 2DEG가 채널로서 이용될 수 있는 다양한 구조로 배치될 수 있다. 일 예로서, 도면과 같이 채널 공급층(20)을 식각하여 소스 전극(31)이 형성될 영역(31A; 도6d 참고)과 드레인 전극(33)이 형성될 영역(33A; 도6d 참고)을 형성하고, 해당 영역(31A, 33A)에 소스 전극(31)과 드레인 전극(33)을 형성할 수 있다. 다른 예로서, 도면상 도시되어 있지는 않지만 채널 공급층(20) 상부에 소스 전극(31)과 드레인 전극(33)을 형성하거나, 채널 공급층(20)의 일부 두께까지만 식각한 후 해당 영역에 소스 전극(31)과 드레인 전극(33)을 형성하거나, 또는 채널층(10)의 일부까지 식각하여 해당 영역에 소스 전극(31)과 드레인 전극(33)을 형성할 수도 있다. 소스 전극(31)과 드레인 전극(33)은 채널층(10) 또는 채널 공급층(20)에 저항성(ohmic) 접촉할 수 있다.
게이트 전극(40)은 소스 전극(31)과 드레인 전극(33) 사이를 흐르는 전류를 제어한다. 소스 전극(31)과 드레인 전극(33)은 이격 배치되며, 게이트 전극(40)은 소스 전극(31)과 드레인 전극(33) 사이에 배치될 수 있다.
게이트 전극(40)은 노멀리 오프(Normally off) 구조를 가질 수 있다. 노멀리 오프(normally off) 구조란 게이트 전극(40)에 전압이 인가되지 않을 때 즉, 노멀(normal) 상태일 때에 오프(off) 상태이고, 게이트 전극(40)에 전압이 인가되는 때에 온(on) 상태가 되는 구조를 말한다.
노멀리 오프 구조의 일 예로서, 게이트 전극(40)과 채널 공급층(20) 사이에 디플리션 형성층(depletion forming layer)이 배치될 수 있다. 본 실시예에서, 디플리션 형성층은 후술하는 바와 같이 제1 디플리션 형성층(51)과 제2 디플리션 형성층(53)을 포함하고, 상기 게이트 전극(40)은 제1 디플리션 형성층(51)상에 형성된다. 디플리션 형성층(51, 53)은 채널층(10)에 형성되는 2DEG에 디플리션 영역(depletion region)을 형성하는 역할을 할 수 있다. 디플리션 형성층(51, 53)에 의해 그 아래의 채널 공급층(20) 부분의 에너지 밴드갭(energy bandgap)이 높아질 수 있다. 그 결과, 디플레션 형성층(51, 53)에 대응하는 채널층(10)의 2DEG에 디플리션 영역이 형성될 수 있다. 따라서, 디플리션 형성층(51, 53)에 대응하는 영역에서는 2DEG가 형성되지 않거나, 나머지 영역과 다른 특성(전자 농도 등)을 가질 수 있다. 상기 2DEG가 끊어진 영역을 '단절 영역'이라 할 수 있으며, 이러한 단절 영역에 의해 HEMT(100)는 노멀리-오프(normally-off) 특성을 가질 수 있다.
상기 디플리션 형성층(51, 53)은 p형 반도체층이거나 또는 p형 불순물로 도핑된 반도체층이 될 수 있다. 또한, 상기 디플리션 형성층(51, 53)은 III-V족 계열의 질화물 반도체를 포함할 수 있다. 예컨대, 디플리션 형성층(51, 53)은 GaN, AlGaN, InN, AlInN, InGaN 및 AlInGaN 중 적어도 하나를 포함할 수 있고, Mg과 같은 p형 불순물로 도핑될 수 있다. 예를 들어, 디플리션 형성층(51, 53)은 p-GaN층 또는 p-AlGaN층일 수 있다. 이러한 디플리션 형성층(51, 53)에 의해 그 아래의 채널 공급층(20) 부분의 에너지 밴드갭이 높아지면서, 2DEG의 단절 영역이 형성될 수 있다.
상기 게이트 전극(40)은 제1 디플리션 형성층(51)상에 형성된다. 상기 제1 디플리션 형성층(51)은 제1 두께를 가지며, 상기 제1 디플리션 형성층(51)에 대응하는 영역에서는 2DEG가 형성되지 않는다. 상기 제2 디플리션 형성층(53)은 상기 게이트 전극(40)과 드레인 전극(33) 사이에 형성된다. 상기 제2 디플리션 형성층(53)은 상기 제1 두께보다는 작은 제2 두께로 형성되며, 상기 제2 디플리션 형성층(53)에 대응하는 영역에서는 2DEG이 끊어지지 않고 유지된다. 즉, 상기 제2 두께는 제2 디플리션 형성층(53) 하부의 2DEG가 일정 이상 유지되는 범위내에서 결정되며, 예를 들면 상기 제2 두께는 제1 두께의 20% 내지 30%의 범위내에서 결정될 수 있다. 다른 예로는, 상기 제2 디플리션 형성층(53) 하부에 형성되는 2DEG의 농도는 인접 영역에 형성되는 2DEG의 농도의 약 90%를 가지도록 상기 제2 두께를 결정할 수도 있다.
상기 제2 디플리션 형성층(53)은 상기 소스 전극(31)과 전기적으로 연결될 수 있다. 이를 위해 소스 전극(31)에 연결되는 제1 패드(71)가 상기 제2 디플리션 형성층(53)까지 연장 형성될 수 있다. 소스 전극(31)과 전기적으로 연결된 제2 디플리션 형성층(53)은 애노드(anode) 전극으로 작동하며, 드레인 전극(33)은 캐소드(cathode) 전극으로 작동할 수 있다. 이를 통해, 본 실시예에 따른 HEMT(100)는 환류 다이오드(Free Wheeling Diode)로써도 기능할 수 있다.
도 2를 참조하면, 소스 전극(31)은 제2 디플리션 형성층(53)과 제1 패드(71)를 통해 전기적으로 연결된다. 상기 제2 디플리션 형성층(53)은 애노드(anode) 전극으로 작동하며, 드레인 전극(33)은 캐소드(cathode) 전극으로 작동하여 하부에 형성되는 2DEG를 통해 연결된다. 따라서, HEMT(100)의 오프 상태에서의 역방향 전류는 도 2에 도시된 바와 같은 화살표 방향의 흐름을 가질 수 있다. 이로써 본 실시예에 따른 HEMT(100)는 환류 다이오드(Free Wheeling Diode)로서도 기능할 수 있게 되며, 환류 다이오드의 추가 제작이 필요하지 않게 된다.
다시 도 1을 참조하면, 제1 패드(71)는 소스 전극(31)과 제2 디플리션 형성층(53)에 접촉되고, 이를 통해 소스 전극(31)과 제2 디플리션 형성층(53)에 동일한 바이어스 전압을 인가할 수 있다. 제2 패드(73)는 드레인 전극(33)에 접촉될 수 있다.
제1 패드(71)와 제2 디플리션 형성층(53) 사이에, 그리고 제2 디플리션 형성층(53)과 드레인 전극(33) 사이에는 패시베이션층(passivation layer, 61, 63)이 형성될 수 있다. 소스 전극(31)과 제2 디플리션 형성층(53) 사이에 형성된 패시베이션층(61)은 게이트 전극(40)을 보호하는 역할을 수행함과 동시에, 게이트 전극(40)이 소스 전극(31), 제2 디플리션 형성층(53) 및 제1패드(71)와 전기적으로 접촉하는 것을 차단하는 역할을 수행한다. 또한, 제2 디플리션 형성층(53)과 드레인 전극(33) 사이에 형성된 패시베이션층(63)은 제2 디플리션 형성층(53)을 드레인 전극(33), 제2 패드(73)로부터 절연시킬 수 있다.
도 3은 도 1의 실시예에 따른 HEMT의 평면도로서, 이를 참조하여 제2 디플리션 형성층(53)의 구조를 설명하기로 한다. 여기서, 설명의 편의상 도 1의 패시베이션층(61, 63)과 제1, 2 패드(71, 73)는 도시를 생략하였다.
도 3을 참조하면, 제2 디플리션 형성층(53)은 채널 공급층(20)의 폭방향(y방향)을 따라 일정한 패턴으로 형성될 수 있다. 예를 들어, 제2 디플리션 형성층(53)은 복수 개가 형성되며, 채널 공급층(20)의 폭방향(y방향)을 따라 일정하게 이격 배치될 수 있다. 즉, 상기 제2 디플리션 형성층(53)은 채널 공급층(20)의 폭방향(y방향)을 따라 평행하게 배치된 스트라이프(stripe) 형태의 패턴을 가질 수 있다. 이를 통해 HEMT (100)의 순방향 동작시에는 제2 디플리션 형성층(53)이 형성된 영역에 의해 턴 온 전압을 낮추면서도, HEMT(100)의 역방향 동작시에는 상기 제2 디플리션 형성층(53) 이외의 영역에 의해 역방향 누설 전류를 줄일 수 있다. 또한, 이로써 HEMT(100)의 전력 소모량을 최소화할 수 있다. 여기서, 채널 공급층(10)의 폭방향(y방향)이란 소스 전극(31)과 드레인 전극(33) 사이에 채널이 형성되는 채널층(10)의 길이방향(x방향)과 수직인 방향을 의미한다.
그러나, 제2 디플리션 형성층(53)의 배치 형상은 이에 한정되지 아니한다. 예를 들어, 도 4와 같이, 상기 제2 디플리션 형성층(53)은 별도의 패턴 없이 채널층(10)의 폭방향(y방향)을 따라 연속적으로 형성될 수 있다.
도 5는 도 1에 도시된 HEMT에 버퍼층이 더 구비된 HEMT의 예를 도시한 것이다. 도 5를 참조하면, 기판(1) 상에 버퍼층(2)이 구비될 수 있다. 기판(1)은, 예컨대, 사파이어(sapphire), Si, SiC, GaN 등으로 구성될 수 있다. 버퍼층(2)은 기판(1)과 채널층(10) 사이의 격자상수 및 열팽창계수 차이를 완화시켜 채널층(10)의 결정성 저하를 방지하기 위해 구비시킬 수 있다. 버퍼층(2)은 Al, Ga, In 및 B 중 적어도 하나를 포함하는 질화물들 중에서 선택된 하나 이상의 물질을 포함하는 단층 또는 다층 구조를 가질 수 있다. 구체적인 예로, 버퍼층(2)은 AlN, GaN, AlGaN, InGaN, AlInN, AlGaInN 등으로 구성된 다양한 물질 중 적어도 하나를 포함하는 단층 또는 다층 구조를 가질 수 있다. 경우에 따라서는, 기판(1)과 버퍼층(2) 사이에 소정의 씨드층(seed layer)을 더 구비시킬 수 있다. 상기 씨드층은 버퍼층(2)의 성장을 위한 베이스층일 수 있다. 상기 기판(1)과 버퍼층(2)은 HEMT(100) 제작 후 제거될 수 있다. 다시 말해서, HEMT(100)에서 기판(1)과 버퍼층(2)은 선택적으로 구비될 수 있다.
도 6a 내지 6f는 도 1의 HEMT의 제조방법을 보여주는 단면도이다. 이 과정에서 앞에서 설명한 부재와 동일한 부재에 대해서는 기 사용한 참조번호를 그대로 사용하고, 그에 대한 설명은 생략한다.
도 6a를 참조하면, 기판(1) 상에 채널층(10)을 형성하고 상기 채널층(10) 상에 채널 공급층(20)을 형성할 수 있다. 상기 채널 공급층(20) 상에는 디플리션 형성층(50)을 형성할 수 있다.
상기 채널층(10)은 III-V족 화합물 반도체, 예컨대 GaN로 형성할 수 있다. 채널 공급층(20)은 채널층(10)과 다른 반도체로 형성할 수 있다. 채널 공급층(20)을 채널층(10) 상에 형성하기 위하여 에피 성장(epitaxial growth)을 이용할 수 있다. 채널 공급층(20)은 채널층(10)과 분극 특성, 에너지 밴드갭(energy bandgap), 격자상수 중 적어도 하나가 다른 물질(반도체)로 형성할 수 있다. 예컨대, 채널 공급층(20)은 채널층(10)보다 분극률 및/또는 에너지 밴드갭이 큰 물질(반도체)로 형성할 수 있다. 예컨대, 채널 공급층(20)은 Al, Ga, In 및 B 중 적어도 하나를 포함하는 질화물들 중에서 선택된 하나 이상의 물질을 포함하는 단층 또는 다층 구조로 형성할 수 있다. 예를 들어, 채널 공급층(20)은 AlGaN, AlInN, InGaN, AlN, AlInGaN 등으로 구성된 다양한 물질 중 적어도 하나를 포함하는 단층 또는 다층 구조로 형성할 수 있다. 채널 공급층(20)은 미도핑된(undoped) 층일 수 있지만, 경우에 따라서는, 소정의 불순물이 도핑된 층일 수도 있다.
도 6b를 참조하면, 디플리션 형성층(50)을 식각하여 제1 및 제2 디플리션 형성층들(51, 53)을 형성한다. 예를 들면, 상기 디플리션 형성층(50) 상에 상기 제1 및 제2 디플리션 형성층들(51, 53)이 형성될 영역을 한정하는 마스크(미도시)를 배치한다. 이어서 상기 마스크를 이용하여 상기 디플리션 형성층(50)을 식각하고 상기 마스크를 제거함으로써, 상기 제1 및 제2 디플리션 형성층들(51, 53)을 형성할 수 있다. 채널 공급층(20)의 일부 영역 상에 상기 제1 및 제2 디플리션 형성층들(51, 53)이 형성되면서, 상기 제1 및 제2 디플리션 형성층들(51, 53) 아래에 있는 2DEG는 밀도가 낮아지거나 2DEG가 사라진다. 즉, 상기 제1 및 제2 디플리션 형성층들(51, 53) 아래의 영역은 공핍영역이 된다. 본 실시예에서는, 상기 제1 디플리션 형성층(51)의 하부 영역에서는 2DEG이 끊어지며, 후술하는 바와 같이, 상기 제2 디플리션 형성층(53)의 하부 영역에서는 2DEG이 끊어지지 않고 유지된다.
도 6c를 참조하면, 상기 제2 디플리션 형성층(53)을 추가적으로 식각한다. 즉, 상기 제2 디플리션 형성층(53)은 상기 제1 디플리션 형성층(51)보다 작은 두께를 가지도록 식각된다. 이와 같이, 상기 제2 디플리션 형성층(53)을 추가적으로 식각함으로써, 상기 제2 디플리션 형성층(53)의 하부 영역에서는 2DEG이 끊어지지 않고 유지된다.
도 6d를 참조하면, 채널 공급층(20)의 양 측부를 소정 깊이까지 식각하고, 이를 통해 소스 전극(31) 및 드레인 전극(33)이 형성될 영역(31A, 33A)을 형성한다. 예로써, 소스 전극(31)이 형성될 영역(31A), 드레인 전극(33)이 형성될 영역(33A)은 상기 채널층(10)이 노출될 때까지 식각될 수 있다. 다만, 식각 깊이는 이에 한정되지 아니하며, 필요에 따라 깊이가 증가, 감소할 수 있다.
상기 소스 전극(31)과 드레인 전극(33)이 형성될 영역(31A, 33A)에 소스 전극(31)과 드레인 전극(33)이 형성될 수 있다. 본 실시예에서는 소스 전극(31)과 드레인 전극(33)이 형성될 영역(31A, 33A)을 형성하기 위하여 채널 공급층(20)을 채널층(10)이 노출될 때까지 식각하였다. 그러나, 이는 예시적인 것에 불과하며, 채널 공급층(20)의 일부 두께만 식각한 후에, 소스 전극(31) 및 드레인 전극(33)을 형성할 수도 있다. 다른 예로서, 채널층(10)의 일부까지 식각하여 해당 영역에 소스 전극(31)과 드레인 전극(33)을 형성할 수도 있다.
도 6e를 참조하면, 상기 제1 디플리션 형성층(51) 상부에는 게이트 전극(40)을 형성한다. 소스 전극(31)과 제2 디플리션 형성층(53) 사이에, 그리고 제2 디플리션 형성층(53)과 드레인 전극(33) 사이에 패시베이션층(61, 63)이 형성될 수 있다. 소스 전극(31)과 제2 디플리션 형성층(53) 사이에 형성된 패시베이션층(61)은 게이트 전극(40)을 소스 전극(31), 제2 디플리션 형성층(53) 및 제1 패드(71)로부터 절연시킬 수 있다. 또한, 제2 디플리션 형성층(53)과 드레인 전극(33) 사이에 형성된 패시베이션층(63)은 제2 디플리션 형성층(53)을 드레인 전극(33), 제2 패드(73)로부터 절연시킬 수 있다.
도 6f를 참조하면, 소스 전극(31)과 제2 디플리션 형성층(53)에 접촉하는 제1 패드(71) 및 드레인 전극(33)에 접촉하는 제2 패드(73)를 형성할 수 있다. 제1 패드(71)는 소스 전극(31)과 제2 디플리션 형성층(53)에 공통으로 접촉하기 위하여 소스 전극(31), 패시베이션층(61), 제2 디플리션 형성층(53)에 걸쳐 형성될 수 있다.
도 6a 내지 도 6f의 제조방법은 다양하게 변형될 수 있다.
제2 디플리션 형성층(53)은 채널 공급층(20)의 폭방향(y방향)을 따라 일정한 패턴으로 형성될 수 있다. 예를 들어, 제2 디플리션 형성층(53)은 복수 개가 형성되며, 채널층(10)의 폭방향(y방향)을 따라 일정하게 이격 배치될 수 있다.
제2 디플리션 형성층(53)의 배치 형상은 이에 한정되지 아니한다. 예를 들어, 도 4와 같이 상기 제2 디플리션 형성층(53)은 별도의 패턴 없이 채널층(10)의 폭방향(y방향)을 따라 연속적으로 형성될 수 있다.
상기 도면을 참조하여 설명한 본 발명의 실시예에 따른 HEMT(100)는, 예컨대, 파워소자(power device)로 사용될 수 있다. 그러나 본 발명의 실시예에 따른 HEMT(100)의 적용 분야는 파워소자에 한정되지 않고, 다양하게 변화될 수 있다. 즉, 본 발명의 실시예에 따른 HEMT(100)는 파워소자뿐 아니라, 그 밖에 다른 용도로도 사용될 수 있다.
상기한 설명에서 많은 사항이 구체적으로 기재되어 있으나, 그들은 발명의 범위를 한정하는 것이라기보다, 구체적인 실시예의 예시로서 해석되어야 한다. 예들 들어, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면, 도면 상의 HEMT(100)의 구조는 다양하게 변형될 수 있음을 알 수 있을 것이다. 구체적인 예로, 채널층(10) 및 채널 공급층(20)의 물질로 GaN계 물질 이외에 다른 물질이 적용될 수 있음을 알 수 있을 것이다. 또한, 채널층(10)과 채널공급층의 위치 관계는 뒤바뀔 수 있음을 알 수 있을 것이다. 그리고 도 6a 내지 도 6f의 제조방법도 다양하게 변화될 수 있음을 알 수 있을 것이다. 부가해서, 당업자라면 본 발명의 사상(idea)은 HEMT가 아닌 다른 반도체소자에도 적용될 수 있음을 알 수 있을 것이다. 때문에 본 발명의 범위는 설명된 실시예에 의하여 정하여 질 것이 아니고 특허 청구범위에 기재된 기술적 사상에 의해 정하여져야 한다.
1 : 기판 2 : 버퍼층
10 : 채널 20 : 채널 공급층
23A : 바닥부 31 : 소스 전극
33 : 드레인 전극 40 : 게이트 전극
51, 53 : 디플리션 형성층 61, 63 : 패시베이션층
71: 제1 패드 73: 제2 패드
100 : 고전자 이동도 트랜지스터(HEMT)

Claims (17)

  1. 채널층;
    상기 채널층 상에 형성된 채널 공급층;
    상기 채널층 또는 상기 채널 공급층 상에 형성된 소스 전극 및 드레인 전극;
    상기 소스 전극과 상기 드레인 전극 사이에 배치되는 게이트 전극;
    상기 게이트 전극과 상기 채널 공급층 사이에 형성된 제1 디플리션 형성층; 및
    상기 채널 공급층 상에 형성되고, 상기 게이트 전극과 상기 드레인 전극 사이에 형성되며, 상기 소스 전극과 전기적으로 연결된 제2 디플리션 형성층을 포함하되,
    상기 제2 디플리션 형성층의 두께는 상기 제1 디플리션 형성층의 두께보다 작은 고전자 이동도 트랜지스터.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 제2 디플리션 형성층의 두께는 상기 제1 디플리션 형성층의 두께의 20% 내지 30%인 두께를 포함하는 고전자 이동도 트랜지스터.
  4. 제 1 항에 있어서,
    상기 제2 디플리션 형성층의 두께는 상기 제2 디플리션 형성층 하부에 형성되는 2DEG의 농도가 인접 영역에 형성되는 2DEG의 농도의 90% 이상을 가지는 두께를 포함하는 고전자 이동도 트랜지스터.
  5. 제 1 항에 있어서,
    상기 제2 디플리션 형성층은 복수 개로써, 상기 채널층에 형성되는 채널의 폭방향을 따라 이격 배치된 고전자 이동도 트랜지스터.
  6. 제 5 항에 있어서,
    상기 제2 디플리션 형성층은 상기 채널층에 형성되는 채널의 폭방향을 따라 평행한 스트라이프(stripe) 패턴을 가지는 고전자 이동도 트랜지스터.
  7. 제 1 항에 있어서,
    상기 제2 디플리션 형성층은 상기 채널층에 형성되는 채널의 폭 방향을 따라 연속적으로 형성된 고전자 이동도 트랜지스터.
  8. 제 1 항에 있어서,
    상기 제2 디플리션 형성층은 상기 채널층에 형성되는 채널의 폭 방향을 따라 불연속적으로 형성된 고전자 이동도 트랜지스터.
  9. 제 1 항에 있어서,
    상기 제1 및 제2 디플리션 형성층들의 각각은 p형 반도체층인 고전자 이동도 트랜지스터.
  10. 제 1 항에 있어서,
    상기 소스 전극과 상기 제2 디플리션 형성층에 접촉하는 제1 패드와,
    상기 드레인 전극에 접촉하는 제2 패드를 더 포함하는 고전자 이동도 트랜지스터.
  11. 제 10 항에 있어서,
    상기 게이트 전극과 상기 제1 패드 사이에 패시베이션층이 형성된 고전자 이동도 트랜지스터.
  12. 채널층을 형성하는 단계;
    상기 채널층 상에 채널 공급층을 형성하는 단계;
    상기 채널 공급층 상에 제1 및 제2 디플리션 형성층을 형성하는 단계;
    상기 채널층 또는 상기 채널 공급층 상에 소스 전극 및 드레인 전극을 형성하는 단계; 및
    상기 제1 디플리션 형성층 상에 게이트 전극을 형성하는 단계를 포함하되,
    상기 제2 디플리션 형성층은,
    상기 제1 디플리션 형성층보다 작은 두께를 가지며, 상기 제1 디플리션 형성층과 상기 드레인 전극 사이에 형성되는 고전자 이동도 트랜지스터의 제조방법.
  13. 삭제
  14. 제 12 항에 있어서,
    상기 제2 디플리션 형성층은 복수 개로써, 상기 채널층에 형성되는 채널의 폭방향을 따라 이격 배치되어 형성되는 고전자 이동도 트랜지스터의 제조방법.
  15. 제 12 항에 있어서,
    상기 제2 디플리션 형성층은 상기 채널층에 형성되는 채널의 폭 방향을 따라 연속적으로 형성되는 고전자 이동도 트랜지스터의 제조방법.
  16. 제 12 항에 있어서,
    상기 소스 전극과 상기 제2 디플리션 형성층에 접촉하는 제1 패드를 형성하는 단계와, 상기 드레인 전극에 접촉하는 제2 패드를 형성하는 단계를 더 포함하는 고전자 이동도 트랜지스터의 제조방법.
  17. 제 16 항에 있어서,
    상기 게이트 전극과 상기 제1 패드 사이에 패시베이션층을 형성하는 단계를더 포함하는 고전자 이동도 트랜지스터의 제조방법.
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