KR101887535B1 - 고전자 이동도 트랜지스터 및 그 제조방법 - Google Patents
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Abstract
고전자 이동도 트랜지스터(HEMT) 및 그 제조방법에 관해 개시되어 있다. 개시된 HEMT는 채널층; 상기 채널층 상에 형성된 채널 공급층; 상기 채널층 또는 상기 채널 공급층에 형성된 소스 전극 및 드레인 전극; 상기 소스 전극과 상기 드레인 전극 사이에 배치되며, 상기 채널 공급층에서 상기 채널층의 일부까지 연장 형성된 게이트 전극; 상기 게이트 전극의 하부에 배치되며, 상기 채널층에 저항성(ohmic) 접촉하는 금속층; 및 상기 게이트 전극을 상기 금속층, 상기 채널층 및 상기 채널 공급층과 절연시키는 게이트 절연층;을 포함할 수 있다.
Description
고전자 이동도 트랜지스터 및 그 제조방법에 관한 것으로, 보다 자세하게는 노멀리 오프 구조의 고전자 이동도 트랜지스터 및 그 제조방법에 관한 것이다.
전력 변환 시스템에 있어서, 반도체 스위칭 소자의 효율이 전체 시스템의 효율을 좌우한다. 스위칭 소자로서, 실리콘(silicon)을 이용한 파워 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)나 IGBT(Iusulated Gate Bipolar Transistor)를 대부분 사용하였으나, 실리콘 자체의 재료적인 한계로 인하여 스위칭 소자의 효율 증가에 한계가 있다.
이러한 실리콘의 재료적인 한계를 벗어나기 위한 시도로서, 고전자 이동도 트랜지스터(High electron mobility transistor)(이하, HEMT)에 대한 연구가 활발히 진행되고 있다.
HEMT는 전기적 분극(polarization) 특성이 서로 다른 반도체층들을 포함한다. HEMT에서 상대적으로 큰 분극률을 갖는 반도체층은 그와 이종 접합된 다른 반도체층에 2차원 전자가스(2-dimensional electron gas)(이하, 2DEG)를 유발할 수 있다. 2DEG는 드레인 전극과 소스 전극 사이의 채널로서 이용되며, 이러한 채널을 흐르는 전류는 게이트 전극에 인가되는 바이어스 전압에 의해 제어된다.
한편, 질화갈륨(GaN)을 이용한 HEMT 트랜지스터는 게이트 전압이 노멀(normal) 상태인 0 V일 때 드레인 전극과 소스 전극 사이의 저항이 낮아 전류가 흐르게 되는 온(on) 상태가 될 수 있으며, 그에 따라 전력 손실이 발생할 수 있다. 이에 대하여, 노멀 상태에서 전류가 흐르지 않는 노멀리 오프(Normally Off) 특성을 구현하기 위한 다양한 시도가 진행되고 있다.
문턱 전압을 소정 값 이상으로 유지하면서도 온 저항을 최소화할 수 있는 고전자 이동도 트랜지스터를 제공한다.
상기 고전자 이동도 트랜지스터의 제조방법을 제공한다.
본 발명의 일 측면(aspect)에 따르면, 채널층; 상기 채널층 상에 형성된 채널 공급층; 상기 채널층 또는 상기 채널 공급층에 형성된 소스 전극 및 드레인 전극; 상기 소스 전극과 상기 드레인 전극 사이에 배치되며, 상기 채널 공급층에서 상기 채널층의 일부까지 연장 형성된 게이트 전극; 상기 게이트 전극의 하부에 배치되며, 상기 채널층에 저항성(ohmic) 접촉하는 금속층; 및 상기 게이트 전극을 상기 금속층, 상기 채널층 및 상기 채널 공급층과 절연시키는 게이트 절연층;을 포함하는 고전자 이동도 트랜지스터(HEMT)가 제공될 수 있다.
상기 채널 공급층은 상기 채널층의 적어도 일부에 2DEG(2-dimensional electron gas)를 유발할 수 있다.
상기 금속층은 상기 채널층에 형성된 2DEG와 이격 배치될 수 있다.
상기 게이트 전극에 문턱 전압 이상의 전압 인가시, 상기 금속층과 상기 2DEG 사이에 채널이 형성될 수 있다.
상기 채널은 상기 2DEG의 연장 방향과 교차하는 방향으로 형성될 수 있다.
상기 게이트 전극의 단부는 상기 채널층과 상기 채널 공급층 사이의 계면보다 하부에 배치될 수 있다.
상기 채널층은 질화물 반도체층이며, 상기 채널 공급층은 상기 채널층보다 에너지 밴드갭이 큰 질화물 반도체층일 수 있다.
상기 채널층은 GaN층, InGaN층, AlGaN층 및 이들의 조합층 중 어느 하나이며,
상기 채널 공급층은 AlN층, AlGaN층, AlInN층, InGaN층, AlInGaN층 및 이들의 조합층 중 어느 하나일 수 있다.
상기 금속층은 상기 소스 전극, 상기 드레인 전극 중 적어도 하나와 동일한재질일 수 있다.
상기 금속층은 Ti, Al, Ni, Pt, Au, W 중 적어도 하나의 물질을 포함하며,
상기 소스 전극, 상기 드레인 전극 중 적어도 하나는 Ti, Al, Ni, Pt, Au, W 중 적어도 하나의 물질을 포함할 수 있다.
본 발명의 다른 측면에 따르면, 기판 상에 채널층, 채널 공급층을 순차적으로 형성하는 단계; 상기 채널층 또는 상기 채널 공급층에 소스 전극 및 드레인 전극을 형성하는 단계; 상기 채널 공급층 및 상기 채널층에 리세스를 형성하는 단계; 상기 리세스에 금속층을 형성하는 단계; 상기 금속층의 상부, 상기 리세스의 측부에 걸쳐 게이트 절연층을 형성하는 단계; 및 상기 게이트 절연층 내부에 게이트 전극을 형성하는 단계;를 포함하는 고전자 이동도 트랜지스터의 제조방법이 제공될 수 있다.
상기 금속층을 형성하는 단계는, 상기 금속층의 높이를 상기 리세스의 하면으로부터 상기 채널층과 상기 채널 공급층 사이의 계면까지의 높이보다 낮게 형성할 수 있다.
상기 금속층을 형성하는 단계와 상기 소스 전극 및 드레인 전극을 형성하는 단계가 동시에 진행될 수 있다.
상기 금속층은 상기 소스 전극 및 상기 드레인 전극 중 적어도 하나와 동일한 재질일 수 있다.
상기 금속층은 Ti, Al, Ni, Pt, Au, W 중 적어도 하나의 물질을 포함하며,
상기 소스 전극, 상기 드레인 전극 중 적어도 하나는 Ti, Al, Ni, Pt, Au, W 중 적어도 하나의 물질을 포함할 수 있다.
노멀리 오프 특성을 가지도록 게이트 전극을 채널층까지 삽입 배치하되, 게이트 전극의 하부에 전도성이 높은 금속층을 배치함으로써, 소정의 문턱 전압을 확보함과 동시에 온 저항을 낮출 수 있는 고전자 이동도 트랜지스터를 제공할 수 있다.
도 1은 본 발명의 일 실시예에 따른 고전자 이동도 트랜지스터(HEMT)를 개략적으로 도시한 것이다.
도 2는 도 1에 도시된 HEMT에서 기판이 생략된 HEMT의 예를 도시한 것이다.
도 3은 도 1에 도시된 HEMT에서 소스 전극 및 드레인 전극의 변형례를 도시한 것이다.
도 4는 도 1에 따른 HEMT에서 게이트 전극에 문턱 전압(Vth) 이상의 소정의 전압이 인가된 상태를 개략적으로 나타낸 단면도 및 일부 확대도이다.
도 5는 도 4에 따른 HEMT의 온 상태에서의 전류 흐름을 개략적으로 나타낸 것이다.
도 6a 내지 6f는 도 1의 HEMT의 제조방법을 보여주는 단면도이다.
도 2는 도 1에 도시된 HEMT에서 기판이 생략된 HEMT의 예를 도시한 것이다.
도 3은 도 1에 도시된 HEMT에서 소스 전극 및 드레인 전극의 변형례를 도시한 것이다.
도 4는 도 1에 따른 HEMT에서 게이트 전극에 문턱 전압(Vth) 이상의 소정의 전압이 인가된 상태를 개략적으로 나타낸 단면도 및 일부 확대도이다.
도 5는 도 4에 따른 HEMT의 온 상태에서의 전류 흐름을 개략적으로 나타낸 것이다.
도 6a 내지 6f는 도 1의 HEMT의 제조방법을 보여주는 단면도이다.
이하, 본 발명의 실시예에 따른 고전자 이동도 트랜지스터(HEMT) 및 그 제조방법을 첨부된 도면을 참조하여 상세하게 설명한다. 첨부된 도면에 도시된 층이나 영역들의 폭 및 두께는 명세서의 명확성을 위해 다소 과장되게 도시된 것이다. 상세한 설명 전체에 걸쳐 동일한 참조번호는 동일한 구성요소를 나타낸다.
도 1은 본 발명의 일 실시예에 따른 고전자 이동도 트랜지스터(HEMT)를 개략적으로 도시한 것이다.
도 1을 참조하면, 본 실시예에 따른 HEMT(100)는 기판(1), 기판(1) 상에 형성된 채널층(10), 채널층(10)상에 형성된 채널 공급층(20), 채널층(10) 상에 형성된 소스 전극(31) 및 드레인 전극(33) 및 소스 전극(31)과 드레인 전극(33) 사이에 배치되는 게이트 전극(40)을 포함할 수 있다.
기판(1)은, 예컨대 사파이어(sappihre), 실리콘(Si), 실리콘 카바이드(SiC) 등으로 구성될 수 있다. 기판(1)과 채널층(10) 사이에는 도면상 도시되어 있지 않지만 버퍼층이 구비될 수 있다. 버퍼층은 기판(1)과 채널층(10) 사이의 격자상수 및 열팽창 계수 차이를 완화시켜 후술할 채널층(10)의 결정성 저하를 방지할 수 있다. 버퍼층은 Al, Ga, In 및 B 중 적어도 하나를 포함하는 질화물들 중에서 선택된 하나 이상의 물질을 포함하는 단층 또는 다층 구조를 가질 수 있다. 구체적인 예로, 버퍼층은 AlN, GaN, AlGaN, InGaN, AlInN, AlGaInN 등으로 구성된 다양한 물질 중 적어도 하나를 포함하는 단층 또는 다층 구조를 가질 수 있다. 상기 기판(1)과 버퍼층은 도 2와 같이 HEMT(100) 제작 후 제거될 수 있다. 다시 말해서, HEMT(100)에서 기판(1)과 버퍼층은 선택적으로 구비될 수 있다.
채널층(10)은 기판(1) 상에 형성되며, 소스 전극(31)과 드레인 전극(33) 사이에 채널을 형성한다. 채널층(10)은 질화물 반도체층일 수 있다. 채널층(10)은, 예를 들어 GaN층, InGaN층, AlGaN층 및 이들의 조합층 중 어느 하나일 수 있다. 하지만, 채널층(10)은 여기에 한정되는 것은 아니며, 채널층(10)은 그 내부에 2DEG 가 형성될 수 있는 물질이라면 다른 물질층일 수도 있다. 채널층(10)은 언도핑된 층일 수 있지만, 경우에 따라서는 소정의 불순물이 도핑된 층일 수 있다.
채널층(10) 상에 채널 공급층(20)이 구비될 수 있다. 채널 공급층(20)은 채널층(10)과 분극 특성, 에너지 밴드갭(bandgap), 격자상수 중 적어도 하나가 다른 물질(반도체)을 포함할 수 있다. 예컨대, 채널 공급층(20)은 채널층(10)보다 분극률 및/또는 에너지 밴드갭이 큰 물질(반도체)을 포함할 수 있다. 예컨대, 채널 공급층(20)은 Al, Ga, In 및 B 중 적어도 하나를 포함하는 질화물들 중에서 선택된 하나 이상의 물질을 포함하는 단층 또는 다층 구조를 가질 수 있다. 예를 들어, 채널 공급층(20)은 AlN층, AlGaN층, AlInN층, InGaN층, AlInGaN층 및 이들의 조합층 중 어느 하나를 포함할 수 있다. 채널 공급층(20)은 미도핑된(undoped) 층일 수 있지만, 경우에 따라서는, 소정의 불순물이 도핑된 층일 수도 있다.
채널층(10)의 일부에 2차원 전자가스(2 Dimensional Electron Gas, 이하 '2DEG' 라고 함)가 형성될 수 있다. 2DEG는 채널층(10)과 채널 공급층(20)의 계면(20A) 아래의 채널층(10) 영역에 형성될 수 있다.
상기 채널층(10)에 형성된 2DEG는 소스 전극(31)과 드레인 전극(33) 사이의 전류 통로 즉, 채널 중 하나로 이용될 수 있다. 소스 전극(31)과 드레인 전극(33)은 2DEG가 채널로서 이용될 수 있는 다양한 구조로 배치될 수 있다. 일 예로서, 도면과 같이 채널 공급층(20)을 식각하여 소스 전극 수용부(31A)와 드레인 전극 수용부(33A)를 형성하고, 소스 전극 수용부(31A) 및 드레인 전극 수용부(33A)에 소스 전극(31)과 드레인 전극(33)을 형성할 수 있다. 다른 예로서, 도 3과 같이 소스 전극 수용부(31B)와 드레인 전극 수용부(33B)를 형성하기 위하여 채널 공급층(20)의 일부 두께까지만 식각한 후 소스 전극 수용부(31B)와 드레인 전극 수용부(33B)에 소스 전극(31)과 드레인 전극(33)을 형성하거나, 도면상 도시되어 있지는 않지만 채널 공급층(20) 상부에 소스 전극(31)과 드레인 전극(33)을 형성할 수도 있다. 소스 전극(31)과 드레인 전극(33)은 채널층(10) 또는 채널 공급층(20)에 저항성(ohmic) 접촉할 수 있다.
다시 도 1을 참조하면, 채널층(10) 및 채널 공급층(20)에는 소스 전극(31)과 드레인 전극(33) 사이에 형성된 2DEG를 분리하기 위한 리세스(recess, 11, 21)가 형성될 수 있다. 리세스(11,21)에 대응하는 영역에서는 2DEG가 형성되지 않거나, 나머지 영역과 다른 특성(전자 농도 등)을 가질 수 있다. 리세스(11, 21)를 통해 노멀리 오프(Normally 0ff) 특성을 구현할 수 있다. 리세스(11, 21)의 깊이에 따라, HEMT(100)의 문턱 전압(Vth; threshold voltage)이 달라질 수 있다. 리세스(11, 21)의 깊이를 깊게 설정할 수록, 문턱 전압(Vth)이 증가되며, 그에 따라 안정적인 노멀리 오프 특성을 구현할 수 있다. 일 예로서, 리세스(11, 21)는 채널 공급층(20)으로부터 채널층(10)의 일부까지 함몰되어 형성될 수 있다. 다만, 문턱 전압(Vth) 증가를 위해 리세스(11, 21)의 깊이를 깊게 형성할 경우, 온 저항(Ron)이 증가될 수 있다. 여기서, 온 저항(Ron)이란 온(on) 상태에서 소스 전극(31)과 드레인 전극(33) 사이의 저항을 의미한다.
이러한 온 저항(Ron)의 증가를 최소화하기 위하여, 리세스(11, 21)에는 전기 전도성이 우수한 금속층(50)이 배치될 수 있다. 온 저항(Ron)의 크기는 리세스(11, 21)의 깊이와 폭의 길이에 따라 달라질 수 있다. 본 실시예에 따른 HEMT(100)에서는 온 저항(Ron)의 크기에 영향을 미치는 요인 중 하나인 리세스(11, 21)의 폭 방향으로 나타나는 저항을 금속층(50)을 통해 줄임으로써, 온 저항의 증가를 감소시킬 수 있다. 금속층(50)은 채널층(10)과 저항성(Ohmic) 접촉하며, 리세스(11, 21)의 폭 방향의 채널로 이용될 수 있다. 금속층(50)은 티타늄(Ti), 알루미늄(Al), 니켈(Ni), 백금(Pt), 금(Au), 텅스텐(W) 중 적어도 하나를 포함할 수 있으며, 단층 구조 또는 다층 구조일 수 있다. 금속층(50)은 소스 전극(31), 드레인 전극(33) 중 적어도 하나와 동일한 재질을 포함할 수 있다. 예로서, 소스 전극(31), 드레인 전극(33)이 티타늄(Ti), 알루미늄(Al), 니켈(Ni), 백금(Pt), 금(Au), 텅스텐(W) 중 적어도 하나를 포함할 때, 금속층(50)은 소스 전극(31), 드레인 전극(33)과 동일한 재질로 형성될 수 있다.
금속층(50)의 상부 및 리세스(11, 21)의 측부를 따라 게이트 절연층(41)이 형성될 수 있다. 게이트 절연층(41)은 예컨대, Al2O3, SiOx, SixNy, Sc2O3, AlN, Ga2O3, Gd2O3, AlxGa2(1-x)O3, MgO 및 이들의 조합 중 적어도 하나를 포함할 수 있다. 여기서 구체적으로 개시하지 않았지만, 일반적인 트랜지스터에서 사용하는 게이트 절연층(41) 물질이면 어느 것이든 게이트 절연층(41) 물질로 적용할 수 있다. 게이트 절연층(41)을 사용하는 경우, 게이트 전극(40)은 채널 공급층(20)과 쇼트키 콘택을 형성할 필요가 없으므로, 게이트 전극(40)으로 사용 가능한 물질(도전체)의 종류는 쇼트키 콘택을 이용하는 경우보다 늘어날 수 있다. 게이트 절연층(41)은 소스 전극(31) 및 드레인 전극(33) 사이의 채널 공급층(20) 상부까지 연장 형성될 수 있다.
게이트 전극(40)은 리세스(11, 21)에 형성된 게이트 절연층(41) 내부에 형성될 수 있다. 게이트 전극(40)과 금속층(50) 사이에 게이트 절연층(41)이 형성될 수 있다. 게이트 전극(40)은 소스 전극(31)과 드레인 전극(33) 사이에 배치되어, 소스 전극(31)과 드레인 전극(33) 사이를 흐르는 전류를 제어한다. 게이트 전극(40)은 채널 공급층(20)에서 채널층(10)의 일부까지 연장 형성될 수 있다.
리세스(11, 21)는 채널층(10)에 형성된 제1 영역(11)과 채널 공급층(20)에 형성된 제2 영역(21)을 포함할 수 있다. 금속층(50)은 제1 영역(11)에 형성되며, 게이트 전극(40)과 게이트 전극(40)을 둘러싼 게이트 절연층(41)은 제1 영역(11)의 일부 및 제2 영역(21)에 형성된다. 게이트 전극(40)은 게이트 절연층(41)을 통해, 금속층(50), 채널층(10), 채널 공급층(20)과 절연될 수 있다. 리세스(11, 21)에 게이트 절연층(41)을 형성함으로써, 게이트 전극(40)에 전압 인가시 발생하는 누설 전류(gate leakage current)의 증가를 방지할 수 있다. 본 실시예에 따른 HEMT(100)는 누설 전류를 10uA 미만으로 설정할 수 있다.
도 4는 도 1에 따른 HEMT에서 게이트 전극에 문턱 전압(Vth) 이상의 소정의 전압이 인가된 상태를 개략적으로 나타낸 단면도 및 일부 확대도이다. 도 4를 참조하면, 금속층(50)은 채널층(10)에 형성된 2DEG와 이격되어 배치될 수 있다. 이를 통해, 노멀 상태에서 소스 전극(31)과 드레인 전극(33)에 전압이 인가되더라도, 전류가 흐르기 어려워진다. 즉, 게이트 전극(40)에 소정의 전압이 인가되지 않을 경우, 금속층(50)의 상면과 2DEG 사이의 이격 거리로 인해, 전류가 흐르기 어려워진다. 한편, 게이트 전극(40)에 소정의 전압이 인가될 경우, 도면과 같이 게이트 전극(40)에 인접한 채널층(10)에 전자가 축적될 수 있다. 이러한 전자에 의하여, 금속층(50)과 2DEG 사이에 채널(CH)이 형성되며, 전류가 흐르게 된다. 이러한 채널(CH)은 2DEG의 연장 방향과 교차하는 방향으로 형성된다. 예를 들어, 2DEG의 연장 방향이 도면과 같이 수평 방향일 경우, 채널(CH)은 수직 방향으로 형성될 수 있다.
게이트 전극(40)에 인접한 채널층(10)에 전자가 축적되도록 하기 위해서, 게이트 전극(40)의 일부는 리세스(11, 21)의 제1 영역(11) 내부에 배치될 수 있다. 이를 위해, 게이트 전극(40)의 단부(40A)는 채널층(10)과 채널 공급층(20) 사이의 계면(20A)보다 하부에 배치될 수 있다. 또한, 금속층(50)의 두께(t1)는 제1 영역(11)의 두께(t2)보다 작을 수 있다. 이 때, 제1 영역(11)이 채널층(10) 내부에 형성되기 위해서는 제1 영역(11)의 두께(t2)는 채널층(10)의 두께(t3)보다 작아야 한다.
도 5는 도 4에 따른 HEMT의 온 상태에서의 전류 흐름을 개략적으로 나타낸 것이다.
도 5를 참조하면, 채널층(10)과 채널 공급층(20)의 계면(20A) 아래의 채널층(10) 영역에 2DEG가 형성되며, 리세스(11, 21) 하부에 전기 전도성이 우수한 금속층(50)이 형성된다. 게이트 전극(40)에 문턱 전압(Vth) 이상의 소정의 전압이 인가됨에 따라, 상술한 바와 같이 제1 영역(11)에 형성된 게이트 전극(40)의 인접 영역에 전자가 축적된 채널(CH)이 형성되어, 이격된 상태의 2DEG와 금속층(50)이 전기적으로 연결된다. 그에 따라 소스 전극(31)과 드레인 전극(33) 사이에서 점선 화살표 방향으로 전류가 흐르게 된다.
상술한 실시예들에 따르면, HEMT(100)에서 채널층(10)의 일부 및 채널 공급층(20)에 리세스(11, 21)을 형성하고, 리세스(11, 21)의 제1 영역(11)에 2DEG와 이격되도록 금속층(50)을 형성한다. 본 실시예에 따른 HEMT(100)에서는 금속층(50)과 2DEG 사이의 이격 거리를 조절하여 문턱 전압(Vth)이 4 V 이상을 만족하면서도, 금속층(50)이 리세스(11, 21)의 폭 방향 저항을 감소시키기 때문에 온 저항(Ron)이 40 Ωmm 미만일 수 있다. 문턱 전압(Vth)은 온 저항(Ron)을 고려하여 그 크기의 상한이 제한될 수 있으며, 예를 들어 10V 미만일 수 있다.
도 6a 내지 6f는 도 1의 HEMT의 제조방법을 보여주는 단면도이다.
도 6a를 참조하면, 기판(1) 상에 채널층(10), 채널 공급층(20)을 순차적으로형성할 수 있다.
기판(1)은, 예컨대 사파이어(sappihre), 실리콘(Si), 실리콘 카바이드(SiC) 등으로 구성될 수 있다. 기판(1)과 채널층(10) 사이에는 도면상 도시되어 있지 않지만 버퍼층이 구비될 수 있다. 버퍼층은 기판(1)과 채널층(10) 사이의 격자상수 및 열팽창 계수 차이를 완화시켜 후술할 채널층(10)의 결정성 저하를 방지할 수 있다. 버퍼층은 Al, Ga, In 및 B 중 적어도 하나를 포함하는 질화물들 중에서 선택된 하나 이상의 물질을 포함하는 단층 또는 다층 구조를 가질 수 있다. 구체적인 예로, 버퍼층은 AlN, GaN, AlGaN, InGaN, AlInN, AlGaInN 등으로 구성된 다양한 물질 중 적어도 하나를 포함하는 단층 또는 다층 구조를 가질 수 있다. 상기 기판(1)과 버퍼층은 도 2와 같이 HEMT(100) 제작 후 제거될 수 있다. 다시 말해서, HEMT(100)에서 기판(1)과 버퍼층은 선택적으로 구비될 수 있다.
기판(1) 또는 버퍼층 상에 채널층(10)을 형성할 수 있다. 채널층(10)은 소스 전극(31)과 드레인 전극(33) 사이에 채널의 일부를 형성하는 층으로서, 질화물 반도체층일 수 있다. 채널층(10)은 예를 들어 GaN층, InGaN층, AlGaN층 및 이들의 조합층 중 어느 하나일 수 있다. 하지만, 여기에 한정되는 것은 아니며, 채널층(10)은 그 내부에 2DEG 가 형성될 수 있는 물질이라면 다른 물질층일 수도 있다. 채널층(10)은 언도핑된 층일 수 있지만, 경우에 따라서는 소정의 불순물이 도핑된 층일 수 있다.
채널 공급층(20)은 채널층(10)과 다른 반도체로 형성할 수 있다. 채널 공급층(20)을 채널층(10) 상에 형성하기 위하여 에피 성장(epitaxial growth)을 이용할 수 있다. 채널 공급층(20)은 채널층(10)과 분극 특성, 에너지 밴드갭(energy bandgap), 격자상수 중 적어도 하나가 다른 물질(반도체)로 형성할 수 있다. 예컨대, 채널 공급층(20)은 채널층(10)보다 분극률 및/또는 에너지 밴드갭이 큰 물질(반도체)로 형성할 수 있다. 예컨대, 채널 공급층(20)은 Al, Ga, In 및 B 중 적어도 하나를 포함하는 질화물들 중에서 선택된 하나 이상의 물질을 포함하는 단층 또는 다층 구조로 형성할 수 있다. 예를 들어, 채널 공급층(20)은 AlN층, AlGaN층, AlInN층, InGaN층, AlInGaN층 및 이들의 조합층 중 어느 하나를 포함할 수 있다. 채널 공급층(20)은 미도핑된(undoped) 층일 수 있지만, 경우에 따라서는, 소정의 불순물이 도핑된 층일 수도 있다.
도 6b를 참조하면, 제1 마스크층(M1)을 식각 마스크로 사용해서, 채널 공급층(20)의 노출된 영역을 소정 깊이까지 식각할 수 있다. 이를 통해, 소스 전극 수용부(31A), 드레인 전극 수용부(33A)를 형성할 수 있다. 예로써, 소스 전극 수용부(31A), 드레인 전극 수용부(33A)는 채널층(10)이 노출될 때까지 식각될 수 있다. 본 실시예에서는 소스 전극 수용부(31A), 드레인 전극 수용부(33A)를 형성하기 위하여 채널 공급층(20)을 채널층(10)이 노출될 때까지 식각하였다. 그러나, 이는 예시적인 것에 불과하며, 채널 공급층(20)의 일부 두께만 식각하거나, 식각 없이 채널 공급층(20) 상에 소스 전극(31) 및 드레인 전극(33)을 형성할 수도 있다. 제1 마스크층(M1)은 소스 전극 수용부(31A), 드레인 전극 수용부(33A)를 형성한 후, 제거될 수 있다.
도 6c를 참조하면, 제2 마스크층(M2)을 식각 마스크로 사용해서, 리세스(11, 21)를 형성할 수 있다. 제2 마스크층(M2)의 노출된 영역을 통해 식각함으로써, 채널 공급층(20)에 제2 영역(21)을 형성하고, 채널층(10)의 일부에 제1 영역(11)을 형성한다. 제1 영역(11)의 하단부는 채널층(10)과 채널 공급층(20)의 계면(20A)보다 하부에 배치될 수 있다. 제1 마스크층(M1)과 별개의 제2 마스크층(M2)을 사용함으로써, 리세스(11, 21)의 식각 깊이와 소스 전극 수용부(31A) 및 드레인 전극 수용부(33A)의 식각 깊이를 달리할 수 있다.
도 6d를 참조하면, 소스 전극 수용부(31A) 및 드레인 전극 수용부(33A)에 소스 전극(31)과 드레인 전극(33)이 형성될 수 있다. 또한, 리세스(11, 21)의 제1 영역(11)에 금속층(50)을 형성할 수 있다. 금속층(50)의 높이(t1)는 제1 영역(11)의 높이(t2), 즉 리세스(11, 21)의 하면으로부터 채널층(10)과 채널 공급층(20) 사이의 계면(20A)까지의 높이보다 낮게 형성될 수 있다. 금속층(50), 소스 전극(31)과 드레인 전극(33)은 채널층(10)에 저항성 접촉할 수 있으며, 금속층(50)과 소스 전극(31) 및 드레인 전극(33)의 재질로 동일한 물질이 사용될 수 있다. 예로서, 금속층(50), 소스 전극(31) 및 드레인 전극(33)은 티타늄(Ti), 알루미늄(Al), 니켈(Ni), 백금(Pt), 금(Au), 텅스텐(W) 중 적어도 하나를 포함할 수 있다. 이와 같이 금속층(50)과 소스 전극(31) 및 드레인 전극(33)의 재질로 동일한 물질을 사용함으로써, 금속층(50)을 제1 영역(11)에 형성하는 단계와, 소스 전극(31)과 드레인 전극(31)을 소스 전극 수용부(31A) 및 드레인 전극 수용부(33A)에 형성하는 단계는 동시에 진행될 수 있다. 즉, 하나의 공정을 통해 금속층(50), 소스 전극(31)과 드레인 전극(33)이 형성될 수 있기 때문에, 금속층(50)은 별도의 공정을 거치지 않고도 형성될 수 있다. 그에 따라, 금속층(50) 형성 공정은 추가적인 비용 및 시간 소요 없이 비교적 간단한 방법으로 진행될 수 있다.
도 6e를 참조하면, 절연층(41)은 채널 공급층(20), 리세스(11, 21) 및 금속층(50)을 따라 형성될 수 있다. 절연층(41)은, 예컨대, Al2O3, SiOx, SixNy, Sc2O3, AlN, Ga2O3, Gd2O3, AlxGa2(1-x)O3, MgO 및 이들의 조합 중 적어도 하나를 포함할 수 있다. 그 외에도 일반적인 트랜지스터에서 사용하는 절연 물질이면 어느 것이든 절연층(41) 물질로 적용할 수 있다.
도 6f를 참조하면, 리세스(11, 21) 내부에 게이트 전극(40)을 형성할 수 있다. 게이트 전극(40)과 리세스(11, 21) 사이에는 절연층(41)이 배치된다. 게이트 전극(40)은 드레인 전극(33)보다 소스 전극(31)에 더 가깝게 위치될 수 있다. 즉, 소스 전극(31)과 게이트 전극(40) 사이의 거리는 드레인 전극(33)과 게이트 전극(40) 사이의 거리보다 짧을 수 있다. 그러나 이는 예시적인 것이고, 소스 전극(31) 및 드레인 전극(33)과 게이트 전극(40) 사이의 상대적인 거리는 달라질 수 있다.
도 6a 내지 도 6f의 제조방법은 다양하게 변형될 수 있다. 예를 들면, 소스 전극(31), 드레인 전극(33)이 형성될 영역(31A, 33A)은 리세스(11, 21)와 다른 공정을 통해 식각되는 것으로 표현하였으나, 소스 전극(31), 드레인 전극(33)을 채널 형성층(20)에 식각 없이 바로 형성하거나, 소스 전극(31), 드레인 전극(33)이 형성될 영역(31A, 33A)의 식각 깊이가 리세스(11, 21)의 식각 깊이에 대응될 경우, 동일한 마스크층을 이용할 수도 있다.
상기 도면을 참조하여 설명한 본 발명의 실시예에 따른 HEMT(100)는, 예컨대, 파워소자(power device)로 사용될 수 있다. 그러나 본 발명의 실시예에 따른 HEMT(100)의 적용 분야는 파워소자에 한정되지 않고, 다양하게 변화될 수 있다. 즉, 본 발명의 실시예에 따른 HEMT(100)는 파워소자뿐 아니라, 그 밖에 다른 용도로도 사용될 수 있다.
상기한 설명에서 많은 사항이 구체적으로 기재되어 있으나, 그들은 발명의 범위를 한정하는 것이라기보다, 구체적인 실시예의 예시로서 해석되어야 한다. 예들 들어, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면, 도면 상의 HEMT(100)의 구조는 다양하게 변형될 수 있음을 알 수 있을 것이다. 구체적인 예로, 채널층(10) 및 채널 공급층(20)의 물질로 GaN계 물질 이외에 다른 물질이 적용될 수 있음을 알 수 있을 것이다. 또한, 채널층(10)과 채널공급층의 위치 관계는 뒤바뀔 수 있음을 알 수 있을 것이다. 그리고 도 6a 내지 도 6f의 제조방법도 다양하게 변화될 수 있음을 알 수 있을 것이다. 부가해서, 당업자라면 본 발명의 사상(idea)은 HEMT가 아닌 다른 반도체소자에도 적용될 수 있음을 알 수 있을 것이다. 때문에 본 발명의 범위는 설명된 실시예에 의하여 정하여 질 것이 아니고 특허 청구범위에 기재된 기술적 사상에 의해 정하여져야 한다.
1 : 기판 10 : 채널
20 : 채널 공급층 11, 21 : 리세스
31 : 소스 전극 31A : 소스 전극 수용부
33 : 드레인 전극 33A : 드레인 전극 수용부
40 : 게이트 전극 41 : 절연층
100 : 고전자 이동도 트랜지스터(HEMT)
20 : 채널 공급층 11, 21 : 리세스
31 : 소스 전극 31A : 소스 전극 수용부
33 : 드레인 전극 33A : 드레인 전극 수용부
40 : 게이트 전극 41 : 절연층
100 : 고전자 이동도 트랜지스터(HEMT)
Claims (15)
- 채널층;
상기 채널층 상에 형성된 채널 공급층;
상기 채널층 또는 상기 채널 공급층에 형성된 소스 전극 및 드레인 전극;
상기 소스 전극과 상기 드레인 전극 사이에 배치되며, 상기 채널 공급층에서 상기 채널층의 일부까지 연장 형성된 게이트 전극;
상기 게이트 전극의 하부에 배치되며, 상기 채널층에 저항성(ohmic) 접촉하는 금속층; 및
상기 게이트 전극을 상기 금속층, 상기 채널층 및 상기 채널 공급층과 절연시키는 게이트 절연층;을 포함하는 고전자 이동도 트랜지스터. - 제 1 항에 있어서,
상기 채널 공급층은 상기 채널층의 적어도 일부에 2DEG(2-dimensional electron gas)를 유발하는 고전자 이동도 트랜지스터. - 제 2 항에 있어서,
상기 금속층은 상기 채널층에 형성된 2DEG와 이격 배치된 고전자 이동도 트랜지스터. - 제 3 항에 있어서,
상기 게이트 전극에 문턱 전압 이상의 전압 인가시, 상기 금속층과 상기 2DEG 사이에 채널이 형성되는 고전자 이동도 트랜지스터. - 제 4 항에 있어서,
상기 채널은 상기 2DEG의 연장 방향과 교차하는 방향으로 형성된 고전자 이동도 트랜지스터. - 제 5 항에 있어서,
상기 게이트 전극의 단부는,
상기 채널층과 상기 채널 공급층 사이의 계면보다 하부에 배치된 고전자 이동도 트랜지스터. - 제 1 항에 있어서,
상기 채널층은 질화물 반도체층이며,
상기 채널 공급층은 상기 채널층보다 에너지 밴드갭이 큰 질화물 반도체층인 고전자 이동도 트랜지스터. - 제 7 항에 있어서,
상기 채널층은 GaN층, InGaN층, AlGaN층 및 이들의 조합층 중 어느 하나이며,
상기 채널 공급층은 AlN층, AlGaN층, AlInN층, InGaN층, AlInGaN층 및 이들의 조합층 중 어느 하나인 고전자 이동도 트랜지스터. - 제 1 항에 있어서,
상기 금속층은 상기 소스 전극, 상기 드레인 전극 중 적어도 하나와 동일한재질인 고전자 이동도 트랜지스터. - 제 9 항에 있어서,
상기 금속층은 Ti, Al, Ni, Pt, Au, W 중 적어도 하나의 물질을 포함하며,
상기 소스 전극, 상기 드레인 전극 중 적어도 하나는 Ti, Al, Ni, Pt, Au, W 중 적어도 하나의 물질을 포함하는 고전자 이동도 트랜지스터. - 기판 상에 채널층, 채널 공급층을 순차적으로 형성하는 단계;
상기 채널층 또는 상기 채널 공급층에 소스 전극 및 드레인 전극을 형성하는 단계;
상기 채널 공급층 및 상기 채널층에 리세스를 형성하는 단계;
상기 리세스에 금속층을 형성하는 단계;
상기 금속층의 상부, 상기 리세스의 측부에 걸쳐 게이트 절연층을 형성하는 단계; 및
상기 게이트 절연층 내부에 게이트 전극을 형성하는 단계;를 포함하는 고전자 이동도 트랜지스터의 제조방법. - 제 11 항에 있어서,
상기 금속층을 형성하는 단계는,
상기 금속층의 높이를 상기 리세스의 하면으로부터 상기 채널층과 상기 채널 공급층 사이의 계면까지의 높이보다 낮게 형성하는 고전자 이동도 트랜지스터의 제조방법. - 제 12 항에 있어서,
상기 금속층을 형성하는 단계와 상기 소스 전극 및 드레인 전극을 형성하는 단계가 동시에 진행되는 고전자 이동도 트랜지스터의 제조방법. - 제 13 항에 있어서,
상기 금속층은 상기 소스 전극 및 상기 드레인 전극 중 적어도 하나와 동일한 재질인 고전자 이동도 트랜지스터의 제조방법. - 제 14 항에 있어서,
상기 금속층은 Ti, Al, Ni, Pt, Au, W 중 적어도 하나의 물질을 포함하며,
상기 소스 전극, 상기 드레인 전극 중 적어도 하나는 Ti, Al, Ni, Pt, Au, W 중 적어도 하나의 물질을 포함하는 고전자 이동도 트랜지스터의 제조방법.
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2012
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Patent Citations (2)
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