JP2010067816A

JP2010067816A - 半導体装置

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Publication number: JP2010067816A
Application number: JP2008233092A
Authority: JP
Inventors: Wataru Saito; 渉齋藤; Yasunobu Saito; 泰伸斉藤; Tomohiro Nitta; 智洋新田; Yorito Kakiuchi; 頼人垣内; Hidetoshi Fujimoto; 英俊藤本; Hiroshi Yoshioka; 啓吉岡; Tetsuya Ono; 哲也大野
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2008-09-11
Filing date: 2008-09-11
Publication date: 2010-03-25
Anticipated expiration: 2028-09-11
Also published as: JP5534661B2

Abstract

【課題】ノーマリーオフ動作を実現でき且つ低オン抵抗な絶縁ゲート構造の半導体装置を提供する。
【解決手段】本発明の半導体装置は、第１の窒化物半導体を含む第１の半導体層１と、第１の半導体層１上に設けられ第１の窒化物半導体よりもバンドギャップが広い第２の窒化物半導体を含む第２の半導体層２と、第２の半導体層２に接続された第１の主電極３と、第２の半導体層２に接続された第２の主電極４と、第１の主電極３と第２の主電極４との間の第２の半導体層２表面に接して設けられたフローティング電極５と、フローティング電極５上に設けられたゲート絶縁膜７と、ゲート絶縁膜７上に設けられた制御電極８と、フローティング電極５と第１の主電極３との間およびフローティング電極５と第２の主電極４との間の第２の半導体層２表面上に設けられたフィールド絶縁膜６とを備えた。
【選択図】図１

Description

本発明は、窒化物半導体を用いた半導体装置に関し、特に電力制御用に適した半導体装置に関する。

ＧａＮを用いた窒化物半導体素子は、Ｓｉに比べて大きいバンドギャップを有する為、高臨界電界を有することで、小型で高耐圧な素子が実現し易い。これにより、電力制御用半導体素子では、低いオン抵抗となり、低損失な素子を実現できる。中でも、ＡｌＧａＮとＧａＮとのヘテロ構造を用いたＨＦＥＴ（Heterojunction FET）（例えば特許文献１に開示）は、単純な素子構造で良好な特性が期待できる。

一般にＡｌＧａＮとＧａＮとのヘテロ構造は、ＡｌＧａＮ層中のドープや、ＡｌＧａＮとＧａＮとのへテロ界面における分極により大きな二次元電子ガス濃度を有する。これにより、低オン抵抗を実現している。しかし、ドープや分極により発生した二次元電子ガスは、ヘテロ界面全面に形成されるため、通常のＨＦＥＴはノーマリーオン型の素子となる。

しかし、電力制御に用いられる素子では、回路の電源投入時における突入電流防止などの目的からノーマリーオフ型素子が望まれる。ＡｌＧａＮバリア層厚を数ｎｍ程度に薄くすることで、二次元電子ガス濃度を低減すればゲートしきい値電圧がプラス側にシフトし、ノーマリーオフが得られる。しかし、ゲート・ソース間やゲート・ドレイン間のオフセット部分の抵抗が増大し、オン抵抗が増大してしまう。低オン抵抗を維持しながら、ノーマリーオフ動作を実現する為には、ゲート電極下のみ選択的に二次元電子ガス濃度を低減させる必要がある。

ＡｌＧａＮバリア層厚を薄くした場合、ゲート・ソース間とゲート・ドレイン間のオフセット部分のみ選択的にドープすることでオフセット抵抗を低減することが可能となる。オフセット部分に選択的にＳｉイオンを注入し、１２００℃程度の活性化アニールによりｎ型ドープすることは可能であるが、高温のアニール時にパッシベーション界面が荒れて、界面準位が増加し、安定な動作が得られない。高温アニールを用いないでＳｉドープと同様な効果が得られる方法として、ＡｌＧａＮバリア層の表面にパッシベーション膜を形成することが挙げられる。このパッシベーション膜を形成することにより、ＡｌＧａＮバリア層の表面ポテンシャルが下げられ、二次元電子ガスが発生する。これにより、オフセット部分の抵抗が低減できる。

なお、しきい値電圧をプラスとすることでノーマリーオフ動作を実現しても、オン状態でのチャネル抵抗を小さくするためには、大きな順方向ゲートバイアスが必要となる。ゲート電極に大きな順方向バイアスを印加すると、ゲートリーク電流が流れてしまう。ゲートリーク電流を抑制するには絶縁ゲート構造が有効である。しかし、ゲート絶縁膜とパッシベーション膜（フィールド絶縁膜）とを同一の材料で形成すると、ゲート電極下のＡｌＧａＮ層もドープされたのと同様になって、しきい値電圧がマイナス側にシフトしてしまい、ノーマリーオフ動作が得られなくなってしまう。
特開２００７−２９４５２８号公報

本発明は、ノーマリーオフ動作を実現でき且つ低オン抵抗な絶縁ゲート構造の半導体装置を提供する。

本発明の一態様によれば、第１の窒化物半導体を含む第１の半導体層と、前記第１の半導体層上に設けられ、前記第１の窒化物半導体よりもバンドギャップが広い第２の窒化物半導体を含む第２の半導体層と、前記第２の半導体層に接続された第１の主電極と、前記第２の半導体層に接続された第２の主電極と、前記第１の主電極と前記第２の主電極との間の前記第２の半導体層表面に接して設けられたフローティング電極と、前記フローティング電極上に設けられたゲート絶縁膜と、前記ゲート絶縁膜上に設けられた制御電極と、前記フローティング電極と前記第１の主電極との間および前記フローティング電極と前記第２の主電極との間の前記第２の半導体層表面上に設けられたフィールド絶縁膜と、を備えたことを特徴とする半導体装置が提供される。

本発明によれば、ノーマリーオフ動作を実現でき且つ低オン抵抗な絶縁ゲート構造の半導体装置が提供される。

以下、図面を参照し、本発明の実施形態について説明する。以下の実施形態では、半導体装置としてＧａＮ系ＨＦＥＴ（Heterojunction FET）を一例に挙げて説明する。なお、各図面中の同一部分には同一符号を付している。

［第１の実施形態］
図１は、本発明の第１の実施形態に係る半導体装置の要部断面を示す模式図である。

本実施形態に係る半導体装置は、第１の半導体層としてのチャネル層１と、この上に設けられた第２の半導体層としてのバリア層２とのヘテロ接合構造を有する。チャネル層１とバリア層２は、図示しない基板上にバッファ層を介してエピタキシャル成長される。例えば、チャネル層１は実質不純物が添加されていないアンドープのＧａＮからなり、バリア層２はアンドープもしくはｎ型のＡｌ_ＸＧａ_１−ＸＮ（０≦Ｘ≦１）からなる。

バリア層２の表面上には、第１の主電極としてのソース電極３と第２の主電極としてのドレイン電極４とが互いに離間して設けられている。ソース電極３及びドレイン電極４は、それぞれ、バリア層２の表面にオーミック接触している。

ソース電極３とドレイン電極４との間におけるバリア層２の表面上には、フローティング電極５が設けられている。フローティング電極５は金属材料からなり、バリア層２の表面にショットキー接触している。

フローティング電極５上にはゲート絶縁膜７が設けられ、その上に制御電極としてのゲート電極８が設けられている。フローティング電極５とソース電極３との間およびフローティング電極５とドレイン電極４との間の、バリア層２表面上にはフィールド絶縁膜６が設けられている。本実施形態では、フィールド絶縁膜６とゲート絶縁膜７とは同材料で一体に形成された構造となっている。

ゲート電極８にゲート電圧が印加されると、フローティング電極５はゲート絶縁膜７を介してゲート電極８と容量結合する。本実施形態では、ゲート電極８は、フローティング電極５を覆うようにゲート絶縁膜７及びフィールド絶縁膜６の上に設けられているため、両電極の容量結合性を強くしてゲート制御性を高めることができる。すなわち、オン時にフローティング電極５を所望のゲート電位に制御しやすく、低オン抵抗化を図れる。

チャネル層１として例えばアンドープのＧａＮを、バリア層２として例えばアンドープのＡｌＧａＮを用いたこれらのヘテロ接合構造において、ＡｌＧａＮの方がＧａＮよりも格子定数が小さいことからＡｌＧａＮ層に歪みが生じて、ピエゾ効果によりＡｌＧａＮ層内にピエゾ分極が生じ、これにより、ＧａＮ層におけるＡｌＧａＮ層との界面付近に２次元電子ガスが形成される。ゲート電極８に印加するゲート電圧を制御することで、ゲート電極８と容量結合されたフローティング電極５下の２次元電子ガス濃度が増減し、ソース電極３とドレイン電極４間に流れる主電流を制御できる。

特に、電力制御に用いられる半導体装置では、ゲート電圧がゼロボルトのときにドレイン電極とソース電極との間に漏れ電流が実質流れないノーマリーオフ特性が望まれる。２次元電子ガス濃度を低減させると、ゲートしきい値電圧がプラス側にシフトし、ノーマリーオフ特性が得られる。しかし、２次元電子ガス全体の濃度を低減させるとオン抵抗が増大してしまう。低オン抵抗を維持しつつノーマリーオフ特性を得るためには、ゲート電極下の２次元電子ガス濃度を選択的に低下させる必要がある。本実施形態では前述した構造とすることで、ノーマリーオフ動作と低オン抵抗を両立させることが可能である。

通常、ノーマリーオフ動作を実現する為には、ゲート電圧を印加していないとき、ゲート電極下（本実施形態ではフローティング電極５下）は空乏化していなければならない。つまり、ゲート電極下の２次元電子ガス濃度を実質ゼロにする。本実施形態ではバリア層２を薄くすることで２次元電子ガス濃度を減少させる。バリア層２を薄くすると、チャネル層１とバリア層２とのヘテロ接合に基づくピエゾ分極による電界が弱くなり、２次元電子ガス濃度が減少する。これにより、ゲートしきい値電圧をプラス側にシフトさせることができる。具体的には、バリア層２の厚さを数ｎｍ程度にすると、ゲートしきい値電圧をプラスにすることができ、ノーマリーオフ動作を実現することができる。

図２に、ノーマリーオフ動作を実現する為に、ゲートしきい値電圧Ｖｔｈがゼロとなるバリア層（ＡｌＧａＮ層）２の厚さ（ｎｍ）と、Ａｌ組成比Ｘとの関係を示す。この図２より、Ａｌ組成比Ｘに対して、バリア層（ＡｌＧａＮ層）２の厚さを、１／（１．１５Ｘ^２＋０．３２６Ｘ＋０．０１）（ｎｍ）以下とすることで、ゲートしきい値電圧をプラスにすることが可能となる。

しかし、バリア層２を薄くすると、２次元電子ガス濃度が低いことにより、ゲート・ソース間およびゲート・ドレイン間のオフセット部分の抵抗が高くなってしまう。このため、上記オフセット部分では２次元電子ガス濃度を高くする必要がある。

本実施形態では、フローティング電極５とソース電極３との間およびフローティング電極５とドレイン電極４との間の、バリア層２表面上にフィールド絶縁膜６を設けている。例えば、ＳｉＮ、ＳｉＯ_２、ＳｉＯＮなどＳｉを含む絶縁膜をフィールド絶縁膜６とすると、フィールド絶縁膜６とバリア層２との界面にＳｉ−Ｎ結合が生まれる。これは、バリア層２にＳｉドープしたのと同様になり、２次元電子ガス濃度が増加する。つまり、フィールド絶縁膜６が形成されているゲート・ソース間およびゲート・ドレイン間のオフセット部分が選択的にドープされているのと同様になる。これにより、オフセット抵抗を小さくすることができる。

なお、パッシベーション膜となるフィールド絶縁膜６の材料は、Ｓｉを含む絶縁膜を用いなくとも、フィールド絶縁膜６の堆積方法によって、フィールド絶縁膜６とバリア層２との界面準位が発生する。この界面準位によって、バリア層２に電界が発生し２次元電子ガスが発生する。このようなことから、フィールド絶縁膜６の種類に限定されることはなく、ＡｌＮ、ＡｌＯｘ、ＨｆＯｘ、ＴａＯｘ、ＺｒＯｘなどの絶縁膜を用いても実施可能である。

フローティング電極５下には絶縁膜が形成されないため、２次元電子ガスは発生しない。そして、フローティング電極５の上に、ゲート絶縁膜７とゲート電極８との絶縁ゲート構造を形成することで、ゲートリーク電流を抑制しつつ、ゲート電極８に大きなプラス電圧を印加することが可能となる。これにより、オン状態でのフローティング電極５下の２次元電子ガス濃度を高くすることが可能となりチャネル抵抗が低減でき、低オン抵抗を実現することができる。以上説明したように、本実施形態によれば、低オン抵抗とノーマリーオフ動作を両立させることができ、特に高パワー出力制御に適した半導体装置を提供できる。

なお、図１では、ゲート電極８はフローティング電極５を覆うように形成されている構造を示したが、ゲート電極８の長さはフローティング電極５の長さと同じでも実施可能である。そして、フローティング電極５はゲート絶縁膜７を介してゲート電極８と容量で結合している。このため、図３に示すように、ゲート電極８の長さがフローティング電極５よりも短くとも、ゲート電極８に電圧を印加することにより、フローティング電極５の電位を変化させることが可能である。いずれにしても、フローティング電極５がゲート電極８と容量結合されれば、フローティング電極５の下には一様に２次元電子ガスが発生し、低いチャネル抵抗を実現することができ、低オン抵抗が実現できる。

ゲートしきい値電圧は、バリア層２の組成や厚さだけではなく、ゲート絶縁膜７の厚さや誘電率でも制御可能である。ゲート領域の伝導帯のエネルギーバンド図を示す図４のように、２次元電子ガス９が発生するチャネルの電位は、ゲート絶縁膜７の容量Ｃｇｉとバリア層２の容量Ｃｂａとの直列接続により決まる。このため、Ｃｇｉを変化させることで、ゲートしきい値電圧を制御することが可能である。

Ｃｇｉを小さくすることで、ゲートしきい値電圧を大きくプラス側にシフトさせることができる。しかし、Ｃｇｉを小さくし過ぎると、チャネル抵抗が大きくなってしまい、オン抵抗が増加する。このため、適度にＣｇｉを大きくするには、ゲート絶縁膜７を１０ｎｍ程度まで薄くする必要がある。このように薄いゲート絶縁膜では、ゲート耐圧が低く、ゲートリーク電流が発生してしまう。そこで、ゲート絶縁膜７にＨｆＯｘ、ＴａＯｘ、ＺｒＯｘなどの高誘電体膜を用いることで、ゲート絶縁膜７の膜厚を増やすことが可能となり、低オン抵抗と低ゲートリークを両立することが可能となる。

また、フローティング電極５とゲート電極８を構成する金属の種類でもゲートしきい値電圧を制御することができる。図５に示すように、フローティング電極５に用いる金属の仕事関数φ_{ｆｌｏａｔ}よりもゲート電極８に用いる金属の仕事関数φ_ｇａｔｅを大きくすることにより、フラットバンド電圧Ｖ_ＦＢが発生する。これにより、ゲートしきい値電圧をプラス側にシフトさせることが可能となる。

また、フィールド絶縁膜６とゲート絶縁膜７は一体に形成しなくとも、実施可能である。図６に示すように、フィールド絶縁膜６をバリア層２表面上に形成した後、バリア層２表面とショットキー接合するフローティング電極５を形成し、その後、フローティング電極５を覆うようにフィールド絶縁膜６上にゲート絶縁膜７を堆積した絶縁膜の積層構造としてもよい。このような構造とすると、フィールド絶縁膜６とゲート絶縁膜７の材料をそれぞれ別々に選択することが可能となる。例えば、フィールド絶縁膜６には界面準位が発生し難いＳｉＮｘを用いて、ゲート絶縁膜７には高誘電体のＨｆＯｘを用いるといった選択が可能となる。

［第２の実施形態］
図７は、本発明の第２の実施形態に係る半導体装置の要部断面を示す模式図である。

図７に示す構造では、ゲート電極８を覆うように第２のフィールド絶縁膜１１を設け、その上にゲート電極８に接続されたフィールドプレート電極１０を設けている。このような構造とすることで、ゲート電極８端部（ドレイン電極４側の端部）の電界集中が緩和されて、高耐圧を得ることができる。また、図８に示すように、フィールドプレート電極１０は、ソース電極３に接続されていてもよい。

［第３の実施形態］
図９は、本発明の第３の実施形態に係る半導体装置の要部断面を示す模式図である。

図９に示す構造では、フローティング電極５下のバリア層２表層部にｐ型ドープ層１２を設けている。このような構造とすることで、バリア層２が厚くともノーマリーオフ動作を実現することができる。ｐ型ドープ層１２は、フッ素（Ｆ）、塩素（Ｃｌ）、マグネシウム（Ｍｇ）、マンガン（Ｍｎ）などのイオン注入やプラズマ処理により形成することが可能である。

そして、ｐ型ドープ層１２上にゲート絶縁膜７を直接形成するのではなく、フローティング電極５を形成することで、安定したゲートしきい値電圧を得ることができる。ｐ型ドープ層１２表面に絶縁膜を形成すると、ｐ型ドーププロセスによるダメージによって界面準位密度がばらつく。これにより、ゲートしきい値電圧がばらついてしまう。一方、本実施形態の構造を用いることで、フローティング電極５とバリア層２はショットキー接合となり、そのバリア高さは材料で決まって、ゲートしきい値電圧のばらつきを抑制することができる。

［第４の実施形態］
図１０は、本発明の第４の実施形態に係る半導体装置の要部断面を示す模式図である。

図１０に示す構造では、フローティング電極５下に、フローティング電極５と接続されたまたは一体に形成されたリセス部１３が設けられ、そのリセス部１３を介して、フローティング電極５がチャネル層１と接している。リセス部１３は、バリア層２を貫通し、チャネル層１における２次元電子ガス発生領域にまで達している。リセス部１３のチャネル長方向の長さは、フローティング電極５のチャネル長方向の長さより短い。
バリア層２とチャネル層１をリセスエッチングした後、リセス部１３の電極とフローティング電極５とは同一のメタル材料で同時に形成される。

このような構造とすることで、フローティング電極５に電子やホールが注入されて帯電しても、安定したゲートしきい値電圧やスイッチング動作を実現することができる。すなわち、ゲートやドレインに電圧を印加した際に、電界によって加速された電子やホールがバリア層２を越えてフローティング電極５へ注入されると、フローティング電極５が帯電する。フローティング電極５が帯電すると、フローティング電極５の電位が変化し、ゲートしきい値電圧が変化してしまう。これにより、安定したスイッチング動作が得られなくなるおそれがある。

しかし、本実施形態では、フローティング電極５が帯電したとしても、帯電したチャージをリセス部１３を通じて放電することが可能となり、ゲートしきい値が変化しない。すなわち、フローティング電極５及びリセス部１３はバリア層２およびチャネル層１とショットキー接合を形成するため、ゲート電圧を印加しない状態では、フローティング電極５及びリセス部１３周辺には２次元電子ガス９は発生しない。しかし、ゲート電極８に電圧を印加すると、フローティング電極５下のバリア層２とチャネル層１とのヘテロ界面に２次元電子ガス９が発生し、フローティング電極５の電位が下がることで、チャネル層１とフローティング電極５とのポテンシャルバリアも解消される。これにより、予め存在する２次元電子ガス９とフローティング電極５とがリセス部１３を介して電気的に接続される。これにより、フローティング電極５が帯電していても２次元電子ガス９を介してチャージが放電され、安定したゲートしきい値電圧を得ることができる。

図１１（ｃ）はリセス部１３の平面レイアウトの一例を示す模式上面図であり、図１１（ａ）は同図（ｃ）におけるＡ−Ａ’断面図、図１１（ｂ）は同図（ｃ）におけるＢ−Ｂ’断面図である。
リセス部１３はフローティング電極５下に連続したパターンで形成する必要はなく、図１１に示すように、フローティング電極５下でリセス部１３が形成されている部分と形成されていない部分とが混在していても安定したゲートしきい値電圧が得られる。この例では、図１１（ｃ）に示すように、リセス部１３は周期的に形成されている。

図１２（ｃ）はリセス部１３の平面レイアウトの他の例を示す模式上面図であり、図１２（ａ）は同図（ｃ）におけるＡ−Ａ’断面図、図１２（ｂ）は同図（ｃ）におけるＢ−Ｂ’断面図である。
リセス部１３は周期的に形成する必要もなく、図１２（ｃ）に示すようにフローティング電極５下に一箇所でもリセス部１３が形成されていれば、フローティング電極５に帯電したチャージを放電することが可能であり、安定したゲートしきい値電圧が得られる。

また、リセス部１３が形成されていない部分（図１３（ａ））と、リセス部１３が形成されている部分（図１３（ｂ））とで、フローティング電極５の長さ（チャネル長方向の長さ）が異なっていてもよい。フローティング電極５が長いと、その下に形成される空乏層が長くなり、ドレイン電極４に高電圧が印加されてもフローティング電極５下を介して流れるリーク電流を減らすことができる。しかし、フローティング電極５が長いと、ゲート長も長くなり、オン抵抗が増加してしまう。

また、リセス部１３を形成すると、フローティング電極５下の空乏層が形成される距離がリセス部１３の分だけ短くなる。このため、リーク電流が増加し易い。そこで、図１３に示すように、リセス部１３が形成されている部分のフローティング電極５の長さｂを、リセス部１３が形成されていない部分のフローティング電極５の長さａよりも長くすることで、リーク電流を抑えながら、安定したゲートしきい値電圧を得ることが可能となる。

以上、具体例を参照しつつ本発明の実施形態について説明したが、本発明は、上記実施形態に限定されるものではなく、これ以外にも当該技術者が容易に考え得る変形はすべて適用可能である。

例えば、支持基板を図示していないが、本発明は支持基板材料に限定されるものではなく、サファイア基板やＳｉＣ基板、Ｓｉ基板、ＧａＮ基板などで実施可能であり、基板の絶縁性や導電性、さらにその導電型にも限定されない。

また、前述した実施形態では、バリア層とチャネル層とのヘテロ接合の組み合わせとしてＡｌＧａＮとＧａＮとの組み合わせを例示したが、ＧａＮとＩｎＧａＮとの組み合わせ、ＡｌＮとＡｌＧａＮとの組み合わせ、ＢＡｌＮとＧａＮとの組み合わせなどでも実施可能である。

また、結晶の面方位にも限定されない。分極の発生し易い（０００１）面上に結晶成長した半導体層を用いても実施可能であり、分極が発生しない（１−１０１）もしくは（１１−２０）面上に成長した半導体層を用いても実施可能である。

本発明は、以下の態様を含む。
（付記１）
第１の窒化物半導体を含む第１の半導体層と、
前記第１の半導体層上に設けられ、前記第１の窒化物半導体よりもバンドギャップが広い第２の窒化物半導体を含む第２の半導体層と、
前記第２の半導体層に接続された第１の主電極と、
前記第２の半導体層に接続された第２の主電極と、
前記第１の主電極と前記第２の主電極との間の前記第２の半導体層表面に接して設けられたフローティング電極と、
前記フローティング電極上に設けられたゲート絶縁膜と、
前記ゲート絶縁膜上に設けられた制御電極と、
前記フローティング電極と前記第１の主電極との間および前記フローティング電極と前記第２の主電極との間の前記第２の半導体層表面上に設けられたフィールド絶縁膜と、
を備えたことを特徴とする半導体装置。
（付記２）
前記フィールド絶縁膜は積層構造であることを特徴とする付記１に記載の半導体装置。
（付記３）
前記ゲート絶縁膜は単層構造であることを特徴とする付記１に記載の半導体装置。
（付記４）
前記ゲート絶縁膜は、ＴａＯ_Ｘ、ＨｆＯ_Ｘ、ＺｒＯ_Ｘのいずれかを含むことを特徴とする付記３に記載の半導体装置。
（付記５）
前記第２の半導体層との界面側に形成される前記フィールド絶縁膜は、ＳｉＮ_Ｘ、ＳｉＯ_Ｘ、ＳｉＮＯ_Ｘのいずれかからなることを特徴とする付記１に記載の半導体装置。
（付記６）
前記ゲート絶縁膜と前記フィールド絶縁膜が一体に形成されていることを特徴とする付記１に記載の半導体装置。
（付記７）
前記フィールド絶縁膜上に、前記制御電極もしくは前記第１の主電極に接続されたフィールドプレート電極が設けられていることを特徴とする付記１に記載の半導体装置。
（付記８）
前記制御電極は、前記フローティング電極を覆うように前記ゲート絶縁膜及び前記フィールド絶縁膜の上に設けられていることを特徴とする付記１に記載の半導体装置。

本発明の第１の実施形態に係る半導体装置の要部断面を示す模式図。本発明の第１の実施形態に係る半導体装置におけるゲートしきい値電圧がゼロとなるＡｌＧａＮ層厚とＡｌ組成比との関係を示すグラフ。本発明の第１の実施形態に係る半導体装置の要部断面を示す模式図。本発明の第１の実施形態に係る半導体装置におけるゲート領域の伝導帯のエネルギーバンド図。本発明の第１の実施形態に係る半導体装置におけるゲート領域の伝導帯のエネルギーバンド図。本発明の第１の実施形態に係る半導体装置の要部断面を示す模式図。本発明の第２の実施形態に係る半導体装置の要部断面を示す模式図。本発明の第２の実施形態に係る半導体装置の要部断面を示す模式図。本発明の第３の実施形態に係る半導体装置の要部断面を示す模式図。本発明の第４の実施形態に係る半導体装置の要部断面を示す模式図。本発明の第４の実施形態に係る半導体装置の要部断面及び平面レイアウトを示す模式図。本発明の第４の実施形態に係る半導体装置の要部断面及び平面レイアウトを示す模式図。本発明の第４の実施形態に係る半導体装置の要部断面を示す模式図。

符号の説明

１…第１の半導体層（チャネル層）、２…第２の半導体層（バリア層）、３…第１の主電極（ソース電極）、４…第２の主電極（ドレイン電極）、５…フローティング電極、６…フィールド絶縁膜、７…ゲート絶縁膜、８…制御電極（ゲート電極）、１２…ｐ型ドープ層、１３…リセス部

Claims

第１の窒化物半導体を含む第１の半導体層と、
前記第１の半導体層上に設けられ、前記第１の窒化物半導体よりもバンドギャップが広い第２の窒化物半導体を含む第２の半導体層と、
前記第２の半導体層に接続された第１の主電極と、
前記第２の半導体層に接続された第２の主電極と、
前記第１の主電極と前記第２の主電極との間の前記第２の半導体層表面に接して設けられたフローティング電極と、
前記フローティング電極上に設けられたゲート絶縁膜と、
前記ゲート絶縁膜上に設けられた制御電極と、
前記フローティング電極と前記第１の主電極との間および前記フローティング電極と前記第２の主電極との間の前記第２の半導体層表面上に設けられたフィールド絶縁膜と、
を備えたことを特徴とする半導体装置。
前記第１の窒化物半導体はＧａＮからなり、前記第２の窒化物半導体はＡｌ_ＸＧａ_１−ＸＮ（０≦Ｘ≦１）からなり、
前記第２の窒化物半導体の厚さが、Ａｌ組成比Ｘに対して、１／（１．１５Ｘ^２＋０．３２６Ｘ＋０．０１）（ｎｍ）以下であることを特徴とする請求項１記載の半導体装置。
前記フローティング電極と前記制御電極とは異なる金属からなり、
前記制御電極を構成する金属の仕事関数は、前記フローティング電極を構成する金属の仕事関数よりも大きいことを特徴とする請求項１または２に記載の半導体装置。
前記フローティング電極下の前記第２の半導体層の表層部に、ｐ型ドープ層が設けられたことを特徴とする請求項１〜３のいずれか１つに記載の半導体装置。
前記フローティング電極が部分的に前記第１の半導体層に接していることを特徴とする請求項１〜４のいずれか１つに記載の半導体装置。