JP2008053312A - 半導体装置 - Google Patents
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Abstract
【課題】 ショットキーゲート電極で制御する半導体装置において、ゲートリーク電流を低減することができる半導体装置を提供する。
【解決手段】半導体装置は、半導体層と、半導体層に接しているソース電極Sと、半導体層に接しているとともに、ソース電極Sから絶縁されているドレイン電極Dと、半導体層に接しており、ソース電極Sとドレイン電極Dの双方から絶縁されているとともに、ソース電極Sとドレイン電極Dの間に伸びるチャネル領域に対向しているショットキーゲート電極50と、絶縁膜80を介してショットキーゲート電極50に対向している絶縁ゲート電極60を備えている。
【選択図】 図1
【解決手段】半導体装置は、半導体層と、半導体層に接しているソース電極Sと、半導体層に接しているとともに、ソース電極Sから絶縁されているドレイン電極Dと、半導体層に接しており、ソース電極Sとドレイン電極Dの双方から絶縁されているとともに、ソース電極Sとドレイン電極Dの間に伸びるチャネル領域に対向しているショットキーゲート電極50と、絶縁膜80を介してショットキーゲート電極50に対向している絶縁ゲート電極60を備えている。
【選択図】 図1
Description
本発明は、ショットキーゲート電極を有する半導体装置のゲートリーク電流を低減する技術に関する。
ショットキーゲート電極に印加する電圧を調整することによって、ドレイン電極とソース電極の間を流れる電流の大きさを調整する半導体装置が知られている。
例えば特許文献1に、ショットキーゲート電極を有するHEMT(High Electron Mobility Transistor)が記載されている。特許文献1のHEMTは、GaN層と、そのGaN層にヘテロ接合しているAlGaN層を備えている。AlGaN層の表面に、ソース電極とショットキーゲート電極とドレイン電極が配置されている。ショットキーゲート電極は、ソース電極とドレイン電極の間に配置されている。
このように構成されたHEMTでは、ヘテロ接合しているGaN層側に、二次元電子ガス雲が形成される。一方、ショットキーゲート電極が接しているAlGaN層の接合面からは、AlGaN層の深さ方向(GaN層方向)に空乏層が伸びる。空乏層が伸びる厚みは、ショットキーゲート電極に印加する電圧に応じて調整される。
ショットキーゲート電極に印加する電圧を調整することで、空乏層が伸びる範囲を調整し、二次元電子ガス雲の成長を調整することができる。そのことによって、ドレイン電極とソース電極の間に流れる電流の大きさを調整することができる。
例えば特許文献1に、ショットキーゲート電極を有するHEMT(High Electron Mobility Transistor)が記載されている。特許文献1のHEMTは、GaN層と、そのGaN層にヘテロ接合しているAlGaN層を備えている。AlGaN層の表面に、ソース電極とショットキーゲート電極とドレイン電極が配置されている。ショットキーゲート電極は、ソース電極とドレイン電極の間に配置されている。
このように構成されたHEMTでは、ヘテロ接合しているGaN層側に、二次元電子ガス雲が形成される。一方、ショットキーゲート電極が接しているAlGaN層の接合面からは、AlGaN層の深さ方向(GaN層方向)に空乏層が伸びる。空乏層が伸びる厚みは、ショットキーゲート電極に印加する電圧に応じて調整される。
ショットキーゲート電極に印加する電圧を調整することで、空乏層が伸びる範囲を調整し、二次元電子ガス雲の成長を調整することができる。そのことによって、ドレイン電極とソース電極の間に流れる電流の大きさを調整することができる。
ショットキーゲート型の半導体装置では、金属で形成されたショットキーゲート電極と半導体層が直接接触している。このため、絶縁ゲート型の半導体装置と比較すると、ゲートリーク電流が大きい。例えば、AlGaN層にショットキーゲート電極が直接に接触しているHEMTの場合、AlGaN層の窒素抜け等に起因してショットキー障壁に欠陥が生じ易い。そのために、電子が欠陥を介してショットキー障壁を突き抜けることによるゲートリーク電流が発生し易い。
本発明は、上記の問題点を解決するために創案された。
本発明は、上記の問題点を解決するために創案された。
(請求項1に記載の発明)
本発明は、半導体層に接するショットキーゲート電極を有する半導体装置に具現化される。その半導体装置は、半導体層と、半導体層に接しているソース電極と、半導体層に接しているとともに、ソース電極から絶縁されているドレイン電極と、半導体層に接しており、ソース電極とドレイン電極の双方から絶縁されているとともに、ソース電極とドレイン電極の間に伸びるチャネル領域に対向しているショットキーゲート電極と、絶縁膜を介してショットキーゲート電極に対向している絶縁ゲート電極を備えている。ここでいうチャネルは、チャネルが形成される領域をいう。現にチャネルが形成されていることを意味しない。
本発明は、半導体層に接するショットキーゲート電極を有する半導体装置に具現化される。その半導体装置は、半導体層と、半導体層に接しているソース電極と、半導体層に接しているとともに、ソース電極から絶縁されているドレイン電極と、半導体層に接しており、ソース電極とドレイン電極の双方から絶縁されているとともに、ソース電極とドレイン電極の間に伸びるチャネル領域に対向しているショットキーゲート電極と、絶縁膜を介してショットキーゲート電極に対向している絶縁ゲート電極を備えている。ここでいうチャネルは、チャネルが形成される領域をいう。現にチャネルが形成されていることを意味しない。
ソース電極とドレイン電極は、双方が半導体層の表面に設けられていてもよいし、一方が半導体層の表面に設けられ、他方が裏面に設けられていてもよい。すなわち、半導体装置は、横型であってもよいし、縦型であってもよい。
絶縁ゲート電極は、絶縁膜を介してショットキーゲート電極と対向していればよく、ショットキーゲート電極よりも大きくてもよいし小さくてもよい。
ソース電極とドレイン電極の間に伸びる「チャネル」は、キャリアの導通路を意味し、半導体装置がHEMTの場合は二次元電子ガス雲によって形成される導通路を意味し、半導体装置がJFETやSITの場合はキャリアが導通するチャネル層等の経路を意味する。
ソース電極とドレイン電極間に電圧を印加した場合に、半導体層に形成されるチャネルを介してソース・ドレイン間を移動するキャリアの量は、ショットキーゲート電極と半導体層の接合面(ショットキー接合面)から伸びる空乏層の厚みによって調整することができる。その空乏層の厚みは、ショットキーゲート電極に印加する電圧によって調整することができる。
半導体装置の半導体層を接地されている基板に接続して用いる場合、ショットキー電極と基板の間に半導体層が介在している擬似的コンデンサー構造が実現される。そのコンデンサーの静電容量をCdとし、ショットキーゲート電極と絶縁ゲート電極間の静電容量をCiとし、絶縁ゲート電極に印加する電圧をV0とすると、ショットキーゲート電極にかかる電圧VSは、[Ci/(Ci+Cd)]×V0となる。したがって、絶縁ゲート電極に印加する電圧V0を調整することによって、ショットキーゲート電極にかかる電圧VSを調整することができる。ショットキーゲート電極にかかる電圧VSを調整することで、ショットキーゲート接合面から半導体層に向かって伸びる空乏層の厚みを調整することができる。これにより、半導体層のチャネルを介してソース・ドレイン間を移動するキャリアの量を調整し、ドレイン電極とソース電極の間を流れる電流の大きさを調整することができる。
絶縁ゲート電極は、絶縁膜を介してショットキーゲート電極と対向していればよく、ショットキーゲート電極よりも大きくてもよいし小さくてもよい。
ソース電極とドレイン電極の間に伸びる「チャネル」は、キャリアの導通路を意味し、半導体装置がHEMTの場合は二次元電子ガス雲によって形成される導通路を意味し、半導体装置がJFETやSITの場合はキャリアが導通するチャネル層等の経路を意味する。
ソース電極とドレイン電極間に電圧を印加した場合に、半導体層に形成されるチャネルを介してソース・ドレイン間を移動するキャリアの量は、ショットキーゲート電極と半導体層の接合面(ショットキー接合面)から伸びる空乏層の厚みによって調整することができる。その空乏層の厚みは、ショットキーゲート電極に印加する電圧によって調整することができる。
半導体装置の半導体層を接地されている基板に接続して用いる場合、ショットキー電極と基板の間に半導体層が介在している擬似的コンデンサー構造が実現される。そのコンデンサーの静電容量をCdとし、ショットキーゲート電極と絶縁ゲート電極間の静電容量をCiとし、絶縁ゲート電極に印加する電圧をV0とすると、ショットキーゲート電極にかかる電圧VSは、[Ci/(Ci+Cd)]×V0となる。したがって、絶縁ゲート電極に印加する電圧V0を調整することによって、ショットキーゲート電極にかかる電圧VSを調整することができる。ショットキーゲート電極にかかる電圧VSを調整することで、ショットキーゲート接合面から半導体層に向かって伸びる空乏層の厚みを調整することができる。これにより、半導体層のチャネルを介してソース・ドレイン間を移動するキャリアの量を調整し、ドレイン電極とソース電極の間を流れる電流の大きさを調整することができる。
本発明の半導体装置では、ドレイン電極とソース電極の間を流れる電流の大きさを直接調整しているショットキーゲート電極と、外部から電圧を印加する絶縁ゲート電極とが、絶縁膜によって電気的に分離されている。これにより、ゲートリーク電流が低減される。本発明によれば、ショットキーゲート電極を有するとともに、ゲートリーク電流を低減化した半導体装置を構成することができる。
(請求項2に記載の発明)
本発明は、ソース電極とショットキーゲート電極とドレイン電極が半導体層の表面に配置されている横型のHEMT(High Electron Mobility Transistor)に具体化するもできる。
この場合、化合物半導体で形成されている第1半導体層と、化合物半導体で形成されているとともに第1半導体層とヘテロ接合している第2半導体層によって半導体層を構成する。第1半導体層のバンドギャップが第2半導体層のバンドギャップよりも大きいという関係を満たす半導体材料を選択する。この場合、第1半導体層の表面に、ソース電極とショットキーゲート電極とドレイン電極が接する構造とする。
本発明の半導体装置では、オン状態のときに、第2半導体層のヘテロ接合界面付近に二次元電子ガス雲が形成される。二次元電子ガス雲が形成されると、ソース・ドレイン間を電流がながれる。絶縁ゲート電極に印加する電圧を調整することによって、二次元電子ガス雲が形成されるか否かをコントロールすることができる。後記するように、絶縁ゲート電極の電圧が0Vの場合に二次元電子ガス雲が形成され、絶縁ゲート電極にマイナスの電位を印加することによって二次元電子ガス雲が消失するノーマリオン特性を実現することもできれば、絶縁ゲート電極にプラスの電圧を印加した場合に二次元電子ガス雲が形成され、絶縁ゲート電極の電圧が0Vの場合は二次元電子ガス雲が消失するノーマリオフ特性を実現することもできる。いずれにしても、ショットキーゲート電極から絶縁されている絶縁ゲート電極に加える電圧を制御する方式であるために、ゲートリーク電流を低減したHEMTを構成することができる。
本発明は、ソース電極とショットキーゲート電極とドレイン電極が半導体層の表面に配置されている横型のHEMT(High Electron Mobility Transistor)に具体化するもできる。
この場合、化合物半導体で形成されている第1半導体層と、化合物半導体で形成されているとともに第1半導体層とヘテロ接合している第2半導体層によって半導体層を構成する。第1半導体層のバンドギャップが第2半導体層のバンドギャップよりも大きいという関係を満たす半導体材料を選択する。この場合、第1半導体層の表面に、ソース電極とショットキーゲート電極とドレイン電極が接する構造とする。
本発明の半導体装置では、オン状態のときに、第2半導体層のヘテロ接合界面付近に二次元電子ガス雲が形成される。二次元電子ガス雲が形成されると、ソース・ドレイン間を電流がながれる。絶縁ゲート電極に印加する電圧を調整することによって、二次元電子ガス雲が形成されるか否かをコントロールすることができる。後記するように、絶縁ゲート電極の電圧が0Vの場合に二次元電子ガス雲が形成され、絶縁ゲート電極にマイナスの電位を印加することによって二次元電子ガス雲が消失するノーマリオン特性を実現することもできれば、絶縁ゲート電極にプラスの電圧を印加した場合に二次元電子ガス雲が形成され、絶縁ゲート電極の電圧が0Vの場合は二次元電子ガス雲が消失するノーマリオフ特性を実現することもできる。いずれにしても、ショットキーゲート電極から絶縁されている絶縁ゲート電極に加える電圧を制御する方式であるために、ゲートリーク電流を低減したHEMTを構成することができる。
(請求項3に記載の発明)
横型のHEMTの場合、ショットキーゲート電極と絶縁ゲート電極、ソース電極とショットキーゲート電極、ソース電極と絶縁ゲート電極、ドレイン電極とショットキーゲート電極、ドレイン電極と絶縁ゲート電極、ソース電極とドレイン電極が、連続する絶縁膜で絶縁されているのが好ましい。
本発明の半導体装置によれば、半導体装置の製造工程数を削減することができる。
横型のHEMTの場合、ショットキーゲート電極と絶縁ゲート電極、ソース電極とショットキーゲート電極、ソース電極と絶縁ゲート電極、ドレイン電極とショットキーゲート電極、ドレイン電極と絶縁ゲート電極、ソース電極とドレイン電極が、連続する絶縁膜で絶縁されているのが好ましい。
本発明の半導体装置によれば、半導体装置の製造工程数を削減することができる。
(請求項4に記載の発明)
本発明は、ソース電極とショットキーゲート電極が半導体層の表面に配置され、ドレイン電極が半導体層の裏面に配置されている縦型のHEMT(High Electron Mobility Transistor)に具体化することもできる。
この場合は、化合物半導体で形成されている第1導電型の第1半導体層と、化合物半導体で形成されているとともに、第1半導体層とヘテロ接合している第2半導体層によって半導体層を構成する。第1半導体層のバンドギャップが第2半導体層のバンドギャップよりもよりも大きいという関係を満たす半導体材料を選択する。この場合、第1半導体層の表面に、ソース電極とショットキーゲート電極が接する構造とする。また、第2半導体層の裏面側には、少なくともソース電極と向かい合う範囲において、第2導電型の第3半導体層あるいは絶縁層を形成する。半導体層の裏面にドレイン電極が接する構造とする。
第2半導体層の裏面側に形成されている第2導電型の第3半導体層あるいは絶縁層は、ソース電極とドレイン電極を絶縁している。
本発明の半導体装置では、オン状態のときに、第2半導体層のヘテロ接合界面付近に二次元電子ガス雲が形成される。二次元電子ガス雲が形成されると、第2導電型の第3半導体層あるいは絶縁層が形成されていない範囲を通って、電子が半導体層の裏面に達する。ヘテロ接合界面付近に二次元電子ガス雲が形成されると、ソース・ドレイン間を電流が流れる。横型の場合と同様に、絶縁ゲート電極に印加する電圧を調整することによって、二次元電子ガス雲が形成される否かをコントロールすることができる。横型の場合と同様に、ノーマリオン特性を実現することもできれば、ノーマリオフ特性を実現することもできる。横型の場合と同様に、ショットキーゲート電極から絶縁されている絶縁ゲート電極に加える電圧を制御する方式であるために、ゲートリーク電流を低減することができる。
本発明は、ソース電極とショットキーゲート電極が半導体層の表面に配置され、ドレイン電極が半導体層の裏面に配置されている縦型のHEMT(High Electron Mobility Transistor)に具体化することもできる。
この場合は、化合物半導体で形成されている第1導電型の第1半導体層と、化合物半導体で形成されているとともに、第1半導体層とヘテロ接合している第2半導体層によって半導体層を構成する。第1半導体層のバンドギャップが第2半導体層のバンドギャップよりもよりも大きいという関係を満たす半導体材料を選択する。この場合、第1半導体層の表面に、ソース電極とショットキーゲート電極が接する構造とする。また、第2半導体層の裏面側には、少なくともソース電極と向かい合う範囲において、第2導電型の第3半導体層あるいは絶縁層を形成する。半導体層の裏面にドレイン電極が接する構造とする。
第2半導体層の裏面側に形成されている第2導電型の第3半導体層あるいは絶縁層は、ソース電極とドレイン電極を絶縁している。
本発明の半導体装置では、オン状態のときに、第2半導体層のヘテロ接合界面付近に二次元電子ガス雲が形成される。二次元電子ガス雲が形成されると、第2導電型の第3半導体層あるいは絶縁層が形成されていない範囲を通って、電子が半導体層の裏面に達する。ヘテロ接合界面付近に二次元電子ガス雲が形成されると、ソース・ドレイン間を電流が流れる。横型の場合と同様に、絶縁ゲート電極に印加する電圧を調整することによって、二次元電子ガス雲が形成される否かをコントロールすることができる。横型の場合と同様に、ノーマリオン特性を実現することもできれば、ノーマリオフ特性を実現することもできる。横型の場合と同様に、ショットキーゲート電極から絶縁されている絶縁ゲート電極に加える電圧を制御する方式であるために、ゲートリーク電流を低減することができる。
(請求項5に記載の発明)
縦型のHEMTの表面において、ショットキーゲート電極と絶縁ゲート電極、ソース電極とショットキーゲート電極、ソース電極と絶縁ゲート電極が、連続する絶縁膜で絶縁されているのが好ましい。
本発明の半導体装置によれば、半導体装置の製造工程数を削減することができる。
縦型のHEMTの表面において、ショットキーゲート電極と絶縁ゲート電極、ソース電極とショットキーゲート電極、ソース電極と絶縁ゲート電極が、連続する絶縁膜で絶縁されているのが好ましい。
本発明の半導体装置によれば、半導体装置の製造工程数を削減することができる。
(請求項6に記載の発明)
第1半導体層はn型のAlGaNで形成されており、第2半導体層はGaNで形成されていてもよい。
本発明の半導体装置によれば、性能のよいHEMTを構成することができる。
第1半導体層はn型のAlGaNで形成されており、第2半導体層はGaNで形成されていてもよい。
本発明の半導体装置によれば、性能のよいHEMTを構成することができる。
(請求項7に記載の発明)
絶縁ゲート電極に印加する電圧が0Vの場合にチャネルを介してソース・ドレイン間を移動するキャリアが存在せず、ノーマリオフ特性の半導体装置を構成することができる。
絶縁ゲート電極に印加する電圧が0Vの場合にチャネルを介してソース・ドレイン間を移動するキャリアが存在せず、ノーマリオフ特性の半導体装置を構成することができる。
(請求項8に記載の発明)
逆に、絶縁ゲート電極に印加する電圧が0Vの場合にチャネルを介してソース・ドレイン間を移動するキャリアが存在し、ノーマリオン特性の半導体装置を構成することもできる。
逆に、絶縁ゲート電極に印加する電圧が0Vの場合にチャネルを介してソース・ドレイン間を移動するキャリアが存在し、ノーマリオン特性の半導体装置を構成することもできる。
本発明によれば、ショットキーゲート電極で制御する半導体装置のゲートリーク電流を低減することができる。
以下に説明する実施例の主要な特徴を列記しておく。
(第1形態)
半導体層とショットキーゲート電極と絶縁膜と絶縁ゲート電極の積層構造を有する。
(第2形態)
少なくとも、半導体層の表面にソース電極とドレイン電極を形成する工程と、熱処理を施してソース電極とドレイン電極をオーミック電極とする工程と、ソース電極とドレイン電極の間であって、ソース電極とドレイン電極の双方から離間する位置で半導体層に接するショットキーゲート電極を形成する工程と、ソース電極とショットキーゲート電極とドレイン電極を分離する絶縁膜を形成する工程と、絶縁膜を介してショットキーゲート電極に対向する絶縁ゲート電極を形成する工程を実施して半導体装置を製造する。
(第3形態)
少なくとも、下記の工程を実施し、半導体層の表面に第1導電型の第1半導体層を備え、第1半導体層の表面にソース電極とショットキーゲート電極を備え、半導体層の裏面にドレイン電極を備えている半導体装置を製造する。
すなわち、後でソース電極を形成する範囲を含む範囲に第2導電型の第3半導体層あるいは絶縁層を形成する工程と、第3半導体層あるいは絶縁層が形成されていない範囲と第3半導体層あるいは絶縁層の上部に第2半導体層を形成する工程と、第2半導体層の表面に第1導電型の第1半導体層を形成する工程と、第1半導体層の表面にソース電極を形成する工程と、半導体層の裏面にドレイン電極を形成する工程と、熱処理を施してソース電極とドレイン電極をオーミック電極とする工程と、第3半導体層あるいは絶縁層が形成されている範囲の第1半導体層の表面にショットキーゲート電極を形成する工程と、ソース電極とショットキーゲート電極を分離する連続絶縁膜を形成する工程と、連続絶縁膜を介してショットキーゲート電極に対向する絶縁ゲート電極を形成する工程を少なくとも実施する。
(第1形態)
半導体層とショットキーゲート電極と絶縁膜と絶縁ゲート電極の積層構造を有する。
(第2形態)
少なくとも、半導体層の表面にソース電極とドレイン電極を形成する工程と、熱処理を施してソース電極とドレイン電極をオーミック電極とする工程と、ソース電極とドレイン電極の間であって、ソース電極とドレイン電極の双方から離間する位置で半導体層に接するショットキーゲート電極を形成する工程と、ソース電極とショットキーゲート電極とドレイン電極を分離する絶縁膜を形成する工程と、絶縁膜を介してショットキーゲート電極に対向する絶縁ゲート電極を形成する工程を実施して半導体装置を製造する。
(第3形態)
少なくとも、下記の工程を実施し、半導体層の表面に第1導電型の第1半導体層を備え、第1半導体層の表面にソース電極とショットキーゲート電極を備え、半導体層の裏面にドレイン電極を備えている半導体装置を製造する。
すなわち、後でソース電極を形成する範囲を含む範囲に第2導電型の第3半導体層あるいは絶縁層を形成する工程と、第3半導体層あるいは絶縁層が形成されていない範囲と第3半導体層あるいは絶縁層の上部に第2半導体層を形成する工程と、第2半導体層の表面に第1導電型の第1半導体層を形成する工程と、第1半導体層の表面にソース電極を形成する工程と、半導体層の裏面にドレイン電極を形成する工程と、熱処理を施してソース電極とドレイン電極をオーミック電極とする工程と、第3半導体層あるいは絶縁層が形成されている範囲の第1半導体層の表面にショットキーゲート電極を形成する工程と、ソース電極とショットキーゲート電極を分離する連続絶縁膜を形成する工程と、連続絶縁膜を介してショットキーゲート電極に対向する絶縁ゲート電極を形成する工程を少なくとも実施する。
(第1実施例)
本発明を具現化した半導体装置の第1実施例を、図1〜図15を参照して説明する。本実施例の半導体装置は、ソース電極とドレイン電極とショットキーゲート電極が半導体層の表面に配置されているノーマリオン型の横型HEMT(High Electron Mobility Transistor)として構成されている。
図1は、絶縁ゲート電圧(VG)が0Vのときに、半導体装置がオンすることを説明する図である。図2は、絶縁ゲート電圧(VG)をマイナスとすることによって、半導体装置がオフすることを説明する図である。図3は、半導体装置の絶縁ゲート電圧(VG)とドレイン・ソース間電流(IDS;以下ではドレイン電流という)の関係を説明する図である。図4は、本発明の半導体装置のショットキーゲート電極にかかる電圧を説明する図である。図5〜図15は、半導体装置の製造工程を説明する図である。
本発明を具現化した半導体装置の第1実施例を、図1〜図15を参照して説明する。本実施例の半導体装置は、ソース電極とドレイン電極とショットキーゲート電極が半導体層の表面に配置されているノーマリオン型の横型HEMT(High Electron Mobility Transistor)として構成されている。
図1は、絶縁ゲート電圧(VG)が0Vのときに、半導体装置がオンすることを説明する図である。図2は、絶縁ゲート電圧(VG)をマイナスとすることによって、半導体装置がオフすることを説明する図である。図3は、半導体装置の絶縁ゲート電圧(VG)とドレイン・ソース間電流(IDS;以下ではドレイン電流という)の関係を説明する図である。図4は、本発明の半導体装置のショットキーゲート電極にかかる電圧を説明する図である。図5〜図15は、半導体装置の製造工程を説明する図である。
まず、図1の断面図を参照して半導体装置1の概略構成を説明する。
半導体装置1は、サファイア基板10上に、50nm程度のGaNのバッファ層20を備えている。バッファ層20は、サファイア基板10と窒化物半導体結晶との間に存在する大きな格子不整合を緩和し、サファイア基板10の上に良質の半導体層を形成する。
バッファ層20の上に、2μm程度のGaNのチャネル層30(第2半導体層の実施例)が形成されている。チャネル層30は、モノシラン(SiH4)をドープしてn型化してもよい。
チャネル層30の上に、20nm程度のAlGaNのバリア層40(電子供給層であり、第1半導体層の実施例である)が形成されている。
バリア層40のバンドギャップはチャネル層30のバンドギャップよりも大きく、バリア層40とチャネル層30はヘテロ接合している。
バリア層40の表面には、互いに離間した位置に、ショットキーゲート電極50と、ソース電極Sと、ドレイン電極Dが形成されている。ショットキーゲート電極50は、ソース電極Sとドレイン電極Dの間に配置されている。ソース電極Sと、ショットキーゲート電極50と、ドレイン電極Dは、1枚の連続した絶縁膜80に覆われ、互いに絶縁されている。
ショットキーゲート電極50の上には、絶縁膜80を介して、ショットキーゲート電極50に対向する絶縁ゲート電極60が形成されている。これにより、バリア層40と、ショットキーゲート電極50と、絶縁膜80と、絶縁ゲート電極60の積層構造が形成されている。
半導体装置1は、サファイア基板10上に、50nm程度のGaNのバッファ層20を備えている。バッファ層20は、サファイア基板10と窒化物半導体結晶との間に存在する大きな格子不整合を緩和し、サファイア基板10の上に良質の半導体層を形成する。
バッファ層20の上に、2μm程度のGaNのチャネル層30(第2半導体層の実施例)が形成されている。チャネル層30は、モノシラン(SiH4)をドープしてn型化してもよい。
チャネル層30の上に、20nm程度のAlGaNのバリア層40(電子供給層であり、第1半導体層の実施例である)が形成されている。
バリア層40のバンドギャップはチャネル層30のバンドギャップよりも大きく、バリア層40とチャネル層30はヘテロ接合している。
バリア層40の表面には、互いに離間した位置に、ショットキーゲート電極50と、ソース電極Sと、ドレイン電極Dが形成されている。ショットキーゲート電極50は、ソース電極Sとドレイン電極Dの間に配置されている。ソース電極Sと、ショットキーゲート電極50と、ドレイン電極Dは、1枚の連続した絶縁膜80に覆われ、互いに絶縁されている。
ショットキーゲート電極50の上には、絶縁膜80を介して、ショットキーゲート電極50に対向する絶縁ゲート電極60が形成されている。これにより、バリア層40と、ショットキーゲート電極50と、絶縁膜80と、絶縁ゲート電極60の積層構造が形成されている。
半導体装置1は、図3に示すように、絶縁ゲート電極60の電圧が0(V)のときに、ドレイン電流(IDS)が流れるオン状態であり、絶縁ゲート電極60の電圧が−V1(V)のときに、ドレイン電流(IDS)が流れないオフ状態となる。半導体装置1は、ノーマリオン型の半導体装置として構成されている。
半導体装置1のチャネル層30を接地して用いる場合、ショットキー電極50と接地極の間にバリア層40が介在している擬似的コンデンサー構造が実現される。そのコンデンサーの静電容量をCdとし、ショットキーゲート電極50と絶縁ゲート電極60間の静電容量をCiとすれば、図4に示す等価回路が存在しているということができる。絶縁ゲート電極60に印加する電圧をV0とすると、ショットキーゲート電極50の電圧VSは、[Ci/(Ci+Cd)]×V0となる。したがって、絶縁ゲート電極60に印加する電圧V0を調整することによって、ショットキーゲート電極50にかかる電圧VSを調整することができる。これによって、ドレイン電流(IDS)の大きさを調整することができる。
本実施例では、絶縁ゲート電極60に印加する電圧V0をゲート電圧VGという。
半導体装置1のチャネル層30を接地して用いる場合、ショットキー電極50と接地極の間にバリア層40が介在している擬似的コンデンサー構造が実現される。そのコンデンサーの静電容量をCdとし、ショットキーゲート電極50と絶縁ゲート電極60間の静電容量をCiとすれば、図4に示す等価回路が存在しているということができる。絶縁ゲート電極60に印加する電圧をV0とすると、ショットキーゲート電極50の電圧VSは、[Ci/(Ci+Cd)]×V0となる。したがって、絶縁ゲート電極60に印加する電圧V0を調整することによって、ショットキーゲート電極50にかかる電圧VSを調整することができる。これによって、ドレイン電流(IDS)の大きさを調整することができる。
本実施例では、絶縁ゲート電極60に印加する電圧V0をゲート電圧VGという。
再び、図1を参照して、半導体装置1がオンしている状態について説明する。
ショットキーゲート電極50が接しているバリア層40の接合面(ショットキー接合面)からチャネル層30に向かう方向に(バリア層40の深さ方向に)、空乏層90が伸びている。空乏層90の厚みは、ショットキーゲート電極50に印加する電圧に応じて変動する。
バリア層40とチャネル層30で形成されているヘテロ接合の接合面では、ヘテロ接合を越えてバリア層40からチャネル層30側に電子が移動する。そして、チャネル層30の界面側に極めて薄いチャネル(二次元電子ガス雲;特許請求の範囲の「チャネル」の実施例)が形成される。
なお、以下では、説明を簡潔にするために、二次元電子ガス雲中を移動するキャリア(電子)の量を、空乏層の厚みによって説明する。
絶縁ゲート電極60に印加するゲート電圧VGが0(V)の場合、ショットキーゲート電極50にかかる電圧VSも0(V)となる。空乏層90は比較的薄く、空乏層90はバリア層40内に留まっている。このため、ソース電極Sの下からドレイン電極Dの下まで連続するチャネルが形成され、ソース電極Sと、バリア層40と、チャネルと、バリア層40と、ドレイン電極Dを通ってキャリア(電子)が移動する。これによって、ドレイン電流(IDS)が流れる。
ショットキーゲート電極50が接しているバリア層40の接合面(ショットキー接合面)からチャネル層30に向かう方向に(バリア層40の深さ方向に)、空乏層90が伸びている。空乏層90の厚みは、ショットキーゲート電極50に印加する電圧に応じて変動する。
バリア層40とチャネル層30で形成されているヘテロ接合の接合面では、ヘテロ接合を越えてバリア層40からチャネル層30側に電子が移動する。そして、チャネル層30の界面側に極めて薄いチャネル(二次元電子ガス雲;特許請求の範囲の「チャネル」の実施例)が形成される。
なお、以下では、説明を簡潔にするために、二次元電子ガス雲中を移動するキャリア(電子)の量を、空乏層の厚みによって説明する。
絶縁ゲート電極60に印加するゲート電圧VGが0(V)の場合、ショットキーゲート電極50にかかる電圧VSも0(V)となる。空乏層90は比較的薄く、空乏層90はバリア層40内に留まっている。このため、ソース電極Sの下からドレイン電極Dの下まで連続するチャネルが形成され、ソース電極Sと、バリア層40と、チャネルと、バリア層40と、ドレイン電極Dを通ってキャリア(電子)が移動する。これによって、ドレイン電流(IDS)が流れる。
次に、図2を参照して、半導体装置1がオフしている状態について説明する。
絶縁ゲート電極60に印加するゲート電圧VGがマイナスのV1(V)の場合(併せて図3参照)、ショットキーゲート電極50には、前述した数式によって算出される電圧(VS=[Ci/(Ci+Cd)]×(−V1))がかかり、ショットキー接合面から伸びている空乏層90の厚みは、図1の場合と比較して厚くなる。空乏層90は、バリア層40とチャネル層30の境界を越えてチャネル層30まで達している。したがって、チャネル領域は空乏層90によって分離され、ソース電極Sとドレイン電極Dの間をキャリア(電子)が移動することはできない。したがって、ドレイン電流(IDS)は流れない。
絶縁ゲート電極60に印加するゲート電圧VGがマイナスのV1(V)の場合(併せて図3参照)、ショットキーゲート電極50には、前述した数式によって算出される電圧(VS=[Ci/(Ci+Cd)]×(−V1))がかかり、ショットキー接合面から伸びている空乏層90の厚みは、図1の場合と比較して厚くなる。空乏層90は、バリア層40とチャネル層30の境界を越えてチャネル層30まで達している。したがって、チャネル領域は空乏層90によって分離され、ソース電極Sとドレイン電極Dの間をキャリア(電子)が移動することはできない。したがって、ドレイン電流(IDS)は流れない。
このように、半導体装置1は、絶縁ゲート電極60に−V1(V)を印加したときに、空乏層90がチャネル層30(併せて図2参照)まで広がってオフ状態となるように、バリア層40の深さ等が設定されている。
次に、図5〜図15を参照して、半導体装置1の製造方法の主要な工程を説明する。
まず、サファイア基板10を準備する。そして、有機金属気相エピタキシ法(MOVD法)により、サファイア基板10上に低温で、50nm程度のGaNのバッファ層20を形成する。ガリウム原料としてはトリメチルガリウム(TMGa)、窒素原料としてはアンモニアガス(NH3)を用いる。そして、基板の温度を上げ、バッファ層20の上に、2μm程度のGaNのチャネル層30を形成する。次に、チャネル層30の上に、25nm程度のAlGaNのバリア層40を形成する。アルミニウム原料としてはトリメチルアルミニウム(TMAl)を用いる。そして、バリア層40にモノシラン(SiH4)をドープしてn型化する。
そして、リフトオフ法によって、半導体層上にショットキーゲート電極50とソース電極Sとドレイン電極Dを形成する。
まず、図5に示すように、バリア層40の上にレジストでソース電極Sとドレイン電極Dを形成するためのリフトオフパターンL1を形成する。次に、図6に示すように、Ti/Alの金属膜M1を堆積させ、その後に、図7に示すように、リフトオフパターンL1を除去する。次に、RTA法で、基板に550℃で30秒間の熱処理を施し、残った金属膜M1と半導体層の接合面をオーミック接触にする。これによって、ソース電極Sとドレイン電極Dが形成される。
次に、図8に示すように、レジストでショットキーゲート電極50(併せて図1参照)を形成するためのリフトオフパーンL2を形成する。図9に示すように、Ni/Alの金属膜M2を堆積させ、その後に、図10に示すように、リフトオフパターンL2を除去する。これによって、ショットキーゲート電極50が形成される。
次に、図11に示すように、プラズマCVD等の低温成膜技術を用いて、絶縁膜80(併せて図1参照)となるSiN膜N1を表面に形成する。
次に、図12に示すように、レジストで絶縁ゲート電極60(併せて図1参照)を形成するためのリフトオフパターンL3を形成する。図13に示すようにAlの金属膜M3を堆積させ、その後に、図14に示すように、リフトオフパターンL3を除去する。これによって、絶縁ゲート電極60が形成される。
次に、図15に示すように、ソース電極S及びドレイン電極Dの上の一部のSiN膜N1を除去し、コンタクト用の開口部Hを設ける。これによってSiN膜N1が分離され、絶縁膜80と絶縁膜85が形成される。
まず、サファイア基板10を準備する。そして、有機金属気相エピタキシ法(MOVD法)により、サファイア基板10上に低温で、50nm程度のGaNのバッファ層20を形成する。ガリウム原料としてはトリメチルガリウム(TMGa)、窒素原料としてはアンモニアガス(NH3)を用いる。そして、基板の温度を上げ、バッファ層20の上に、2μm程度のGaNのチャネル層30を形成する。次に、チャネル層30の上に、25nm程度のAlGaNのバリア層40を形成する。アルミニウム原料としてはトリメチルアルミニウム(TMAl)を用いる。そして、バリア層40にモノシラン(SiH4)をドープしてn型化する。
そして、リフトオフ法によって、半導体層上にショットキーゲート電極50とソース電極Sとドレイン電極Dを形成する。
まず、図5に示すように、バリア層40の上にレジストでソース電極Sとドレイン電極Dを形成するためのリフトオフパターンL1を形成する。次に、図6に示すように、Ti/Alの金属膜M1を堆積させ、その後に、図7に示すように、リフトオフパターンL1を除去する。次に、RTA法で、基板に550℃で30秒間の熱処理を施し、残った金属膜M1と半導体層の接合面をオーミック接触にする。これによって、ソース電極Sとドレイン電極Dが形成される。
次に、図8に示すように、レジストでショットキーゲート電極50(併せて図1参照)を形成するためのリフトオフパーンL2を形成する。図9に示すように、Ni/Alの金属膜M2を堆積させ、その後に、図10に示すように、リフトオフパターンL2を除去する。これによって、ショットキーゲート電極50が形成される。
次に、図11に示すように、プラズマCVD等の低温成膜技術を用いて、絶縁膜80(併せて図1参照)となるSiN膜N1を表面に形成する。
次に、図12に示すように、レジストで絶縁ゲート電極60(併せて図1参照)を形成するためのリフトオフパターンL3を形成する。図13に示すようにAlの金属膜M3を堆積させ、その後に、図14に示すように、リフトオフパターンL3を除去する。これによって、絶縁ゲート電極60が形成される。
次に、図15に示すように、ソース電極S及びドレイン電極Dの上の一部のSiN膜N1を除去し、コンタクト用の開口部Hを設ける。これによってSiN膜N1が分離され、絶縁膜80と絶縁膜85が形成される。
本実施例の半導体装置1では、絶縁ゲート電極60に印加する電圧によって、ショットキーゲート電極50にかかる電圧VSを調整し、これによってショットキー接合面から半導体層に伸びる空乏層90の厚みを調整する。これにより、半導体層を介してソース・ドレイン間を移動するキャリアの量を調整し、ドレイン電流IDSの大きさを調整することができる。
半導体装置1では、空乏層90の厚みを調整してドレイン電流IDSの大きさを直接調整するショットキーゲート電極50と、外部から電圧を印加する絶縁ゲート電極60が、絶縁膜80によって電気的に分離されている。これにより、ゲートリーク電流が低減される。ショットキーゲート電極50で制御する半導体装置1のゲートリーク電流を低減することができる。
また、半導体装置1は、ショットキーゲート電極50と絶縁ゲート電極60とソース電極Sとドレイン電極Dの各電極間が1枚の連続した絶縁膜80で分離されている。したがって、半導体装置1の製造工程数を削減することができる。
半導体装置1では、空乏層90の厚みを調整してドレイン電流IDSの大きさを直接調整するショットキーゲート電極50と、外部から電圧を印加する絶縁ゲート電極60が、絶縁膜80によって電気的に分離されている。これにより、ゲートリーク電流が低減される。ショットキーゲート電極50で制御する半導体装置1のゲートリーク電流を低減することができる。
また、半導体装置1は、ショットキーゲート電極50と絶縁ゲート電極60とソース電極Sとドレイン電極Dの各電極間が1枚の連続した絶縁膜80で分離されている。したがって、半導体装置1の製造工程数を削減することができる。
本実施例では、図1に示すように、ショットキーゲート電極50と絶縁ゲート電極60の大きさがほぼ同じである場合について説明したが、図16の半導体装置1aに示すように、ショットキーゲート電極50よりも大きく、絶縁膜80を介してショットキーゲート電極50を覆うように絶縁ゲート電極61が形成されていてもよい。
また、図17の半導体装置1bに示すように、絶縁ゲート電極62ショットキーゲート電極50よりも小さく、絶縁膜80を介してショットキーゲート電極50の一部に対向する絶縁ゲート電極62が形成されていてもよい。
また、本実施例では、絶縁膜80の厚みが均一に形成される場合について説明したが、図18の半導体装置1cに示すように、ソース電極Sとショットキーゲート電極50間、及びドレイン電極Dとショットキーゲート電極50間が厚くなっている絶縁膜81が形成されていてもよい。これによれば、絶縁ゲート電極63の端部が絶縁膜80の厚い部分にかかっているので、絶縁ゲート電極63とソース電極S間、及び絶縁ゲート電極63とドレイン電極D間のそれぞれの耐圧を高くすることができる。
また、図17の半導体装置1bに示すように、絶縁ゲート電極62ショットキーゲート電極50よりも小さく、絶縁膜80を介してショットキーゲート電極50の一部に対向する絶縁ゲート電極62が形成されていてもよい。
また、本実施例では、絶縁膜80の厚みが均一に形成される場合について説明したが、図18の半導体装置1cに示すように、ソース電極Sとショットキーゲート電極50間、及びドレイン電極Dとショットキーゲート電極50間が厚くなっている絶縁膜81が形成されていてもよい。これによれば、絶縁ゲート電極63の端部が絶縁膜80の厚い部分にかかっているので、絶縁ゲート電極63とソース電極S間、及び絶縁ゲート電極63とドレイン電極D間のそれぞれの耐圧を高くすることができる。
(第2実施例)
次に、本発明を具現化した半導体装置の第2実施例を、図19〜図21を参照して説明する。本実施例の半導体装置は、ソース電極Sとドレイン電極Dとショットキーゲート電極51が半導体層41の表面に配置されているノーマリオフ型の横型HEMT(High Electron Mobility Transistor)として構成されている。
図19は、絶縁ゲート電圧(VG)が0Vのときに、半導体装置がオフすることを説明する図である。図20は、絶縁ゲート電圧(VG)をプラスとすることによって、半導体装置がオンすることを説明する図である。図21は、半導体装置の絶縁ゲート電圧(VG)とドレイン電流(IDS)の関係を説明する図である。
次に、本発明を具現化した半導体装置の第2実施例を、図19〜図21を参照して説明する。本実施例の半導体装置は、ソース電極Sとドレイン電極Dとショットキーゲート電極51が半導体層41の表面に配置されているノーマリオフ型の横型HEMT(High Electron Mobility Transistor)として構成されている。
図19は、絶縁ゲート電圧(VG)が0Vのときに、半導体装置がオフすることを説明する図である。図20は、絶縁ゲート電圧(VG)をプラスとすることによって、半導体装置がオンすることを説明する図である。図21は、半導体装置の絶縁ゲート電圧(VG)とドレイン電流(IDS)の関係を説明する図である。
まず、図19の断面図を参照して半導体装置2の概略構成を説明する。
半導体装置2は、第1実施例の半導体装置1と同様(併せて図1参照)、サファイア基板10上に、バッファ層20と、チャネル層30と、バリア層41を備えている。また、バリア層41の表面に、互いに離間した位置に、ショットキーゲート電極51と、ソース電極Sと、ドレイン電極Dが形成されている。
半導体装置2では、バリア層41の表面側(図19に示す上側)の一部に、チャネル層30方向に窪んでいる凹部41aが設けられている。凹部41aが設けられている部分のバリア層41は、厚みが10nm程度に形成されている。また、ショットキーゲート電極51には、凹部41aに嵌合する凸部が形成されている。
その他の構成は、第1実施例の半導体装置1と同様であるので、説明を省略する。
半導体装置2は、第1実施例の半導体装置1と同様(併せて図1参照)、サファイア基板10上に、バッファ層20と、チャネル層30と、バリア層41を備えている。また、バリア層41の表面に、互いに離間した位置に、ショットキーゲート電極51と、ソース電極Sと、ドレイン電極Dが形成されている。
半導体装置2では、バリア層41の表面側(図19に示す上側)の一部に、チャネル層30方向に窪んでいる凹部41aが設けられている。凹部41aが設けられている部分のバリア層41は、厚みが10nm程度に形成されている。また、ショットキーゲート電極51には、凹部41aに嵌合する凸部が形成されている。
その他の構成は、第1実施例の半導体装置1と同様であるので、説明を省略する。
半導体装置2は、図21に示すように、絶縁ゲート電極60の電圧が0(V)のときに、ドレイン電流(IDS)が流れないオフ状態であり、絶縁ゲート電極60の電圧が+V2(V)のときに、ドレイン電流(IDS)が流れるオン状態となる。半導体装置2は、ノーマリオフ型の半導体装置として構成されている。
再び図19を参照して、半導体装置2がオフしている状態について説明する。
絶縁ゲート電極60に印加するゲート電圧VGが0(V)の場合、空乏層90がバリア層41とチャネル層30の境界を越えてチャネル層30まで達している。したがって、チャネル領域は、空乏層90によって分離され、ソース電極Sとドレイン電極D間をキャリアが移動することはできない。したがって、ドレイン電流(IDS)は流れない。
このように、半導体装置2は、絶縁ゲート電極60に印加するゲート電圧が0(V)のときに、空乏層90がチャネル層30まで達してオフ状態となるように、ショットキーゲート電極51下のバリア層41の深さが薄く設定されている。
再び図19を参照して、半導体装置2がオフしている状態について説明する。
絶縁ゲート電極60に印加するゲート電圧VGが0(V)の場合、空乏層90がバリア層41とチャネル層30の境界を越えてチャネル層30まで達している。したがって、チャネル領域は、空乏層90によって分離され、ソース電極Sとドレイン電極D間をキャリアが移動することはできない。したがって、ドレイン電流(IDS)は流れない。
このように、半導体装置2は、絶縁ゲート電極60に印加するゲート電圧が0(V)のときに、空乏層90がチャネル層30まで達してオフ状態となるように、ショットキーゲート電極51下のバリア層41の深さが薄く設定されている。
次に、図20を参照して、半導体装置2がオンしている状態について説明する。
絶縁ゲート電極60に+V2(V)のゲート電圧を印加することによって、ショットキーゲート電極51に、前述した数式によって算出される電圧(VS=[Ci/(Ci+Cd)]×V2)がかかり、ショットキー接合面から伸びている空乏層90は薄くなる。このため、チャネル(二次元電子ガス)が、ソース電極Sの下からドレイン電極Dの下まで連続するように形成される。ソース電極Sと、バリア層41と、チャネルと、バリア層41と、ドレイン電極Dを通ってキャリア(電子)が移動する。これによって、ドレイン電流(IDS)が流れる。
絶縁ゲート電極60に+V2(V)のゲート電圧を印加することによって、ショットキーゲート電極51に、前述した数式によって算出される電圧(VS=[Ci/(Ci+Cd)]×V2)がかかり、ショットキー接合面から伸びている空乏層90は薄くなる。このため、チャネル(二次元電子ガス)が、ソース電極Sの下からドレイン電極Dの下まで連続するように形成される。ソース電極Sと、バリア層41と、チャネルと、バリア層41と、ドレイン電極Dを通ってキャリア(電子)が移動する。これによって、ドレイン電流(IDS)が流れる。
半導体装置2では、バリア層41を形成した後に、エッチング等により凹部41aを形成する。次に、ショットキーゲート電極51のためのリフトオフパターンを配置し(併せて図8参照)、Ni/Alの金属膜を堆積させる。そして、リフトオフパターンを除去する。他の工程は、実施例1の半導体装置1と同様であるので説明を省略する。
(第3実施例)
次に、本発明を具現化した半導体装置の第3実施例を、図22、図23を参照して説明する。本実施例の半導体装置は、ソース電極Sとドレイン電極Dとショットキーゲート電極が半導体層の表面に配置されているノーマリオフ型の横型HEMT(High Electron Mobility Transistor)として構成されている。
図22は、絶縁ゲート電圧(VG)が0Vのときに、半導体装置がオフすることを説明する図である。図23は、絶縁ゲート電圧(VG)をプラスとすることによって、半導体装置がオンすることを説明する図である。
次に、本発明を具現化した半導体装置の第3実施例を、図22、図23を参照して説明する。本実施例の半導体装置は、ソース電極Sとドレイン電極Dとショットキーゲート電極が半導体層の表面に配置されているノーマリオフ型の横型HEMT(High Electron Mobility Transistor)として構成されている。
図22は、絶縁ゲート電圧(VG)が0Vのときに、半導体装置がオフすることを説明する図である。図23は、絶縁ゲート電圧(VG)をプラスとすることによって、半導体装置がオンすることを説明する図である。
まず、図22の断面図を参照して半導体装置3の概略構成を説明する。
半導体装置3は、第1実施例の半導体装置1と同様(併せて図1参照)、サファイア基板10上に、バッファ層20を備えている。
半導体装置3は、バッファ層20の上に、p−型のGaNの半導体層31を備えている。半導体層31は、ショットキーゲート電極50の下の位置の一部に、ショットキーゲート電極50方向(図22に示す上方向)に突出している凸部31aが設けられている。凸部31aは、凸部31aが形成されていない半導体層31の表面側から100nm程度の厚みで形成されている。半導体層31の上には、n−型のGaNのチャネル層32が形成されている。半導体層31に凸部31aが形成されている部分では、半導体層32が部分的に薄く形成されている。なお、半導体層32は、i型であってもよい。チャネル層32の上には、バリア層44が形成されている。
また、図示しない断面で、p−型のGaNの半導体層31は、ソース電極Sと同電位となるように接続されている。
その他の構成は、第1実施例の半導体装置1と同様であるので、説明を省略する。
半導体装置3は、第1実施例の半導体装置1と同様(併せて図1参照)、サファイア基板10上に、バッファ層20を備えている。
半導体装置3は、バッファ層20の上に、p−型のGaNの半導体層31を備えている。半導体層31は、ショットキーゲート電極50の下の位置の一部に、ショットキーゲート電極50方向(図22に示す上方向)に突出している凸部31aが設けられている。凸部31aは、凸部31aが形成されていない半導体層31の表面側から100nm程度の厚みで形成されている。半導体層31の上には、n−型のGaNのチャネル層32が形成されている。半導体層31に凸部31aが形成されている部分では、半導体層32が部分的に薄く形成されている。なお、半導体層32は、i型であってもよい。チャネル層32の上には、バリア層44が形成されている。
また、図示しない断面で、p−型のGaNの半導体層31は、ソース電極Sと同電位となるように接続されている。
その他の構成は、第1実施例の半導体装置1と同様であるので、説明を省略する。
半導体装置3は、絶縁ゲート電極60の電圧が0(V)のときに、ドレイン電流(IDS)が流れないオフ状態であり、絶縁ゲート電極60の電圧が+V3(V)のときに、ドレイン電流(IDS)が流れるオン状態となる。半導体装置3は、ノーマリオフ型の半導体装置として構成されている。
引き続き図22を参照して、半導体装置3がオフしている状態について説明する。
絶縁ゲート電極60に印加するゲート電圧VGが0(V)の場合、空乏層90は、バリア層44内に留まっている。しかしながら、p型の半導体層31とn型のチャネル層32の間に、pn接合による空乏層92が広がっている。半導体層31に凸部31aが形成されている部分では、空乏層92が、チャネル層32からバリア層44まで達っしている。したがって、チャネル領域は、空乏層92によって分離され、ソース電極Sとドレイン電極D間をキャリアが移動することはできない。したがって、ドレイン電流(IDS)は流れない。
半導体装置3は、絶縁ゲート電極60に印加するゲート電圧が0(V)の場合に、空乏層92がチャネル領域を分離するように半導体層31,32が形成されている。
引き続き図22を参照して、半導体装置3がオフしている状態について説明する。
絶縁ゲート電極60に印加するゲート電圧VGが0(V)の場合、空乏層90は、バリア層44内に留まっている。しかしながら、p型の半導体層31とn型のチャネル層32の間に、pn接合による空乏層92が広がっている。半導体層31に凸部31aが形成されている部分では、空乏層92が、チャネル層32からバリア層44まで達っしている。したがって、チャネル領域は、空乏層92によって分離され、ソース電極Sとドレイン電極D間をキャリアが移動することはできない。したがって、ドレイン電流(IDS)は流れない。
半導体装置3は、絶縁ゲート電極60に印加するゲート電圧が0(V)の場合に、空乏層92がチャネル領域を分離するように半導体層31,32が形成されている。
次に、図23を参照して、半導体装置3がオンしている状態について説明する。
絶縁ゲート電極60に+V3(V)のゲート電圧を印加すると、ショットキーゲート電極50に、前述した数式によって算出される電圧(VS=[Ci/(Ci+Cd)]×V3)がかかり、ショットキー接合面から伸びている空乏層92は薄くなる。同時にバリア層44(n−型のAlGaN)とチャネル層32(GaN)の接合面のポテンシャルが下がり、チャネル(二次元電子ガス)が、ソース電極Sの下からドレイン電極Dの下まで連続するように形成される。ソース電極Sと、バリア層41と、チャネルと、バリア層41と、ドレイン電極Dを通ってキャリア(電子)が移動する。これによって、ドレイン電流(IDS)が流れる。
絶縁ゲート電極60に+V3(V)のゲート電圧を印加すると、ショットキーゲート電極50に、前述した数式によって算出される電圧(VS=[Ci/(Ci+Cd)]×V3)がかかり、ショットキー接合面から伸びている空乏層92は薄くなる。同時にバリア層44(n−型のAlGaN)とチャネル層32(GaN)の接合面のポテンシャルが下がり、チャネル(二次元電子ガス)が、ソース電極Sの下からドレイン電極Dの下まで連続するように形成される。ソース電極Sと、バリア層41と、チャネルと、バリア層41と、ドレイン電極Dを通ってキャリア(電子)が移動する。これによって、ドレイン電流(IDS)が流れる。
半導体装置3では、バッファ層20の上に、Gaの原料としてトリメチルガリウム(TMGa)を、Nの原料としてアンモニアガス(NH3)を、p型不純物としてビス(シクロペンタジエニル)マグネシウム(CP2Mg)を用いて、pGaNの半導体層31を均一な厚みで形成する。そして、凸部31aを形成する部分以外にマスキングを配置する。さらに100nmのGaNを結晶成長させ、マスキングを除去する。次に、凸部31aのみにマスキングを配置する。100nmのGaNを結晶成長させ、マスキングを除去する。その上にさらにGaNを結晶成長させる。n型の不純物(モノシラン(SiH4))をドープしてnー型のチャネル層32を形成する。
他の工程は、実施例1の半導体装置1と同様であるので省略する。
他の工程は、実施例1の半導体装置1と同様であるので省略する。
(第4実施例)
次に、本発明を具現化した半導体装置の第4実施例を、図24、図25を参照して説明する。本実施例の半導体装置は、ソース電極Sとショットキーゲート電極が半導体層の表面に配置されており、ドレイン電極Dが半導体層の裏面に配置されているノーマリオン型の縦型HEMT(High Electron Mobility Transistor)として構成されている。
図24は、絶縁ゲート電圧(VG)が0Vのとき、半導体装置がオンすることを説明する図である。図25は、絶縁ゲート電圧(VG)をマイナスとすることによって半導体装置がオフすることを説明する図である。
次に、本発明を具現化した半導体装置の第4実施例を、図24、図25を参照して説明する。本実施例の半導体装置は、ソース電極Sとショットキーゲート電極が半導体層の表面に配置されており、ドレイン電極Dが半導体層の裏面に配置されているノーマリオン型の縦型HEMT(High Electron Mobility Transistor)として構成されている。
図24は、絶縁ゲート電圧(VG)が0Vのとき、半導体装置がオンすることを説明する図である。図25は、絶縁ゲート電圧(VG)をマイナスとすることによって半導体装置がオフすることを説明する図である。
まず、図24の断面図を参照して半導体装置4の概略構成を説明する。
半導体装置4は、n+型のGaNの半導体層35の上に、n−型のGaNの半導体層34を備えている。半導体層34の表面側の一部に、絶縁層70が形成される。絶縁層70は、表面の両端に形成される2つのソース電極Sの下にそれぞれ形成されている。この2つの絶縁層70の間(領域34a)は、半導体層34と同じnー型のGaNで埋められている。
絶縁層70と領域34aの上には、絶縁層70の端部を一部残して、n−型のGaNのチャネル層33が形成されている。チャネル層33の上には、AlGaNのバリア層42が形成されている。
バリア層42の上には、バリア層42の表面の両端を一部残してショットキーゲート電極52が形成されてる。ショットキーゲート電極52を覆うように絶縁膜82が形成されている。そして、絶縁膜82を介してショットキーゲート電極52に対向する絶縁ゲート電極64が形成されている。これにより、バリア層42と、ショットキーゲート電極52と、絶縁膜82と、絶縁ゲート電極64の積層構造が形成されている。
また、絶縁層70の上面端部からチャネル層33及びバリア層42の厚み部分、そしてバリア層42の上面端部(絶縁膜82に覆われたショットキーゲート電極52が配置されていない上面端部)にかけて、2つのソース電極Sが形成されている。また、半導体層の裏面(図23に示す半導体層35の下面)に、ドレイン電極Dが形成される。
この構成によれば、ショットキーゲート電極52と2つのソース電極S、ショットキーゲート電極52と絶縁ゲート電極64は、絶縁膜82によって絶縁されている。
なお、絶縁層70に代わって、p型半導体層あるいはi型半導体層が形成されていてもよい。
半導体装置4は、n+型のGaNの半導体層35の上に、n−型のGaNの半導体層34を備えている。半導体層34の表面側の一部に、絶縁層70が形成される。絶縁層70は、表面の両端に形成される2つのソース電極Sの下にそれぞれ形成されている。この2つの絶縁層70の間(領域34a)は、半導体層34と同じnー型のGaNで埋められている。
絶縁層70と領域34aの上には、絶縁層70の端部を一部残して、n−型のGaNのチャネル層33が形成されている。チャネル層33の上には、AlGaNのバリア層42が形成されている。
バリア層42の上には、バリア層42の表面の両端を一部残してショットキーゲート電極52が形成されてる。ショットキーゲート電極52を覆うように絶縁膜82が形成されている。そして、絶縁膜82を介してショットキーゲート電極52に対向する絶縁ゲート電極64が形成されている。これにより、バリア層42と、ショットキーゲート電極52と、絶縁膜82と、絶縁ゲート電極64の積層構造が形成されている。
また、絶縁層70の上面端部からチャネル層33及びバリア層42の厚み部分、そしてバリア層42の上面端部(絶縁膜82に覆われたショットキーゲート電極52が配置されていない上面端部)にかけて、2つのソース電極Sが形成されている。また、半導体層の裏面(図23に示す半導体層35の下面)に、ドレイン電極Dが形成される。
この構成によれば、ショットキーゲート電極52と2つのソース電極S、ショットキーゲート電極52と絶縁ゲート電極64は、絶縁膜82によって絶縁されている。
なお、絶縁層70に代わって、p型半導体層あるいはi型半導体層が形成されていてもよい。
半導体装置4は、絶縁ゲート電極64の電圧が0(V)のときに、ドレイン電流(IDS)が流れるオン状態であり、絶縁ゲート電極64の電圧が−V4(V)のときに、ドレイン電流(IDS)が流れないオフ状態となる。半導体装置4は、ノーマリオン型の半導体装置として構成されている。
ひき続き図24を参照して、半導体装置4がオンしている状態について説明する。
絶縁ゲート電極64に印加するゲート電圧(VG)が0(V)の場合、空乏層90は、比較的小さく、空乏層はバリア層42内に留まっている。このため、チャネル(二次元電子ガス)が両端のソース電極Sの下から領域34aの上部にわたって連続するように形成され、各ソース電極Sと、バリア層42と、チャネルと、領域34aと、半導体層34と、半導体層35を通ってキャリア(電子)が裏面に形成されているドレイン電極Dまで移動する。これによって、ドレイン電流(IDS)が流れる。
ひき続き図24を参照して、半導体装置4がオンしている状態について説明する。
絶縁ゲート電極64に印加するゲート電圧(VG)が0(V)の場合、空乏層90は、比較的小さく、空乏層はバリア層42内に留まっている。このため、チャネル(二次元電子ガス)が両端のソース電極Sの下から領域34aの上部にわたって連続するように形成され、各ソース電極Sと、バリア層42と、チャネルと、領域34aと、半導体層34と、半導体層35を通ってキャリア(電子)が裏面に形成されているドレイン電極Dまで移動する。これによって、ドレイン電流(IDS)が流れる。
次に、図25を参照して、半導体装置4がオフしている状態について説明する。
絶縁ゲート電極64に印加するゲート電圧(VG)が−V4(V)の場合、ショットキーゲート電極52に、前述した数式によって算出される電圧(VS=[Ci/(Ci+Cd)]×(−V4))がかかり、ショットキー接合面から伸びている空乏層90は、図24の場合と比較して厚くなっている。空乏層90は、バリア層42とチャネル層33の境界を越えてチャネル層33まで達している。したがって、チャネル領域は空乏層90によって分離され、ソース電極Sとドレイン電極D間をキャリアが移動することができない。したがって、ドレイン電流(IDS)は流れない。
このように、半導体装置4は、絶縁ゲート電極64に印加するゲート電圧が−V4(V)の場合に、空乏層90がチャネル層33まで広がってオフ状態となるように、バリア層42の深さ等が設定されている。
絶縁ゲート電極64に印加するゲート電圧(VG)が−V4(V)の場合、ショットキーゲート電極52に、前述した数式によって算出される電圧(VS=[Ci/(Ci+Cd)]×(−V4))がかかり、ショットキー接合面から伸びている空乏層90は、図24の場合と比較して厚くなっている。空乏層90は、バリア層42とチャネル層33の境界を越えてチャネル層33まで達している。したがって、チャネル領域は空乏層90によって分離され、ソース電極Sとドレイン電極D間をキャリアが移動することができない。したがって、ドレイン電流(IDS)は流れない。
このように、半導体装置4は、絶縁ゲート電極64に印加するゲート電圧が−V4(V)の場合に、空乏層90がチャネル層33まで広がってオフ状態となるように、バリア層42の深さ等が設定されている。
半導体装置4では、GaNの半導体層35にn型の不純物(モノシラン(SiH4))をドープしてn+型の半導体層35を形成する。半導体層35の上に、GaNの半導体層を形成してn型の不純物をドープしてn−型の半導体層34を形成する。
そして、領域34aを形成する部分にマスキングを配置して(半導体層34の表面側中央部を残して)、半導体層34の表面側両端部に絶縁層70を形成する。絶縁層70は、SiO2等の酸化膜でもよいし、i型のGaN等の半導体層でもよい。領域34a部分のマスキングを除去して、領域34a部分をGaNで埋め、n型の不純物をドープして半導体層34と同じn−型とする。
絶縁層70の上のソース電極Sを形成する両端部分を残して、絶縁層70及び領域34aの上にGaNの半導体層を形成してn型の不純物をドープしてn−型のチャネル層33を形成する。
チャネル層33の上にAlGaNのバリア層42を形成する。アルミニウム原料としてはトリメチルアルミニウム(TMAl)を用いる。また、n型不純物としてモノシラン(SiH4)を用いる。
バリア層42の上に、リフトオフ法によって、Ti/Alを堆積させたソース電極Sの一部(図24に示す上下方向に伸びるS1部分)を形成する。
また、半導体層35の裏面側にTi/Alを堆積させたドレイン電極Dを形成する。
RTA法で、基板に550℃で30秒間の熱処理を施し、ソース電極Sと絶縁層70間、ドレイン電極Dと半導体層35間の接合面をオーミック接触にする。
次に、リフトオフ法によって、Ni/Alを堆積させてショットキーゲート電極52を形成する。
さらに、Ti/Alを堆積させたソース電極Sの一部(図24に示す左右方向に伸びるS2部分)を形成する。
次に、プラズマCVD等の低温成膜技術を用いてSiN膜を形成後、絶縁膜82となる部分の上にマスキングを施し、ソース電極S上に形成されたSiN膜を除去する。
リフトオフ法によって、Alを堆積させた絶縁ゲート電極64を形成する。
そして、領域34aを形成する部分にマスキングを配置して(半導体層34の表面側中央部を残して)、半導体層34の表面側両端部に絶縁層70を形成する。絶縁層70は、SiO2等の酸化膜でもよいし、i型のGaN等の半導体層でもよい。領域34a部分のマスキングを除去して、領域34a部分をGaNで埋め、n型の不純物をドープして半導体層34と同じn−型とする。
絶縁層70の上のソース電極Sを形成する両端部分を残して、絶縁層70及び領域34aの上にGaNの半導体層を形成してn型の不純物をドープしてn−型のチャネル層33を形成する。
チャネル層33の上にAlGaNのバリア層42を形成する。アルミニウム原料としてはトリメチルアルミニウム(TMAl)を用いる。また、n型不純物としてモノシラン(SiH4)を用いる。
バリア層42の上に、リフトオフ法によって、Ti/Alを堆積させたソース電極Sの一部(図24に示す上下方向に伸びるS1部分)を形成する。
また、半導体層35の裏面側にTi/Alを堆積させたドレイン電極Dを形成する。
RTA法で、基板に550℃で30秒間の熱処理を施し、ソース電極Sと絶縁層70間、ドレイン電極Dと半導体層35間の接合面をオーミック接触にする。
次に、リフトオフ法によって、Ni/Alを堆積させてショットキーゲート電極52を形成する。
さらに、Ti/Alを堆積させたソース電極Sの一部(図24に示す左右方向に伸びるS2部分)を形成する。
次に、プラズマCVD等の低温成膜技術を用いてSiN膜を形成後、絶縁膜82となる部分の上にマスキングを施し、ソース電極S上に形成されたSiN膜を除去する。
リフトオフ法によって、Alを堆積させた絶縁ゲート電極64を形成する。
(第5実施例)
次に、本発明を具現化した半導体装置の第5実施例を、図26、図27を参照して説明する。本実施例の半導体装置は、ソース電極Sとショットキーゲート電極が半導体層の表面に配置されており、ドレイン電極Dが半導体層の裏面に配置されているノーマリオフ型の縦型HEMT(High Electron Mobility Transistor)として構成されている。
図26は、絶縁ゲート電圧(VG)が0Vのときに、半導体装置がオフすることを説明する図である。図27は、絶縁ゲート電圧(VG)をプラスとすることによって、半導体装置がオンすることを説明する図である。
次に、本発明を具現化した半導体装置の第5実施例を、図26、図27を参照して説明する。本実施例の半導体装置は、ソース電極Sとショットキーゲート電極が半導体層の表面に配置されており、ドレイン電極Dが半導体層の裏面に配置されているノーマリオフ型の縦型HEMT(High Electron Mobility Transistor)として構成されている。
図26は、絶縁ゲート電圧(VG)が0Vのときに、半導体装置がオフすることを説明する図である。図27は、絶縁ゲート電圧(VG)をプラスとすることによって、半導体装置がオンすることを説明する図である。
まず、図26の断面図を参照して半導体装置5の概略構成を説明する。
半導体装置5は、第4実施例の半導体装置4と同様(併せて図4参照)、n+型のGaNの半導体層35の上に、n−型のGaNの半導体層34と、領域34aと、絶縁層70と、チャネル層33を備えている。チャネル層33の上には、AlGaNのバリア層43が形成されている。
半導体装置5では、バリア層43の一部に、チャネル層33方向に窪んでいる凹部43aが設けられている。凹部43aが設けられている部分のバリア層43は、厚みが10nm程度に形成されている。また、ショットキーゲート電極53には、凹部43aに嵌合する凸部が形成されている。
その他の構成は、第4実施例の半導体装置4と同様であるので、説明を省略する。
半導体装置5は、第4実施例の半導体装置4と同様(併せて図4参照)、n+型のGaNの半導体層35の上に、n−型のGaNの半導体層34と、領域34aと、絶縁層70と、チャネル層33を備えている。チャネル層33の上には、AlGaNのバリア層43が形成されている。
半導体装置5では、バリア層43の一部に、チャネル層33方向に窪んでいる凹部43aが設けられている。凹部43aが設けられている部分のバリア層43は、厚みが10nm程度に形成されている。また、ショットキーゲート電極53には、凹部43aに嵌合する凸部が形成されている。
その他の構成は、第4実施例の半導体装置4と同様であるので、説明を省略する。
半導体装置5は、絶縁ゲート電極64の電圧が0(V)のときに、ドレイン電流(IDS)が流れないオフ状態であり、絶縁ゲート電極64の電圧が+V5(V)のときに、ドレイン電流(IDS)が流れるオン状態となる。半導体装置5は、ノーマリオフ型の半導体装置として構成されている。
引き続き図26を参照して、半導体装置5がオフしている状態について説明する。
絶縁ゲート電極64に印加するゲート電圧(VG)が0(V)の場合、空乏層90がバリア層43とチャネル層33の境界を越えてチャネル層33まで達している。したがって、チャネル領域は、空乏層90によって分離され、ソース電極Sとドレイン電極D間をキャリアが移動することはできない。したがって、ドレイン電流(IDS)は流れない。
半導体装置5は、絶縁ゲート電極64に印加するゲート電圧が0(V)の場合に、空乏層90がチャネル層33まで達してオフ状態となるように、ショットキーゲート電極53下のバリア層43の深さが薄く設定されている。
引き続き図26を参照して、半導体装置5がオフしている状態について説明する。
絶縁ゲート電極64に印加するゲート電圧(VG)が0(V)の場合、空乏層90がバリア層43とチャネル層33の境界を越えてチャネル層33まで達している。したがって、チャネル領域は、空乏層90によって分離され、ソース電極Sとドレイン電極D間をキャリアが移動することはできない。したがって、ドレイン電流(IDS)は流れない。
半導体装置5は、絶縁ゲート電極64に印加するゲート電圧が0(V)の場合に、空乏層90がチャネル層33まで達してオフ状態となるように、ショットキーゲート電極53下のバリア層43の深さが薄く設定されている。
次に、図27を参照して、半導体装置5がオンしている状態について説明する。
絶縁ゲート電極64に印加するゲート電圧が+V5(V)の場合に、ショットキーゲート電極53に、前述した数式によって算出される電圧(VS=[Ci/(Ci+Cd)]×V5)がかかり、ショットキー接合面から伸びている空乏層90は薄くなる。このため、チャネル(二次元電子ガス)が両端のソース電極Sの下から領域34aの上部にわたって連続するように形成され、各ソース電極Sと、バリア層42と、チャネルと、領域34aと、半導体層34と、半導体層35を通ってキャリア(電子)が裏面に形成されているドレイン電極Dまで移動する。これによって、ドレイン電流(IDS)が流れる。
絶縁ゲート電極64に印加するゲート電圧が+V5(V)の場合に、ショットキーゲート電極53に、前述した数式によって算出される電圧(VS=[Ci/(Ci+Cd)]×V5)がかかり、ショットキー接合面から伸びている空乏層90は薄くなる。このため、チャネル(二次元電子ガス)が両端のソース電極Sの下から領域34aの上部にわたって連続するように形成され、各ソース電極Sと、バリア層42と、チャネルと、領域34aと、半導体層34と、半導体層35を通ってキャリア(電子)が裏面に形成されているドレイン電極Dまで移動する。これによって、ドレイン電流(IDS)が流れる。
半導体装置5では、バリア層43を形成した後に、エッチング等により凹部43aを形成する。そして、ショットキーゲート電極53のためのリフトオフパターンを、凹部43aとその周囲のバリア層43の若干の領域が露出するように配置する。その後にショットキーゲート電極53を形成する部材であるNi/Alの金属膜を堆積させる。そして、リフトオフパターンを除去する。他の工程は、実施例4の半導体装置4と同様であるので、説明を省略する。
(第6実施例)
本発明を具現化した半導体装置の第6実施例を、図28、図29を参照して説明する。本実施例の半導体装置は、ソース電極Sとドレイン電極Dとショットキーゲート電極が半導体層の表面に配置されているノーマリオン型の横型JFET(接合型FET)として構成されている。
図28は、絶縁ゲート電圧(VG)が0Vのときに、半導体装置がオンすることを説明する図である。図29は、絶縁ゲート電圧(VG)をマイナスとすることによって半導体装置がオフすることを説明する図である。
本発明を具現化した半導体装置の第6実施例を、図28、図29を参照して説明する。本実施例の半導体装置は、ソース電極Sとドレイン電極Dとショットキーゲート電極が半導体層の表面に配置されているノーマリオン型の横型JFET(接合型FET)として構成されている。
図28は、絶縁ゲート電圧(VG)が0Vのときに、半導体装置がオンすることを説明する図である。図29は、絶縁ゲート電圧(VG)をマイナスとすることによって半導体装置がオフすることを説明する図である。
まず、図28の断面図を参照して半導体装置6の概略構成を説明する。
半導体装置6は、サファイア基板10上に、50nm程度のGaNのバッファ層20を備えている。バッファ層20の上に、GaNの半導体層34が形成されている。
半導体層34の表面には、互いに離間した位置にショットキーゲート電極54と、ソース電極Sと、ドレイン電極Dが形成されている。ショットキーゲート電極54は、ソース電極Sとドレイン電極Dの間に配置されている。ソース電極Sと、ドレイン電極Dと、ショットキーゲート電極54は、1枚の連続した絶縁膜83に覆われ、互いに絶縁されている。
ショットキーゲート電極50の上には、絶縁膜80を介してショットキーゲート電極50に対向する絶縁ゲート電極60が形成されている。これにより、バリア層40と、ショットキーゲート電極50と、絶縁膜80と、絶縁ゲート電極60の積層構造が形成される。
半導体装置6は、サファイア基板10上に、50nm程度のGaNのバッファ層20を備えている。バッファ層20の上に、GaNの半導体層34が形成されている。
半導体層34の表面には、互いに離間した位置にショットキーゲート電極54と、ソース電極Sと、ドレイン電極Dが形成されている。ショットキーゲート電極54は、ソース電極Sとドレイン電極Dの間に配置されている。ソース電極Sと、ドレイン電極Dと、ショットキーゲート電極54は、1枚の連続した絶縁膜83に覆われ、互いに絶縁されている。
ショットキーゲート電極50の上には、絶縁膜80を介してショットキーゲート電極50に対向する絶縁ゲート電極60が形成されている。これにより、バリア層40と、ショットキーゲート電極50と、絶縁膜80と、絶縁ゲート電極60の積層構造が形成される。
半導体装置6は、絶縁ゲート電極65の電圧が0(V)のときに、ドレイン電流(IDS)が流れるオン状態であり、絶縁ゲート電極65の電圧が−V6(V)のときに、ドレイン電流(IDS)が流れないオフ状態となる。半導体装置6は、ノーマリオン型の半導体装置として構成されている。
ひき続き図28を参照して、半導体装置6がオンしている状態について説明する。
絶縁ゲート電極65に印加するゲート電圧(VG)が0(V)の場合、ショットキーゲート電極54にかかる電圧VSも0(V)となる。ショットキーゲート電極のショットキー接合面から伸びている空乏層90は、半導体層34内の比較的薄い領域に留まっている。このため、ソース電極Sから半導体層34を介してドレイン電極Dへキャリア(電子)が移動する。これによって、ドレイン電流(IDS)が流れる。
ひき続き図28を参照して、半導体装置6がオンしている状態について説明する。
絶縁ゲート電極65に印加するゲート電圧(VG)が0(V)の場合、ショットキーゲート電極54にかかる電圧VSも0(V)となる。ショットキーゲート電極のショットキー接合面から伸びている空乏層90は、半導体層34内の比較的薄い領域に留まっている。このため、ソース電極Sから半導体層34を介してドレイン電極Dへキャリア(電子)が移動する。これによって、ドレイン電流(IDS)が流れる。
次に、図29を参照して、半導体装置6がオフしている状態について説明する。
絶縁ゲート電極65に印加するゲート電圧(VG)が−V6(V)の場合、ショットキーゲート電極54に、前述した数式によって算出される電圧(VS=[Ci/(Ci+Cd)]×(−V6))がかかり、ショットキー接合面から伸びている空乏層90は、図28の場合と比較して厚く広がる。空乏層90は、半導体層34からバッファ層20まで達している。したがって、半導体層34のソース・ドレイン間が、空乏層90によって分離され、ソース電極Sとドレイン電極D間をキャリアが移動することができない。したがって、ドレイン電流(IDS)は流れない。
半導体装置6では、絶縁ゲート電極65に−V6(V)を印加したときに、空乏層90がバッファ層20まで広がって半導体装置6がオフ状態となるように、半導体層34の深さ等が設定されている。
絶縁ゲート電極65に印加するゲート電圧(VG)が−V6(V)の場合、ショットキーゲート電極54に、前述した数式によって算出される電圧(VS=[Ci/(Ci+Cd)]×(−V6))がかかり、ショットキー接合面から伸びている空乏層90は、図28の場合と比較して厚く広がる。空乏層90は、半導体層34からバッファ層20まで達している。したがって、半導体層34のソース・ドレイン間が、空乏層90によって分離され、ソース電極Sとドレイン電極D間をキャリアが移動することができない。したがって、ドレイン電流(IDS)は流れない。
半導体装置6では、絶縁ゲート電極65に−V6(V)を印加したときに、空乏層90がバッファ層20まで広がって半導体装置6がオフ状態となるように、半導体層34の深さ等が設定されている。
半導体装置6の半導体層は、一般的な製造工程によって形成される。また、半導体層表面に形成される各電極は、第1実施例の半導体装置1と同様の製造工程によって形成される。したがって、半導体装置6の製造方法の説明は省略する。
(第7実施例)
本発明を具現化した半導体装置の第7実施例を、図30、図31を参照して説明する。本実施例の半導体装置は、ソース電極Sとドレイン電極Dとショットキーゲート電極が半導体層の表面に配置されているノーマリオフ型の横型JFET(接合型FET)として構成されている。
図30は、絶縁ゲート電圧(VG)が0Vのとき、半導体装置がオフすることを説明する図である。図31は、絶縁ゲート電圧(VG)をプラスとすることによって、半導体装置がオンすることを説明する図である。
本発明を具現化した半導体装置の第7実施例を、図30、図31を参照して説明する。本実施例の半導体装置は、ソース電極Sとドレイン電極Dとショットキーゲート電極が半導体層の表面に配置されているノーマリオフ型の横型JFET(接合型FET)として構成されている。
図30は、絶縁ゲート電圧(VG)が0Vのとき、半導体装置がオフすることを説明する図である。図31は、絶縁ゲート電圧(VG)をプラスとすることによって、半導体装置がオンすることを説明する図である。
まず、図30の断面図を参照して半導体装置7の概略構成を説明する。
半導体装置7は、第6実施例の半導体装置6と同様(併せて図28参照)、サファイア基板10上に、バッファ層20、GaNの半導体層35を備えており、半導体層35の表面に、互いに離間した位置に、ショットキーゲート電極54と、ソース電極Sと、ドレイン電極Dが形成されている。絶縁膜83と、絶縁ゲート電極65も、半導体装置6と同様に形成されている。
半導体装置7では、ショットキーゲート電極54に接する半導体層35の一部に、バッファ層20方向に窪んでいる凹部35aが設けられている。凹部35aが設けられている部分の半導体層35は、薄く形成されている。また、ショットキーゲート電極54には、凹部35に嵌合する凸部が形成されている。
その他の構成は、第6実施例の半導体装置6と同様であるので、説明を省略する。
半導体装置7は、第6実施例の半導体装置6と同様(併せて図28参照)、サファイア基板10上に、バッファ層20、GaNの半導体層35を備えており、半導体層35の表面に、互いに離間した位置に、ショットキーゲート電極54と、ソース電極Sと、ドレイン電極Dが形成されている。絶縁膜83と、絶縁ゲート電極65も、半導体装置6と同様に形成されている。
半導体装置7では、ショットキーゲート電極54に接する半導体層35の一部に、バッファ層20方向に窪んでいる凹部35aが設けられている。凹部35aが設けられている部分の半導体層35は、薄く形成されている。また、ショットキーゲート電極54には、凹部35に嵌合する凸部が形成されている。
その他の構成は、第6実施例の半導体装置6と同様であるので、説明を省略する。
半導体装置7は、絶縁ゲート電極65の電圧が0(V)のときに、ドレイン電流(IDS)が流れないオフ状態であり、絶縁ゲート電極65の電圧が+V7(V)のときに、ドレイン電流(IDS)が流れるオン状態となる。半導体装置7は、ノーマリオフ型の半導体装置として構成されている。
ひき続き図30を参照して、半導体装置7がオフしている状態について説明する。
絶縁ゲート電極65に印加するゲート電圧(VG)が0(V)の場合、ショットキーゲート電極54にかかる電圧VSも0(V)となる。ショットキーゲート電極54のショットキー接合面から伸びている空乏層90は、バッファ層20に達している。したがって、半導体層35のソース・ドレイン間が空乏層90によって分離され、ソース電極Sとドレイン電極D間でキャリアが移動することができない。したがって、ドレイン電流(IDS)は流れない。
半導体装置7は、絶縁ゲート電極65に印加する電圧が0(V)のときに、空乏層90がバッファ層20まで広がってオフ状態となるように、ショットキーゲート電極54下の半導体層35の厚み等が設定されている。
ひき続き図30を参照して、半導体装置7がオフしている状態について説明する。
絶縁ゲート電極65に印加するゲート電圧(VG)が0(V)の場合、ショットキーゲート電極54にかかる電圧VSも0(V)となる。ショットキーゲート電極54のショットキー接合面から伸びている空乏層90は、バッファ層20に達している。したがって、半導体層35のソース・ドレイン間が空乏層90によって分離され、ソース電極Sとドレイン電極D間でキャリアが移動することができない。したがって、ドレイン電流(IDS)は流れない。
半導体装置7は、絶縁ゲート電極65に印加する電圧が0(V)のときに、空乏層90がバッファ層20まで広がってオフ状態となるように、ショットキーゲート電極54下の半導体層35の厚み等が設定されている。
次に、図31を参照して、半導体装置7のオン状態について説明する。
絶縁ゲート電極65に印加するゲート電圧(VG)が+V7(V)の場合、ショットキーゲート電極54に、前述した数式によって算出される電圧(VS=[Ci/(Ci+Cd)]×(−V7))がかかり、ショットキーゲート電極54のショットキー接合面から伸びている空乏層90は、半導体層35内の比較的薄い領域に留まっている。あるいは消失している。このため、ソース電極Sから半導体層35を介してドレイン電極Dへキャリア(電子)が移動する。これによって、ドレイン電流(IDS)が流れる。
絶縁ゲート電極65に印加するゲート電圧(VG)が+V7(V)の場合、ショットキーゲート電極54に、前述した数式によって算出される電圧(VS=[Ci/(Ci+Cd)]×(−V7))がかかり、ショットキーゲート電極54のショットキー接合面から伸びている空乏層90は、半導体層35内の比較的薄い領域に留まっている。あるいは消失している。このため、ソース電極Sから半導体層35を介してドレイン電極Dへキャリア(電子)が移動する。これによって、ドレイン電流(IDS)が流れる。
半導体装置7では、半導体層35を形成した後に、エッチング等により凹部35aを形成する。そして、ショットキーゲート電極54のためのリフトオフパターンを、凹部35aとその周囲の半導体層35の若干の領域が露出するように配置する。その後に、ショットキーゲート電極54を形成する部材であるNi/Alの金属膜を堆積させる。そして、リフトオフパターンを除去する。他の工程は、実施例6の半導体装置6と同様であるので説明を省略する。
(第8実施例)
本発明を具現化した半導体装置の第8実施例を、図32、図33を参照して説明する。本実施例の半導体装置は、ソース電極Sが半導体層の表面に配置され、ドレイン電極Dが半導体層の裏面に配置されているノーマリオフ型のSIT(Static Induction Transistor)として構成されている。
図32は、絶縁ゲート電圧(VG)が0Vのときに、半導体装置がオフしている状態を説明する図である。図33は、絶縁ゲート電圧(VG)をプラスとすることによって半導体装置がオンすることを説明する図である。
本発明を具現化した半導体装置の第8実施例を、図32、図33を参照して説明する。本実施例の半導体装置は、ソース電極Sが半導体層の表面に配置され、ドレイン電極Dが半導体層の裏面に配置されているノーマリオフ型のSIT(Static Induction Transistor)として構成されている。
図32は、絶縁ゲート電圧(VG)が0Vのときに、半導体装置がオフしている状態を説明する図である。図33は、絶縁ゲート電圧(VG)をプラスとすることによって半導体装置がオンすることを説明する図である。
まず、図32の断面図を参照して半導体装置8の概略構成を説明する。
半導体装置8は、n+型のGaNの半導体層37の上に、n−型のGaNの半導体層36が形成されている。
半導体層36内には、所定の間隔で、逆T字型の絶縁ゲート電極66が複数埋め込まれている。複数の絶縁ゲート電極66は、半導体装置8の上面で一体化されている。
半導体層36内のT字型の絶縁ゲート電極66の周囲は、絶縁膜84で覆われている。絶縁膜84の周囲の一部には、絶縁膜84を覆うように、ショットキーゲート電極55が形成されている。絶縁ゲート電極66間の半導体層36の表面に、それぞれソース電極Sが形成されている。ソース電極Sと絶縁ゲート電極66は層間絶縁膜で絶縁されている。これにより、半導体層36、ショットキーゲート電極55、絶縁膜84、絶縁ゲート電極66の積層構造が形成される。また、半導体層の裏面(図32に示す半導体層37の下面)にはドレイン電極Dが形成される。
半導体装置8は、n+型のGaNの半導体層37の上に、n−型のGaNの半導体層36が形成されている。
半導体層36内には、所定の間隔で、逆T字型の絶縁ゲート電極66が複数埋め込まれている。複数の絶縁ゲート電極66は、半導体装置8の上面で一体化されている。
半導体層36内のT字型の絶縁ゲート電極66の周囲は、絶縁膜84で覆われている。絶縁膜84の周囲の一部には、絶縁膜84を覆うように、ショットキーゲート電極55が形成されている。絶縁ゲート電極66間の半導体層36の表面に、それぞれソース電極Sが形成されている。ソース電極Sと絶縁ゲート電極66は層間絶縁膜で絶縁されている。これにより、半導体層36、ショットキーゲート電極55、絶縁膜84、絶縁ゲート電極66の積層構造が形成される。また、半導体層の裏面(図32に示す半導体層37の下面)にはドレイン電極Dが形成される。
半導体装置8は、絶縁ゲート電極66の電圧が0(V)のときに、ドレイン電流(IDS)が流れないオフ状態であり、絶縁ゲート電極66の電圧が+V8(V)のときに、ドレイン電流(IDS)が流れるオン状態となる。半導体装置8は、ノーマリオフ型の半導体装置として構成されている。
再び図32を参照して、半導体装置8がオフしている状態について説明する。
絶縁ゲート電極66に印加するゲート電圧VGが0(V)の場合、ショットキーゲート電極55にかかる電圧VSも0(V)となる。ショットキーゲート電極55のショットキー接合面から伸びている空乏層90は、埋め込まれた絶縁ゲート電極66間を繋げるように伸びている。したがって、半導体層36のソース・ドレイン間は、空乏層90によって分離され、ソース電極Sとドレイン電極D間をキャリアが移動することができない。したがって、ドレイン電流(IDS)は流れない。
半導体装置8では、絶縁ゲート電極66に印加する電圧V0が0(V)のときに、空乏層90がバッファ層20まで広がって、半導体装置8がオフ状態となるように、半導体層36の深さ、絶縁ゲート電極66が埋め込まれる間隔等が設定されて形成されている。
再び図32を参照して、半導体装置8がオフしている状態について説明する。
絶縁ゲート電極66に印加するゲート電圧VGが0(V)の場合、ショットキーゲート電極55にかかる電圧VSも0(V)となる。ショットキーゲート電極55のショットキー接合面から伸びている空乏層90は、埋め込まれた絶縁ゲート電極66間を繋げるように伸びている。したがって、半導体層36のソース・ドレイン間は、空乏層90によって分離され、ソース電極Sとドレイン電極D間をキャリアが移動することができない。したがって、ドレイン電流(IDS)は流れない。
半導体装置8では、絶縁ゲート電極66に印加する電圧V0が0(V)のときに、空乏層90がバッファ層20まで広がって、半導体装置8がオフ状態となるように、半導体層36の深さ、絶縁ゲート電極66が埋め込まれる間隔等が設定されて形成されている。
次に、図33を参照して、半導体装置8がオンしている状態について説明する。
絶縁ゲート電極66に印加するゲート電圧(VG)が+V8(V)以上の場合、ショットキーゲート電極55に、前述した数式によって算出される電圧(VS=[Ci/(Ci+Cd)]×(+V8))がかかり、ショットキーゲート電極55のショットキー接合面から伸びている空乏層90は、半導体層36内の比較的狭い領域に留まっている。あるいは消失している。このため、ソース電極Sから半導体層36を介してドレイン電極Dへキャリア(電子)が移動する。これによって、ドレイン電流(IDS)が流れる。
絶縁ゲート電極66に印加するゲート電圧(VG)が+V8(V)以上の場合、ショットキーゲート電極55に、前述した数式によって算出される電圧(VS=[Ci/(Ci+Cd)]×(+V8))がかかり、ショットキーゲート電極55のショットキー接合面から伸びている空乏層90は、半導体層36内の比較的狭い領域に留まっている。あるいは消失している。このため、ソース電極Sから半導体層36を介してドレイン電極Dへキャリア(電子)が移動する。これによって、ドレイン電流(IDS)が流れる。
次に、図34〜図48を参照して、半導体装置8の製造方法の主要な工程を説明する。
まず、図34に示すように、n型不純物が高濃度にドープされたn+GAN基板37を準備する。そして、有機金属着気相エピタキシ法(MOVPE法)により、n+GAN基板37の上にGaN層36を形成する。GaN層36にn型不純物をドープしてn−型のGaN層36とする。GaN層36に所定の間隔でトレンチを形成する。このトレンチの幅は、半導体装置8(併せて図32参照)において、逆T字型の絶縁ゲート電極66周囲に形成されているショットキーゲート電極55の底面の幅となる。このようなトレンチを形成した後に、基板表面にショットキーゲート電極55の材料であるNi/Alの金属膜M2を堆積させる。
次に、図35に示すように、絶縁膜84(併せて図32参照)となるSiN膜N1を形成する。
そして、図36に示すように、基板表面に絶縁ゲート電極66(併せて図32参照)の材料であるAlの金属膜M3を堆積させてトレンチを埋める。
図37に示すように、トレンチ以外に形成された金属膜M2とSiN膜N1と金属膜M3を除去する。
さらに、基板表面に絶縁膜84(併せて図32参照)となるSiN膜N1を一様に形成した後、図38に示すように、不要部分を除去する。
基板表面にショットキーゲート電極55の材料であるNi/Alの金属膜M2を堆積させた後、図39に示すように、不要部分を除去する。
図40に示すように、さらに、基板表面にn−型のGaN層を形成する。これにより、先に形成した金属膜M3とその周囲に形成されたSiN膜N1と金属膜M2が、GaN層36に埋まっている状態となる。
図41に示すように、基板表面から埋まっている状態となっている金属膜M3(絶縁ゲート電極66の材料)まで、トレンチを形成する。金属膜M2によってショットキーゲート電極55が形成される。
図42に示すように、さらに、基板表面にSiN膜N1を形成する。図43に示すように、基板表面とトレンチ底面に形成されたSiN膜N1を除去する。これにより、トレンチ側面にSiN膜N1が形成され、T字型の絶縁ゲート電極66(併せて図32参照)の周囲を覆う絶縁膜84が形成される。
図44に示すように、トレンチに、絶縁ゲート電極66の材料であるAlの金属膜M3を堆積させる。図45に示すように、トレンチ以外に堆積した金属膜M3を除去する。
図46に示すように、GaN層36と接する基板表面にソース電極Sの材料であるTi/Alの金属膜M1を堆積させて不要部分を除去する。また、基板裏面にドレイン電極Dの材料であるTi/Alの金属膜M1を堆積させる。その後、基板に熱処理を施し、ソース電極Sとドレイン電極Dを形成する。
図47に示すように、基板表面に層間絶縁膜となるSiN膜N1を形成する。
図48に示すように、基板表面に形成したSiN膜N1のうち、埋まっている状態となっている金属膜M3(絶縁ゲート電極66の材料)上に形成されたSiN膜N1を除去し、コンタクト用の開口部を設ける。基板表面にAlの金属膜M3を堆積させ、絶縁ゲート電極66を形成する。
まず、図34に示すように、n型不純物が高濃度にドープされたn+GAN基板37を準備する。そして、有機金属着気相エピタキシ法(MOVPE法)により、n+GAN基板37の上にGaN層36を形成する。GaN層36にn型不純物をドープしてn−型のGaN層36とする。GaN層36に所定の間隔でトレンチを形成する。このトレンチの幅は、半導体装置8(併せて図32参照)において、逆T字型の絶縁ゲート電極66周囲に形成されているショットキーゲート電極55の底面の幅となる。このようなトレンチを形成した後に、基板表面にショットキーゲート電極55の材料であるNi/Alの金属膜M2を堆積させる。
次に、図35に示すように、絶縁膜84(併せて図32参照)となるSiN膜N1を形成する。
そして、図36に示すように、基板表面に絶縁ゲート電極66(併せて図32参照)の材料であるAlの金属膜M3を堆積させてトレンチを埋める。
図37に示すように、トレンチ以外に形成された金属膜M2とSiN膜N1と金属膜M3を除去する。
さらに、基板表面に絶縁膜84(併せて図32参照)となるSiN膜N1を一様に形成した後、図38に示すように、不要部分を除去する。
基板表面にショットキーゲート電極55の材料であるNi/Alの金属膜M2を堆積させた後、図39に示すように、不要部分を除去する。
図40に示すように、さらに、基板表面にn−型のGaN層を形成する。これにより、先に形成した金属膜M3とその周囲に形成されたSiN膜N1と金属膜M2が、GaN層36に埋まっている状態となる。
図41に示すように、基板表面から埋まっている状態となっている金属膜M3(絶縁ゲート電極66の材料)まで、トレンチを形成する。金属膜M2によってショットキーゲート電極55が形成される。
図42に示すように、さらに、基板表面にSiN膜N1を形成する。図43に示すように、基板表面とトレンチ底面に形成されたSiN膜N1を除去する。これにより、トレンチ側面にSiN膜N1が形成され、T字型の絶縁ゲート電極66(併せて図32参照)の周囲を覆う絶縁膜84が形成される。
図44に示すように、トレンチに、絶縁ゲート電極66の材料であるAlの金属膜M3を堆積させる。図45に示すように、トレンチ以外に堆積した金属膜M3を除去する。
図46に示すように、GaN層36と接する基板表面にソース電極Sの材料であるTi/Alの金属膜M1を堆積させて不要部分を除去する。また、基板裏面にドレイン電極Dの材料であるTi/Alの金属膜M1を堆積させる。その後、基板に熱処理を施し、ソース電極Sとドレイン電極Dを形成する。
図47に示すように、基板表面に層間絶縁膜となるSiN膜N1を形成する。
図48に示すように、基板表面に形成したSiN膜N1のうち、埋まっている状態となっている金属膜M3(絶縁ゲート電極66の材料)上に形成されたSiN膜N1を除去し、コンタクト用の開口部を設ける。基板表面にAlの金属膜M3を堆積させ、絶縁ゲート電極66を形成する。
以上、本発明の具体例を詳細に説明したが、これらは例示にすぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。
また、本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時の請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成するものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
また、本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時の請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成するものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
本実施例では、半導体層を形成する化合物半導体が窒化ガリウム系の半導体である場合について説明したが、これに限定されるものではない。
また、本実施例は、本発明をHEMT、JFET、SITに適用した場合について説明したが、ショットキーゲート電極を有する他の種類の半導体装置に適用してもよい。
また、本実施例は、本発明をHEMT、JFET、SITに適用した場合について説明したが、ショットキーゲート電極を有する他の種類の半導体装置に適用してもよい。
1,1a,1b,1c,2,3,4,5,6,7,8 半導体装置
10 サファイア基板
20 バッファ層
50,51,53,54,55 ショットキーゲート電極
60,61,62,63,64,65,66 絶縁ゲート電極
70 絶縁層
80,81,82,83,84,85 絶縁膜
90,92 空乏層
10 サファイア基板
20 バッファ層
50,51,53,54,55 ショットキーゲート電極
60,61,62,63,64,65,66 絶縁ゲート電極
70 絶縁層
80,81,82,83,84,85 絶縁膜
90,92 空乏層
Claims (8)
- 半導体層と、
半導体層に接しているソース電極と、
半導体層に接しているとともに、ソース電極から絶縁されているドレイン電極と、
半導体層に接しており、ソース電極とドレイン電極の双方から絶縁されているとともに、ソース電極とドレイン電極の間に伸びるチャネル領域に対向しているショットキーゲート電極と、
絶縁膜を介してショットキーゲート電極に対向している絶縁ゲート電極を備えていることを特徴とする半導体装置。 - 前記半導体層は、化合物半導体で形成されている第1半導体層と、化合物半導体で形成されているとともに第1半導体層とヘテロ接合している第2半導体層を有し、
第1半導体層のバンドギャップは第2半導体層のバンドギャップよりも大きく、
第1半導体層の表面に、ソース電極とショットキーゲート電極とドレイン電極が接していることを特徴とする請求項1の半導体装置。 - ショットキーゲート電極と絶縁ゲート電極、ソース電極とショットキーゲート電極、ソース電極と絶縁ゲート電極、ドレイン電極とショットキーゲート電極、ドレイン電極と絶縁ゲート電極、ソース電極とドレイン電極が、連続する絶縁膜で絶縁されていることを特徴とする請求項1又は2の半導体装置。
- 前記半導体層は、化合物半導体で形成されている第1導電型の第1半導体層と、化合物半導体で形成されているとともに第1半導体層とヘテロ接合をしている第2半導体層を有し、
第1半導体層のバンドギャップは第2半導体層のバンドギャップよりも大きく、
第1半導体層の表面に、ソース電極とショットキーゲート電極が接しており、
前記半導体層は、少なくともソース電極と向かい合う範囲において第2半導体層の裏面側に形成されている第2導電型の第3半導体層あるいは絶縁層を備えており、
前記半導体層の裏面にドレイン電極が接していることを特徴とする請求項1の半導体装置。 - ショットキーゲート電極と絶縁ゲート電極、ソース電極とショットキーゲート電極、ソース電極と絶縁ゲート電極が、連続する絶縁膜で絶縁されていることを特徴とする請求項4の半導体装置。
- 第1半導体層はn型のAlGaNで形成されており、第2半導体層はGaNで形成されていることを特徴とする請求項2〜5のいずれかの半導体装置。
- 前記絶縁ゲート電極に印加する電圧が0Vの場合に、チャネルを介してソース・ドレイン間を移動するキャリアが存在せず、ノーマリオフ型であることを特徴とする請求項1〜6のいずれかの半導体装置。
- 前記絶縁ゲート電極に印加する電圧が0Vの場合に、チャネルを介してソース・ドレイン間を移動するキャリアが存在し、ノーマリオン型であることを特徴とする請求項1〜6のいずれかの半導体装置。
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