JP2008053312A - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP2008053312A
JP2008053312A JP2006225788A JP2006225788A JP2008053312A JP 2008053312 A JP2008053312 A JP 2008053312A JP 2006225788 A JP2006225788 A JP 2006225788A JP 2006225788 A JP2006225788 A JP 2006225788A JP 2008053312 A JP2008053312 A JP 2008053312A
Authority
JP
Japan
Prior art keywords
gate electrode
semiconductor device
layer
electrode
semiconductor layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2006225788A
Other languages
English (en)
Inventor
Masahiro Sugimoto
雅裕 杉本
Toru Kachi
徹 加地
Tsutomu Uesugi
勉 上杉
Hiroyuki Ueda
博之 上田
Shigemasa Soejima
成雅 副島
Masahito Kigami
雅人 樹神
Masakazu Kanechika
将一 兼近
Eiko Hayashi
栄子 林
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toyota Motor Corp
Toyota Central R&D Labs Inc
Original Assignee
Toyota Motor Corp
Toyota Central R&D Labs Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toyota Motor Corp, Toyota Central R&D Labs Inc filed Critical Toyota Motor Corp
Priority to JP2006225788A priority Critical patent/JP2008053312A/ja
Publication of JP2008053312A publication Critical patent/JP2008053312A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H01L29/7788—Vertical transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/2003—Nitride compounds

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Junction Field-Effect Transistors (AREA)

Abstract

【課題】 ショットキーゲート電極で制御する半導体装置において、ゲートリーク電流を低減することができる半導体装置を提供する。
【解決手段】半導体装置は、半導体層と、半導体層に接しているソース電極Ｓと、半導体層に接しているとともに、ソース電極Ｓから絶縁されているドレイン電極Ｄと、半導体層に接しており、ソース電極Ｓとドレイン電極Ｄの双方から絶縁されているとともに、ソース電極Ｓとドレイン電極Ｄの間に伸びるチャネル領域に対向しているショットキーゲート電極５０と、絶縁膜８０を介してショットキーゲート電極５０に対向している絶縁ゲート電極６０を備えている。
【選択図】 図１

Description

本発明は、ショットキーゲート電極を有する半導体装置のゲートリーク電流を低減する技術に関する。
ショットキーゲート電極に印加する電圧を調整することによって、ドレイン電極とソース電極の間を流れる電流の大きさを調整する半導体装置が知られている。
例えば特許文献１に、ショットキーゲート電極を有するＨＥＭＴ(High Electron Mobility Transistor)が記載されている。特許文献１のＨＥＭＴは、ＧａＮ層と、そのＧａＮ層にヘテロ接合しているＡｌＧａＮ層を備えている。ＡｌＧａＮ層の表面に、ソース電極とショットキーゲート電極とドレイン電極が配置されている。ショットキーゲート電極は、ソース電極とドレイン電極の間に配置されている。
このように構成されたＨＥＭＴでは、ヘテロ接合しているＧａＮ層側に、二次元電子ガス雲が形成される。一方、ショットキーゲート電極が接しているＡｌＧａＮ層の接合面からは、ＡｌＧａＮ層の深さ方向（ＧａＮ層方向）に空乏層が伸びる。空乏層が伸びる厚みは、ショットキーゲート電極に印加する電圧に応じて調整される。
ショットキーゲート電極に印加する電圧を調整することで、空乏層が伸びる範囲を調整し、二次元電子ガス雲の成長を調整することができる。そのことによって、ドレイン電極とソース電極の間に流れる電流の大きさを調整することができる。
特開２００４−２８８９５２号公報
ショットキーゲート型の半導体装置では、金属で形成されたショットキーゲート電極と半導体層が直接接触している。このため、絶縁ゲート型の半導体装置と比較すると、ゲートリーク電流が大きい。例えば、ＡｌＧａＮ層にショットキーゲート電極が直接に接触しているＨＥＭＴの場合、ＡｌＧａＮ層の窒素抜け等に起因してショットキー障壁に欠陥が生じ易い。そのために、電子が欠陥を介してショットキー障壁を突き抜けることによるゲートリーク電流が発生し易い。
本発明は、上記の問題点を解決するために創案された。
（請求項１に記載の発明）
本発明は、半導体層に接するショットキーゲート電極を有する半導体装置に具現化される。その半導体装置は、半導体層と、半導体層に接しているソース電極と、半導体層に接しているとともに、ソース電極から絶縁されているドレイン電極と、半導体層に接しており、ソース電極とドレイン電極の双方から絶縁されているとともに、ソース電極とドレイン電極の間に伸びるチャネル領域に対向しているショットキーゲート電極と、絶縁膜を介してショットキーゲート電極に対向している絶縁ゲート電極を備えている。ここでいうチャネルは、チャネルが形成される領域をいう。現にチャネルが形成されていることを意味しない。
ソース電極とドレイン電極は、双方が半導体層の表面に設けられていてもよいし、一方が半導体層の表面に設けられ、他方が裏面に設けられていてもよい。すなわち、半導体装置は、横型であってもよいし、縦型であってもよい。
絶縁ゲート電極は、絶縁膜を介してショットキーゲート電極と対向していればよく、ショットキーゲート電極よりも大きくてもよいし小さくてもよい。
ソース電極とドレイン電極の間に伸びる「チャネル」は、キャリアの導通路を意味し、半導体装置がＨＥＭＴの場合は二次元電子ガス雲によって形成される導通路を意味し、半導体装置がＪＦＥＴやＳＩＴの場合はキャリアが導通するチャネル層等の経路を意味する。
ソース電極とドレイン電極間に電圧を印加した場合に、半導体層に形成されるチャネルを介してソース・ドレイン間を移動するキャリアの量は、ショットキーゲート電極と半導体層の接合面（ショットキー接合面）から伸びる空乏層の厚みによって調整することができる。その空乏層の厚みは、ショットキーゲート電極に印加する電圧によって調整することができる。
半導体装置の半導体層を接地されている基板に接続して用いる場合、ショットキー電極と基板の間に半導体層が介在している擬似的コンデンサー構造が実現される。そのコンデンサーの静電容量をＣｄとし、ショットキーゲート電極と絶縁ゲート電極間の静電容量をＣｉとし、絶縁ゲート電極に印加する電圧をＶ０とすると、ショットキーゲート電極にかかる電圧ＶＳは、［Ｃｉ／（Ｃｉ＋Ｃｄ）］×Ｖ０となる。したがって、絶縁ゲート電極に印加する電圧Ｖ０を調整することによって、ショットキーゲート電極にかかる電圧ＶＳを調整することができる。ショットキーゲート電極にかかる電圧ＶＳを調整することで、ショットキーゲート接合面から半導体層に向かって伸びる空乏層の厚みを調整することができる。これにより、半導体層のチャネルを介してソース・ドレイン間を移動するキャリアの量を調整し、ドレイン電極とソース電極の間を流れる電流の大きさを調整することができる。
本発明の半導体装置では、ドレイン電極とソース電極の間を流れる電流の大きさを直接調整しているショットキーゲート電極と、外部から電圧を印加する絶縁ゲート電極とが、絶縁膜によって電気的に分離されている。これにより、ゲートリーク電流が低減される。本発明によれば、ショットキーゲート電極を有するとともに、ゲートリーク電流を低減化した半導体装置を構成することができる。
（請求項２に記載の発明）
本発明は、ソース電極とショットキーゲート電極とドレイン電極が半導体層の表面に配置されている横型のＨＥＭＴ(High Electron Mobility Transistor)に具体化するもできる。
この場合、化合物半導体で形成されている第１半導体層と、化合物半導体で形成されているとともに第１半導体層とヘテロ接合している第２半導体層によって半導体層を構成する。第１半導体層のバンドギャップが第２半導体層のバンドギャップよりも大きいという関係を満たす半導体材料を選択する。この場合、第１半導体層の表面に、ソース電極とショットキーゲート電極とドレイン電極が接する構造とする。
本発明の半導体装置では、オン状態のときに、第２半導体層のヘテロ接合界面付近に二次元電子ガス雲が形成される。二次元電子ガス雲が形成されると、ソース・ドレイン間を電流がながれる。絶縁ゲート電極に印加する電圧を調整することによって、二次元電子ガス雲が形成されるか否かをコントロールすることができる。後記するように、絶縁ゲート電極の電圧が０Ｖの場合に二次元電子ガス雲が形成され、絶縁ゲート電極にマイナスの電位を印加することによって二次元電子ガス雲が消失するノーマリオン特性を実現することもできれば、絶縁ゲート電極にプラスの電圧を印加した場合に二次元電子ガス雲が形成され、絶縁ゲート電極の電圧が０Vの場合は二次元電子ガス雲が消失するノーマリオフ特性を実現することもできる。いずれにしても、ショットキーゲート電極から絶縁されている絶縁ゲート電極に加える電圧を制御する方式であるために、ゲートリーク電流を低減したＨＥＭＴを構成することができる。
（請求項３に記載の発明）
横型のＨＥＭＴの場合、ショットキーゲート電極と絶縁ゲート電極、ソース電極とショットキーゲート電極、ソース電極と絶縁ゲート電極、ドレイン電極とショットキーゲート電極、ドレイン電極と絶縁ゲート電極、ソース電極とドレイン電極が、連続する絶縁膜で絶縁されているのが好ましい。
本発明の半導体装置によれば、半導体装置の製造工程数を削減することができる。
（請求項４に記載の発明）
本発明は、ソース電極とショットキーゲート電極が半導体層の表面に配置され、ドレイン電極が半導体層の裏面に配置されている縦型のＨＥＭＴ(High Electron Mobility Transistor)に具体化することもできる。
この場合は、化合物半導体で形成されている第１導電型の第１半導体層と、化合物半導体で形成されているとともに、第１半導体層とヘテロ接合している第２半導体層によって半導体層を構成する。第１半導体層のバンドギャップが第２半導体層のバンドギャップよりもよりも大きいという関係を満たす半導体材料を選択する。この場合、第１半導体層の表面に、ソース電極とショットキーゲート電極が接する構造とする。また、第２半導体層の裏面側には、少なくともソース電極と向かい合う範囲において、第２導電型の第３半導体層あるいは絶縁層を形成する。半導体層の裏面にドレイン電極が接する構造とする。
第２半導体層の裏面側に形成されている第２導電型の第３半導体層あるいは絶縁層は、ソース電極とドレイン電極を絶縁している。
本発明の半導体装置では、オン状態のときに、第２半導体層のヘテロ接合界面付近に二次元電子ガス雲が形成される。二次元電子ガス雲が形成されると、第２導電型の第３半導体層あるいは絶縁層が形成されていない範囲を通って、電子が半導体層の裏面に達する。ヘテロ接合界面付近に二次元電子ガス雲が形成されると、ソース・ドレイン間を電流が流れる。横型の場合と同様に、絶縁ゲート電極に印加する電圧を調整することによって、二次元電子ガス雲が形成される否かをコントロールすることができる。横型の場合と同様に、ノーマリオン特性を実現することもできれば、ノーマリオフ特性を実現することもできる。横型の場合と同様に、ショットキーゲート電極から絶縁されている絶縁ゲート電極に加える電圧を制御する方式であるために、ゲートリーク電流を低減することができる。
（請求項５に記載の発明）
縦型のＨＥＭＴの表面において、ショットキーゲート電極と絶縁ゲート電極、ソース電極とショットキーゲート電極、ソース電極と絶縁ゲート電極が、連続する絶縁膜で絶縁されているのが好ましい。
本発明の半導体装置によれば、半導体装置の製造工程数を削減することができる。
（請求項６に記載の発明）
第１半導体層はｎ型のＡｌＧａＮで形成されており、第２半導体層はＧａＮで形成されていてもよい。
本発明の半導体装置によれば、性能のよいＨＥＭＴを構成することができる。
（請求項７に記載の発明）
絶縁ゲート電極に印加する電圧が０Ｖの場合にチャネルを介してソース・ドレイン間を移動するキャリアが存在せず、ノーマリオフ特性の半導体装置を構成することができる。
（請求項８に記載の発明）
逆に、絶縁ゲート電極に印加する電圧が０Ｖの場合にチャネルを介してソース・ドレイン間を移動するキャリアが存在し、ノーマリオン特性の半導体装置を構成することもできる。
本発明によれば、ショットキーゲート電極で制御する半導体装置のゲートリーク電流を低減することができる。
以下に説明する実施例の主要な特徴を列記しておく。
（第１形態）
半導体層とショットキーゲート電極と絶縁膜と絶縁ゲート電極の積層構造を有する。
（第２形態）
少なくとも、半導体層の表面にソース電極とドレイン電極を形成する工程と、熱処理を施してソース電極とドレイン電極をオーミック電極とする工程と、ソース電極とドレイン電極の間であって、ソース電極とドレイン電極の双方から離間する位置で半導体層に接するショットキーゲート電極を形成する工程と、ソース電極とショットキーゲート電極とドレイン電極を分離する絶縁膜を形成する工程と、絶縁膜を介してショットキーゲート電極に対向する絶縁ゲート電極を形成する工程を実施して半導体装置を製造する。
（第３形態）
少なくとも、下記の工程を実施し、半導体層の表面に第１導電型の第１半導体層を備え、第１半導体層の表面にソース電極とショットキーゲート電極を備え、半導体層の裏面にドレイン電極を備えている半導体装置を製造する。
すなわち、後でソース電極を形成する範囲を含む範囲に第２導電型の第３半導体層あるいは絶縁層を形成する工程と、第３半導体層あるいは絶縁層が形成されていない範囲と第３半導体層あるいは絶縁層の上部に第２半導体層を形成する工程と、第２半導体層の表面に第１導電型の第１半導体層を形成する工程と、第１半導体層の表面にソース電極を形成する工程と、半導体層の裏面にドレイン電極を形成する工程と、熱処理を施してソース電極とドレイン電極をオーミック電極とする工程と、第３半導体層あるいは絶縁層が形成されている範囲の第１半導体層の表面にショットキーゲート電極を形成する工程と、ソース電極とショットキーゲート電極を分離する連続絶縁膜を形成する工程と、連続絶縁膜を介してショットキーゲート電極に対向する絶縁ゲート電極を形成する工程を少なくとも実施する。
（第１実施例）
本発明を具現化した半導体装置の第１実施例を、図１〜図１５を参照して説明する。本実施例の半導体装置は、ソース電極とドレイン電極とショットキーゲート電極が半導体層の表面に配置されているノーマリオン型の横型ＨＥＭＴ(High Electron Mobility Transistor)として構成されている。
図１は、絶縁ゲート電圧（ＶＧ）が０Ｖのときに、半導体装置がオンすることを説明する図である。図２は、絶縁ゲート電圧（ＶＧ）をマイナスとすることによって、半導体装置がオフすることを説明する図である。図３は、半導体装置の絶縁ゲート電圧（ＶＧ）とドレイン・ソース間電流（ＩＤＳ；以下ではドレイン電流という）の関係を説明する図である。図４は、本発明の半導体装置のショットキーゲート電極にかかる電圧を説明する図である。図５〜図１５は、半導体装置の製造工程を説明する図である。
まず、図１の断面図を参照して半導体装置１の概略構成を説明する。
半導体装置１は、サファイア基板１０上に、５０ｎｍ程度のＧａＮのバッファ層２０を備えている。バッファ層２０は、サファイア基板１０と窒化物半導体結晶との間に存在する大きな格子不整合を緩和し、サファイア基板１０の上に良質の半導体層を形成する。
バッファ層２０の上に、２μｍ程度のＧａＮのチャネル層３０（第２半導体層の実施例）が形成されている。チャネル層３０は、モノシラン（ＳｉＨ４）をドープしてｎ型化してもよい。
チャネル層３０の上に、２０ｎｍ程度のＡｌＧａＮのバリア層４０（電子供給層であり、第１半導体層の実施例である）が形成されている。
バリア層４０のバンドギャップはチャネル層３０のバンドギャップよりも大きく、バリア層４０とチャネル層３０はヘテロ接合している。
バリア層４０の表面には、互いに離間した位置に、ショットキーゲート電極５０と、ソース電極Ｓと、ドレイン電極Ｄが形成されている。ショットキーゲート電極５０は、ソース電極Ｓとドレイン電極Ｄの間に配置されている。ソース電極Ｓと、ショットキーゲート電極５０と、ドレイン電極Ｄは、１枚の連続した絶縁膜８０に覆われ、互いに絶縁されている。
ショットキーゲート電極５０の上には、絶縁膜８０を介して、ショットキーゲート電極５０に対向する絶縁ゲート電極６０が形成されている。これにより、バリア層４０と、ショットキーゲート電極５０と、絶縁膜８０と、絶縁ゲート電極６０の積層構造が形成されている。
半導体装置１は、図３に示すように、絶縁ゲート電極６０の電圧が０（Ｖ）のときに、ドレイン電流（ＩＤＳ）が流れるオン状態であり、絶縁ゲート電極６０の電圧が−Ｖ１（Ｖ）のときに、ドレイン電流（ＩＤＳ）が流れないオフ状態となる。半導体装置１は、ノーマリオン型の半導体装置として構成されている。
半導体装置１のチャネル層３０を接地して用いる場合、ショットキー電極５０と接地極の間にバリア層４０が介在している擬似的コンデンサー構造が実現される。そのコンデンサーの静電容量をＣｄとし、ショットキーゲート電極５０と絶縁ゲート電極６０間の静電容量をＣｉとすれば、図４に示す等価回路が存在しているということができる。絶縁ゲート電極６０に印加する電圧をＶ０とすると、ショットキーゲート電極５０の電圧ＶＳは、［Ｃｉ／（Ｃｉ＋Ｃｄ）］×Ｖ０となる。したがって、絶縁ゲート電極６０に印加する電圧Ｖ０を調整することによって、ショットキーゲート電極５０にかかる電圧ＶＳを調整することができる。これによって、ドレイン電流（ＩＤＳ）の大きさを調整することができる。
本実施例では、絶縁ゲート電極６０に印加する電圧Ｖ０をゲート電圧ＶＧという。
再び、図１を参照して、半導体装置１がオンしている状態について説明する。
ショットキーゲート電極５０が接しているバリア層４０の接合面（ショットキー接合面）からチャネル層３０に向かう方向に（バリア層４０の深さ方向に）、空乏層９０が伸びている。空乏層９０の厚みは、ショットキーゲート電極５０に印加する電圧に応じて変動する。
バリア層４０とチャネル層３０で形成されているヘテロ接合の接合面では、ヘテロ接合を越えてバリア層４０からチャネル層３０側に電子が移動する。そして、チャネル層３０の界面側に極めて薄いチャネル（二次元電子ガス雲；特許請求の範囲の「チャネル」の実施例）が形成される。
なお、以下では、説明を簡潔にするために、二次元電子ガス雲中を移動するキャリア（電子）の量を、空乏層の厚みによって説明する。
絶縁ゲート電極６０に印加するゲート電圧ＶＧが０（Ｖ）の場合、ショットキーゲート電極５０にかかる電圧ＶＳも０（Ｖ）となる。空乏層９０は比較的薄く、空乏層９０はバリア層４０内に留まっている。このため、ソース電極Ｓの下からドレイン電極Ｄの下まで連続するチャネルが形成され、ソース電極Ｓと、バリア層４０と、チャネルと、バリア層４０と、ドレイン電極Ｄを通ってキャリア（電子）が移動する。これによって、ドレイン電流（ＩＤＳ）が流れる。
次に、図２を参照して、半導体装置１がオフしている状態について説明する。
絶縁ゲート電極６０に印加するゲート電圧ＶＧがマイナスのＶ１（Ｖ）の場合（併せて図３参照）、ショットキーゲート電極５０には、前述した数式によって算出される電圧（ＶＳ＝［Ｃｉ／（Ｃｉ＋Ｃｄ）］×（−Ｖ１））がかかり、ショットキー接合面から伸びている空乏層９０の厚みは、図１の場合と比較して厚くなる。空乏層９０は、バリア層４０とチャネル層３０の境界を越えてチャネル層３０まで達している。したがって、チャネル領域は空乏層９０によって分離され、ソース電極Ｓとドレイン電極Ｄの間をキャリア（電子）が移動することはできない。したがって、ドレイン電流（ＩＤＳ）は流れない。
このように、半導体装置１は、絶縁ゲート電極６０に−Ｖ１（Ｖ）を印加したときに、空乏層９０がチャネル層３０（併せて図２参照）まで広がってオフ状態となるように、バリア層４０の深さ等が設定されている。
次に、図５〜図１５を参照して、半導体装置１の製造方法の主要な工程を説明する。
まず、サファイア基板１０を準備する。そして、有機金属気相エピタキシ法（ＭＯＶＤ法）により、サファイア基板１０上に低温で、５０ｎｍ程度のＧａＮのバッファ層２０を形成する。ガリウム原料としてはトリメチルガリウム（ＴＭＧａ）、窒素原料としてはアンモニアガス（ＮＨ３）を用いる。そして、基板の温度を上げ、バッファ層２０の上に、２μｍ程度のＧａＮのチャネル層３０を形成する。次に、チャネル層３０の上に、２５ｎｍ程度のＡｌＧａＮのバリア層４０を形成する。アルミニウム原料としてはトリメチルアルミニウム（ＴＭＡｌ）を用いる。そして、バリア層４０にモノシラン（ＳｉＨ４）をドープしてｎ型化する。
そして、リフトオフ法によって、半導体層上にショットキーゲート電極５０とソース電極Ｓとドレイン電極Ｄを形成する。
まず、図５に示すように、バリア層４０の上にレジストでソース電極Ｓとドレイン電極Ｄを形成するためのリフトオフパターンＬ１を形成する。次に、図６に示すように、Ｔｉ／Ａｌの金属膜Ｍ１を堆積させ、その後に、図７に示すように、リフトオフパターンＬ１を除去する。次に、ＲＴＡ法で、基板に５５０℃で３０秒間の熱処理を施し、残った金属膜Ｍ１と半導体層の接合面をオーミック接触にする。これによって、ソース電極Ｓとドレイン電極Ｄが形成される。
次に、図８に示すように、レジストでショットキーゲート電極５０（併せて図１参照）を形成するためのリフトオフパーンＬ２を形成する。図９に示すように、Ｎｉ／Ａｌの金属膜Ｍ２を堆積させ、その後に、図１０に示すように、リフトオフパターンＬ２を除去する。これによって、ショットキーゲート電極５０が形成される。
次に、図１１に示すように、プラズマＣＶＤ等の低温成膜技術を用いて、絶縁膜８０（併せて図１参照）となるＳｉＮ膜Ｎ１を表面に形成する。
次に、図１２に示すように、レジストで絶縁ゲート電極６０（併せて図１参照）を形成するためのリフトオフパターンＬ３を形成する。図１３に示すようにＡｌの金属膜Ｍ３を堆積させ、その後に、図１４に示すように、リフトオフパターンＬ３を除去する。これによって、絶縁ゲート電極６０が形成される。
次に、図１５に示すように、ソース電極Ｓ及びドレイン電極Ｄの上の一部のＳｉＮ膜Ｎ１を除去し、コンタクト用の開口部Ｈを設ける。これによってＳｉＮ膜Ｎ１が分離され、絶縁膜８０と絶縁膜８５が形成される。
本実施例の半導体装置１では、絶縁ゲート電極６０に印加する電圧によって、ショットキーゲート電極５０にかかる電圧ＶＳを調整し、これによってショットキー接合面から半導体層に伸びる空乏層９０の厚みを調整する。これにより、半導体層を介してソース・ドレイン間を移動するキャリアの量を調整し、ドレイン電流ＩＤＳの大きさを調整することができる。
半導体装置１では、空乏層９０の厚みを調整してドレイン電流ＩＤＳの大きさを直接調整するショットキーゲート電極５０と、外部から電圧を印加する絶縁ゲート電極６０が、絶縁膜８０によって電気的に分離されている。これにより、ゲートリーク電流が低減される。ショットキーゲート電極５０で制御する半導体装置１のゲートリーク電流を低減することができる。
また、半導体装置１は、ショットキーゲート電極５０と絶縁ゲート電極６０とソース電極Ｓとドレイン電極Ｄの各電極間が１枚の連続した絶縁膜８０で分離されている。したがって、半導体装置１の製造工程数を削減することができる。
本実施例では、図１に示すように、ショットキーゲート電極５０と絶縁ゲート電極６０の大きさがほぼ同じである場合について説明したが、図１６の半導体装置１ａに示すように、ショットキーゲート電極５０よりも大きく、絶縁膜８０を介してショットキーゲート電極５０を覆うように絶縁ゲート電極６１が形成されていてもよい。
また、図１７の半導体装置１ｂに示すように、絶縁ゲート電極６２ショットキーゲート電極５０よりも小さく、絶縁膜８０を介してショットキーゲート電極５０の一部に対向する絶縁ゲート電極６２が形成されていてもよい。
また、本実施例では、絶縁膜８０の厚みが均一に形成される場合について説明したが、図１８の半導体装置１ｃに示すように、ソース電極Ｓとショットキーゲート電極５０間、及びドレイン電極Ｄとショットキーゲート電極５０間が厚くなっている絶縁膜８１が形成されていてもよい。これによれば、絶縁ゲート電極６３の端部が絶縁膜８０の厚い部分にかかっているので、絶縁ゲート電極６３とソース電極Ｓ間、及び絶縁ゲート電極６３とドレイン電極Ｄ間のそれぞれの耐圧を高くすることができる。
（第２実施例）
次に、本発明を具現化した半導体装置の第２実施例を、図１９〜図２１を参照して説明する。本実施例の半導体装置は、ソース電極Ｓとドレイン電極Ｄとショットキーゲート電極５１が半導体層４１の表面に配置されているノーマリオフ型の横型ＨＥＭＴ(High Electron Mobility Transistor)として構成されている。
図１９は、絶縁ゲート電圧（ＶＧ）が０Ｖのときに、半導体装置がオフすることを説明する図である。図２０は、絶縁ゲート電圧（ＶＧ）をプラスとすることによって、半導体装置がオンすることを説明する図である。図２１は、半導体装置の絶縁ゲート電圧（ＶＧ）とドレイン電流（ＩＤＳ）の関係を説明する図である。
まず、図１９の断面図を参照して半導体装置２の概略構成を説明する。
半導体装置２は、第１実施例の半導体装置１と同様（併せて図１参照）、サファイア基板１０上に、バッファ層２０と、チャネル層３０と、バリア層４１を備えている。また、バリア層４１の表面に、互いに離間した位置に、ショットキーゲート電極５１と、ソース電極Ｓと、ドレイン電極Ｄが形成されている。
半導体装置２では、バリア層４１の表面側（図１９に示す上側）の一部に、チャネル層３０方向に窪んでいる凹部４１ａが設けられている。凹部４１ａが設けられている部分のバリア層４１は、厚みが１０ｎｍ程度に形成されている。また、ショットキーゲート電極５１には、凹部４１ａに嵌合する凸部が形成されている。
その他の構成は、第１実施例の半導体装置１と同様であるので、説明を省略する。
半導体装置２は、図２１に示すように、絶縁ゲート電極６０の電圧が０（Ｖ）のときに、ドレイン電流（ＩＤＳ）が流れないオフ状態であり、絶縁ゲート電極６０の電圧が＋Ｖ２（Ｖ）のときに、ドレイン電流（ＩＤＳ）が流れるオン状態となる。半導体装置２は、ノーマリオフ型の半導体装置として構成されている。
再び図１９を参照して、半導体装置２がオフしている状態について説明する。
絶縁ゲート電極６０に印加するゲート電圧ＶＧが０（Ｖ）の場合、空乏層９０がバリア層４１とチャネル層３０の境界を越えてチャネル層３０まで達している。したがって、チャネル領域は、空乏層９０によって分離され、ソース電極Ｓとドレイン電極Ｄ間をキャリアが移動することはできない。したがって、ドレイン電流（ＩＤＳ）は流れない。
このように、半導体装置２は、絶縁ゲート電極６０に印加するゲート電圧が０（Ｖ）のときに、空乏層９０がチャネル層３０まで達してオフ状態となるように、ショットキーゲート電極５１下のバリア層４１の深さが薄く設定されている。
次に、図２０を参照して、半導体装置２がオンしている状態について説明する。
絶縁ゲート電極６０に＋Ｖ２（Ｖ）のゲート電圧を印加することによって、ショットキーゲート電極５１に、前述した数式によって算出される電圧（ＶＳ＝［Ｃｉ／（Ｃｉ＋Ｃｄ）］×Ｖ２）がかかり、ショットキー接合面から伸びている空乏層９０は薄くなる。このため、チャネル（二次元電子ガス）が、ソース電極Ｓの下からドレイン電極Ｄの下まで連続するように形成される。ソース電極Ｓと、バリア層４１と、チャネルと、バリア層４１と、ドレイン電極Ｄを通ってキャリア（電子）が移動する。これによって、ドレイン電流（ＩＤＳ）が流れる。
半導体装置２では、バリア層４１を形成した後に、エッチング等により凹部４１ａを形成する。次に、ショットキーゲート電極５１のためのリフトオフパターンを配置し（併せて図８参照）、Ｎｉ／Ａｌの金属膜を堆積させる。そして、リフトオフパターンを除去する。他の工程は、実施例１の半導体装置１と同様であるので説明を省略する。
（第３実施例）
次に、本発明を具現化した半導体装置の第３実施例を、図２２、図２３を参照して説明する。本実施例の半導体装置は、ソース電極Ｓとドレイン電極Ｄとショットキーゲート電極が半導体層の表面に配置されているノーマリオフ型の横型ＨＥＭＴ(High Electron Mobility Transistor)として構成されている。
図２２は、絶縁ゲート電圧（ＶＧ）が０Ｖのときに、半導体装置がオフすることを説明する図である。図２３は、絶縁ゲート電圧（ＶＧ）をプラスとすることによって、半導体装置がオンすることを説明する図である。
まず、図２２の断面図を参照して半導体装置３の概略構成を説明する。
半導体装置３は、第１実施例の半導体装置１と同様（併せて図１参照）、サファイア基板１０上に、バッファ層２０を備えている。
半導体装置３は、バッファ層２０の上に、ｐ−型のＧａＮの半導体層３１を備えている。半導体層３１は、ショットキーゲート電極５０の下の位置の一部に、ショットキーゲート電極５０方向（図２２に示す上方向）に突出している凸部３１ａが設けられている。凸部３１ａは、凸部３１ａが形成されていない半導体層３１の表面側から１００ｎｍ程度の厚みで形成されている。半導体層３１の上には、ｎ−型のＧａＮのチャネル層３２が形成されている。半導体層３１に凸部３１ａが形成されている部分では、半導体層３２が部分的に薄く形成されている。なお、半導体層３２は、ｉ型であってもよい。チャネル層３２の上には、バリア層４４が形成されている。
また、図示しない断面で、ｐ−型のＧａＮの半導体層３１は、ソース電極Ｓと同電位となるように接続されている。
その他の構成は、第１実施例の半導体装置１と同様であるので、説明を省略する。
半導体装置３は、絶縁ゲート電極６０の電圧が０（Ｖ）のときに、ドレイン電流（ＩＤＳ）が流れないオフ状態であり、絶縁ゲート電極６０の電圧が＋Ｖ３（Ｖ）のときに、ドレイン電流（ＩＤＳ）が流れるオン状態となる。半導体装置３は、ノーマリオフ型の半導体装置として構成されている。
引き続き図２２を参照して、半導体装置３がオフしている状態について説明する。
絶縁ゲート電極６０に印加するゲート電圧ＶＧが０（Ｖ）の場合、空乏層９０は、バリア層４４内に留まっている。しかしながら、ｐ型の半導体層３１とｎ型のチャネル層３２の間に、ｐｎ接合による空乏層９２が広がっている。半導体層３１に凸部３１ａが形成されている部分では、空乏層９２が、チャネル層３２からバリア層４４まで達っしている。したがって、チャネル領域は、空乏層９２によって分離され、ソース電極Ｓとドレイン電極Ｄ間をキャリアが移動することはできない。したがって、ドレイン電流（ＩＤＳ）は流れない。
半導体装置３は、絶縁ゲート電極６０に印加するゲート電圧が０（Ｖ）の場合に、空乏層９２がチャネル領域を分離するように半導体層３１，３２が形成されている。
次に、図２３を参照して、半導体装置３がオンしている状態について説明する。
絶縁ゲート電極６０に＋Ｖ３（Ｖ）のゲート電圧を印加すると、ショットキーゲート電極５０に、前述した数式によって算出される電圧（ＶＳ＝［Ｃｉ／（Ｃｉ＋Ｃｄ）］×Ｖ３）がかかり、ショットキー接合面から伸びている空乏層９２は薄くなる。同時にバリア層４４（ｎ−型のＡｌＧａＮ）とチャネル層３２（ＧａＮ）の接合面のポテンシャルが下がり、チャネル（二次元電子ガス）が、ソース電極Ｓの下からドレイン電極Ｄの下まで連続するように形成される。ソース電極Ｓと、バリア層４１と、チャネルと、バリア層４１と、ドレイン電極Ｄを通ってキャリア（電子）が移動する。これによって、ドレイン電流（ＩＤＳ）が流れる。
半導体装置３では、バッファ層２０の上に、Ｇａの原料としてトリメチルガリウム（ＴＭＧａ）を、Ｎの原料としてアンモニアガス（ＮＨ３）を、ｐ型不純物としてビス（シクロペンタジエニル）マグネシウム（ＣＰ２Ｍｇ）を用いて、ｐＧａＮの半導体層３１を均一な厚みで形成する。そして、凸部３１ａを形成する部分以外にマスキングを配置する。さらに１００ｎｍのＧａＮを結晶成長させ、マスキングを除去する。次に、凸部３１ａのみにマスキングを配置する。１００ｎｍのＧａＮを結晶成長させ、マスキングを除去する。その上にさらにＧａＮを結晶成長させる。ｎ型の不純物（モノシラン（ＳｉＨ４））をドープしてｎー型のチャネル層３２を形成する。
他の工程は、実施例１の半導体装置１と同様であるので省略する。
（第４実施例）
次に、本発明を具現化した半導体装置の第４実施例を、図２４、図２５を参照して説明する。本実施例の半導体装置は、ソース電極Ｓとショットキーゲート電極が半導体層の表面に配置されており、ドレイン電極Ｄが半導体層の裏面に配置されているノーマリオン型の縦型ＨＥＭＴ(High Electron Mobility Transistor)として構成されている。
図２４は、絶縁ゲート電圧（ＶＧ）が０Ｖのとき、半導体装置がオンすることを説明する図である。図２５は、絶縁ゲート電圧（ＶＧ）をマイナスとすることによって半導体装置がオフすることを説明する図である。
まず、図２４の断面図を参照して半導体装置４の概略構成を説明する。
半導体装置４は、ｎ＋型のＧａＮの半導体層３５の上に、ｎ−型のＧａＮの半導体層３４を備えている。半導体層３４の表面側の一部に、絶縁層７０が形成される。絶縁層７０は、表面の両端に形成される２つのソース電極Ｓの下にそれぞれ形成されている。この２つの絶縁層７０の間（領域３４ａ）は、半導体層３４と同じｎー型のＧａＮで埋められている。
絶縁層７０と領域３４ａの上には、絶縁層７０の端部を一部残して、ｎ−型のＧａＮのチャネル層３３が形成されている。チャネル層３３の上には、ＡｌＧａＮのバリア層４２が形成されている。
バリア層４２の上には、バリア層４２の表面の両端を一部残してショットキーゲート電極５２が形成されてる。ショットキーゲート電極５２を覆うように絶縁膜８２が形成されている。そして、絶縁膜８２を介してショットキーゲート電極５２に対向する絶縁ゲート電極６４が形成されている。これにより、バリア層４２と、ショットキーゲート電極５２と、絶縁膜８２と、絶縁ゲート電極６４の積層構造が形成されている。
また、絶縁層７０の上面端部からチャネル層３３及びバリア層４２の厚み部分、そしてバリア層４２の上面端部（絶縁膜８２に覆われたショットキーゲート電極５２が配置されていない上面端部）にかけて、２つのソース電極Ｓが形成されている。また、半導体層の裏面（図２３に示す半導体層３５の下面）に、ドレイン電極Ｄが形成される。
この構成によれば、ショットキーゲート電極５２と２つのソース電極Ｓ、ショットキーゲート電極５２と絶縁ゲート電極６４は、絶縁膜８２によって絶縁されている。
なお、絶縁層７０に代わって、ｐ型半導体層あるいはｉ型半導体層が形成されていてもよい。
半導体装置４は、絶縁ゲート電極６４の電圧が０（Ｖ）のときに、ドレイン電流（ＩＤＳ）が流れるオン状態であり、絶縁ゲート電極６４の電圧が−Ｖ４（Ｖ）のときに、ドレイン電流（ＩＤＳ）が流れないオフ状態となる。半導体装置４は、ノーマリオン型の半導体装置として構成されている。
ひき続き図２４を参照して、半導体装置４がオンしている状態について説明する。
絶縁ゲート電極６４に印加するゲート電圧（ＶＧ）が０（Ｖ）の場合、空乏層９０は、比較的小さく、空乏層はバリア層４２内に留まっている。このため、チャネル（二次元電子ガス）が両端のソース電極Ｓの下から領域３４ａの上部にわたって連続するように形成され、各ソース電極Ｓと、バリア層４２と、チャネルと、領域３４ａと、半導体層３４と、半導体層３５を通ってキャリア（電子）が裏面に形成されているドレイン電極Ｄまで移動する。これによって、ドレイン電流（ＩＤＳ）が流れる。
次に、図２５を参照して、半導体装置４がオフしている状態について説明する。
絶縁ゲート電極６４に印加するゲート電圧（ＶＧ）が−Ｖ４（Ｖ）の場合、ショットキーゲート電極５２に、前述した数式によって算出される電圧（ＶＳ＝［Ｃｉ／（Ｃｉ＋Ｃｄ）］×（−Ｖ４））がかかり、ショットキー接合面から伸びている空乏層９０は、図２４の場合と比較して厚くなっている。空乏層９０は、バリア層４２とチャネル層３３の境界を越えてチャネル層３３まで達している。したがって、チャネル領域は空乏層９０によって分離され、ソース電極Ｓとドレイン電極Ｄ間をキャリアが移動することができない。したがって、ドレイン電流（ＩＤＳ）は流れない。
このように、半導体装置４は、絶縁ゲート電極６４に印加するゲート電圧が−Ｖ４（Ｖ）の場合に、空乏層９０がチャネル層３３まで広がってオフ状態となるように、バリア層４２の深さ等が設定されている。
半導体装置４では、ＧａＮの半導体層３５にｎ型の不純物（モノシラン（ＳｉＨ４））をドープしてｎ＋型の半導体層３５を形成する。半導体層３５の上に、ＧａＮの半導体層を形成してｎ型の不純物をドープしてｎ−型の半導体層３４を形成する。
そして、領域３４ａを形成する部分にマスキングを配置して（半導体層３４の表面側中央部を残して）、半導体層３４の表面側両端部に絶縁層７０を形成する。絶縁層７０は、ＳｉＯ２等の酸化膜でもよいし、ｉ型のＧａＮ等の半導体層でもよい。領域３４ａ部分のマスキングを除去して、領域３４ａ部分をＧａＮで埋め、ｎ型の不純物をドープして半導体層３４と同じｎ−型とする。
絶縁層７０の上のソース電極Ｓを形成する両端部分を残して、絶縁層７０及び領域３４ａの上にＧａＮの半導体層を形成してｎ型の不純物をドープしてｎ−型のチャネル層３３を形成する。
チャネル層３３の上にＡｌＧａＮのバリア層４２を形成する。アルミニウム原料としてはトリメチルアルミニウム（ＴＭＡｌ）を用いる。また、ｎ型不純物としてモノシラン（ＳｉＨ４）を用いる。
バリア層４２の上に、リフトオフ法によって、Ｔｉ／Ａｌを堆積させたソース電極Ｓの一部（図２４に示す上下方向に伸びるＳ１部分）を形成する。
また、半導体層３５の裏面側にＴｉ／Ａｌを堆積させたドレイン電極Ｄを形成する。
ＲＴＡ法で、基板に５５０℃で３０秒間の熱処理を施し、ソース電極Ｓと絶縁層７０間、ドレイン電極Ｄと半導体層３５間の接合面をオーミック接触にする。
次に、リフトオフ法によって、Ｎｉ／Ａｌを堆積させてショットキーゲート電極５２を形成する。
さらに、Ｔｉ／Ａｌを堆積させたソース電極Ｓの一部（図２４に示す左右方向に伸びるＳ２部分）を形成する。
次に、プラズマＣＶＤ等の低温成膜技術を用いてＳｉＮ膜を形成後、絶縁膜８２となる部分の上にマスキングを施し、ソース電極Ｓ上に形成されたＳｉＮ膜を除去する。
リフトオフ法によって、Ａｌを堆積させた絶縁ゲート電極６４を形成する。
（第５実施例）
次に、本発明を具現化した半導体装置の第５実施例を、図２６、図２７を参照して説明する。本実施例の半導体装置は、ソース電極Ｓとショットキーゲート電極が半導体層の表面に配置されており、ドレイン電極Ｄが半導体層の裏面に配置されているノーマリオフ型の縦型ＨＥＭＴ(High Electron Mobility Transistor)として構成されている。
図２６は、絶縁ゲート電圧（ＶＧ）が０Ｖのときに、半導体装置がオフすることを説明する図である。図２７は、絶縁ゲート電圧（ＶＧ）をプラスとすることによって、半導体装置がオンすることを説明する図である。
まず、図２６の断面図を参照して半導体装置５の概略構成を説明する。
半導体装置５は、第４実施例の半導体装置４と同様（併せて図４参照）、ｎ＋型のＧａＮの半導体層３５の上に、ｎ−型のＧａＮの半導体層３４と、領域３４ａと、絶縁層７０と、チャネル層３３を備えている。チャネル層３３の上には、ＡｌＧａＮのバリア層４３が形成されている。
半導体装置５では、バリア層４３の一部に、チャネル層３３方向に窪んでいる凹部４３ａが設けられている。凹部４３ａが設けられている部分のバリア層４３は、厚みが１０ｎｍ程度に形成されている。また、ショットキーゲート電極５３には、凹部４３ａに嵌合する凸部が形成されている。
その他の構成は、第４実施例の半導体装置４と同様であるので、説明を省略する。
半導体装置５は、絶縁ゲート電極６４の電圧が０（Ｖ）のときに、ドレイン電流（ＩＤＳ）が流れないオフ状態であり、絶縁ゲート電極６４の電圧が＋Ｖ５（Ｖ）のときに、ドレイン電流（ＩＤＳ）が流れるオン状態となる。半導体装置５は、ノーマリオフ型の半導体装置として構成されている。
引き続き図２６を参照して、半導体装置５がオフしている状態について説明する。
絶縁ゲート電極６４に印加するゲート電圧（ＶＧ）が０（Ｖ）の場合、空乏層９０がバリア層４３とチャネル層３３の境界を越えてチャネル層３３まで達している。したがって、チャネル領域は、空乏層９０によって分離され、ソース電極Ｓとドレイン電極Ｄ間をキャリアが移動することはできない。したがって、ドレイン電流（ＩＤＳ）は流れない。
半導体装置５は、絶縁ゲート電極６４に印加するゲート電圧が０（Ｖ）の場合に、空乏層９０がチャネル層３３まで達してオフ状態となるように、ショットキーゲート電極５３下のバリア層４３の深さが薄く設定されている。
次に、図２７を参照して、半導体装置５がオンしている状態について説明する。
絶縁ゲート電極６４に印加するゲート電圧が＋Ｖ５（Ｖ）の場合に、ショットキーゲート電極５３に、前述した数式によって算出される電圧（ＶＳ＝［Ｃｉ／（Ｃｉ＋Ｃｄ）］×Ｖ５）がかかり、ショットキー接合面から伸びている空乏層９０は薄くなる。このため、チャネル（二次元電子ガス）が両端のソース電極Ｓの下から領域３４ａの上部にわたって連続するように形成され、各ソース電極Ｓと、バリア層４２と、チャネルと、領域３４ａと、半導体層３４と、半導体層３５を通ってキャリア（電子）が裏面に形成されているドレイン電極Ｄまで移動する。これによって、ドレイン電流（ＩＤＳ）が流れる。
半導体装置５では、バリア層４３を形成した後に、エッチング等により凹部４３ａを形成する。そして、ショットキーゲート電極５３のためのリフトオフパターンを、凹部４３ａとその周囲のバリア層４３の若干の領域が露出するように配置する。その後にショットキーゲート電極５３を形成する部材であるＮｉ／Ａｌの金属膜を堆積させる。そして、リフトオフパターンを除去する。他の工程は、実施例４の半導体装置４と同様であるので、説明を省略する。
（第６実施例）
本発明を具現化した半導体装置の第６実施例を、図２８、図２９を参照して説明する。本実施例の半導体装置は、ソース電極Ｓとドレイン電極Ｄとショットキーゲート電極が半導体層の表面に配置されているノーマリオン型の横型ＪＦＥＴ(接合型ＦＥＴ)として構成されている。
図２８は、絶縁ゲート電圧（ＶＧ）が０Ｖのときに、半導体装置がオンすることを説明する図である。図２９は、絶縁ゲート電圧（ＶＧ）をマイナスとすることによって半導体装置がオフすることを説明する図である。
まず、図２８の断面図を参照して半導体装置６の概略構成を説明する。
半導体装置６は、サファイア基板１０上に、５０ｎｍ程度のＧａＮのバッファ層２０を備えている。バッファ層２０の上に、ＧａＮの半導体層３４が形成されている。
半導体層３４の表面には、互いに離間した位置にショットキーゲート電極５４と、ソース電極Ｓと、ドレイン電極Ｄが形成されている。ショットキーゲート電極５４は、ソース電極Ｓとドレイン電極Ｄの間に配置されている。ソース電極Ｓと、ドレイン電極Ｄと、ショットキーゲート電極５４は、１枚の連続した絶縁膜８３に覆われ、互いに絶縁されている。
ショットキーゲート電極５０の上には、絶縁膜８０を介してショットキーゲート電極５０に対向する絶縁ゲート電極６０が形成されている。これにより、バリア層４０と、ショットキーゲート電極５０と、絶縁膜８０と、絶縁ゲート電極６０の積層構造が形成される。
半導体装置６は、絶縁ゲート電極６５の電圧が０（Ｖ）のときに、ドレイン電流（ＩＤＳ）が流れるオン状態であり、絶縁ゲート電極６５の電圧が−Ｖ６（Ｖ）のときに、ドレイン電流（ＩＤＳ）が流れないオフ状態となる。半導体装置６は、ノーマリオン型の半導体装置として構成されている。
ひき続き図２８を参照して、半導体装置６がオンしている状態について説明する。
絶縁ゲート電極６５に印加するゲート電圧（ＶＧ）が０（Ｖ）の場合、ショットキーゲート電極５４にかかる電圧ＶＳも０（Ｖ）となる。ショットキーゲート電極のショットキー接合面から伸びている空乏層９０は、半導体層３４内の比較的薄い領域に留まっている。このため、ソース電極Ｓから半導体層３４を介してドレイン電極Ｄへキャリア（電子）が移動する。これによって、ドレイン電流（ＩＤＳ）が流れる。
次に、図２９を参照して、半導体装置６がオフしている状態について説明する。
絶縁ゲート電極６５に印加するゲート電圧（ＶＧ）が−Ｖ６（Ｖ）の場合、ショットキーゲート電極５４に、前述した数式によって算出される電圧（ＶＳ＝［Ｃｉ／（Ｃｉ＋Ｃｄ）］×（−Ｖ６））がかかり、ショットキー接合面から伸びている空乏層９０は、図２８の場合と比較して厚く広がる。空乏層９０は、半導体層３４からバッファ層２０まで達している。したがって、半導体層３４のソース・ドレイン間が、空乏層９０によって分離され、ソース電極Ｓとドレイン電極Ｄ間をキャリアが移動することができない。したがって、ドレイン電流（ＩＤＳ）は流れない。
半導体装置６では、絶縁ゲート電極６５に−Ｖ６（Ｖ）を印加したときに、空乏層９０がバッファ層２０まで広がって半導体装置６がオフ状態となるように、半導体層３４の深さ等が設定されている。
半導体装置６の半導体層は、一般的な製造工程によって形成される。また、半導体層表面に形成される各電極は、第１実施例の半導体装置１と同様の製造工程によって形成される。したがって、半導体装置６の製造方法の説明は省略する。
（第７実施例）
本発明を具現化した半導体装置の第７実施例を、図３０、図３１を参照して説明する。本実施例の半導体装置は、ソース電極Ｓとドレイン電極Ｄとショットキーゲート電極が半導体層の表面に配置されているノーマリオフ型の横型ＪＦＥＴ(接合型ＦＥＴ)として構成されている。
図３０は、絶縁ゲート電圧（ＶＧ）が０Ｖのとき、半導体装置がオフすることを説明する図である。図３１は、絶縁ゲート電圧（ＶＧ）をプラスとすることによって、半導体装置がオンすることを説明する図である。
まず、図３０の断面図を参照して半導体装置７の概略構成を説明する。
半導体装置７は、第６実施例の半導体装置６と同様（併せて図２８参照）、サファイア基板１０上に、バッファ層２０、ＧａＮの半導体層３５を備えており、半導体層３５の表面に、互いに離間した位置に、ショットキーゲート電極５４と、ソース電極Ｓと、ドレイン電極Ｄが形成されている。絶縁膜８３と、絶縁ゲート電極６５も、半導体装置６と同様に形成されている。
半導体装置７では、ショットキーゲート電極５４に接する半導体層３５の一部に、バッファ層２０方向に窪んでいる凹部３５ａが設けられている。凹部３５ａが設けられている部分の半導体層３５は、薄く形成されている。また、ショットキーゲート電極５４には、凹部３５に嵌合する凸部が形成されている。
その他の構成は、第６実施例の半導体装置６と同様であるので、説明を省略する。
半導体装置７は、絶縁ゲート電極６５の電圧が０（Ｖ）のときに、ドレイン電流（ＩＤＳ）が流れないオフ状態であり、絶縁ゲート電極６５の電圧が＋Ｖ７（Ｖ）のときに、ドレイン電流（ＩＤＳ）が流れるオン状態となる。半導体装置７は、ノーマリオフ型の半導体装置として構成されている。
ひき続き図３０を参照して、半導体装置７がオフしている状態について説明する。
絶縁ゲート電極６５に印加するゲート電圧（ＶＧ）が０（Ｖ）の場合、ショットキーゲート電極５４にかかる電圧ＶＳも０（Ｖ）となる。ショットキーゲート電極５４のショットキー接合面から伸びている空乏層９０は、バッファ層２０に達している。したがって、半導体層３５のソース・ドレイン間が空乏層９０によって分離され、ソース電極Ｓとドレイン電極Ｄ間でキャリアが移動することができない。したがって、ドレイン電流（ＩＤＳ）は流れない。
半導体装置７は、絶縁ゲート電極６５に印加する電圧が０（Ｖ）のときに、空乏層９０がバッファ層２０まで広がってオフ状態となるように、ショットキーゲート電極５４下の半導体層３５の厚み等が設定されている。
次に、図３１を参照して、半導体装置７のオン状態について説明する。
絶縁ゲート電極６５に印加するゲート電圧（ＶＧ）が＋Ｖ７（Ｖ）の場合、ショットキーゲート電極５４に、前述した数式によって算出される電圧（ＶＳ＝［Ｃｉ／（Ｃｉ＋Ｃｄ）］×（−Ｖ７））がかかり、ショットキーゲート電極５４のショットキー接合面から伸びている空乏層９０は、半導体層３５内の比較的薄い領域に留まっている。あるいは消失している。このため、ソース電極Ｓから半導体層３５を介してドレイン電極Ｄへキャリア（電子）が移動する。これによって、ドレイン電流（ＩＤＳ）が流れる。
半導体装置７では、半導体層３５を形成した後に、エッチング等により凹部３５ａを形成する。そして、ショットキーゲート電極５４のためのリフトオフパターンを、凹部３５ａとその周囲の半導体層３５の若干の領域が露出するように配置する。その後に、ショットキーゲート電極５４を形成する部材であるＮｉ／Ａｌの金属膜を堆積させる。そして、リフトオフパターンを除去する。他の工程は、実施例６の半導体装置６と同様であるので説明を省略する。
（第８実施例）
本発明を具現化した半導体装置の第８実施例を、図３２、図３３を参照して説明する。本実施例の半導体装置は、ソース電極Ｓが半導体層の表面に配置され、ドレイン電極Ｄが半導体層の裏面に配置されているノーマリオフ型のＳＩＴ(Ｓtatic Induction Transistor)として構成されている。
図３２は、絶縁ゲート電圧（ＶＧ）が０Ｖのときに、半導体装置がオフしている状態を説明する図である。図３３は、絶縁ゲート電圧（ＶＧ）をプラスとすることによって半導体装置がオンすることを説明する図である。
まず、図３２の断面図を参照して半導体装置８の概略構成を説明する。
半導体装置８は、ｎ＋型のＧａＮの半導体層３７の上に、ｎ−型のＧａＮの半導体層３６が形成されている。
半導体層３６内には、所定の間隔で、逆Ｔ字型の絶縁ゲート電極６６が複数埋め込まれている。複数の絶縁ゲート電極６６は、半導体装置８の上面で一体化されている。
半導体層３６内のＴ字型の絶縁ゲート電極６６の周囲は、絶縁膜８４で覆われている。絶縁膜８４の周囲の一部には、絶縁膜８４を覆うように、ショットキーゲート電極５５が形成されている。絶縁ゲート電極６６間の半導体層３６の表面に、それぞれソース電極Ｓが形成されている。ソース電極Ｓと絶縁ゲート電極６６は層間絶縁膜で絶縁されている。これにより、半導体層３６、ショットキーゲート電極５５、絶縁膜８４、絶縁ゲート電極６６の積層構造が形成される。また、半導体層の裏面（図３２に示す半導体層３７の下面）にはドレイン電極Ｄが形成される。
半導体装置８は、絶縁ゲート電極６６の電圧が０（Ｖ）のときに、ドレイン電流（ＩＤＳ）が流れないオフ状態であり、絶縁ゲート電極６６の電圧が＋Ｖ８（Ｖ）のときに、ドレイン電流（ＩＤＳ）が流れるオン状態となる。半導体装置８は、ノーマリオフ型の半導体装置として構成されている。
再び図３２を参照して、半導体装置８がオフしている状態について説明する。
絶縁ゲート電極６６に印加するゲート電圧ＶＧが０（Ｖ）の場合、ショットキーゲート電極５５にかかる電圧ＶＳも０（Ｖ）となる。ショットキーゲート電極５５のショットキー接合面から伸びている空乏層９０は、埋め込まれた絶縁ゲート電極６６間を繋げるように伸びている。したがって、半導体層３６のソース・ドレイン間は、空乏層９０によって分離され、ソース電極Ｓとドレイン電極Ｄ間をキャリアが移動することができない。したがって、ドレイン電流（ＩＤＳ）は流れない。
半導体装置８では、絶縁ゲート電極６６に印加する電圧Ｖ０が０（Ｖ）のときに、空乏層９０がバッファ層２０まで広がって、半導体装置８がオフ状態となるように、半導体層３６の深さ、絶縁ゲート電極６６が埋め込まれる間隔等が設定されて形成されている。
次に、図３３を参照して、半導体装置８がオンしている状態について説明する。
絶縁ゲート電極６６に印加するゲート電圧（ＶＧ）が＋Ｖ８（Ｖ）以上の場合、ショットキーゲート電極５５に、前述した数式によって算出される電圧（ＶＳ＝［Ｃｉ／（Ｃｉ＋Ｃｄ）］×（+Ｖ８））がかかり、ショットキーゲート電極５５のショットキー接合面から伸びている空乏層９０は、半導体層３６内の比較的狭い領域に留まっている。あるいは消失している。このため、ソース電極Ｓから半導体層３６を介してドレイン電極Ｄへキャリア（電子）が移動する。これによって、ドレイン電流（ＩＤＳ）が流れる。
次に、図３４〜図４８を参照して、半導体装置８の製造方法の主要な工程を説明する。
まず、図３４に示すように、ｎ型不純物が高濃度にドープされたｎ＋ＧＡＮ基板３７を準備する。そして、有機金属着気相エピタキシ法（ＭＯＶＰＥ法）により、ｎ＋ＧＡＮ基板３７の上にＧａＮ層３６を形成する。ＧａＮ層３６にｎ型不純物をドープしてｎ−型のＧａＮ層３６とする。ＧａＮ層３６に所定の間隔でトレンチを形成する。このトレンチの幅は、半導体装置８（併せて図３２参照）において、逆Ｔ字型の絶縁ゲート電極６６周囲に形成されているショットキーゲート電極５５の底面の幅となる。このようなトレンチを形成した後に、基板表面にショットキーゲート電極５５の材料であるＮｉ／Ａｌの金属膜Ｍ２を堆積させる。
次に、図３５に示すように、絶縁膜８４（併せて図３２参照）となるＳｉＮ膜Ｎ１を形成する。
そして、図３６に示すように、基板表面に絶縁ゲート電極６６（併せて図３２参照）の材料であるＡｌの金属膜Ｍ３を堆積させてトレンチを埋める。
図３７に示すように、トレンチ以外に形成された金属膜Ｍ２とＳｉＮ膜Ｎ１と金属膜Ｍ３を除去する。
さらに、基板表面に絶縁膜８４（併せて図３２参照）となるＳｉＮ膜Ｎ１を一様に形成した後、図３８に示すように、不要部分を除去する。
基板表面にショットキーゲート電極５５の材料であるＮｉ／Ａｌの金属膜Ｍ２を堆積させた後、図３９に示すように、不要部分を除去する。
図４０に示すように、さらに、基板表面にｎ−型のＧａＮ層を形成する。これにより、先に形成した金属膜Ｍ３とその周囲に形成されたＳｉＮ膜Ｎ１と金属膜Ｍ２が、ＧａＮ層３６に埋まっている状態となる。
図４１に示すように、基板表面から埋まっている状態となっている金属膜Ｍ３（絶縁ゲート電極６６の材料）まで、トレンチを形成する。金属膜Ｍ２によってショットキーゲート電極５５が形成される。
図４２に示すように、さらに、基板表面にＳｉＮ膜Ｎ１を形成する。図４３に示すように、基板表面とトレンチ底面に形成されたＳｉＮ膜Ｎ１を除去する。これにより、トレンチ側面にＳｉＮ膜Ｎ１が形成され、Ｔ字型の絶縁ゲート電極６６（併せて図３２参照）の周囲を覆う絶縁膜８４が形成される。
図４４に示すように、トレンチに、絶縁ゲート電極６６の材料であるＡｌの金属膜Ｍ３を堆積させる。図４５に示すように、トレンチ以外に堆積した金属膜Ｍ３を除去する。
図４６に示すように、ＧａＮ層３６と接する基板表面にソース電極Ｓの材料であるＴｉ／Ａｌの金属膜Ｍ１を堆積させて不要部分を除去する。また、基板裏面にドレイン電極Ｄの材料であるＴｉ／Ａｌの金属膜Ｍ１を堆積させる。その後、基板に熱処理を施し、ソース電極Ｓとドレイン電極Ｄを形成する。
図４７に示すように、基板表面に層間絶縁膜となるＳｉＮ膜Ｎ１を形成する。
図４８に示すように、基板表面に形成したＳｉＮ膜Ｎ１のうち、埋まっている状態となっている金属膜Ｍ３（絶縁ゲート電極６６の材料）上に形成されたＳｉＮ膜Ｎ１を除去し、コンタクト用の開口部を設ける。基板表面にＡｌの金属膜Ｍ３を堆積させ、絶縁ゲート電極６６を形成する。
以上、本発明の具体例を詳細に説明したが、これらは例示にすぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。
また、本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時の請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成するものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
本実施例では、半導体層を形成する化合物半導体が窒化ガリウム系の半導体である場合について説明したが、これに限定されるものではない。
また、本実施例は、本発明をＨＥＭＴ、ＪＦＥＴ、ＳＩＴに適用した場合について説明したが、ショットキーゲート電極を有する他の種類の半導体装置に適用してもよい。
ノーマリオン型の横型のＨＥＭＴである半導体装置１の概略構成図である。 半導体装置１がオフ状態のときを説明する図である。 半導体装置１のゲート電圧（ＶＧ）とドレイン電流（ＩＤＳ）の関係を示す図である。 ゲート電圧（ＶＧ）と、ショットキーゲート電極にかかる電圧の関係を説明する図である。 半導体装置１の製造工程を説明する図である。 半導体装置１の製造工程を説明する図である。 半導体装置１の製造工程を説明する図である。 半導体装置１の製造工程を説明する図である。 半導体装置１の製造工程を説明する図である。 半導体装置１の製造工程を説明する図である。 半導体装置１の製造工程を説明する図である。 半導体装置１の製造工程を説明する図である。 半導体装置１の製造工程を説明する図である。 半導体装置１の製造工程を説明する図である。 半導体装置１の製造工程を説明する図である。 半導体装置１ａの概略構成図である。 半導体装置１ｂの概略構成図である。 半導体装置１ｃの概略構成図である。 ノーマリオフ型の横型ＨＥＭＴである半導体装置２の概略構成図である。 半導体装置２がオン状態のときを説明する図である。 半導体装置２のゲート電圧（ＶＧ）とドレイン電流（ＩＤＳ）の関係を示す図である。 ノーマリオフ型の横型ＨＥＭＴである半導体装置３の概略構成図である。 半導体装置３がオン状態のときを説明する図である。 ノーマリオン型の縦型ＨＥＭＴである半導体装置４の概略構成図である。 半導体装置４がオフ状態のときを説明する図である。 ノーマリオフ型の縦型ＨＥＭＴである半導体装置５の概略構成図である。 半導体装置５がオン状態のときを説明する図である。 ノーマリオン型のＪＦＥＴである半導体装置６の概略構成図である。 半導体装置６がオフ状態のときを説明する図である。 ノーマリオフ型のＪＦＥＴである半導体装置７の概略構成図である。 半導体装置７がオン状態のときを説明する図である。 ノーマリオフ型のＳＩＴである半導体装置８の概略構成図である。 半導体装置８がオン状態のときを説明する図である。 半導体装置８の製造工程を説明する図である。 半導体装置８の製造工程を説明する図である。 半導体装置８の製造工程を説明する図である。 半導体装置８の製造工程を説明する図である。 半導体装置８の製造工程を説明する図である。 半導体装置８の製造工程を説明する図である。 半導体装置８の製造工程を説明する図である。 半導体装置８の製造工程を説明する図である。 半導体装置８の製造工程を説明する図である。 半導体装置８の製造工程を説明する図である。 半導体装置８の製造工程を説明する図である。 半導体装置８の製造工程を説明する図である。 半導体装置８の製造工程を説明する図である。 半導体装置８の製造工程を説明する図である。 半導体装置８の製造工程を説明する図である。
符号の説明
１，１ａ，１ｂ，１ｃ，２，３，４，５，６，７，８ 半導体装置
１０ サファイア基板
２０ バッファ層
５０，５１，５３，５４，５５ ショットキーゲート電極
６０，６１，６２，６３，６４，６５，６６ 絶縁ゲート電極
７０ 絶縁層
８０，８１，８２，８３，８４，８５ 絶縁膜
９０，９２ 空乏層

Claims (8)

  1. 半導体層と、
    半導体層に接しているソース電極と、
    半導体層に接しているとともに、ソース電極から絶縁されているドレイン電極と、
    半導体層に接しており、ソース電極とドレイン電極の双方から絶縁されているとともに、ソース電極とドレイン電極の間に伸びるチャネル領域に対向しているショットキーゲート電極と、
    絶縁膜を介してショットキーゲート電極に対向している絶縁ゲート電極を備えていることを特徴とする半導体装置。
  2. 前記半導体層は、化合物半導体で形成されている第１半導体層と、化合物半導体で形成されているとともに第１半導体層とヘテロ接合している第２半導体層を有し、
    第１半導体層のバンドギャップは第２半導体層のバンドギャップよりも大きく、
    第１半導体層の表面に、ソース電極とショットキーゲート電極とドレイン電極が接していることを特徴とする請求項１の半導体装置。
  3. ショットキーゲート電極と絶縁ゲート電極、ソース電極とショットキーゲート電極、ソース電極と絶縁ゲート電極、ドレイン電極とショットキーゲート電極、ドレイン電極と絶縁ゲート電極、ソース電極とドレイン電極が、連続する絶縁膜で絶縁されていることを特徴とする請求項１又は２の半導体装置。
  4. 前記半導体層は、化合物半導体で形成されている第１導電型の第１半導体層と、化合物半導体で形成されているとともに第１半導体層とヘテロ接合をしている第２半導体層を有し、
    第１半導体層のバンドギャップは第２半導体層のバンドギャップよりも大きく、
    第１半導体層の表面に、ソース電極とショットキーゲート電極が接しており、
    前記半導体層は、少なくともソース電極と向かい合う範囲において第２半導体層の裏面側に形成されている第２導電型の第３半導体層あるいは絶縁層を備えており、
    前記半導体層の裏面にドレイン電極が接していることを特徴とする請求項１の半導体装置。
  5. ショットキーゲート電極と絶縁ゲート電極、ソース電極とショットキーゲート電極、ソース電極と絶縁ゲート電極が、連続する絶縁膜で絶縁されていることを特徴とする請求項４の半導体装置。
  6. 第１半導体層はｎ型のＡｌＧａＮで形成されており、第２半導体層はＧａＮで形成されていることを特徴とする請求項２〜５のいずれかの半導体装置。
  7. 前記絶縁ゲート電極に印加する電圧が０Ｖの場合に、チャネルを介してソース・ドレイン間を移動するキャリアが存在せず、ノーマリオフ型であることを特徴とする請求項１〜６のいずれかの半導体装置。
  8. 前記絶縁ゲート電極に印加する電圧が０Ｖの場合に、チャネルを介してソース・ドレイン間を移動するキャリアが存在し、ノーマリオン型であることを特徴とする請求項１〜６のいずれかの半導体装置。
JP2006225788A 2006-08-22 2006-08-22 半導体装置 Pending JP2008053312A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2006225788A JP2008053312A (ja) 2006-08-22 2006-08-22 半導体装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2006225788A JP2008053312A (ja) 2006-08-22 2006-08-22 半導体装置

Publications (1)

Publication Number Publication Date
JP2008053312A true JP2008053312A (ja) 2008-03-06

Family

ID=39237104

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2006225788A Pending JP2008053312A (ja) 2006-08-22 2006-08-22 半導体装置

Country Status (1)

Country Link
JP (1) JP2008053312A (ja)

Cited By (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010045364A (ja) * 2008-08-15 2010-02-25 Toyota Motor Corp トランジスタ
JP2010067816A (ja) * 2008-09-11 2010-03-25 Toshiba Corp 半導体装置
JP2010200585A (ja) * 2009-02-27 2010-09-09 Nissan Motor Co Ltd スイッチング回路
WO2011013306A1 (ja) * 2009-07-28 2011-02-03 パナソニック株式会社 半導体装置
JP2011124246A (ja) * 2009-12-08 2011-06-23 Mitsubishi Electric Corp ヘテロ接合電界効果型トランジスタ及びその製造方法
JP2012049169A (ja) * 2010-08-24 2012-03-08 New Japan Radio Co Ltd 窒化物半導体装置およびその製造方法
JP2012049170A (ja) * 2010-08-24 2012-03-08 New Japan Radio Co Ltd 窒化物半導体装置
JP2012094745A (ja) * 2010-10-28 2012-05-17 New Japan Radio Co Ltd 窒化物半導体装置
JP2013004967A (ja) * 2011-06-10 2013-01-07 Internatl Rectifier Corp エンハンスメント型ｉｉｉ−ｖ族高電子移動度トランジスタ（ｈｅｍｔ）および製造方法
JP2013511833A (ja) * 2009-11-19 2013-04-04 フリースケール セミコンダクター インコーポレイテッド 縦型パワートランジスタ装置、半導体チップ、および縦型パワートランジスタ装置の製造方法
CN107393954A (zh) * 2017-08-02 2017-11-24 电子科技大学 一种GaN异质结纵向场效应管
JP2018046248A (ja) * 2016-09-16 2018-03-22 トヨタ自動車株式会社 スイッチング素子の製造方法
CN111293176A (zh) * 2020-02-25 2020-06-16 电子科技大学 一种GaN纵向逆导结场效应管
JP2020161587A (ja) * 2019-03-26 2020-10-01 国立研究開発法人物質・材料研究機構 半導体装置、パワーデバイスおよび制御用電子装置
JP2020198328A (ja) * 2019-05-30 2020-12-10 ローム株式会社 窒化物半導体装置およびその製造方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0371607A (ja) * 1989-08-11 1991-03-27 Toshiba Corp 放熱器パネルの製造方法
JP2002324813A (ja) * 2001-02-21 2002-11-08 Nippon Telegr & Teleph Corp <Ntt> ヘテロ構造電界効果トランジスタ
JP2004140317A (ja) * 2002-04-26 2004-05-13 Oki Electric Ind Co Ltd 積層体の製造方法及び半導体装置の製造方法
JP2004260140A (ja) * 2003-02-06 2004-09-16 Toyota Central Res & Dev Lab Inc Ｉｉｉ族窒化物半導体を有する半導体素子
JP2005244072A (ja) * 2004-02-27 2005-09-08 Toshiba Corp 半導体装置

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0371607A (ja) * 1989-08-11 1991-03-27 Toshiba Corp 放熱器パネルの製造方法
JP2002324813A (ja) * 2001-02-21 2002-11-08 Nippon Telegr & Teleph Corp <Ntt> ヘテロ構造電界効果トランジスタ
JP2004140317A (ja) * 2002-04-26 2004-05-13 Oki Electric Ind Co Ltd 積層体の製造方法及び半導体装置の製造方法
JP2004260140A (ja) * 2003-02-06 2004-09-16 Toyota Central Res & Dev Lab Inc Ｉｉｉ族窒化物半導体を有する半導体素子
JP2005244072A (ja) * 2004-02-27 2005-09-08 Toshiba Corp 半導体装置

Cited By (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010045364A (ja) * 2008-08-15 2010-02-25 Toyota Motor Corp トランジスタ
JP2010067816A (ja) * 2008-09-11 2010-03-25 Toshiba Corp 半導体装置
JP2010200585A (ja) * 2009-02-27 2010-09-09 Nissan Motor Co Ltd スイッチング回路
WO2011013306A1 (ja) * 2009-07-28 2011-02-03 パナソニック株式会社 半導体装置
JP2011029506A (ja) * 2009-07-28 2011-02-10 Panasonic Corp 半導体装置
US8692292B2 (en) 2009-07-28 2014-04-08 Panasonic Corporation Semiconductor device including separated gate electrode and conductive layer
JP2013511833A (ja) * 2009-11-19 2013-04-04 フリースケール セミコンダクター インコーポレイテッド 縦型パワートランジスタ装置、半導体チップ、および縦型パワートランジスタ装置の製造方法
US9825162B2 (en) 2009-11-19 2017-11-21 Nxp Usa, Inc. Vertical power transistor device, semiconductor die and method of manufacturing a vertical power transistor device
JP2011124246A (ja) * 2009-12-08 2011-06-23 Mitsubishi Electric Corp ヘテロ接合電界効果型トランジスタ及びその製造方法
JP2012049170A (ja) * 2010-08-24 2012-03-08 New Japan Radio Co Ltd 窒化物半導体装置
JP2012049169A (ja) * 2010-08-24 2012-03-08 New Japan Radio Co Ltd 窒化物半導体装置およびその製造方法
JP2012094745A (ja) * 2010-10-28 2012-05-17 New Japan Radio Co Ltd 窒化物半導体装置
JP2013004967A (ja) * 2011-06-10 2013-01-07 Internatl Rectifier Corp エンハンスメント型ｉｉｉ−ｖ族高電子移動度トランジスタ（ｈｅｍｔ）および製造方法
JP2018046248A (ja) * 2016-09-16 2018-03-22 トヨタ自動車株式会社 スイッチング素子の製造方法
CN107393954B (zh) * 2017-08-02 2019-11-01 电子科技大学 一种GaN异质结纵向场效应管
CN107393954A (zh) * 2017-08-02 2017-11-24 电子科技大学 一种GaN异质结纵向场效应管
JP2020161587A (ja) * 2019-03-26 2020-10-01 国立研究開発法人物質・材料研究機構 半導体装置、パワーデバイスおよび制御用電子装置
JP7195539B2 (ja) 2019-03-26 2022-12-26 国立研究開発法人物質・材料研究機構 半導体装置、パワーデバイスおよび制御用電子装置
JP2020198328A (ja) * 2019-05-30 2020-12-10 ローム株式会社 窒化物半導体装置およびその製造方法
JP7398885B2 (ja) 2019-05-30 2023-12-15 ローム株式会社 窒化物半導体装置およびその製造方法
CN111293176A (zh) * 2020-02-25 2020-06-16 电子科技大学 一种GaN纵向逆导结场效应管
CN111293176B (zh) * 2020-02-25 2021-04-20 电子科技大学 一种GaN纵向逆导结场效应管

Similar Documents

Publication Publication Date Title
JP2008053312A (ja) 半導体装置
TWI770134B (zh) 半導體裝置及半導體裝置之製造方法
US11830940B2 (en) Semiconductor device including high electron mobility transistor or high hole mobility transistor and method of fabricating the same
TWI593102B (zh) 高電子遷移率電晶體及其製造方法
EP1815523B1 (en) Semiconductor devices and method of manufacturing them
JP4531071B2 (ja) 化合物半導体装置
CN102822950B (zh) 化合物半导体装置及其制造方法
CN101989601B (zh) 半导体装置及其制造方法
US20220376084A1 (en) Semiconductor device and method for manufacturing the same
JP2010157602A (ja) 化合物半導体装置及びその製造方法
JP5367429B2 (ja) ＧａＮ系電界効果トランジスタ
JP2008235740A (ja) ＧａＮ系半導体デバイスおよびその製造方法
US8698202B2 (en) Semiconductor device
JP5343910B2 (ja) 化合物半導体装置の製造方法
WO2015175915A1 (en) Trenched vertical power field-effect transistors with improved on-resistance and breakdown voltage
US20130240900A1 (en) Semiconductor device and method for producing the same
WO2023082202A1 (en) Semiconductor device and method for manufacturing thereof
JP2006210725A (ja) 半導体装置
JP6560117B2 (ja) 半導体装置の製造方法
US20150021666A1 (en) Transistor having partially or wholly replaced substrate and method of making the same
WO2012169019A1 (ja) 半導体装置およびその製造方法
US20230031161A1 (en) Fin-Shaped Semiconductor Device, Fabrication Method, and Application Thereof
US10734510B2 (en) Semiconductor device
JP6236919B2 (ja) 化合物半導体装置及びその製造方法
JP2007103727A (ja) 炭化珪素半導体装置及びその製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Effective date: 20090212

Free format text: JAPANESE INTERMEDIATE CODE: A621

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20120423

A131 Notification of reasons for refusal

Effective date: 20120501

Free format text: JAPANESE INTERMEDIATE CODE: A131

A02 Decision of refusal

Effective date: 20120904

Free format text: JAPANESE INTERMEDIATE CODE: A02