CN103189992A - 半导体器件及其制造方法 - Google Patents

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Abstract

本发明的目的是提供一种半导体器件等，该半导体器件配备有在开口部分中的沟道和栅电极并且在发生截止操作时可以减小在开口的底部部分附近的电场集中。该半导体器件包括n-型GaN漂移层（4）/p型GaN势垒层（6）/n+型GaN接触层，并且特征在于配备有：开口部分（28），其从表面层延伸进入n型GaN基漂移层；再生长层（27），其被定位在所述开口中，并且包括电子供应层（22）和电子漂移层（22）；源电极（S）；漏电极（D）；栅电极（G），其被定位在再生长层上；以及半导体杂质调节区（31），其被设置在开口部分的底部部分中。该杂质调节区（31）是用于促进当发生截止操作时关于电势分布从漏电极侧到栅电极侧的电势降低的区。

Description

半导体器件及其制造方法
技术领域
本发明涉及用于高功率开关的半导体器件和用于制造该半导体器件的方法，并且特别地，涉及使用氮化物基半导体之中的GaN基半导体的半导体器件和用于制造该半导体器件的方法。
背景技术
对于高电流开关器件，需要的是高反向击穿电压和低导通电阻。使用III族氮化物基半导体的场效应晶体管（FET）因其带隙宽而在例如高击穿电压和高温操作方面表现优异。因此，使用GaN基半导体的垂直晶体管作为用于控制高功率的晶体管已经备受瞩目。例如，PTL1提出了一种垂直GaN基FET，通过在GaN基半导体中形成开口并且在该开口中形成包括二维电子气（2DEG）通道的再生长层，该FET的迁移率增加并且其导通电阻减小。在该垂直GaN基FET中，为了提高击穿电压特性和夹断特性，提出了一种包括p型GaN势垒层等的结构。
引用列表
专利文献
PTL1：日本未审查专利申请公开No.2006-286942
发明内容
技术问题
在以上的垂直GaN基FET中，可以通过p型GaN势垒层和n-型GaN漂移层之间的pn结中形成的耗尽层，提高击穿电压特性。然而，开口穿透p型GaN势垒层并且到达n-型GaN漂移层。因此，栅电极G面对漏电极，而其间没有设置p型GaN势垒层。当使用半导体器件作为高功率开关装置时，在截止状态下，在源电极（接地）和漏电极之间施加几百伏到一千几百伏的电压。在截止状态下，向栅电极施加大约负几伏的电压。因为高源-漏电压，所以在开口的底部部分中，特别是在n-型GaN漂移层在底部部分的脊（横截面中的拐角）附近的部分中，产生电场集中。结果，由开口的底部部分的脊不可避免地提供的不平坦部分等产生半导体的击穿。上述p型势垒层不能充分确保开口的底部部分中在截止状态下的击穿电压特性。
本发明的目的在于提供一种垂直半导体器件，该半导体器件具有开口并且在开口中包括沟道和栅电极。在该半导体器件中，在截止状态下，可以减小在开口的底部部分附近的电场集中。本发明的另一个目的在于提供一种制造半导体器件的方法。
问题的解决方法
本发明的半导体器件是一种垂直半导体器件，该半导体器件包括具有开口的GaN基堆叠层。在这个半导体器件中，该GaN基堆叠层向顶层侧依次包括n型GaN基漂移层/p型GaN基势垒层/n型GaN基接触层，并且该开口从顶层延伸并且到达n型GaN基漂移层。该半导体器件包括：再生长层，其被定位为覆盖开口的壁表面，该再生长层包括电子漂移层和电子供应层；源电极，其接触n型GaN基接触层和再生长层；漏电极，其被定位为面对源电极，而GaN基堆叠层夹在其间；栅电极，其被定位在再生长层上；以及半导体杂质调节区，其被设置在开口的底部部分中。该杂质调节区是促进在截止状态下的电势分布中从漏电极侧到栅电极侧的电势降低的区。
在该垂直半导体器件中，在被设置在一个主表面（GaN基半导体层的顶表面）上的源电极和在GaN基半导体层夹在其间的情况下面对源电极的漏电极之间施加几百伏到一千几百伏的高电压。源电极被固定在地电势并且将高电压施加到漏电极。为了打开和关闭沟道的目的，在截止状态下，栅电极被保持在负几伏，诸如-5V。也就是说，在截止状态下，栅电极具有最小电势。栅电极和漏电极之间的电压差比源电极和漏电极之间的电压差高5V。
根据以上结构，杂质调节区促进在截止状态下电势分布中从漏电极侧到栅电极侧的电势降低。这减小了位于开口的底部部分中的半导体和栅电极之间在截止状态下的电势差。因此，在截止状态下，没有产生在现有半导体器件中已经产生的高度电场集中。即使在漏电极和栅电极之间施加高电压，在开口的底部部分中在诸如n型GaN基漂移层的半导体中的电场集中减小。特别地，在开口的底部部分和开口的壁表面彼此相交处的脊（横截面中的拐角）附近的电场集中减小。因此，在脊附近的半导体不容易出现击穿。
至于导电类型n型或p型，杂质浓度不受限制并且可以是从低浓度到高浓度的任何浓度。
杂质调节区可以是通过将n型GaN基漂移层划分成多个层并且将该层中的一个层中的n型杂质浓度设置为比另一个层中的n型杂质浓度低而形成的区。
在从漏电极到栅电极的区中在截止状态下的电势分布中，促进在n型杂质浓度低的区中的电压降达到比n型杂质浓度高的区中的电压降更大的程度。结果，位于开口底部部分中的半导体和栅电极之间在截止状态下的电势差可以减小。此外，通过在电子流从开口向漏电极扩展的位置，也就是说，在更靠近漏电极的位置，设置n型杂质浓度低的区，可以抑制导通电阻增大。
n型GaN基漂移层可以被划分成形成开口的底部部分的第二n型漂移层和位于第二n型漂移层的漏电极侧的第一n型漂移层，并且第二n型漂移层中的n型杂质浓度可以被设置为低于第一n型漂移层中的n型杂质浓度。
通过将位于更靠近开口底部部分的第二n型漂移层中的n型杂质浓度设置为低，促进了第二n型漂移层中的电压降，这可以减小开口底部部分中的半导体和栅电极之间的电势差。因此，在开口的底部部分附近和在底部部分边缘（拐角或脊）附近的电场集中减小。
该杂质调节区可以是设置在开口的底部部分中从而没有妨碍来自再生长层的电子流动的底部p型区。可以在底部p型区和位于底部p型区下方的n型GaN基漂移层之间形成pn结。
据此，由于pn结中形成的电势势垒造成的电压降和pn结中形成的耗尽层中的电压降，导致在栅电极和位于底部p型区上方的半导体之间的电势差可以减小。结果，可以减小在开口的底部部分附近、特别地在拐角附近的电场集中，这可以防止半导体的击穿。
该底部p型区可以是以下区中的任一个：（1）板形底部区，其具有板状形状并且位于覆盖开口的底部部分的再生长层下方；（2）环形底部区，其位于覆盖开口的底部部分的再生长层下方并且仅处于该底部部分的边缘处；和（3）再生长层底部区，其通过利用p型杂质掺杂覆盖开口的底部部分的再生长层而形成。
据此，通过考虑到导通电阻等，根据半导体器件的用途而在以上底部p型区之中选择合适的底部p型区，可以减小在开口的底部部分中、特别是拐角处的电场集中，同时可以满足其它特性。
板状形状和环形形状可以具有任何截面形状，诸如盘状形状和环状形状或角度板状形状和角度环形形状。
在一种用于制造本发明的半导体器件的方法中，制造了一种包括具有开口的GaN基堆叠层的垂直半导体器件。该制造方法包括：形成向顶层侧依次包括n型GaN基漂移层/p型GaN基势垒层/n型GaN基接触层的GaN基堆叠层的步骤；形成从n型GaN基接触层延伸并且到达n型GaN基漂移层的开口的步骤；以及形成再生长层从而覆盖开口的壁表面和底部部分的步骤，该再生长层包括电子漂移层和电子供应层。在形成GaN基堆叠层的步骤中，通过连续生长多个层来形成n型GaN基漂移层，并且该层中的一个层中的n型杂质浓度被设置为低于另一个层中的n型杂质浓度。
根据这种方法，可以使工艺只发生较小改变而使用现有制造设备，以简单方式制造在开口的底部部分中的电场集中减小的半导体器件。在开口的底部部分中的电场集中减小的原因在于，在截止状态下的电势分布中，具有低n型杂质浓度的n型区中的电势降低大。
在形成GaN基堆叠层的步骤中，当生长n型GaN基漂移层时，生长第一n型漂移层，并且然后在第一n型漂移层上生长第二n型漂移层。第二n型漂移层中的n型杂质浓度可以被设置为低于第一n型漂移层中的n型杂质浓度。
据此，可以通过将形成开口底部部分的第二GaN漂移层中的n型杂质浓度设置为低，来增大第二GaN漂移层中在截止状态下的电压降。因此，可以减小开口的底部部分中、特别是拐角处的电场集中。
在本发明的用于制造半导体器件的另一种方法中，制造了一种包括具有开口的GaN基堆叠层的垂直半导体器件。该制造方法包括：形成向顶层侧依次包括n型GaN基漂移层/p型GaN基势垒层/n型GaN基接触层的GaN基堆叠层的步骤；形成从n型GaN基接触层延伸并且到达n型GaN基漂移层的开口的步骤；形成再生长层以覆盖开口的壁表面和底部部分的步骤，该再生长层包括电子漂移层和电子供应层；以及形成覆盖再生长层的除了底部部分之外的部分的抗蚀剂图案并且利用p型杂质执行离子注入以将再生长层的底部部分转换成p型底部部分的步骤。
根据这种方法，通过在用于制造由开口中的二维电子气形成沟道的半导体器件的现有方法中进行较小改变，可以制造可以减小在开口的底部部分中的电场集中的半导体器件。换句话讲，通过形成通过将在开口的底部部分中的再生长层转换成p型再生长层而得到的再生长层底部区，可以减小电场集中。
在形成再生长层的步骤之前和形成开口之后，形成覆盖开口的除了底部部分之外的部分的抗蚀剂图案，并且然后在开口的底部部分中利用p型杂质执行离子注入以形成底部p型区，或者通过蚀刻去除开口的底部部分并且在底部部分中执行p型层的嵌入生长来形成底部p型区；然后形成再生长层；并且不进行随后利用p型杂质执行离子注入的步骤。
根据这种方法，可以相对容易地在再生长层下方的开口底部部分中形成p型区。可以根据例如半导体器件的用途，从板状形状和环形形状中选择p型区的形状。
本发明的有益效果
根据本发明的半导体器件，在具有开口并且在开口中包括沟道和栅电极的垂直半导体器件中，可以减小在开口的底部部分中在截止状态下的电场集中。
附图说明
图1是示出根据本发明的第一实施例的垂直GaN基FET（半导体器件）的截面图（沿着图2的I-I线截取的截面图）。
图2是图1中的垂直GaN基FET的平面图。
图3是示出用于制造图1中的垂直GaN基FET的方法的图示，该图示示出在包括与支撑衬底欧姆接触的GaN层的衬底上已经形成包括直至接触层的层的外延堆叠层的状态。
图4是示出已经通过蚀刻形成开口的状态的图示。
图5A是示出在通过RIE形成开口的阶段中已经形成抗蚀剂图案的状态的图示。
图5B是示出在通过RIE形成开口的阶段中通过执行离子辐射向下蚀刻堆叠层并且扩大开口（造成后退）的状态的图示。
图6是示出已经在开口中形成再生长层的状态的图示。
图7是示出已经在再生长层上生长绝缘层的状态的图示。
图8是属于本发明的第一实施例的半导体器件的截面图，该半导体器件是图1中的半导体器件的修改。
图9是示出根据本发明的第二实施例的垂直GaN基FET（半导体器件）的截面图。
图10是属于本发明的第二实施例的半导体器件的截面图，该半导体器件是图9中的半导体器件的修改1。
图11是属于本发明的第二实施例的半导体器件的截面图，该半导体器件是图9中的半导体器件的修改2。
图12是示出在实例中在第二GaN漂移层中变化的n型杂质浓度对开口的底部部分中的最大电场强度的影响的图示。所有的测试样本在第一GaN漂移层4a中具有相同的n型杂质浓度，即，1×1016（1E16）cm-3。
附图标记列表
1         GaN衬底
4n-        型GaN漂移层
4a        第一GaN漂移层
4b        第二GaN漂移层
6p        型GaN势垒层
7n+       型GaN接触层
9        绝缘层
10       半导体器件（垂直GaN基FET）
12       栅极布线
13        栅极焊盘
15        GaN基堆叠层
22        GaN电子漂移层
26        AlGaN电子供应层
27        再生长层
28        开口
28a       开口的壁表面
28b       开口的底部部分
31        底部p型区（板形p型区、环形p型区或再生长层p型区）
D         漏电极
G         栅电极
K         开口的脊或拐角
M1        抗蚀剂图案
S         源电极
具体实施方式
（第一实施例）
图1是根据本发明的第一实施例的垂直GaN基FET（半导体器件）10的截面图。垂直GaN基FET10包括导电GaN衬底1和在GaN衬底1上外延生长的n-型GaN漂移层4/p型GaN势垒层6/n+型GaN接触层7。n-型GaN漂移层4包括位于衬底侧的第一GaN漂移层4a和形成开口的底部部分28b的第二GaN漂移层4b。第二GaN漂移层4b中的n型杂质浓度n2低于第一GaN漂移层4a中的n型杂质浓度n1。该实施例的半导体器件10的特征在于，n-型GaN漂移层4被划分成两层并且形成开口28的底部部分28b的第二GaN漂移层中的n型杂质浓度n2低，如上所述。第二GaN漂移层4b中的n型杂质浓度n2低于第一GaN漂移层4a中的n型杂质浓度n1的条件只应用于n-型GaN漂移层4中的杂质浓度。显而易见，n型杂质浓度n2低于现有n-型GaN漂移层4中的n型杂质浓度。随后将描述通过这个特征实现的效果。
连续形成n-型GaN漂移层4（第一GaN漂移层4a和第二GaN漂移层4b）/p型GaN势垒层6/n+型GaN接触层7，以构成GaN基堆叠层15。取决于GaN衬底1的类型，可以在GaN衬底1和的n-型GaN漂移层4之间插入由AlGaN层或GaN层构成的缓冲层。
GaN衬底1可以是所谓的单片、厚GaN衬底或者包括与支撑衬底欧姆接触的GaN层的衬底。另外，通过在生长GaN基堆叠层期间在GaN衬底等上形成GaN层并且随后去除具有与GaN衬底等的厚度对应的特定厚度的部分，可以只留下薄GaN层作为以产品形式的基底。GaN衬底、包括与支撑衬底欧姆接触的GaN层的衬底和被留下作为以产品形式的基底的薄GaN层可以被简称为GaN衬底。
被留下作为基底的薄GaN层可以是导电层或非导电层并且取决于制造工艺和产品结构，可以在薄GaN层的顶表面或底表面上设置漏电极。在GaN衬底、支撑衬底等被留在产品中的情况下，支撑衬底或衬底可以是导电衬底或非导电衬底。当支撑衬底或衬底是导电衬底时，漏电极可以直接设置在支撑衬底或衬底的底（下）表面或顶（上）表面上。当支撑衬底或衬底是非导电衬底时，漏电极可以设置在非导电衬底的上方并且在位于半导体层中的下层侧上的导电层上。
在这个实施例中，p型GaN势垒层6用作p型GaN基势垒层，但是可以使用由诸如p型AlGaN层的p型GaN基半导体组成的任何层。
至于构成堆叠层15的其它层，如果需要的话，可以使用其它GaN基半导体层替代上述的GaN层。
在GaN基堆叠层15中，开口28被形成为从n+型GaN接触层7穿透到p型GaN势垒层6并且到达n-型GaN漂移层4。开口28由壁表面（侧表面）28a和底部部分28b限定。外延生长再生长层27，使其覆盖开口28的壁表面28a和底部部分28b和GaN基堆叠层15的顶层（n+型GaN接触层7）。再生长层27由绝缘GaN（i型GaN）电子漂移层22和AlGaN电子供应层26构成。可以在i型GaN电子漂移层22和AlGaN电子供应层26之间插入由AlN等组成的中间层。源电极S位于GaN基堆叠层15上，以电连接到再生长层27、n+型GaN接触层7和p型GaN势垒层6。在图1中，源电极S向下延伸并且具有与再生长层27和n+型GaN接触层7的端面接触的侧表面和与p型GaN势垒层6接触的端部。因此，建立电连接。漏电极D位于GaN衬底1的底表面上。
绝缘层9位于栅电极G下方，以覆盖再生长层27。设置绝缘层9是为了减小当向栅电极施加正电压时产生的栅极泄漏电流，这允许高电流操作。因为阈值电压可以在正方向上进一步移动，所以容易实现常关。注意的是，不必须设置绝缘层9。
在导通状态下，在再生长层27中，在i型GaN电子漂移层22和AlGaN电子供应层26之间界面附近的位置处，在i型GaN电子漂移层22中产生二维电子气（2DEG）。由于例如因晶格常数差异造成的自发极化和压电极化，导致在i型GaN电子漂移层22和AlGaN电子供应层之间界面附近的位置处，在i型GaN电子漂移层22中产生二维电子气。电子从源电极S通过二维电子气和n-型GaN漂移层4流向漏电极D。因为再生长层27中的i型GaN电子漂移层22和AlGaN电子供应层26在同一生长室中连续生长，所以界面处的杂质级密度等可以被降低到低值。因此，通过形成开口28，可以导致高电流（每单位面积）以低导通电阻流动，同时具有导致高电流在厚度方向上流动的结构。
如上所述，在截止状态下，在保持在地电势的源电极S和漏电极D之间施加几百伏至一千几百伏的高电压。为了打开和关闭沟道的目的，在截止状态下，栅电极被保持在负几伏，诸如-5V。在截止状态下，栅电极具有最小电势。
在n-型GaN漂移层4具有如现有垂直半导体器件中的单层结构的情况下，需要n型杂质浓度保持在特定浓度，以实现低导通电阻。因此，在从漏电极D到开口28的底部部分的区中在截止状态下的电势分布中，在n-型GaN漂移层4的电压降不是特别大。结果，在开口的底部部分附近的栅电极和半导体4之间保持大电势差，这在开口的底部部分28b附近的半导体处、特别是在拐角K处产生高电场集中。
相比之下，在本实施例的半导体器件10中，n-型GaN漂移层4被划分成两层，并且形成开口的底部部分28b的第二GaN漂移层4b中的n型杂质浓度n2被设置成低于位于衬底侧的第一GaN漂移层4a中的n型杂质浓度n1，如上所述。n型杂质浓度n1和n2都属于由n-型GaN漂移层4所指示的n-型（低浓度）的类别。特别地，第二GaN漂移层4b中的n型杂质浓度n2被设置成低于第一GaN漂移层4a中的n型杂质浓度n1。结果，在截止状态下，在电势分布中，第二GaN漂移层4b中的电压降变大。可以根据例如所需的导通电阻来设置第一GaN漂移层4a和第二第二GaN漂移层4b的具体n型杂质浓度和厚度。
第二GaN漂移层4b中的n型杂质浓度n2可以是例如1×1014（1E14）cm-3或更大且5×1016（5E16）cm-3或更小，并且第二GaN漂移层4b的厚度可以是例如0.1μm或更大且0.3μm或更小。第一GaN漂移层4a中的n型杂质浓度n1可以是例如5×1014（5E14）cm-3或更大且5×1017（5E17）cm-3或更小，并且第一GaN漂移层4a的厚度可以是例如0.5μm或更大且7μm或更小。为了保持低导通电阻的目的，第二GaN漂移层4b的厚度可以小于第一GaN漂移层4a的厚度。
p型GaN势垒层6中的p型杂质浓度可以是大约1×1017（1E17）cm-3至1×1019（1E19）cm-3。p型杂质可以是诸如Mg的杂质，其形成GaN基半导体中的受主。p型GaN势垒层6的厚度取决于例如n-型GaN漂移层4的厚度，因此不能以通常的方式确定厚度范围。然而，许多器件中经常使用的常规厚度是大约0.3μm至1μm。如果厚度小于0.3μm，则不能充分产生击穿电压特性和夹断特性，因此可以将0.3μm设置为厚度的下限。如果具有大约为0.3μm至1μm厚度的p型GaN势垒层6具有过高的Mg含量，则出现朝向p型GaN势垒层6的端面的直线移动，这对沟道产生不利影响（增大导通电阻）。沟道中断（截止状态）期间在p型GaN势垒层6和n-型GaN漂移层之间的pn结处的反向电压特性（击穿电压特性）也变差。
n+型GaN接触层7的厚度可以是大约0.1μm至0.6μm。n+型GaN接触层7的长度可以是0.5μm或更大且5μm或更小。
图2是图1中示出的垂直GaN基半导体器件10的平面图，并且图1是沿着图2的I-I线截取的截面图。参照图2，开口28具有六边形形状并且围绕开口28的区基本上被源电极S覆盖，同时源电极S没有重叠栅极布线12。因此，形成最紧密堆叠的结构（蜂窝结构），因此栅电极每单位面积具有长周长。通过采用这种形状，还可以减小导通电阻。电流从源电极S流出并且直接地或者通过n+型GaN接触层7进入再生长层27中的沟道（电子漂移层22）。然后，电流通过第二GaN漂移层4b和第一GaN漂移层4a流向漏电极D。为了防止源电极S及其布线干扰包括栅电极G、栅极布线12和栅极焊盘13的栅极结构，源布线被设置在层间绝缘层（未示出）上。在层间绝缘层中形成通孔，并且包括通过填充该通孔得到的导电部分的源电极S导电连接到层间绝缘层上的源极导电层（未示出）。结果，包括源电极S的源极结构可以具有适用于高功率器件的低电阻和高迁移率。
还可以通过密集地布置细长开口代替采用六边形蜂窝结构来增大每单位面积的开口周长。因此，可以提高电流密度。
将描述根据这个实施例的用于制造半导体器件10的方法。如图3中所示，在与上述GaN衬底对应的GaN衬底1上，生长包括n-型GaN漂移层4（第一GaN漂移层4a和第二GaN漂移层4b）/p型GaN势垒层6/n+型GaN接触层7的堆叠层15。可以在GaN衬底1和n-型GaN漂移层4之间插入GaN基缓冲层（未示出）。
可以通过（例如）金属有机化学气相沉积（MOCVD）执行上述层的形成处理。通过使用MOCVD执行生长，可以形成具有良好结晶度的堆叠层15。在通过使用MOCVD在导电衬底上生长氮化镓膜来形成GaN衬底1的情况下，使用三甲基镓作为镓的原材料。使用高纯度氨作为氮的原材料。使用纯化氢作为载气。高纯度氨的纯度是99.999%或更大并且纯化氢的纯度是99.999995%或更大。可以使用氢基硅烷作为用于n型掺杂物（施主）的Si原材料并且可以使用茂基镁作为用于p型掺杂物（受主）的Mg原材料。
使用具有2英寸直径的导电GaN衬底作为导电衬底。在氨和氢的气氛中在100Torr、1030℃下清洁衬底。随后，温度增加至1050℃并且在200Torr下以1500的V/III比生长氮化镓层，V/III比是氮原材料和镓原材料的比率。在导电衬底上形成GaN层的方法不仅用于形成GaN衬底1而且用于在GaN衬底1上生长堆叠层15。
通过采用上述方法，依次在GaN衬底1上生长第一GaN漂移层4a/第二GaN漂移层4b/p型GaN势垒层6/n+型GaN接触层7。
随后，如图4中所示，通过反应离子蚀刻（RIE）形成开口28。如图5A和图5B中所示，在外延层4、6和7的顶部形成抗蚀剂图案M1。然后，通过RIE蚀刻抗蚀剂图案M1，以造成抗蚀剂图案M1后退，由此扩大开口，以形成开口28。在这个RIE处理中，开口28的倾斜表面、即堆叠层15的端面因经受离子辐射而受损。在受损部分中，例如，形成悬挂键和晶格缺陷的高密度区。源自RIE装置或非特定源的导电杂质到达受损部分并因此出现富集。形成受损部分导致漏极泄漏电流增大并因此需要执行修复。当以特定水平包含氢和氨时，可以在下述的生长再生长层27期间实现关于悬挂键等的修复以及杂质的去除和钝化。
随后，去除抗蚀剂图案M1并且清洁晶片。将晶片插入MOCVD设备中并且生长包括由未掺杂GaN组成的电子漂移层22和由未掺杂AlGaN组成的电子供应层26的再生长层27，如图6中所示。在生长未掺杂GaN层22和未掺杂AlGaN层26时，在（NH3+H2）的气氛中执行热清洁，然后在引入（NH3+H2）的同时供应有机金属材料。在形成再生长层27之前或者在形成再生长层27时进行的热清洁中，允许进行关于受损部分的修复以及导电杂质的去除和钝化。
随后，将晶片取出MOCVD设备。如图7中所示，生长绝缘层9。如图1中所示，通过光刻和电子束沉积，在外延层的顶表面和GaN衬底1的底表面上分别形成源电极S和漏电极D。
<图1中的半导体器件的修改>
图8示出根据本发明的实施例的半导体器件10，该半导体器件10是第一实施例的修改。
在这个修改中，与图1中的半导体器件不同，n-型GaN漂移层4被划分成三层。n-型GaN漂移层4由从衬底侧开始依次形成的第一GaN漂移层4a（n型杂质浓度n1）/第二GaN漂移层4b（n型杂质浓度n2）/第三GaN漂移层4c（n型杂质浓度n3）构成。在这三个层中，n型杂质浓度可以满足例如n3<n2<n1。
（第二实施例）
图9是示出根据本发明的第二实施例的半导体器件的图示。该实施例的特征在于，板形底部p型区31被设置在开口的底部28b中。漂移层由单个n-型GaN漂移层4形成。其它结构与第一实施例（参照图1）中的半导体器件10的结构相同。
板形底部p型区31接触在开口28侧上的再生长层27并且与衬底1侧上的n-型GaN漂移层4形成pn结。在pn结处，当在截止状态下施加反向偏置电压时形成耗尽层，并且可以在pn结处形成电压降。此外，在施加反向偏置电压时，在pn结处形成的电势势垒确定无疑地有助于电压降，这减小了衬底1侧的板形底部p型区31的一部分中的电势。因此，开口的底部部分28b和栅电极G之间的电势差减小并因此开口的底部部分28b中的电场集中降低。拐角K处的电场集中也确定无疑地降低。
以下将描述用于制造图9中示出的半导体器件的方法。只描述图9中示出的半导体器件和第一实施例中的半导体器件之间在制造方法上差异。
（S1）从衬底1侧开始依次生长包括n-型GaN漂移层4/p型GaN势垒层6/n+型GaN接触层7的堆叠层15。
（S2）形成开口28。
（S3）（i）形成掩盖开口28中的除了底部部分28b之外的部分的抗蚀剂图案，并且利用诸如Mg的p型杂质执行离子注入，使得在底部部分28b中形成板形底部p型区31。
（ii）代替处理（i），形成掩盖开口28中的除了底部部分28b之外的部分的抗蚀剂图案，并且蚀刻底部部分28b，然后执行板形底部p型区31的嵌入式生长。
（S3）的处理（i）或（ii）是这个实施例的半导体器件10特有的制造处理。此后，执行与第一实施例中的制造处理相同的制造处理，也就是说，执行形成再生长层的步骤。
<图9中的半导体器件的修改1>
图10示出本发明的实施例的半导体器件10，该半导体器件10是第二实施例的修改。在这个修改1中，与图9中的半导体器件不同，底部p型区31具有环形形状并且位于开口的底部部分28b中的再生长层27下方，以便接触再生长层27。特别地，底部p型区31以局部方式定位在开口的底部部分28b的边缘附近或者在拐角K附近。如上所述，在剖面视图中拐角K是在开口的底部部分28b和开口的壁表面彼此相交处的脊。环形底部p型区31设置在脊下方并且沿着脊，其直径比脊的直径小。因为开口28具有六边形形状，所以脊也形成六边形形状并且沿着脊设置的底部p型区31具有六边环形形状。
利用与设置在图9中的半导体器件中的底部p型区的机制相同的机制，产生使用环形底部p型区31减小开口的底部部分中的电场集中的效果。然而，在修改1的半导体器件10中，底部p型区31局部地有助于减小边缘或拐角K处的电场集中。因此，底部p型区31没有相当有助于减小底部部分28b中心中的电场集中。然而，因为在开口的底部部分28b的拐角K处密集地出现由电场集中造成的击穿，所以可以有效地提高击穿电压特性。另外，因为如上所述，底部p型区31局部位于拐角M的下方和内部，所以底部p型区31不容易变成电子从电子漂移层22流入n-型GaN漂移层4的障碍。这是实现低导通电阻的优选结构。
简而言之，在图10中的半导体器件10中，底部p型区31有效地有助于减小在开口的底部部分28b的拐角K处的电场集中，同时可以保持低导通电阻。
用于制造图10中的半导体器件10的方法与用于制造图9中的半导体器件的方法相同，不同之处在于，底部p型区31的形状改变，这是很小的改变。
<图9中的半导体器件的修改2>
图11示出本发明的实施例的半导体器件10，该半导体器件10是第二实施例的修改。在这个修改中，与图9中的半导体器件不同，底部p型区31是通过将再生长层转换成p型再生长层而得到的再生长层底部区。因此，这个修改2中的再生长层底部区31具有与图9中的半导体器件的底部p型区31的结构和效果类似的结构和效果。
要记住的要点如下。修改2中的再生长层底部区31是通过将再生长层转换成p型再生长层而得到的。如果再生长层底部区31形成在整个底部部分28b中，则再生长层底部区31妨碍电子流动。因此，再生长层底部区31的直径优选地被设置成小于开口的底部部分28b的直径，以保持低导通电阻。
制造方法具有如下差异，这并非显著差异。在形成再生长层27的步骤之前的步骤中，在开口的底部部分28b中均形成图9和图10中的半导体器件10中的底部p型区31。通过形成再生长层27，然后形成覆盖再生长层的除了底部部分之外的部分的抗蚀剂图案，并且利用p型杂质执行离子注入以将再生长层的底部部分转换成p型底部部分，从而形成这个修改2的半导体器件10中的再生长层底部区31。例如，可以使用Mg作为p型杂质。
实例
关于图1中示出的第一实施例的半导体器件，使用计算机模拟，调查在开口28的底部部分的边缘处的电场集中降低。半导体器件10的结构如下。
<第一GaN漂移层4a>：厚度5μm，所有测试样本具有相同的1×1016（1E16）cm-3的n型杂质浓度。
<第二GaN漂移层4b>：厚度0.3μm，n型杂质浓度（A1）为1×1014（1E14）cm-3、（A2）为1×1015（1E15）cm-3、（A3）为1×1016（1E16）cm-3、（B1）为5×1016（5E16）cm-3、（B2）为1×1017（1E17）cm-3
在测试样本（A1）至（A3）中，第二GaN漂移层4b中的n型杂质浓度低于第一GaN漂移层4a中的n型杂质浓度。测试样本（A1）至（A3）被当作本发明实例A1至A3。严格意义上，具有1×1016（1E16）cm-3的n型杂质浓度的测试样本（A3）不能被当作本发明实例。然后，通过将第二GaN漂移层4b中的n型杂质浓度解释为只比第一GaN漂移层4a中的n型杂质浓度略低的浓度，将测试样本（A3）当作本发明实例。其它测试样本被当作比较例（B1）和（B2）。在比较例B1和B2中，第二GaN漂移层4b中的n型杂质浓度高于第一GaN漂移层4a中的n型杂质浓度。
通过确定在开口的底部部分28b的拐角K处的电场强度（任意单位），来评价模拟。假设本发明实例A1的电场强度为5（被称为参考值），并且其它测试样本的电场强度被示出为相对值。图12示出结果。
参照图12，比较例B2的测试样本具有电场强度9，几乎是参考值5的两倍，因为第二GaN漂移层4b具有高n型杂质浓度。通过减小n型杂质浓度，在比较例B1中，电场强度减小为大约7（参考值的1.4倍）。在n型杂质浓度进一步减小的本发明实例A3中，电场强度减小至略小于6（参考值的1.2倍）。此外，当n型杂质浓度如在本发明实例A2或A1中减小为1×1015（1E15）cm-3或更小，电场强度减小为大约5（参考值）。
从模拟结果确认的是，可以通过减小第二GaN漂移层4b中的n型杂质浓度，减小开口的底部部分28b中的电场集中。因此，n-型GaN漂移层4被划分成2层，并且在形成开口的底部部分28b的第二GaN漂移层4b中的n型杂质浓度被设置成低于位于第二GaN漂移层4b下方的第一GaN漂移层4a中的n型杂质浓度，由此可以减小开口的底部部分28b中的电场集中。
本发明的以上实施例中公开的结构只是实例并且本发明的范围不限于这些实施例。本发明的范围由所附权利要求限定，并且落入权利要求的范围及其等同物内的所有变化因此被权利要求涵盖。
工业适用性
根据本发明的半导体器件等，在具有开口的垂直半导体器件中，可以通过设置杂质调节层来提高截止状态下的击穿电压特性，该杂质调节层促进在截止状态下的电势分布中从漏电极侧到栅电极侧的电压降。通过采用简单结构，可以稳定地提高截止状态下的击穿电压特性，在该简单结构中，例如，通过将漂移层划分成两个层并且将形成开口底部部分的漂移层的n型杂质浓度设置为低来形成杂质调节层。

Claims (9)

1.一种垂直半导体器件，所述垂直半导体器件包括具有开口的GaN基堆叠层，
所述GaN基堆叠层向顶层侧依次包括n型GaN基漂移层/p型GaN基势垒层/n型GaN基接触层，所述开口从顶层延伸并且到达所述n型GaN基漂移层，所述半导体器件包括：
再生长层，所述再生长层被定位为覆盖所述开口的壁表面，所述再生长层包括电子漂移层和电子供应层；
源电极，所述源电极接触所述n型GaN基接触层和所述再生长层；
漏电极，所述漏电极被定位为面对所述源电极，而所述GaN基堆叠层夹在其间；
栅电极，所述栅电极被定位在所述再生长层上；以及
半导体杂质调节区，所述半导体杂质调节区被设置在所述开口的底部部分中，
其中，所述杂质调节区是促进在截止状态下的电势分布中从所述漏电极侧到所述栅电极侧的电势降低的区。
2.根据权利要求1所述的半导体器件，其中，所述杂质调节区是通过将所述n型GaN基漂移层划分成多个层并且将所述多个层中的一个层中的n型杂质浓度设置为比其他层中的n型杂质浓度低而形成的区。
3.根据权利要求2所述的半导体器件，其中，所述n型GaN基漂移层被划分成形成所述开口的底部部分的第二n型漂移层和位于所述第二n型漂移层的所述漏电极侧的第一n型漂移层，并且所述第二n型漂移层中的n型杂质浓度被设置为低于所述第一n型漂移层中的n型杂质浓度。
4.根据权利要求1所述的半导体器件，其中，所述杂质调节区是设置在所述开口的底部部分中从而没有妨碍自所述再生长层的电子流动的底部p型区，并且在所述底部p型区和位于所述底部p型区下方的所述n型GaN基漂移层之间形成pn结。
5.根据权利要求4所述的半导体器件，其中，所述底部p型区是下述区中的任一个：（1）板形底部区，所述板形底部区具有板状形状并且位于覆盖所述开口的底部部分的所述再生长层下方，（2）环形底部区，所述环形底部区位于覆盖所述开口的底部部分的所述再生长层下方并且仅处于所述底部部分的边缘处，和（3）再生长层底部区，所述再生长层底部区通过利用p型杂质掺杂覆盖所述开口的底部部分的所述再生长层而形成。
6.一种用于制造垂直半导体器件的方法，所述垂直半导体器件包括具有开口的GaN基堆叠层，所述方法包括：
形成向顶层侧依次包括n型GaN基漂移层/p型GaN基势垒层/n型GaN基接触层的GaN基堆叠层的步骤；
形成从所述n型GaN基接触层延伸并且到达所述n型GaN基漂移层的开口的步骤；以及
形成再生长层以覆盖所述开口的壁表面和底部部分的步骤，所述再生长层包括电子漂移层和电子供应层，
其中，在形成所述GaN基堆叠层的步骤中，通过连续生长多个层来形成所述n型GaN基漂移层，并且所述多个层中的一个层中的n型杂质浓度被设置为低于其他层中的n型杂质浓度。
7.根据权利要求6所述的制造半导体器件的方法，其中，在形成所述GaN基堆叠层的步骤中，当生长所述n型GaN基漂移层时，生长第一n型漂移层，然后在所述第一n型漂移层上生长第二n型漂移层，并且所述第二n型漂移层中的n型杂质浓度被设置为低于所述第一n型漂移层中的n型杂质浓度。
8.一种用于制造垂直半导体器件的方法，所述垂直半导体器件包括具有开口的GaN基堆叠层，所述方法包括：
形成向顶层侧依次包括n型GaN基漂移层/p型GaN基势垒层/n型GaN基接触层的GaN基堆叠层的步骤；
形成从所述n型GaN基接触层延伸并且到达所述n型GaN基漂移层的开口的步骤；
形成再生长层以覆盖所述开口的壁表面和底部部分的步骤，所述再生长层包括电子漂移层和电子供应层；以及
形成覆盖所述再生长层的除了底部部分之外的部分的抗蚀剂图案并且利用p型杂质执行离子注入以将所述再生长层的底部部分转换成p型底部部分的步骤。
9.根据权利要求8所述的制造半导体器件的方法，其中，在形成所述再生长层的步骤之前和形成所述开口之后，形成覆盖所述开口的除了底部部分之外的部分的抗蚀剂图案，然后在所述开口的底部部分中执行利用p型杂质的离子注入以形成底部p型区，或者通过蚀刻去除所述开口的底部部分并且在底部部分中执行p型层的嵌入生长以形成底部p型区；然后形成所述再生长层；并且不进行利用p型杂质执行离子注入的后续步骤。
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