CN103155155A - 半导体器件及其制造方法 - Google Patents

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Abstract

提供了一种垂直GaN基半导体器件，其中能够借助p型GaN势垒层提高耐受性能，同时也降低导通电阻。该半导体器件特征在于包括：再生长层（27），其包括位于开口（28）的壁表面上的沟道；p型势垒层（6），其具有被覆盖的端面；源层（7），其与p型势垒层接触；栅电极（G），其位于再生长层上；和源电极（S），其位于开口周围。其中，源层具有超晶格结构，该超晶格结构由层叠组成，该层叠包括：第一层（a层），其具有比p型势垒层的晶格常数小的晶格常数；和第二层（b层），其具有比第一层的晶格常数大的晶格常数。

Description

半导体器件及其制造方法
技术领域
本发明涉及一种用于高功率开关的半导体器件及用于生产该半导体器件的方法，并且具体地涉及一种使用氮化物基半导体中的GaN基半导体的半导体器件和用于生产该半导体器件的方法。
背景技术
对于高电流开关器件要求高反向击穿电压和低导通电阻。例如，在高击穿电压和高温操作方面，因为Ⅲ族氮化物基半导体的宽带隙，使用Ⅲ族氮化物基半导体的场效应晶体管（FET）是优良的。因此，作为用于控制高功率的晶体管，使用GaN基半导体的垂直晶体管特别受到关注。例如，PTL1和PTL2提出了一种垂直GaN基FET，通过在GaN基半导体中形成开口，并且在该开口的壁表面上形成包括二维电子气（2DEG）的沟道的再生长层，增加了该垂直GaN基FET的迁移率，并且降低了其导通电阻。在该垂直GaN基FET中，为了提高击穿电压特性，提出了包括直接设置在n+源层下面的p型GaN势垒层的结构。
引用列表
专利文献
PTL1：日本未审查专利申请公布No.2006-286942
PTL2：日本未审查专利申请公布No.2008-192701
发明内容
技术问题
在垂直GaN基FET中，利用p型GaN势垒层可以提高击穿电压特性。然而，用作被包含在p型GaN势垒层中的受主的Mg很容易移动并进入n+源层，造成n+源层的电阻增加。电子移动到开口壁表面中的电子漂移层（沟道）的路径有两个：（P1）电子从源电极直接移动到电子漂移层，和（P2）电子经由源层从源电极移动到电子漂移层。例如，如果Mg进入该n+源层并且该n+源层的电阻增加，则路径（P2）的电阻就会增加。结果，整个垂直半导体器件的导通电阻增加。因此，通过设置p型势垒层，可以提高击穿电压特性，但是导通电阻增加。
导通电阻和击穿电压特性属于折衷关系，很难使导通电阻和击穿电压特性两者都提高。
本发明的目的是提供一种垂直GaN基半导体器件，其中在使用p型GaN势垒层提高击穿电压特性的同时可以降低导通电阻。
问题的解决方案
本发明的半导体器件是一种垂直半导体器件，包含具有开口的III族氮化物基堆叠层。该半导体器件包括：再生长层，其包括沟道，该沟道被定位为使得覆盖开口的壁表面；p型III族氮化物基半导体层（在下文中称为“p型势垒层”），其具有通过在开口壁表面处的再生长层覆盖的端面；III族氮化物基源层（在下文中称为“源层”），其用作III族氮化物基堆叠层的顶层，并且位于p型势垒层上；栅电极，其位于开口中的再生长层上；和源电极，其位于开口周围的III族氮化物基堆叠层上，使得与再生长层和源层接触。再生长层包括电子漂移层和电子源层，并且沟道由在电子漂移层中在电子漂移层和电子源层之间的界面附近的位置处产生的二维电子气（2DEG）形成。该源层具有超晶格结构，该超晶格结构由堆叠层组成，该堆叠层包括：第一层（a层），其具有比p型势垒层的晶格常数小的晶格常数；和第二层（b层），其具有比第一层的晶格常数大的晶格常数。
根据上述结构，组成源层的超晶格结构包括具有比p型势垒层的晶格常数小的晶格常数的第一层（a层）。因此，诸如Mg的受主不容易通过第一层，并且抑制了Mg等进入到源层中。如果Mg进入源层，则源层的电阻增加。Mg等还通过与p型势垒层具有大接触面积的源层而进入电子漂移层的上游区域，这扰乱了电子气的流动，并且增加了电阻。
当超晶格结构包括第一层时，可以抑制上述的Mg进入。结果，防止了电子经由源层从源电极流动到电子漂移层所通过的路径（P2）的电阻增加，并且由此可以防止整个半导体器件的导通电阻增加。
例如，由于通过晶体结构和晶格常数的差异导致自发极化或压电极化，在第二层中在第一层和第二层之间的界面附近的位置处产生了二维电子气。因此，与使用n+源层的常规情况相比，可以降低电子经由超晶格结构（源层）中的二维电子气从源电极流动到电子漂移层所通过的路径的电阻。
简言之，在本发明中，由于下面的两个效果，可以实现低导通电阻。
（E1）由于存在超晶格结构中的第一层，使Mg等从p型势垒层进入源层、以及Mg等经由源层从p型势垒层进入电子漂移层的上游区域变得困难。
（E2）当超晶格结构包括具有小晶格常数的第一层和具有比第一层的晶格常数大的晶格常数的第二层时，在第二层中在第一层附近位置处产生了二维电子气。通过充分增加二维电子气的密度，与使用n+源层的常规情况相比，可以降低源层的电阻。
可以利用施主等掺杂超晶格结构。然而，电子可能被施主散射，并且由此希望超晶格结构是未掺杂的，或者希望降低杂质的量。在击穿电压特性方面，有利的是避免引入杂质。
在超晶格结构中，当（第一层（a层）/第二层（b层））假定为1对时，对的数量不受限制。第一层可以位于p型势垒层上，或者第二层可以位于p型势垒层上。也就是，第一层或第二层中的任何一个都可以被设置在底部处，使得其与p型势垒层接触。为了抑制Mg的进入，第一层可以位于p型势垒层上。
第一层可以由具有比第二层的Al含量高的Al含量的AlN或GaN基半导体形成，并且第二层可以由GaN基半导体形成。
由此，第一层的晶格常数可以很容易降低到比第二层小的值。结果，由于由晶格常数的差异产生了二维电子气，可以实现低导通电阻，同时抑制了Mg进入源层。
第一层和/或第二层可以具有10nm或更大且100nm或更小的厚度。
由此，通过产生强压电极化，在第二层中在第一层附近位置处产生了足够高密度的二维电子气。结果，可以降低路径（P2）的电阻，并且因此可以降低整个半导体器件的导通电阻。
可以通过选择不在超晶格结构中和在p型势垒层与超晶格结构之间的界面处造成破裂的材料和厚度中的至少一种来形成超晶格结构。
这可以防止产品的良率降低。
堆叠的第一层和第二层的对的数量可以是1.5或更大。
通过堆叠两对或更多对的第一层和第二层，可以形成两个或更多个包括二维电子气的层，并且由此可以进一步降低导通电阻。具体地，当对的数量是1.5时，p型势垒层直接利用小晶格常数的层覆盖。因此，总可以形成包括二维电子气的层，同时防止Mg等的进入。对的数量不必是自然数，并且可以是分数（存在未成对的a层或未成对的b层）。
绝缘层可以形成在再生长层上和栅电极下面。
通过在栅电极下面设置绝缘层，可以抑制当正电压施加到栅电极上时产生的栅极泄漏电流，这允许高电流操作。由于阈值电压可以进一步在正方向上移动，很容易实现常关型。
根据本发明的用于生产半导体器件的方法是一种用于生产垂直GaN基半导体器件的方法。该生产方法包括：在n-型GaN基半导体层（在下文中称为“n-型漂移层”）上形成p型势垒层的步骤；在p型势垒层上形成III族氮化物基超晶格结构的步骤；通过蚀刻，形成从顶层延伸到n-型漂移层的开口的步骤；在开口中外延生长再生长层的步骤，该再生长层包括电子漂移层和电子源层；和在开口周围形成源电极使得与再生长层和超晶格结构接触的步骤。在形成超晶格结构的步骤中，将超晶格结构形成为使得由堆叠层组成，该堆叠层包括：第一层，其具有比p型势垒层的晶格常数小的晶格常数；和第二层，其具有比第一层的晶格常数大的晶格常数。
通过采用上述方法，可以很容易生产具有低导通电阻的垂直半导体器件。
发明的有利效果
根据本发明的半导体器件，在垂直GaN基半导体器件中，可以在使用p型GaN势垒层提高击穿电压特性的同时实现低导通电阻。
附图说明
图1A示出了根据本发明的实施例的垂直GaN基FET，并且是沿着图3中示出的平面图的线Ⅰ-Ⅰ的截面图。
图1B是示出根据本发明的实施例的垂直GaN基FET（半导体器件）的超晶格结构的截面图。
图1C是示出根据本发明的实施例的垂直GaN基FET（半导体器件）的另一超晶格结构的截面图。
图2是示出用于超晶格结构的材料的组合的图。
图3是图1A中示出的半导体器件的平面图。
图4是示出用于生产图1A中的垂直GaN基FET的方法的图，该图示出了在包括与支撑衬底欧姆接触的GaN层的衬底上已经形成了包括直至源层的层的堆叠层的状态的图。
图5是示出已经通过蚀刻形成了开口的状态的图。
图6A是示出在通过RIE形成开口阶段已经形成抗蚀剂图案的状态的图。
图6B是示出在通过RIE形成开口阶段通过执行离子照射向下蚀刻了堆叠层并扩展了开口（造成后退）的状态的图。
图7是示出已经在开口中形成了再生长层的状态的图。
图8是示出已经在再生长层上生长了绝缘层的状态的图。
具体实施方式
图1A是根据本发明的实施例的垂直GaN基FET（半导体器件）10的截面图。垂直GaN基FET10包括导电性GaN衬底1和在GaN衬底1上外延生长的n-型GaN漂移层4/p型GaN势垒层6/源层7。该实施例特征在于源层7被形成为超晶格结构。
依次形成n-型GaN漂移层4/p型GaN势垒层6/具有超晶格结构的源层7，以组成堆叠层15。取决于GaN衬底1的类型，可以在GaN衬底1和n-型GaN漂移层4之间插入由AlGaN层或GaN层构成的缓冲层。
GaN衬底1可以是所谓的一体式（monolithic）的厚GaN衬底，或包括与支撑衬底欧姆接触的GaN层的衬底。另外，通过在生长GaN基堆叠层期间，在GaN衬底等上形成GaN层，并且然后移除具有与GaN衬底等厚度对应的特定厚度的部分，仅薄GaN层可以以产品形式被留作基底。GaN衬底、包括与支撑衬底欧姆接触的GaN层的衬底、和以产品形式被留作基底的薄GaN层，可以被简称为GaN衬底。
留作基底的薄GaN层可以是导电或非导电层，并且取决于生产工艺和产品的结构，漏电极可以被设置在薄GaN层的顶表面或底表面上。在GaN衬底、支撑衬底等被留在产品中的情况下，支撑衬底或衬底可以是导电或非导电衬底。当支撑衬底或衬底是导电衬底时，漏电极可以被直接设置在支撑衬底或衬底的底（下）表面或顶（上）表面上。当支撑衬底或衬底是非导电衬底时，漏电极可以被设置在非导电衬底上方以及在位于半导体层中的下层一侧上的导电层上。
在该实施例中，p型GaN势垒层6用作p型GaN势垒层，但是也可以使用p型AlGaN层。关于组成堆叠层15的其它层，如果必要，可以使用其它GaN基半导体层代替上述的GaN层。
在堆叠层15中，形成开口28，使得其穿透具有超晶格结构的源层7和p型GaN势垒层6，达到n-型GaN漂移层4。通过外延生长形成再生长层27，使得覆盖开口28的壁表面和堆叠层15的顶层（源层7）。再生长层27由本征GaN（i型GaN）电子漂移层22和AlGaN电子源层26组成。由AlN等构成的中间层可以插入在i型GaN电子漂移层22和AlGaN电子源层26之间。栅电极G位于再生长层27上方，绝缘层9设置在它们之间。漏电极D位于GaN衬底1的底表面上。源电极S位于堆叠层15上，使得源电极S与再生长层27和具有超晶格结构的源层7接触。在图1A中，源电极S的侧表面与再生长层27和具有超晶格结构的源层7的端面接触。
在根据本实施例的半导体器件中，电子从源电极S流动并且（P1）直接进入电子漂移层22，或者（P2）经由具有超晶格结构的源层7进入电子漂移层22。在电子通过路径（P1）或（P2）之后，在电子漂移层22和电子源层之间的界面附近位置处的电子漂移层22中形成了二维电子气。二维电子气的电子在厚度方向或垂直方向上流动，从电子漂移层22穿过n-型GaN漂移层4到达漏电极D。在该电子路径中，p型GaN势垒层6夹在n-型GaN漂移层4和源层7之间。p型GaN势垒层6提升了电子的带能量，并产生例如提高击穿电压特性的背栅效应，由此提供了下面的效果（a1）和（a2）。
（a1）提高击穿电压特性。
（a2）由于正方向上的能带移动，提高夹断特性。
此外，关于效果（a1），当施加反向偏压时在p型GaN势垒层6和n-型GaN漂移层4之间的pn结处产生的空穴能够被吸收。结果，防止了当留下空穴时的击穿电压降低，由此可以长时间稳定提供良好的击穿电压特性。
如上所述，电子从源电极S流动并进入电子漂移层22的路径被分成两个路径（P1）和（P2）。虽然取决于例如源层7的厚度，但是估计经过路径（P1）的电子的量基本等于经过路径（P2）的电子的量。因此，两个路径的电阻降低直接导致导通电阻降低。在本发明中，如上所述，源层7形成为超晶格结构。在该实施例中的超晶格结构7的特征将在下面的（F1）和（F2）中描述。
（F1）作为超晶格结构中的层之一的第一层或a层由具有比p型GaN势垒层6的晶格常数小的晶格常数的材料形成。例如，第一层或a层由诸如AlGaN的、具有较高Al含量的GaN基半导体形成，但也可以由AlN形成。由于a层具有比p型势垒层的晶格常数小的晶格常数，所以防止了受主、特别是Mg的移动。
该晶格常数是在外延生长的底表面处的晶格常数。特别是，在诸如AlN和GaN的III族氮化物基半导体所属的六方晶系（纤锌矿结构）中，该晶格常数是在底表面处的a轴的晶格常数。也就是说，例如，AlGaN的a轴的晶格常数比GaN的a轴的晶格常数小。因此，可以有效地抑制厚度方向上的穿过。
在本发明中，如上所述，作为构成超晶格结构的层之一的a层的晶格常数比p型GaN势垒层6的晶格常数小。结果，Mg不能容易地穿过a层，并且可以防止由Mg导致的不利影响（下面描述的）。用作第二层的b层具有比a层的晶格常数小的晶格常数，使得由于压电极化产生了二维电子气。
图1B示出了超晶格结构具有2.5对并且a层与p型GaN势垒层6接触的情形，也就是，a层位于底部和顶部的超晶格结构的情形。在这种超晶格结构中，在与p型GaN势垒层6接触的a层的边缘处可以防止Mg的移动。
图1C示出了超晶格结构具有2对并且b层位于底部处的情形。
而且在该情况下，被设置在b层上的、作为最低层的a层防止了Mg的移动，并且由此在图1B和图1C中的超晶格结构之间不存在显著的差异。
在该实施例的超晶格结构中，可以将a层或b层中的任一个设置在底部处。
（F2）超晶格结构的第二层或b层由比a层的晶格常数大的晶格常数的材料形成。因此，在a层附近的位置处（正c轴方向）由于b层中的压电极化产生了二维电子气。二维电子气的密度与压电极化的程度成比例增加。在该实施例中，产生了高密度的二维电子气，其降低了电子从源电极S流动通过并经由具有超晶格结构的源层进入电子漂移层22的路径（P2）的电阻。结果，可以降低整个结构的导通电阻。
超晶格结构可以具有1对或1.5或更多对。换句话说，当（a层/b层）假设为1对或1个周期，超晶格结构可以具有1.5或更多对或1.5个周期，诸如（a层/b层/a层），或者可以具有2对或2个周期，诸如（a层/b层/a层/b层）。超晶格结构可以具有3对或更多对。除以0.5对增加的情形之外，随着每单位厚度的对的数量增加，每单位厚度的包括二维电子气的层的数量也增加。然而，如果超晶格结构的每层的厚度减小过多，则由于压电极化产生的二维电子气的电子密度也降低。因此，对的数量必须处于适当的范围。
Mg进入超晶格结构中使得二维电子气的电子散射并由此增加导通电阻。此外，Mg穿过与p型GaN势垒层6具有大接触面积的源层7或超晶格结构进入电子漂移层22的上游区域。这相当大地妨碍了导通电阻降低。
在该实施例中，半导体器件中的源层7被形成为超晶格结构（a层/b层/a层/b层）并且a层的晶格常数降低，因而防止了Mg的移动。因此，可以防止Mg进入超晶格结构。结果，可以在利用p型GaN势垒层6提高击穿电压特性和夹断特性的同时降低导通电阻。
a层和b层可以具有如图2所示例的以下组合。
（s1）AlGaN（a层）/GaN（b层）
（s2）AlN（a层）/GaN（b层）
（s3）AlxGa1-xN（a层）/AlyGa1-yN（b层）:（x>y）
更高的Al含量降低了晶格常数，防止了Mg移动，并且引起压电极化。
（s4）AlInN（a层）/GaN（b层）
（s5）AlInGaN（a层）/GaN（b层）
（s6）AlGaN（a层）/InGaN（b层）
在上述组合中的一些中，具有高Al含量的GaN基半导体的晶格常数比具有低Al含量的GaN基半导体的晶格常数小的情形也适用于Al含量具有有限数和零的组合。
可以采用除了组合（s1）至（s6）之外的组合。
对的数量可以是一或以上并且不作限制。然而，因为半导体器件的尺寸的限制、为产生压电极化所必需的每层的厚度的下限等，自动确定适当的对的数量的范围。
p型GaN势垒层6的p型杂质浓度可以为大约1×1017cm-3至1×1019cm-3。p型杂质可以是诸如Mg的杂质，其在GaN基半导体中形成受主。p型GaN势垒层6的厚度例如取决于n-型GaN漂移层的厚度，因此不能以常规方式确定该厚度的范围。然而，常用的典型厚度为大约0.3μm至1μm。如果该厚度小于0.3μm，则不能充分地产生效果（a1）和（a2），因此可以将0.3μm设置为厚度的下限。如果具有大约0.3μm至1μm厚度的p型GaN势垒层6具有过高的Mg含量，则发生朝着p型GaN势垒层6的端面的笔直移动，这会不利地影响该沟道。在沟道夹断期间在p型GaN势垒层6和n-型GaN漂移层之间的pn结处的反向电压特性（击穿电压特性）也劣化。
源层7的厚度可以为大约0.1μm至0.6μm。基于该厚度，构成该超晶格结构的层的厚度可以是10nm（0.01μm）或更大且100nm（0.1μm）或更小。b层也可以具有基本相同的厚度。具有超晶格结构的源层7有利地保持为未掺杂并且不应有意添加施主。这是因为施主的存在干扰电子气流动，并且因此可能增加导通电阻。
源层7的长度可以是0.5μm或更大且5μm或更小。源层7相对长，因此使用具有高施主浓度的常规n+型GaN源层达到电阻降低的极限。如在该实施例中，通过采用超晶格结构来提供足够高密度的二维电子气，可以显著降低电子从源电极S经由源层7流动到电子漂移层22所通过的路径（P2）的电阻。结果，可以降低整个半导体器件10的导通电阻。
图3是图1A中所示的垂直GaN基半导体器件10的平面图，并且图1A是沿着图3的线I-I的截面图。参考图3，开口28和栅电极G具有六边形形状，并且栅电极G周围的区域基本覆盖有源电极S，同时源电极S不与栅极布线12重叠。因此，形成了最密填充结构（蜂巢结构）并且因此栅电极G具有长单位面积周长。通过采用这种形状，也可以降低导通电阻。电流从源电极S流动并且（P1）直接地或（P2）经过具有超晶格结构的源层7进入在再生长层27中的沟道（电子漂移层22）。然后，电流经过n-型GaN漂移层4流动到漏电极D。为了防止源电极S和其布线干扰包括栅电极G、栅极布线12和栅极焊盘13的栅极结构，源极布线被设置在层间绝缘层（未示出）上。通孔形成在层间绝缘层中，并且包括通过填充该通孔获得的导电部分的源电极S被电连接至层间绝缘层上的源极导电层（未示出）。结果，包括源电极S的源极结构可以具有低电阻和高迁移率，这适合于高功率元件。
每单位面积的开口的周长也可以通过密集地布置细长的开口代替采用六边形蜂巢结构来增加。因而，可以提高电流密度。
将描述用于生产根据该实施例的半导体器件10的方法。如图4所示，在与上述GaN衬底对应的GaN衬底1上生长堆叠层15，该堆叠层15包括n-型GaN漂移层4/p型GaN势垒层6/具有超晶格结构的源层7。可以在GaN衬底1和n-型GaN漂移层4之间插入GaN基缓冲层（未示出）。
上述层的形成可以通过金属有机化学气相沉积（MOCVD）等执行。通过使用MOCVD执行生长，可以形成具有良好结晶度的堆叠层15。在通过使用MOCVD在导电衬底上生长氮化镓膜来形成GaN衬底1的情况下，三甲基镓被用作镓原材料。高纯度氨被用作氮原材料。纯氢被用作载气。高纯度氨的纯度是99.999%或更高，并且纯氢的纯度是99.999995%或更高。对于n型掺杂剂（施主），氢基硅烷可以被用作Si原材料，并且对于p型掺杂剂（受主），环戊二烯基镁可以被用作Mg原材料。
具有两英寸直径的导电氮化镓衬底被用作导电衬底。在氨和氢的气氛中，在100Torr、在1030℃下清洗该衬底。
随后，温度增加到1050℃，并且以1500的Ⅴ/Ⅲ比、在200Torr下生长氮化镓层。在导电衬底上形成GaN层的方法不仅用于形成GaN衬底1，而且还用于在GaN衬底1上生长堆叠层15。
通过采用上述方法，依次在GaN衬底1上生长n-型GaN漂移层4/p型GaN势垒层6/具有超晶格结构的源层7。
显然，重要的是从始至终连续地生长超晶格结构7的所有层。这是因为空气中的氧等的污染会导致形成杂质能级，这干扰电子气流动并由此增加电阻。a层和b层每个都被形成为具有10nm或更小且100nm或更小的厚度，并且可以被保持为未掺杂。对的数量例如为两个。因此，包括二维电子气的层的数量可以被设置为两个，这在降低导通电阻方面是有利的。
随后，如图5所示，通过反应离子蚀刻（RIE）形成开口28。如图6A和6B所示，在外延层4、6和7的顶部上形成抗蚀剂图案M1。然后通过RIE蚀刻抗蚀剂图案M1，使抗蚀剂图案M1后退，由此扩展开口以形成开口28。在该RIE工艺中，开口28的倾斜表面，也就是，堆叠层15的端面，通过经受离子照射而被损伤。在损伤部分中，例如，形成了悬挂键和晶格缺陷的高密度区。由RIE装置或未指定源产生的导电杂质到达损伤部分，由此产生富集。形成损伤部分导致漏极泄漏电流增加，由此需要执行修复。当以特定程度包含氢和氨时，在下面描述的再生长层27的生长期间，可以实现关于悬挂键等的修复、杂质的移除和钝化。
随后，移除抗蚀剂图案M1，并清洗晶片。将晶片插入MOCVD设备中，如图7所示，生长再生长层27，该再生长层27包含由未掺杂的GaN构成的电子漂移层22和由未掺杂的AlGaN构成的电子源层26。在生长未掺杂的GaN层22和未掺杂的AlGaN层26时，在（NH3+H2）的气氛中执行热清洗，并且然后在引入（NH3+H2）的同时供应有机金属材料。在形成再生长层27之前的热清洗时，或者在形成再生长层27时，允许进行关于损伤部分的修复、导电杂质的移除和钝化。
随后，从MOCVD设备取出晶片。如图8所示，生长绝缘层9。通过如图1A所示的光刻和电子束沉积，分别在外延层的顶表面上和GaN衬底1的底表面上形成源电极S和漏电极D。此外在开口28的侧表面上形成栅电极G。
实例
生产了图1A中所示的垂直GaN基半导体器件（晶体管），并测量了源极-栅极电阻Rsg，其是导通电阻的组成要素。导通电阻是源电极电阻、源极-栅极电阻、沟道电阻、漂移层电阻和衬底电阻的总和。通过使用具有超晶格结构的源层，可以显著降低源极-栅极电阻Rsg。
下面描述该具体结构。
<发明实例A>
形成的结构是GaN衬底1/n-型GaN漂移层4/p型GaN势垒层6/具有超晶格结构的源层7。该超晶格结构具有两对（AlGaN（a层）/GaN（b层））。AlGaN（a层）被设置在上侧上并且GaN（b层）被设置在下侧上（图1C中所示的结构）。AlGaN中Al的含量被设置为0.2，并且AlGaN和GaN的厚度被设置为30nm。这意味着源层7具有120nm（0.12μm）的厚度。
p型GaN势垒层具有1.0μm的厚度和3×1018cm-3的Mg浓度。n-型GaN漂移层具有5.0μm的厚度和7×1015cm-3的载流子浓度。
然后通过RIE执行台式蚀刻以生长再生长外延层（GaN:厚度100nm/Al0.2Ga0.8N:厚度20nm）。通过电极工艺形成了源电极、漏电极和栅电极。
<比较实例B>
采用了与发明实例A中相同的形状和尺寸。包含n型杂质的常规n+型GaN源层被用作源层，并且源层的厚度被设置为0.12μm，这与发明实例A相同。Si被用作n+型GaN源层的施主，并且施主浓度被设置为3×1018cm-3。其它结构与发明实例A相同。
通过传输线模型（TLM）方法测量了发明实例A和比较实例B的测试样本的源极-栅极电阻Rsg。表格示出了结果。
[表格]
测试样本 源极-栅极电阻Rsg（Ω/sq.）
发明实例A 200
比较实例B 400
根据表格，发明实例A中的源极-栅极电阻Rsg从比较实例B中的源极-栅极电阻Rsg400Ω/sq.减小了一半至200Ω/sq.。由此清楚的是，当源层7具有满足上述晶格常数的超晶格结构时，可以降低导通电阻。
本发明的上述实施例中公开的结构仅仅是实例，本发明的范围并不限于这些实施例。本发明的范围由所附的权利要求限定，并且因此，落入权利要求以及其等效物范围内的所有改变都被权利要求包含。
工业适用性
根据本发明的半导体器件等，在垂直GaN基半导体器件中，可以在由于存在p型势垒层而提高了击穿电压特性的同时降低导通电阻。因此，可以预期，本发明的半导体器件用于功率器件的应用中。
附图标记列表
1     GaN衬底
4     n-型GaN漂移层
6     p型GaN势垒层
7     具有超晶格结构的源层
9     绝缘层
10    半导体器件（垂直GaN基FET）
12    栅极布线
13    栅极焊垫
15    堆叠层
22    GaN电子漂移层
26    AlGaN电子源层
27    再生长层
28    开口
S     源电极
G     栅电极
D     漏电极
M1    抗蚀剂图案

Claims (8)

1.一种垂直半导体器件，包括具有开口的III族氮化物基堆叠层，所述半导体器件包括：
再生长层，所述再生长层包括沟道，所述沟道被定位为覆盖所述开口的壁表面；
p型III族氮化物基半导体层，所述p型III族氮化物基半导体层具有在所述开口的所述壁表面处被所述再生长层覆盖的端面；
III族氮化物基源层，所述III族氮化物基源层用作所述III族氮化物基堆叠层的顶层，并且位于所述p型III族氮化物基半导体层上；
栅电极，所述栅电极位于所述开口中的所述再生长层上；和
源电极，所述源电极位于所述开口周围的所述III族氮化物基堆叠层上，以便与所述再生长层和所述III族氮化物基源层接触，
其中所述再生长层包括电子漂移层和电子源层，并且所述沟道由在所述电子漂移层和所述电子源层之间的界面附近的位置处的所述电子漂移层中产生的二维电子气形成，并且
所述III族氮化物基源层具有超晶格结构，所述超晶格结构由堆叠层组成，所述堆叠层包括：第一层，所述第一层具有比所述p型III族氮化物基半导体层的晶格常数小的晶格常数；和第二层，所述第二层具有比所述第一层的晶格常数大的晶格常数。
2.根据权利要求1所述的半导体器件，其中所述第一层由具有比所述第二层的Al含量高的Al含量的AlN或GaN基半导体形成，并且所述第二层由GaN基半导体形成。
3.根据权利要求1或2所述的半导体器件，其中所述第一层和第二层中的至少一个具有10nm或更大且100nm或更小的厚度。
4.根据权利要求1至3中的任何一项所述的半导体器件，其中通过选择下述材料和厚度中的至少一种来形成所述超晶格结构，其中所述材料和厚度是不使所述超晶格结构中和所述p型III族氮化物基半导体层与所述超晶格结构之间的界面处造成破裂的材料和厚度。
5.根据权利要求1至4中的任何一项所述的半导体器件，其中堆叠的所述第一层和第二层的对的数量为1.5或更大。
6.根据权利要求1至5中的任何一项所述的半导体器件，其中绝缘层形成在所述再生长层上和所述栅电极下面。
7.一种用于生产垂直GaN基半导体器件的方法，所述方法包括：
在n-型GaN基半导体层上形成p型GaN基半导体层的步骤；
在所述p型GaN基半导体层上形成III族氮化物基超晶格结构的步骤；
通过蚀刻，形成从顶层延伸到所述n-型GaN基半导体层的开口的步骤；
在所述开口中外延生长再生长层的步骤，所述再生长层包括电子漂移层和电子源层；以及
在所述开口周围形成源电极，使其与所述再生长层和所述超晶格结构接触的步骤，
其中，在形成所述超晶格结构的步骤中，将所述超晶格结构形成为由堆叠层组成，所述堆叠层包括：第一层，所述第一层具有比所述p型GaN基半导体层的晶格常数小的晶格常数；和第二层，所述第二层具有比所述第一层的晶格常数大的晶格常数。
8.根据权利要求7所述的用于生产半导体器件的方法，其中将所述超晶格结构形成为所述第一层和第二层的对的数量为1或2或更多。
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