CN100530687C - Ⅲ-v族高电子迁移率晶体管器件 - Google Patents

Ⅲ-v族高电子迁移率晶体管器件 Download PDF

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Abstract

本发明涉及一种半导体器件，其具有p-GaN层(32)、SI-GaN层(62)、AlGaN层(34)被层叠的层叠结构，并且具有形成在AlGaN层(34)的顶表面侧的栅电极(44)。AlGaN层(34)具有比p-GaN层(32)和SI-GaN层(62)更宽的带隙。而且，SI-GaN层(62)的杂质浓度小于1×1017cm-3。可以实现具有稳定的常断操作的、包括III-V族半导体的半导体器件。

Description

Ⅲ-V族高电子迁移率晶体管器件
本申请要求2004年7月20日递交的日本专利申请2004-210989的优先权，该日本专利申请的内容通过引用被包含在本文中。
技术领域
本发明涉及包含III-V族半导体的常断型半导体器件。
背景技术
因为III-V族半导体具有高的击穿电场和高的饱和电子迁移率，所以包含III-V族半导体的半导体器件预计将具有高的击穿电压并将控制大的电流。当前的研究包括对于具有包括氮化镓(GaN)的异质结构的半导体器件的研究，其实例公开于日本早期公开专利申请公布2003-59946号。
这种类型的半导体器件之一是具有异质结构的HEMT(高电子迁移率晶体管)，该异质结构包括p-GaN层和层叠在p-GaN层的顶表面上的n-AlGaN层。因为铝(Al)被包含在n-AlGaN层的半导电晶体中，所以此层的带隙比p-GaN层的宽。漏电极、栅电极和源电极被形成在n-AlGaN层的顶表面上。栅电极被形成在漏电极和源电极之间。
在此类型的HEMT中，由p-GaN层和n-AlGaN层在其结区形成势阱，但是势阱的导带的能级高于费米能级，除非不向栅电极施加正的栅极电压。因此，在栅极电压没有被施加到栅电极时，在势阱中不会产生2DEG(二维电子气)。结果，HEMT的常断操作成为可能。当预定的导通电压被施加到栅电极时，势阱的导带的能级变得低于费米能级，而在势阱中产生2DEG。因为2DEG中的电子在势阱中移动，所以当预定的栅极电压被施加到HEMT的栅电极时，电流在漏电极和源电极之间流动。
发明内容
但是，在上述的半导体器件中，存在2DEG中的电子在p-GaN层中移动的问题。这些移动的电子被p-GaN层中的杂质散射，而导通电阻增大。在此导通电阻是指当预定的栅极电压被施加到HEMT的栅电极时漏电极和源电极之间的电阻大小。
已经考虑到了一种对策，即减小p-GaN层中的杂质浓度以减小导通电阻。但是，如果p-GaN层中的杂质浓度被减小，则当没有向栅电极施加栅极电压时，势阱的能级可能接近费米能级，并且当没有向栅电极施加栅极电压时，可能容易产生2DEG。HEMT的常断操作因此是不稳定的。就是说，在包括前述结构的半导体器件中，不能兼顾减小导通电阻和保证稳定的常断操作。
本发明旨在克服此无法兼顾的问题。就是说，其旨在提供一种半导体器件，其中可以保证稳定的常断操作，并且可以减小导通电阻。
本发明的半导体器件之一具有第一层、层叠在所述第一层的顶表面上的中间层、层叠在所述中间层的顶表面上的第二层、和形成在所述第二层的顶表面侧的电极。所述第一层包括具有第一导电类型的第一III-V族半导体，所述中间层包括具有小于1×1017cm-3的杂质浓度的所述第一III-V族半导体，并且所述第二层包括具有第二导电类型或者基本不导电类型的第二III-V族半导体。所述第二III-V族半导体的带隙比所述第一III-V族半导体的带隙宽。
中间层和第二层形成异质结。形成在第二层的顶表面侧的电极可以例如是栅电极。栅电极可以通过利用肖特基接触直接形成在第二层的顶表面上。栅极层可以经由绝缘材料间接地形成在第二层的顶表面上。半导体器件还可以包括源电极和/或漏电极。当本发明的半导体器件为横向型半导体器件时，源电极和漏电极可以与第二层电连接。源电极和漏电极不限于被直接形成在第二层的顶表面上。当本发明的半导体器件为竖直型半导体器件时，源电极可以与第二层电连接，并且漏电极可以与半导体衬底的底表面电连接。
第二层可以由基本不含杂质(通常，杂质浓度小于1×1017cm-3)的本征半导体层形成。在此情况下，第二层可以是半绝缘型的。或者，第二层可以由包含第二导电类型的杂质的半导体层形成，第二导电类型是与第一导电类型相反的导电类型。在此情况下，第二层是第二导电类型的。第二层可以是不同于第一导电类型的任何导电类型，即，或者是第二导电类型的或者是半绝缘类型的。
在上述的半导体器件中，当没有向第二层的顶表面侧的电极施加电压时，由第一层和第二层在其结处形成的势阱的能级高于费米能级。结果，在势阱中不能产生2DEG，而可以保证常断操作。相反，当向电极施加预定的导通电压时，由第一层和第二层形成的势阱的能级变得低于费米能级，因此在势阱中产生2DEG。
在本发明的半导体器件中，大部分2DEG产生于中间层中。因为中间层的杂质浓度小于1×1017cm-3，所以在势阱中移动的2DEG的电子被杂质散射的程度大大降低。结果，与在第一层和第二层之间没有设置中间层的情形相比，可以进一步减小导通电阻。
利用本发明的半导体器件，可以获得稳定的常断操作和低的导通电阻两者。
优选的是，中间层形成在由第一层和第二层形成的势阱中。
当满足上述关系时，在预定的导通电压被施加到电极时，2DEG主要产生于中间层中。结果，2DEG的大部分电子在中间层中移动，因此可以大大地减小2DEG电子被杂质散射的概率。因此可以显著地减小导通电阻。
优选的是，本发明的另一种半导体器件具有第一层、层叠在所述第一层的顶表面上的第二层以及形成在所述第二层的顶表面侧的电极。
所述第一层包括第一III-V族半导体。所述第二层包括第二III-V族半导体。所述第二III-V族半导体的带隙比所述第一III-V族半导体的带隙宽。对于第一层和第二层的导电类型没有具体的限制。
该半导体器件具有如下特征，即在所述第二层中由压电极化产生的电场的方向与在所述第二层中由自发极化产生的电场的方向相反。
在上述的半导体器件中，形成其中第一层和第二层的带隙不同的异质结。由于与第一层的晶格失配，在第二层中发生畸变。在由此畸变产生弹性应力的位置处产生压电极化，导致第二层中的压电场。压电场的方向由用于第二层的材料以及在第一层和第二层之间发生的畸变所决定。
自发极化是通过由第二层中的半导体晶体中的正负离子导致的不均匀的电荷分布产生的极化。自发极化的方向由第二层在第一层和第二层之间的结处的极性和用于第二层的材料所决定。
在本发明中，上述的条件被调节，使得都是在第二层中产生的由压电极化产生的电场和由自发极化产生的电场具有相反的方向。当这两个电场具有相反的方向时，两者相互抵消，通过两个电场的矢量叠加可以获得较小的总电场。
在此类型的半导体器件中，由压电极化产生的电场和由自发极化产生的电场产生于第二层中。在第二层和第一层之间的结处的2DEG的产生受到总电场的方向的影响。
当由第二层中的极化产生的电场(这是指由压电极化产生的电场和由自发极化产生的电场的矢量叠加所获得的总电场)很小时，可以抑制当没有向栅电极施加导通电压时载流子被供应到第一层和第二层之间的结的附近的现象。结果，可以抑制当没有向栅电极施加导通电压时在第一层和第二层之间的结的附近产生2DEG的现象。就是说，更容易稳定常断操作。
在此类的常规半导体器件中，由压电极化产生的电场和由自发极化产生的电场两者都指向第一层和第二层之间的结，并且当两个场的矢量被叠加时，总电场很大。结果，当没有向栅电极施加导通电压时载流子被从第二层中供应到第一层和第二层之间的结的附近的现象很严重。因此，当没有向栅电极施加导通电压时容易在第一层和第二层之间的结的附近产生2DEG。因此，不可能为了稳定常断操作而减小第一层中的杂质浓度。
在本发明的半导体器件中，由压电极化产生的电场和由自发极化产生的电场相互抵消，由此可以抑制载流子被从第二层中供应到结的附近的现象。结果，即使在第一层中的杂质浓度减小时，也可以保证常断操作。因此，还可以通过减小第一层中的杂质浓度来减小导通电阻。
如果由第二层中的两种极化产生的总电场的方向从第一层和第二层之间的结延伸，可以进一步保证上述优点。
由于由第一层和第二层的异质结产生的压电极化导致的电场被指向异质结。相反，可以通过第二层在此异质结处的极性来改变由自发极化产生的电场，并且该电场可以被调节，使其指向远离该结的方向。结果，只要由自发极化产生的电场大于由压电极化产生的电场，第二层的总电场可以被调节为指向远离结的方向。
如果由压电极化产生的电场和由自发极化产生的电场(这两者都处于第二层中)以相反的方向产生，则只要由自发极化产生的电场大于由压电极化产生的电场，就可以调节第二层的总电场，使其从结延伸。
在此情况下，同样，由压电极化产生的电场和由自发极化产生的电场相互抵消，因此，包括其矢量和的总电场变小。结果，载流子被从第二层中供应到结的附近的现象被抑制。因此不再必须在第一层中保持高的杂质浓度来稳定常断操作。可以获得稳定的常断操作和低的导通电阻两者。
从另一个观点来看，在上述的半导体器件中，第一层在第一层和第二层之间的结处具有V族极性，第二层在此结处具有III族极性。
当第一层在结处的极性为V族时，被形成在第一层上的第二层的极性将以III族开始。因此，在第二层中由自发极化产生的电场可以指向远离结的方向。由此，由压电极化产生的指向结的电场和由自发极化产生的从结延伸的电场相互抵消，因此，容易实现稳定的常断操作。因此，不再必须在第一层中保持高的杂质浓度来稳定常断操作。可以获得稳定的常断操作和低的导通电阻两者。
本发明的另一种半导体器件包括第一层、层叠在所述第一层的顶表面上的第二层、层叠在所述第二层的顶表面上的表面层以及形成在所述表面层的顶表面侧的电极。
所述第一层包括第一III-V族半导体。所述第二层包括具有第二导电类型的第二III-V族半导体。所述表面层包括具有第一导电类型的III-V族半导体。所述第二III-V族半导体的带隙比所述第一III-V族半导体的带隙宽。
第一层可以是包括基本不含杂质的本征半导体层的层。或者，第一层可以是包含第一导电类型或者包含第二导电类型的杂质的层。优选的是，表面层包括第二III-V族半导体。这可以减小由第二层和表面层之间的晶格失配导致的畸变的产生。
利用上述的半导体器件，当没有向电极施加导通电压时，耗尽层从具有第二导电类型的第二层和具有第一导电类型的表面层之间的结朝向第二层延伸。由此，第二层和表面层基本被耗尽，这防止了载流子被从第二层朝向由第一层和第二层形成的势阱供应的现象。因此，容易实现稳定的常断操作。结果，不再必须在第一层中保持高的杂质浓度来稳定常断操作。可以获得稳定的常断操作和低的导通电阻两者。
在其中多个叠层被重复的情形中，通过将具有第二导电类型的第二层和具有第一导向类型的表面层层叠来耗尽第二层和表面层、由此抑制载流子到势阱的供应的技术也是适用的。
其中采用这样的构思的半导体器件包括第一层、多个多层单元以及形成在最上方的多层单元的顶表面侧的电极。所述多层单元中的每一个包括第二层和层叠在所述第二层的顶表面上的上面层。所述多层单元中的每一个层叠在下方的多层单元的顶表面上。
上面层等价于上述半导体器件中的表面层。当第二层和表面层被层叠多次时，第二层被层叠在表面层上，因此，术语“表面”不再恰当。结果，虽然实际上重复了上述的表面层，但是在此其被称为上面层(是指其位于第二层上方)，以将其与前述的表面层区分。
所述第一层包括第一III-V族半导体。所述第二层包括具有第二导电类型的第二III-V族半导体。所述上面层包括具有第一导电类型的III-V族半导体。所述第二III-V族半导体的带隙比所述第一III-V族半导体的带隙宽。优选的是，上面层包括第二III-V族半导体。这可以减小由于第二层和上面层之间的晶格失配导致的畸变的产生。
对于重复层叠多层单元的次数没有具体的限制，只要其是2或者更大即可。层叠的多层单元的最上方的面可以是第二层或者是上面层。杂质浓度以及层叠结构中的第二层和上面层的厚度可以相互不同。简而言之，第一导电类型的层(上面层)和第二导电类型的层(第二层)被层叠。
在此半导体器件中，由于耗尽层在第二层和上面层两者中从第二层和上面层之间的结延伸，所以第二层和上面层基本被完全耗尽，因此，不会朝向由第一层和第二层形成的势阱供应载流子。因此，容易实现稳定的常断操作。结果，不再必须在第一层中保持高的杂质浓度来稳定常断操作。可以获得稳定的常断操作和低的导通电阻两者。
在本发明中还创建了一种用于制造新的半导体器件的新方法。
本发明的一种制造方法适用于制造如下的半导体器件，所述半导体器件具有第一层、层叠在所述第一层的顶表面上的中间层、层叠在所述中间层的顶表面上的第二层以及形成在所述第二层的顶表面侧的电极。
所述制造方法包括：在其中杂质供应速率被控制以使得所述中间层的杂质浓度被保持为小于1×1017cm-3的条件下，通过外延生长在所述第一层的所述顶表面上生长所述中间层的步骤；通过外延生长在所述中间层的所述顶表面上生长所述第二层的步骤；以及在所述第二层的所述顶表面侧形成所述电极的步骤。所述第一层包括具有第一导电类型的第一III-V族半导体，所述中间层包括所述第一III-V族半导体，所述第二层包括具有第二导电类型或者基本半绝缘类型的第二III-V族半导体。所述第二III-V族半导体的带隙比所述第一III-V族半导体的带隙宽。
术语“在其中杂质供应速率被控制的条件下通过外延生长生长所述中间层”是指，其中完全没有供应杂质的外延生长，或者其中考虑从第一层或者第二层的杂质扩散、并且因而杂质供应速率或者中间层的厚度被控制以使得中间层的杂质浓度将小于1×1017cm-3的外延生长。
采用上述的制造方法可以获得如下的半导体器件，其中第一层、中间层和第二层被层叠，并且其中，电极被直接或者间接形成在第二层上。在此半导体器件中实现了稳定的常断操作，并且其导通电阻很低。
在生长中间层的步骤中，优选的是，生长被控制，以使中间层被形成在由第一层和第二层形成的势阱中。换言之，通过外延生长形成中间层，使得中间层的层厚度小于由第一层和第二层形成的势阱的宽度。
当满足上述的关系时，可以获得导通电阻大大地减小的半导体器件。
本发明的另一种方法可以适用于制造如下的半导体器件，所述半导体器件具有第一层、层叠在所述第一层的顶表面上的第二层以及形成在所述第二层的顶表面侧的电极。
所述制造方法包括：通过外延生长在所述第一层的所述顶表面上生长所述第二层的步骤；以及在所述第二层的所述顶表面侧形成所述电极的步骤。所述第一层包括第一III-V族半导体，所述第一层的所述顶表面具有V族极性。所述第二III-V族半导体的带隙比所述第一III-V族半导体的带隙宽。
在上述的制造方法中，制备了在其顶表面上具有V族极性的第一层。当第二层通过外延生长被形成在第一层的顶表面上时，第二层的晶体生长从III族开始。结果，在第二层中由自发极化产生的电场从第一层和第二层之间的结延伸。因此，可以获得如下的半导体器件，其中在第二层中由压电极化产生的电场被在第二层中由自发极化产生的电场抵消。在由上述方法制造的半导体器件中，不需要为了稳定常断操作而在第一层中保持高的杂质浓度。
本发明的另一种制造方法适用于制造如下的半导体器件，所述半导体器件具有第一层、层叠在所述第一层的顶表面上的第二层、层叠在所述第二层的顶表面上的表面层以及形成在所述表面层的顶表面侧的电极。
所述制造方法包括：通过外延生长在所述第一层的所述顶表面上生长所述第二层的步骤；通过外延生长在所述第二层的所述顶表面上生长所述表面层的步骤。所述第一层包括第一III-V族半导体，所述第二层包括具有第二导电类型的第二III-V族半导体，所述表面层包括具有第一导电类型的III-V族半导体。所述第二III-V族半导体的带隙比所述第一III-V族半导体的带隙宽。
当使用上述的方法制造半导体器件时，可以获得如下的半导体器件，其中，耗尽层从表面层延伸到第二层，由此实现了常断操作。
在其中将具有第二导电类型的第二层和具有第一导向类型的表面层重复层叠预定次数的情形中，通过这样的层叠来耗尽第二层和表面层的技术也是适用的。在制造具有第一层、多个多层单元以及形成在最上方的多层单元的顶表面侧的电极的半导体器件(其中，所述多层单元中的每一个包括第二层和层叠在所述第二层的顶表面上的上面层，所述多层单元中的每一个层叠在下方的多层单元的顶表面上)时，执行通过外延生长制备第一层的步骤。此外，执行通过外延生长在所述第一层的所述顶表面上生长第二层的步骤。此外，执行通过外延生长在所述第二层的顶表面上生长上面层的步骤。所述第一层包括第一III-V族半导体，所述第二层包括具有第二导电类型的第二III-V族半导体，所述上面层包括具有第一导电类型的III-V族半导体。
接着，执行如下步骤：通过外延生长在所述上面层的顶表面上生长第二层的步骤(步骤c)；以及通过外延生长在所述第二层的顶表面上生长上面层的步骤(步骤d)。将步骤(c)和(d)重复预定的次数。然后，执行在最后形成的层的顶表面侧形成电极的步骤。所述第二III-V族半导体的带隙比所述第一III-V族半导体的带隙宽。
在通过重复的外延生长将第二层和上面层的结合重复进行多次的情形中，可以在最后一次重复期间省略上面层的外延生长。在此情形中，第二层是最上方的面。
在由上述方法制造的半导体中，通过耗尽上面层和第二层，容易实现常断操作。因此，不再必须为了保证稳定的常断操作而在第一层中保持高的杂质浓度，并且可以制造其中可以获得稳定的常断操作和低的导通电阻两者的半导体器件。
在本发明的半导体器件中，不再必须为了保证稳定的常断操作而在III-V族半导体的载流子移动区中保持高的杂质浓度，并且可以获得稳定的常断操作和低的导通电阻两者。
附图说明
图1示出了第一实施例的半导体器件的基本部分的剖视图。
图2(a)示出了当第一实施例的半导体器件关断时的能带。
图2(b)示出了当第一实施例的半导体器件导通时的能带。
图3示出了第二实施例的半导体器件的基本部分的剖视图。
图4(a)示出了当第二实施例的半导体器件关断时的能带。
图4(b)示出了当第二实施例的半导体器件导通时的能带。
图5示出了第三实施例的半导体器件的基本部分的剖视图。
图6(a)示出了当第三实施例的半导体器件关断时的能带。
图6(b)示出了当第三实施例的半导体器件导通时的能带。
图7示出了第三实施例的修改方案的基本部分的剖视图。
具体实施方式
首先，实施例的重要特征将被解释。优选的是，III-V族半导体是氮化镓(GaN)化合物半导体器件。因为氮化镓化合物的带隙较大，所以可以实现能够高温运行的器件。因为氮化镓化合物具有高的击穿电场，所以其具有高击穿电压同时具有高输出的特性。因为氮化镓化合物具有高的电子迁移率，其具有低的导通电阻和高频操作的特性。将参考附图详细描述实施例。
(第一实施例)
图1示意性地示出了第一实施例的半导体器件10的基本部分的剖视图。
半导体器件10在底侧包括由蓝宝石(Al2O3)形成的衬底22。除了蓝宝石之外，还可以使用碳化硅(SiC)、氮化镓(GaN)等来形成衬底22。由氮化镓(GaN)形成的缓冲层24被形成在衬底22上。p-GaN层32(第一层的实例)、SI(半绝缘的)-GaN层62(中间层的实例)和AlGaN层34(第二层的实例)被层叠在缓冲层24上。
SI-GaN层62位于p-GaN层32和AlGaN层34之间。p-GaN层32已经掺杂有镁(Mg)。AlGaN层34的半导电晶体包含铝(Al)，并且AlGaN层34具有比p-GaN层32和SI-GaN层62更宽的带隙。
由镍(Ni)和金(Au)的层叠结构形成的栅电极44(电极的实例)位于AlGaN层34的顶表面的相对于页面的中央。栅电极44直接与AlGaN层34的顶表面接触，与AlGaN层34形成肖特基接触。漏电极42和源电极46都由钛(Ti)和铝(Al)的层叠结构形成，并且被布置在相对于页面的左右两侧，而栅电极44位于两者之间。漏电极42和源电极46与AlGaN层34的顶表面形成欧姆接触。SI-GaN层62基本由本征半导体层形成。
接着，将参考示出了能带的附图描述半导体器件10的操作。图2示出了沿图1的线II-II的能带。能带中示出的标号对应于图1中的各层的标号。
图2(a)示出了其中电压没有被施加到栅电极44的状态，图2(b)示出了其中正电压正在被施加到栅电极44的状态。
如图2(a)所示，AlGaN层34的带隙比p-GaN层32和SI-GaN层62的带隙更宽。基于此带隙的差异，在AlGaN层34和SI-GaN层62之间的结的SI-GaN层62侧形成势阱52。当栅电极44为0V时，势阱52的导带的能级高于费米能级(EF)。因此，在势阱52中没有产生2DEG。结果，当栅电极44为0V时，在半导体器件10的漏电极42和源电极46之间不存在电流。就是说，半导体器件10以常断型工作。
相反，如图2(b)所示，当正电压被施加到栅电极44时，势阱52的导带的能级低于费米能级(EF)。因此，在势阱52中产生2DEG。2DEG中的电子沿着势阱52二维地移动，在漏电极42和源电极46之间流动。半导体器件10由此被导通。
在此情况下，2DEG电子沿着具有更低杂质浓度的SI-GaN层62流动。结果，电子将被杂质散射的可能性很低。因此，电子迁移率更高，并且得到低的导通电阻。
在上面的半导体器件10中，还可以在AlGaN层34和栅电极44之间设置例如由二氧化硅(SiO2)形成的绝缘层。当设置绝缘层时，可以在向栅电极44施加了正电压时，防止电流从栅电极44向AlGaN层34流动。因此可以实现稳定的运行。
优选的是，AlGaN层34掺杂有作为n型杂质的硅(Si)。如果AlGaN层34是n型的，其起到电子供应层的作用。其因此可以当导通时向二维电子气层供应大量的电子。半导体器件10的导通电阻因此可以被进一步减小。但是，AlGaN层34也可以另一种类型的，诸如SI(半绝缘的)，只要其不是p型的。
接着，将参考图1描述半导体器件10的制造方法。
首先，预备蓝宝石衬底22。使用低温有机金属气相沉积法(此后称为MOCVD法)在蓝宝石衬底22上形成缓冲层24。缓冲层24具有约50nm的厚度。在此情况下，三甲基镓(TMGa)适用于作为镓的原料，氨气(NH3)适用于作为氮的原料。
接着，使用MOCVD法在缓冲层24上形成p-GaN层32。p-GaN层32具有约0.5μm的厚度。在此情况下，三甲基镓(TMGa)适用于作为镓的原料，氨气(NH3)适用于作为氮的原料，并且环戊二烯基镁(CP2Mg)适用于作为掺杂剂
接着，使用MOCVD法在p-GaN层32上形成SI-GaN层62。SI-GaN层62具有约10nm(优选5～15nm)的厚度。在此情况下，三甲基镓(TMGa)适用于作为镓的原料，氨气(NH3)适用于作为氮的原料。
优选的是，SI-GaN层62中的载流子浓度小于1×1017cm-3。由此可以获得导通电阻明显减小的半导体器件。此外，优选的是，SI-GaN层62的厚度等于或者窄于所形成的势阱的宽度。势阱的宽度根据所使用的材料而变化，但一般在5～15nm的范围内。因此优选的是，SI-GaN层62的厚度被调节为处于5～15nm的范围内。
接着，使用MOCVD法在SI-GaN层62上形成AlGaN层34。AlGaN层34具有约25nm的厚度。在此情况下，三甲基铝(TMAl)适用于作为铝的原料，三甲基镓(TMGa)适用于作为镓的原料，氨气(NH3)适用于作为氮的原料。而且，AlGaN层34可以在其形成过程中掺杂n型杂质，其中，使用甲硅烷(SiH4)作为n型杂质。
接着，将描述在AlGaN层34的顶表面侧形成电极的过程。
首先，钛(Ti)和铝(Al)被相继地气相沉积在AlGaN层34上。然后使用版印法和刻蚀法完成漏电极42和源电极46的图案化。在已经完成了图案化之后，使用RTA(快速热退火)法在550℃下进行30秒的热处理。由此减小了漏电极42和源电极46相对于AlGaN层34的接触电阻，并且实现了欧姆接触。
接着，使用脱模法形成栅电极44。就是说，抗蚀剂膜被形成在除了要形成栅电极44之外的区域上，然后镍(Ni)和金(Au)被相继地气相沉积。然后抗蚀剂膜被脱去，去除形成在抗蚀剂膜上的镍(Ni)和金(Au)。因此，栅电极44以所期望的位置关系被形成。
可以通过上述的工艺形成第一实施例的半导体器件。
利用上述的制造方法，在p-GaN层32的带隙和SI-GaN层62的带隙之间存在差异。不存在由于p-GaN层32和SI-GaN层62中的晶格失配所产生的畸变。因为SI-GaN层62形成有纯净的晶体结构，所以沿着SI-GaN层62具有更高的2DEG电子迁移率。因此，实现了导通电阻明显减小的半导体器件。
(第二实施例)
图3示意性地示出了半导体器件100的基本部分的剖视图。
半导体器件100在底侧包括由蓝宝石(Al2O3)形成的衬底122。除了蓝宝石之外，还可以使用碳化硅(SiC)或氮化镓(GaN)来形成衬底122。由氮化镓(GaN)形成的缓冲层124被形成在衬底122上。GaN层132(第一层的实例)和n-AlGaN层134(第二层的实例)被层叠在缓冲层124上。
n-AlGaN层134已经掺杂有硅(Si)。n-AlGaN层134的半导电晶体包含铝(Al)，并且n-AlGaN层134具有比GaN层132更宽的带隙。
由镍(Ni)和金(Au)的层叠结构形成的栅电极144(电极的实例)位于n-AlGaN层134的顶表面的相对于页面的中央处。栅电极144直接与n-AlGaN层134的顶表面接触，与n-AlGaN层134形成肖特基接触。漏电极142和源电极146都由钛(Ti)和铝(Al)的层叠结构形成，并且被布置在相对于页面的左右两侧，而栅电极144位于两者之间。漏电极142和源电极146与n-AlGaN层134的顶表面形成欧姆接触。
如图3所示，GaN层132在GaN层132和n-AlGaN层134之间结处的极性是N面(V族面)。结果，n-AlGaN层134在GaN层132和n-AlGaN层134之间结处的极性是Ga面(III族面)。因此，由n-AlGaN层134的自发极化产生的电场指向远离结的方向(在此实例中，相对于纸面中向上的方向)。
众所周知，n-AlGaN层134具有比GaN层132更小的晶格常数，因此，晶格失配在n-AlGaN层134中产生拉伸应变。由基于此拉伸应变的压电极化产生电场。此电场在n-AlGaN层134中以与生长方向相反的方向产生。就是说，由n-AlGaN层134中的压电极化产生的电场指向结的方向(在此实例中，相对于纸面中向下的方向)。在第二实施例中，由压电极化产生的电场和由自发极化产生的电场的方向相反。
由自发极化产生的电场和由压电极化产生的电场的强度可以通过改变n-AlGaN层134中铝(Al)的浓度而变化。通常，由自发极化产生的电场大于由压电极化产生的电场。
结果，在其中由自发极化产生的电场与由压电极化产生的电场的方向相反的构造中(如在本实施例中)，由将两个电场叠加在一起所获得的总电场的方向为由自发极化产生的电场的方向。就是说，由n-AlGaN层134中的极化产生的总电场指向远离结的方向(在此实例中，相对于纸面中向上的方向)。
在此类的常规半导体器件中，由在与n-AlGaN层134等价的半导体层中的自发极化产生的电场指向位于其下方的半导体层(与GaN层132等价)。就是说，在此类的常规半导体器件中，由自发极化产生的电场和由压电极化产生的电场两者都具有相同的极化方向，并且两者都被产生为朝向与GaN层132等价的半导体层。结果，(通过叠加由自发极化产生的电场和由压电极化产生的电场获得的)总电场的方向指向与GaN层132等价的半导体层。在此类的常规半导体器件中，由于下面的给出的原因，由自发极化产生的电场指向与GaN层132等价的半导体层。
首先，在此类的常规半导体器件中，MOCVD法被用于形成与GaN层132等价的半导体层。这样的形成必定以Ga面结束。结果，在其上形成的与n-AlGaN层134等价的半导体层以N面开始形成。因此，由自发极化产生电场必定指向与GaN层132等价的半导体层。
其次，在常规的技术中，有意通过对齐由自发极化产生的电场的方向和由压电极化产生的电场的方向，使形成在结附近的势阱变得更深，由此增大2DEG的浓度。因为这些原因，在此类的常规半导体器件中，由自发极化产生的电场被指向与GaN层132等价的半导体层。
但是，当采用此类的常规构造时，存在常断操作变得不稳定的问题。在本实施例中，采用了如下构造，其中，由自发极化产生的电场的方向和由压电极化产生的电场的方向是不同的，而不是像常规构造中的情形那样处于相同的方向。因此，实现了其中常断操作稳定的半导体器件。
接着，将参考图4中的能带描述第二实施例的半导体器件的操作。图4示出了沿图3的线IV-IV的能带。能带中示出的标号对应于图3中所示的基本部分的剖视图中的各层的标号。
图4(a)示出了其中电压没有被施加到栅电极144的状态，图4(b)示出了其中正电压被施加到栅电极144的状态。
如图4(a)所示，n-AlGaN层134的带隙比GaN层132的带隙更宽。结果，能带弯曲，使得n-AlGaN层134的费米能级和GaN层132的费米能级在两个层之间的结处相等。在本实施例中，可清楚地看出，n-AlGaN层134中的能带从栅电极144侧朝向结向上倾斜。这导致n-AlGaN层134中的电场沿远离结的方向被产生。这抑制了电子载流子被从n-AlGaN层134中朝向结的附近供应的现象。结果，在栅电极144为0V时，在结的附近不能产生2DEG，由此在栅电极144为0V时，在漏电极142和源电极146之间没有电流。就是说，半导体器件100以常断型工作。
相反，如图4(b)所示，当正电压被施加到栅电极144时，产生势阱152，并且其导带的能级低于费米能级。因此，当正电压被施加到栅电极144时，在势阱152中产生2DEG。2DEG电子在势阱152内二维地移动，在漏电极142和源电极146之间流动。当正电压被施加到栅电极144时，半导体器件100由此被导通。
除了上面的构造之外，n-AlGaN层134还可以由基本不包含杂质的本征半导体层形成。
优选的是，GaN层132由具有低浓度的p型杂质的层形成，或由基本不含杂质的本征半导体层形成。由此可以实现具有低的导通电阻的半导体器件。
第二实施例的制造方法可以基本采用第一实施例的制造技术。但是，当形成GaN层132时，优选的是，例如使用分子束外延(MBE)法而不是有机金属气相外延(MOCVD)法。在有机金属气相外延(MOCVD)法中，如上所述，晶体形成以Ga面结束。相反，当使用分子束外延(MBE)法时，可以调节制造条件，使得晶体形成以N面结束。由此可以制造第二实施例的半导体器件100。
(第三实施例)
图5示意性地示出了第三实施例的半导体器件200的基本部分的剖视图。
半导体器件200在底侧包括由蓝宝石(Al2O3)形成的衬底222。除了蓝宝石之外，还可以使用碳化硅(SiC)或氮化镓(GaN)来形成衬底222。由氮化镓(GaN)形成的缓冲层224被形成在衬底222上。p-GaN层232(第一层的实例)、n-AlGaN层233(第二层的实例)和p-AlGaN层235(表面层的实例)被层叠在缓冲层224上。
p-GaN层232和p-AlGaN层235已经掺杂有镁(Mg)。n-AlGaN层233已经掺杂有硅(Si)。n-AlGaN层233和p-AlGaN层235的半导电晶体包含铝(Al)，并且n-AlGaN层233和p-AlGaN层235具有比p-GaN层232更宽的带隙。
由镍(Ni)和金(Au)的层叠结构形成的栅电极244(电极的实例)位于p-AlGaN层235的顶表面的相对于页面的中央。栅电极244直接形成在p-AlGaN层235的顶表面上，与p-AlGaN层235形成肖特基接触。漏电极242和源电极246都由钛(Ti)和铝(Al)的层叠结构形成，并且被布置在相对于页面的左右两侧，而栅电极244位于两者之间。漏电极242和源电极246与p-AlGaN层235的顶表面形成欧姆接触。
而且，p-GaN层232可以由基本不含杂质的本征半导体层形成。在此情况下，沿着此层流动的2DEG电子被杂质散射的发生率减小，因此2DEG的迁移率增大。
接着，将参考附图中的能带描述第三实施例的半导体器件200的操作。图6示出了沿图5的线VI-VI的能带。能带中示出的标号对应于图5中示出的基本部分的剖视图中的各层的标号。
图6(a)示出了其中电压没有被施加到栅电极244的状态，图6(b)示出了其中正电压被施加到栅电极244的状态。
如图6(a)所示，当电压没有被施加到栅电极244时，耗尽层在n-AlGaN层233中从p-GaN层232和p-AlGaN层235的两侧延伸。结果，如由图6(a)中的n-AlGaN层233中的能带所示的，能带是倾斜的，并且在p-GaN层232和n-AlGaN层233之间的结的附近，导带的能级高于费米能级。结果，在结的附近不能产生2DEG。结果，当栅电极244为0V时，在半导体器件200的漏电极242和源电极246之间不存在电流。就是说，半导体器件200以常断型工作。
相反，如图6(b)所示，当正电压被施加到栅电极244时，产生势阱252，并且p-GaN层232和n-AlGaN层233之间的结的附近的导带的能级低于费米能级。因此，在势阱252中产生2DEG。2DEG电子在势阱252内二维地移动，在漏电极242和源电极246之间流动。当正电压被施加到栅电极244时，半导体器件200由此被导通。
在本实施例的半导体器件200中，n-AlGaN层233和p-AlGaN层235是相邻的，因此，n-AlGaN层233和p-AlGaN层235是耗尽的。由p-GaN层232和n-AlGaN层233形成的势阱因而高于费米能级，并且实现了极其稳定的常断操作。
为了基本完全耗尽n-AlGaN层233，优选的是，n-AlGaN层233和p-AlGaN层235满足下面的关系：
Xd＜(2∈Nd·Vd/(qNa(Na+Nd)))1/2  …(1)
Xa＜(2∈Na·Vd/(qNd(Na+Nd)))1/2  …(2)
此处，Xd为n-AlGaN层233的厚度，Nd为n-AlGaN层233的供体密度，Xa为p-AlGaN层235的厚度，Na为p-AlGaN层235的受体密度，Vd为由n-AlGaN层233和p-AlGaN层235形成的扩散势，∈为GaN半导电晶体的介电常数，q为电子电荷的绝对值。
接着，将描述第三实施例的半导体器件200的修改方案。图7示意性地示出了修改方案的半导体器件210的基本部分的剖视图。与第三实施例相同的组成元件具有与其相同的标号，并且省略了对其的描述。
当与图5的半导体器件200进行比较时，可以清楚地理解本修改方案的特征。在半导体器件210中，存在与第三实施例的半导体器件200的n-AlGaN层233(第二层的实例)和p-AlGaN层235(表面层的实例)等价的多个层的重复单元。半导体器件200的n-AlGaN层233的等价物为n-AlGaN层236和238(第二层的实例)，p-AlGaN层235的等价物为p-AlGaN层237和239(上面层)。半导体器件210包括第一n-AlGaN层236、层叠在第一n-AlGaN层236上的第一p-AlGaN层237、层叠在第一p-AlGaN层237上的第二n-AlGaN层238、和层叠在第二n-AlGaN层238上的第二p-AlGaN层239。第一n-AlGaN层236和层叠在其上的第一p-AlGaN层237的组合形成第一多层单元。第二n-AlGaN层238和层叠在其上的第二p-AlGaN层239的组合形成第二多层单元。第二多层单元层叠在第一多层单元上。
多层单元的层叠结构的使用(例如半导体器件210)实质上促进了等价于电子供应层的n-AlGaN层236和n-AlGaN层238的耗尽。因此，这容易实现稳定的常断操作。
除了实现常断操作，其还可以具有在第一n-AlGaN层236和第二n-AlGaN层238中具有较高杂质浓度的构造。因此可以提高电子供应能力，而可以减小导通电阻。
而且，通过使用层叠结构，即使在正电压被施加到栅电极244时，在层叠结构中存在pn结反向偏压，因此，可以防止从栅电极244的电流。因此，半导体器件210极其稳定。
使用上述实施例的制造技术，可以基本实现第三实施例的半导体器件的制造方法。
上述的实施例仅仅说明了本发明的一些可能的实施方式，并且不是限制其权利要求。在权利要求中记载的技术方案包括对于上述的实施例的各种变化和修改。
此外，在本说明书或者附图中公开的技术特征可以单独使用或者以各种类型结合使用，而不限于在递交申请时在权利要求书中所记载的结合方式。此外，本说明书或者附图中所公开的技术方案可以用于同时实现多个目的或者实现这些目的中的至少一个目的。

Claims (18)

1.一种晶体管，包括：
第一层；
层叠在所述第一层的顶表面上的中间层；
层叠在所述中间层的顶表面上的第二层；和
形成在所述第二层的顶表面侧的电极；
其中，所述第一层包括具有第一导电类型的第一III-V族氮化物半导体，
所述中间层包括具有小于1×1017cm-3的杂质浓度的所述第一III-V族氮化物半导体，并且所述中间层的厚度为5nm到15nm，
所述第二层包括具有第二导电类型或者半绝缘类型的第二III-V族氮化物半导体，并且
所述第二III-V族氮化物半导体的带隙比所述第一III-V族氮化物半导体的带隙宽。
2.如权利要求1所述的晶体管，
其中，所述中间层形成在由所述第一层和所述第二层形成的势阱中。
3.一种晶体管，包括：
第一层；
层叠在所述第一层的顶表面上的第二层；和
形成在所述第二层的顶表面侧的电极；
其中，所述第一层包括第一III-V族氮化物半导体，
所述第二层包括第二III-V族氮化物半导体，
所述第二III-V族氮化物半导体的带隙比所述第一III-V族氮化物半导体的带隙宽，并且
所述第一层在所述第一层和所述第二层之间的结处具有N面，且
所述第二层在所述结处具有III族面。
4.如权利要求3所述的晶体管，
其中，在所述第二层中由压电极化产生的电场的方向与在所述第二层中由自发极化产生的电场的方向相反。
5.如权利要求3或4所述的晶体管，
其中，在所述第二层中由极化产生的电场的方向指向远离所述第一层和所述第二层之间的所述结的方向。
6.如权利要求3到4中的任意一项所述的晶体管，
其中，所述第一层具有第一导电类型，或者具有半绝缘的类型，并且
所述第二层具有第二导电类型。
7.一种晶体管，包括：
第一层；
层叠在所述第一层的顶表面上的第二层；
层叠在所述第二层的顶表面上的表面层；和
形成在所述表面层的顶表面侧的电极；
其中，所述第一层包括第一III-V族氮化物半导体，
所述第二层包括具有第二导电类型的第二III-V族氮化物半导体，
所述表面层包括具有第一导电类型的III-V族氮化物半导体，并且
所述第二III-V族氮化物半导体的带隙比所述第一III-V族氮化物半导体的带隙宽。
8.如权利要求7所述的晶体管，
其中，所述表面层中的所述III-V族氮化物半导体是所述第二III-V族氮化物半导体。
9.一种晶体管，包括：
第一层；
多个多层单元，其中，所述多层单元中的每一个包括第二层和层叠在所述第二层的顶表面上的上面层，且所述多层单元中的每一个层叠在下方的多层单元的顶表面上；和
形成在最上方的多层单元的顶表面侧的电极；
其中，所述第一层包括第一III-V族氮化物半导体，
所述第二层包括具有第二导电类型的第二III-V族氮化物半导体，
所述上面层包括具有第一导电类型的III-V族氮化物半导体，并且
所述第二III-V族氮化物半导体的带隙比所述第一III-V族氮化物半导体的带隙宽。
10.一种如权利要求9所述的晶体管，
其中，所述上面层中的所述III-V族氮化物半导体是所述第二III-V族氮化物半导体。
11.一种用于制造晶体管的方法，所述晶体管具有第一层、层叠在所述第一层的顶表面上的中间层、层叠在所述中间层的顶表面上的第二层以及形成在所述第二层的顶表面侧的电极，所述方法包括：
在其中杂质供应速率被控制以使得所述中间层的杂质浓度被保持为小于1×1017cm-3、且所述中间层的厚度被限制为5nm到15nm的条件下，通过外延生长在所述第一层的所述顶表面上生长所述中间层的步骤；
通过外延生长在所述中间层的所述顶表面上生长所述第二层的步骤；以及
在所述第二层的所述顶表面侧形成所述电极的步骤；
其中，所述第一层包括具有第一导电类型的第一III-V族氮化物半导体，
所述中间层包括所述第一III-V族氮化物半导体，
所述第二层包括具有第二导电类型或者半绝缘类型的第二III-V族氮化物半导体，并且
所述第二III-V族氮化物半导体的带隙比所述第一III-V族氮化物半导体的带隙宽。
12.如权利要求11所述的用于制造晶体管的方法，
其中，所述生长所述中间层的步骤被控制，以使得所述中间层形成在由所述第一层和所述第二层形成的势阱中。
13.一种用于制造晶体管的方法，所述晶体管具有第一层、层叠在所述第一层的顶表面上的第二层以及形成在所述第二层的顶表面侧的电极，所述方法包括：
通过外延生长在所述第一层的所述顶表面上生长所述第二层的步骤，其中，所述第一层的所述顶表面具有N面，且所述第二III-V族氮化物半导体的带隙比所述第一III-V族氮化物半导体的带隙宽；以及
在所述第二层的所述顶表面侧形成所述电极的步骤。
14.如权利要求13所述的用于制造晶体管的方法，
其中，所述第一层具有第一导电类型，或者具有半绝缘的类型，并且
所述第二层具有第二导电类型。
15.一种用于制造晶体管的方法，所述晶体管具有第一层、层叠在所述第一层的顶表面上的第二层、层叠在所述第二层的顶表面上的表面层以及形成在所述表面层的顶表面侧的电极，所述方法包括：
通过外延生长在所述第一层的所述顶表面上生长所述第二层的步骤；
通过外延生长在所述第二层的所述顶表面上生长所述表面层的步骤；
在所述表面层的所述顶表面侧形成所述电极的步骤；
其中，所述第一层包括第一III-V族氮化物半导体，
所述第二层包括具有第二导电类型的第二III-V族氮化物半导体，
所述表面层包括具有第一导电类型的III-V族氮化物半导体，并且
所述第二III-V族氮化物半导体的带隙比所述第一III-V族氮化物半导体的带隙宽。
16.如权利要求15所述的用于制造晶体管的方法，
其中，所述表面层中的所述III-V族氮化物半导体是所述第二III-V族氮化物半导体。
17.一种用于制造晶体管的方法，所述晶体管包括第一层、多个多层单元以及形成在最上方的多层单元的顶表面侧的电极，其中，所述多层单元中的每一个包括第二层和层叠在所述第二层的顶表面上的上面层，并且所述多层单元中的每一个层叠在下方的多层单元的顶表面上，所述方法包括：
(a)通过外延生长在所述第一层的顶表面上生长第二层的步骤；
(b)通过外延生长在所述第二层的顶表面上生长上面层的步骤；
(c)通过外延生长在所述上面层的顶表面上生长第二层的步骤；
(d)通过外延生长在所述第二层的顶表面上生长上面层的步骤；
(e)将步骤(c)和(d)重复预定的次数；以及
(f)在最上方的上面层的顶表面侧形成所述电极的步骤；
其中，所述第一层包括第一III-V族氮化物半导体，
所述第二层包括具有第二导电类型的第二III-V族氮化物半导体，
所述上面层包括具有第一导电类型的III-V族氮化物半导体，并且
所述第二III-V族氮化物半导体的带隙比所述第一III-V族氮化物半导体的带隙宽。
18.如权利要求17所述的用于制造晶体管的方法，
其中，所述上面层中的所述III-V族氮化物半导体是所述第二III-V族氮化物半导体。
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