JPS5891682A - 半導体装置 - Google Patents

半導体装置

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JPS5891682A
JPS5891682A JP56189339A JP18933981A JPS5891682A JP S5891682 A JPS5891682 A JP S5891682A JP 56189339 A JP56189339 A JP 56189339A JP 18933981 A JP18933981 A JP 18933981A JP S5891682 A JPS5891682 A JP S5891682A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ガリウム砒素（ＧａＡｍ　）はその電子の移動度がシリ
コンに比して著しく高く、高速デバイスを作成するに適
した材料である。しかしながら、良質な絶縁層を形成す
ることが困難であるためにシリコンのようなＭ　０８　
（Ｍｅｔａｌ−Ｏｘｉｄｅ−８ｅｍｉ　−ｃｏｎｄｎｃ
ｔｏｒ）　Ｍｌの電界効果トランジスタ＃′ｉ夷［れて
いない。ところが近年、絶縁１−のかわシに。
ドナー不純物を添加したアルン二つムガリウム砒素（Ａ
ｔＧａＡｓ　）結晶を用いると、その界面に担体が誘起
され離界効米型トランジスタが作成できる仁とがわかっ
てきた。第１図はこのトランジスタの動作領域のバンド
構造図である。１３は電極部。
１２は不純物を含有するＡｔＧａＡｓ層、１１は実質的
に不純物を含有しないＧａＡｌ層である。又Ｆｍはフェ
ルミレベルを示す。＃Ｉ１図において１５はとの担体で
あるが二次元的なポテンシャルの中にとじ込められてい
る。この担体１５は。
ＡｔＧａＡｌ　（１２）中のドナー不純物単位（１４）
から供給され、不純物を含有しないＧａＡｍ中を走行す
るため、イオン化したドナー不ＭＷとは場所的に分離さ
れている。その結果、不純物ポテンシャルによる散乱が
著しく減少し、高移動度が実現できる。しかしながら、
仁の高移動度の電子を用いてトランジスタを作成する場
合ｓ　ＡｔＧａＡｓ中に多重のドナーが添加されている
ために、ゲート電圧が界面碩域に有効にかからず、相互
コンダクタンスを下げる結果になってしまう。これを防
ぐためには、ＭＯ８構造のように不純物を添加しないＡ
ｔＧａＡｌを用いることが望ましい。しかしながら、シ
ョットキー型のゲートの場合には、ソースおよびドレイ
ン電極と、チャンネルとの間にはＭＯ８＠造の場合とｈ
４なシ１間隙ができている。
その結果％ＡｔＧａＡａ　あるいはＧａＡｌ中にドナー
不純＊紫硝刀口しない場合には担体がこの間隙部に誘起
されず、従ってチャンネルとソース・ドレイン電極Ｌ極
とを依続することができず、トランジスタとして動作し
えない。
本発明は、このチャンネルとソース、ドレインｉ１に憾
間の間隙領域の、禁制帯巾の広いゲート電極側半導体、
上記の例ではＡｌＧａＡｓ　中にドナー不純物を導入し
、ゲート電極直下のチャンネル部に（は不″′軒導入し
蛭員を特徴とす６電界効果トランジスタである。かかる
構造によって、（１）チャ／ネル近傍のＡｌＧａＡｓ中
に散乱中心になる不純物がないために、移動度が増大す
る、（２囚嶋駄＄層をＭＯＳにおける絶縁層と同等の働
きを持たせることができるので、ゲート電圧を有効にチ
ャンネル部に印加でき、相互スンダクタンスを増大でき
ること、（３）間隙部にはドナー不純物から担体が供給
されるので、チャンネル部とソース、ドレイン電極が接
続でき、トランジスタとして作動する等の特徴を有して
いる。
ＡｔＧａＡｌおよびＧａＡｌからなるヘテロ構造電界効
果トランジスタの場合には１　ＧａＡｌとＡｌＧａＡｓ
　　との伝導帯の界面での差が約０．３ｅＶでめり、シ
ョットキー障壁が約０．６　ｅ　ｖ程度である。従って
、不純物を添加しないＡｔＧｔＡｓ　を用いた場合には
、ゲート　田をかけない状態ではチャンネルが形成され
なへ第２図にこの場合のバンド構造図を示す。１３はや
は多電極部、１２はＡｔＧａＡｓ層、１１はＧａＡｌ層
で、Ｆｍはフェルミレベルを示している。第２図の場合
、ノーマリオフ状態であシ、ゲートに正の電圧をかける
ことによってチャンネルが形成される。すなわちエンハ
ンスメント型のトランジスタとなる。一方、従来型の、
不純物を添加したＡｔＧａＡｓ　を使用する全会には、
ノーマリオンで、デプレーション型のトランジスタにな
る。しかし、後者の場合でも。
ＡｔＧａＡｌ　層を著しく薄く（〜５００人）すると。
ショットキー障壁による空乏＃　（１６）がＡｔＧａＡ
＠金勇に伸ひ、ノーマリオフ３！！！が実現される。こ
れら便来の二つのタイプのトランジスタを組合せること
によシ、業績回路を作製することができるが。
エンハンスメント型はエツチングによりＡｔＧｔＡｓｔ
−博＜シ、デプレッション型はＡｔＧａＡｌ１　　を厚
くするといった構造にしなければならない。従って同−
譲板上に両者を作るのは手数がかかるとともに。
エツチングの＆度が低いために４１ｆｉ性のバラツキを
生ずるといった欠点がある。
不発明のトランジスタを使用すれば、集積化する一合に
は、上記の間鴎が解決される。すなわち。
エンハンスメント型の本発明トラ２ジスタを複数イ■作
成する過程で必要なトランジスタにのみ例えばイオン打
込み法において不純物を導入し、ポテンシャル形状を変
化させて、ゲートの閾値を変えるか、必要ならばノーマ
リオフになるまで不純物濃度を上げてデプレーション型
のトランジスタにすればよい。この際、イオン打込みに
よって形成される格子欠陥の彰譬、不純物そのものによ
る担体の散乱確率の増大を防ぐために、イオンの平均飛
程がへテロ界面よｊ５．３００λ以上離してイオン打込
みを行うことが肝要である。イオン打込みは不軸物量を
ｈ度よく制御できるため、＠値の制御によく利用されて
いる技術であシ、従って従来のエツチング法よシもはる
かに精度よく、シかも特性のバラツキを少くすることが
可能である。
実施例１ 第３図（ａ）〜（Ｃ）に主要工程を示す。
半絶縁性ＧａＡ３基板２１上に１分子線エピタキシー法
を用いて、不純物を故意には添加しないＧａＡｌ層（２
２）を約１μｍ（通常、５ｏｏｏλ〜１．５μｍ程度と
している。）、を基板温度５ｓｏｃにて成長したのち、
Ａ４とＱａとの組成比が約０．３：０．７になるＡ／！
、Ｇ’ｌＡｊ　層（２３）を１２０ＯＡ（大略５００〜
５０００Ａの範囲で選択している。）成長させる。いず
れの層にも不純物は特に添加しないがｓ　ＧａＡｓ層２
２中でのドナー濃度は約１×１０”ｒｍ−畠であった。
上記のエピタキシャル層上に、ゲート電極２８となる金
属１例えばＴｔ、Ｗを約２μｍ厚をつけた恢、この金輌
電極をイオン打込みの際のマスクとして（セルファライ
ン）ＳＫイオン３１を７０“ＫｅＶで２　Ｘ　１０”ｃ
ｒｎ−”打込む。イオン打込みにより％生した格子欠陥
を除去し、イオンを活性化させるために、７５０ｔｌｌ
”、３０分間のアニールを行なった。第３図（ｂ）に２
４として示したのがこの不純物領域である。イオンの活
性化率を高める九めには８５０Ｃ，の高温でアニールす
る方が望ましいがＩ　ＡｔＧａＡｌ、ＧＩＡｊ界面のボ
ケを防ぎ、また不純物の拡散を防ぐために上記の温度で
アニールは行なっている。
なお、上記ドナー不純物としてはＢｔの外にＧｅ＊　８
”＊　Ｔｅｓ　８ｅｅ　８等を用イルξとが出来る。大
略１０１ｊ〜１０”３°１の程度をイオン打込みする不
純物濃度はキャリアをどの程度生せしめるか、即ち装置
の要求される特性に応じて設定される。イオン打込みの
エネルギーは打込み元素にもじて異なるが、５０〜２０
０ＫｅＶ程度の範囲を使用する。
次にイオン打込み層とつながって、ソース（２５）およ
びドレイン電極領域（２６）を、通常の合金法にて形成
し、さらに電極金属Ａｔ（２９゜３０）を形成して、電
界効果トランジスタを作成した。なお、３２は界面に誘
葬されたキャリアを示している。
なお、ソースおよびドレイン領域の形成は、たとえばＡ
ｕ−Ｑｅ合金（２０００Ａ　）　−Ｎ　ｉ　（１００人
）−Ａｕ−Ｇｅ合金（３０００Ａ　）を所定部分に積層
シ、Ｈ，中、４０ｏｃ、５分程度加熱することによって
形成される。
このようにして作成したトランジスタは。
ＡｔＧａＡｓ　中に２×１０”３−”程度ドナーを添加
して作成した従来型のへテロ接合電界効果トランジスタ
に比して、移動度で約１．５倍、相互コンダクタンスで
は約３倍の性能がえられた。
なおｓ　ＡｔＧａＡｓ　よシも化学的に安定なＧａＡｌ
をＡｔＧａＡｓ上にわずかに成長させることも、トラン
ジスタ作成効率を増加せしめることに有効であることは
、従来法と同じである。厚さとしては３００人〜２００
０λ程度である。
実施例２ ウェハー上に集積回路を作った例を述べる。この実施例
での基本となる構成は、エンハンスメント型とデプレー
ション型の電界効果トランジスタの対でるる。まず、実
施例１と同様に半絶縁性　・ＧａＡｌ１基板２１上に分
子線エピタキシャル法でＱ　ａ　Ａｓ層２２を約１　ｐ
　ｍ、　（３ａｈｔＡｍ　層２３　ｋ約１２００人成長
させる。次いでトランジスタとなるべき領域のうち、デ
プレーション型のトランジスタとなるべき領域へ、Ｂｔ
イオン（２４）　ヲ７０Ｋｅ■で２　Ｘ　１０”ｃｍ−
”打込む。このＳ合。
ＧａＡｔＡｌ層２３のみにイオン打込みするのがより好
ましいＩことは前述した通シである。その後。
ゲート電極２８を形成したのち、これをマスクに２回目
のイオン打込みを実施例１と同一の条件で、両方の、ト
ランジスタと趨るべき領域２７に打込み、同様のアニー
ルによって不純物を活性化することによシ、エンハンス
メント型とデプレーション型のトランジスタを同時に作
成することができた。
なお、上記ドナー不純物としてはＢ４Ｏ外にａｔ、ｓｎ
、’ｒｅ、ｓｅ、ｓ等を用いることが出来る。大略１６
１１〜１０”ｃＷＩ−”の程度をイオン打込みする不純
物濃度はキャリアをどの程度生せしめるか、即ち装置の
安水される特性に応じて設定される。イオン打込みのエ
ネルギーは打込み元素に応じて異なるが、５０〜２００
ＫｅＶ程親の範囲を使用する。
又、ソースおよびドレイン領域の形成は、たとえばＡ　
ｕ　−Ｇｅ合金（２０００人）−Ｎム（１００人）　−
Ａ　ｕ　−Ｇｅ合金（３０００人）を所定部分に積層し
ＳＨ１中、４００ｔｌｌ”、５分程度加熱するととＫよ
って形成される。
以上の実施例ではＧａＡＩ−ＧｊｌＡｔＡＩ系で構成し
た半導体装置に関して説明したが、他のへテロ接合を構
成する材料も適当である。たとえば。
Ａ　Ｚ　Ｆ　Ｇ　ａ　１−ｙ　Ａ　”　Ａｔｘ−Ｇ　ａ
　１−ｚ　Ａ　’　＃　Ｇ　ａ　Ａ　”　ＡＺＧａＡｓ
Ｐ　ｅＩｆｌＰ−ＩｎＧａＡｓＰ、ＩｎＰ−ＩｎＧａＡ
ｓ、ＩｎＡｌ−ＧａＡｌ８ｂ等テアル。
本発明をとシまとめると次の通りである。
１、第１の半導体層と第２の半導体層とかへテロ接合を
形成して配され、第１の一半導体層の禁止帯−は第２の
半導体°層のそれよシ小さくなってお！！ｌ）、Ｍｌの
半導体層と電子的に接続された少なくとも一対の電極と
、前記へテロ接合近傍に生ずるキャリアの制御手段とを
少なくとも有する半導体装置において、前記第１の半導
体層はゲート電極下には゛ドナー又はアクセプタとなる
不純物を１０”ａｒｔ−”以下しか含まず、且ソース。
又はソースおよびドレインに隣接する領域には当該不純
物を１０”ｃｒ１１’″１以上含有することを特イ　　
　　　　　　黴とするものである。
導入した不純物に基因してヘテロ接合近傍に不純！ｖｌ
Ｊ領域に対応してキャリアが生ずる。キャリア発生の基
本原理はｔＸ１図に示した本のと同様である。
２　第１の半導体層と第２の半導体層とかへテロ接合を
形成して配され、第１の半導体層の禁止帯幅は第２の半
導体層のそれよシ小さくなっておシ、第１の半導体ｊ−
と電子的に接続された少なくとも一対の！極と、前記へ
テロ接合近傍に生ずるキャリアの制御手段とを少なくと
も有する半導体装置において、少なくとも前記第１の半
導体層（又は第１および第２の半導体層の双方）の少な
くともケート直下部分を含む領域に不純物を１０”ｃｍ
−”以上尋人することを特徴とする。
導入した不純物に基因してヘテロ接合近傍に不純物領域
に対応してキャリアが生ずる。
また、第１項で述べた如き技術を併用、即ちソース、又
はソースおよびドレインに隣接する　　　　　・領域に
当該不純物を１０”ｃａｔ−”以上含有せしめるのが良
い。
３、前記の半導体装置両者を集積回路の要素となすこと
が可能である。
４、そして、集積化するに当って前記第１項と第２項に
記し死生導体装置の各々を配し、第１項の装置をノーマ
リオフ、第２項の装置をノーマリオンのトランジスタと
して動作させることができる。
５、前述のドナー或いはアクセプタとなる不純物の尋人
はイオン打込み法に依るのが良い。そして特に第２項に
記したゲート直下部分を含む領域に不純物を導入するに
際し、イオンの平均飛程が、半導体へテロ接合部よシゲ
ート側にバッファ層を残して、たとえば３００Å以上離
れるようなイオン打込みを行なうのが良い。
【図面の簡単な説明】
第１図は従来型へテロ接合型電界効果トランジスタのエ
ネルギーダイヤグラムである。第２図は本％明に係わる
トランジスタのエネルギーダイアグラムを示す。第３図
（ａ）〜（Ｃ）は電界効果トランジスタの製造工程を示
す装置断面図、第４図（ａ）〜（ｄ）は集積回路を構成
する場合の製造工程を示す装置断面図である。 ２１・・・半絶縁性ＧａＡｌ基板、２２・・・ＧａＡ！
Ｉエピタキシャル層、２３デ・・ＡｔＧａＡｌ　エピタ
キシャル層。 ２４・・・１回目のイオン打込みで導入し九Ｂｋ不純物
、２５．２６・・・ソースおよびドレイン領域。 ２７・・・２回目のイオン打込みで導入したＳｉ。 ２８・・・ゲート電極、２９・・・配線用金属、３１・
・・界′ＩＡｌ　　　品 ｖＪ　ｚ　図

Claims (1)

    【特許請求の範囲】
  1. １、Ｍｌの半導体層と第２の半導体層とかへテロ接合を
    形成して配され、第１の半導体層の禁止帯幅は第２の半
    導体層のそれよシ小さくなっておｆｉ、　Ｍｌの半導体
    層と電子的に接続された少なくとも一対の電極と、前記
    ′ヘテロ接合近傍に生ずるキャリアの制御手段とを少な
    くとも有する半導体装置において、前記第１の半導体層
    はゲート′＃Ｌ極下には不Ｎ物を１０ＩＩ備−１以下し
    か含まず、且ソース、又はソースおよびドレインに隣接
    する領域には不純物を１０”ｃｍ−”以上含有すること
    を特徴とする半導体装置。
JP56189339A 1981-11-27 1981-11-27 半導体装置 Granted JPS5891682A (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP56189339A JPS5891682A (ja) 1981-11-27 1981-11-27 半導体装置
US06/444,233 US4559547A (en) 1981-11-27 1982-11-24 Semiconductor device
EP82110954A EP0080714B1 (en) 1981-11-27 1982-11-26 Hetero-junction semiconductor device
DE8282110954T DE3279749D1 (en) 1981-11-27 1982-11-26 Hetero-junction semiconductor device
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Application Number Priority Date Filing Date Title
JP56189339A JPS5891682A (ja) 1981-11-27 1981-11-27 半導体装置

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Publication Number Publication Date
JPS5891682A true JPS5891682A (ja) 1983-05-31
JPH0324782B2 JPH0324782B2 (ja) 1991-04-04

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ID=16239679

Family Applications (1)

Application Number Title Priority Date Filing Date
JP56189339A Granted JPS5891682A (ja) 1981-11-27 1981-11-27 半導体装置

Country Status (5)

Country Link
US (1) US4559547A (ja)
EP (1) EP0080714B1 (ja)
JP (1) JPS5891682A (ja)
CA (1) CA1195436A (ja)
DE (1) DE3279749D1 (ja)

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